KR20220100857A - 아이의 중심에 동기된 보레이트 클럭 데이터 복구(cdr)를 가능하게 하는 연속 시간 선형 등화(ctle) 조정 알고리즘 - Google Patents

아이의 중심에 동기된 보레이트 클럭 데이터 복구(cdr)를 가능하게 하는 연속 시간 선형 등화(ctle) 조정 알고리즘 Download PDF

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Abstract

장치 및 관련 방법은, 최소 평균 제곱 오차 보레이트 클럭 및 데이터 복구 회로를 갖는 연속 시간 선형 등화 회로가 아이 다이어그램의 중심 또는 중심 부근에 동기될 수 있도록 조정하는 것에 관한 것이다. 예시적인 예에서, 회로는 데이터 및 오차 샘플을 수신하도록 구성된 심볼간 간섭(ISI) 검출기, ISI 검출기의 출력에 연결된 합산 회로, 합산 회로의 출력을 수신하고 평균 출력을 생성하도록 구성된 이동 평균 필터, 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 구성된 투표기, 및 생성된 투표권에 응답하여 코드 신호를 생성하도록 구성된 누산기 및 코드 생성기를 포함할 수 있다. 이동 평균 필터와 투표기를 도입하여, 아이 다이어그램의 중심 또는 중심 부근에 동기시키는 보다 빠른 방법을 획득할 수 있다.

Description

아이의 중심에 동기된 보레이트 클럭 데이터 복구(CDR)를 가능하게 하는 연속 시간 선형 등화(CTLE) 조정 알고리즘
다양한 실시예는 일반적으로 전자 회로에 관한 것이고, 특히 수신기의 클럭 데이터 복구(clock data recovery)(CDR) 회로에 관한 것이다.
클럭 데이터 복구(CDR) 회로는 고속 직렬 통신을 위한 수신기 시스템에서 중요한 블록이다. CDR 회로는 데이터 복구를 위해 정확한 샘플링 클럭 위상을 생성할 수 있다. 고속 직렬 통신 링크의 품질은, 특히 지터와 노이즈가 있는 경우에, 샘플링 도크 위상(sampling dock phase)에 민감할 수 있다.
착신 데이터를 샘플링하기 위한 클럭 위상을 결정하는 위상 보간기를 갖는 수신기에서, CDR 회로는 현재 사용되는 도크 위상이 착신 데이터를 캡처하는 데 최상인지를 식별하는 데 사용될 수 있다. CDR 회로는 위상 보간기에 대해 동적 위상 조정을 제공할 수 있다. CDR 회로는 도크 위상 위치를 데이터 아이(data eye)의 중심을 향해 이동시키도록 동작할 수 있다. 현재 도크 위상이 데이터 아이의 중심에서 멀수록 CDR 회로가 정확한 도크 위상에 동기하는(lock) 데 더 오래 걸린다. 긴 동기 시간은 데이터 손실로 이어질 수 있다.
한 타입의 기존 CDR 회로는 에지 샘플형 CDR 회로이다. 에지 샘플형 CDR 회로는 아날로그 입력 파형을 오버샘플링하여, 정확한 데이터 샘플링 도크를 생성하고, 전송된 데이터를 복구할 수 있다. 에지 샘플형 CDR 회로는 데이터가 제로 크로싱 포인트(Zero-crossing point) 사이의 중심 부근에서 샘플링될 것으로 추정할 수 있다. 결과적으로 오버샘플형 시스템(oversampled system)은 심볼 레이트(보레이트(baud-rate)라고 지칭되기도 함)에서 동작하는 시스템보다 더 많은 클럭킹 전력을 소비할 수 있다. 또한, 채널 손실 프로파일이 변경됨에 따라, 샘플링될 아날로그 파형은 반드시 대칭적이지 않을 수 있다. 따라서, 데이터 샘플링 도크를 제로 크로싱 포인트 사이의 중심에서 유지하는 것은 최적이 아닐 수 있다.
장치 및 관련 방법은, 최소 평균 제곱 오차 보레이트 클럭 및 데이터 복구 회로를 갖는 연속 시간 선형 등화(continuous time linear equalization)(CTLE) 회로가 아이 다이어그램(eye diagram)의 중심 또는 중심 부근에 동기될 수 있도록 조정하는 것에 관한 것이다. 예시적인 예에서, 회로는 데이터 및 오차 샘플을 수신하도록 구성된 심볼간 간섭(ISI) 검출기, ISI 검출기의 출력에 연결된 합산 회로, 합산 회로의 출력을 수신하고 평균 출력을 생성하도록 구성된 이동 평균 필터, 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 구성된 투표기, 및 생성된 투표권에 응답하여 코드 신호를 생성하도록 구성된 누산기 및 코드 생성기를 포함할 수 있다. 이동 평균 필터와 투표기를 도입하여, 아이 다이어그램의 중심 또는 중심 부근에 동기시키는 보다 빠른 방법을 획득할 수 있다.
다양한 실시예는 하나 이상의 이점을 달성할 수 있다. 예를 들어, 일부 실시예에서, CTLE 조정은 프리커서(precursor) 및 포스트커서(postcursor) 심볼간 간섭(ISI)을 완전히 제로화하는 대신 상대적으로 적은 양으로 제어할 수 있다. 일부 실시예에서, 한 번에 1-비트 데이터 샘플을 고려하여 조정을 수행하는 대신, 평균 128-비트 데이터 샘플을 계산할 수 있다. 따라서, CDR 조정을 더 빠르게 수행할 수 있다. 그리고 이러한 조정은 미세한 양의 프리커서 및/또는 포스트커서 ISI로 실행될 수 있다. 따라서, MMSE 보레이트 CDR이 있는 CTLE는 아이 다이어그램의 중심 또는 중심 부근에 쉽고 빠르게 동기될 수 있다. CTLE의 조정은 보다 빠르게 안정화될 수 있다. 일부 실시예에서, 아이 다이어그램의 중심 또는 중심 부근에 동기 포인트를 만들면, 실질적으로 동일한 마진이 획득될 수 있고, 수신기에는 비트를 정확하게 샘플링하기에 충분한 마진이 제공될 수 있다. 일부 실시예에서, 프로그래머블 임계치(예컨대, 사용자 정의된 값)가 투표기에 의해 수신될 수 있으며, 다른 등화 성능이 획득될 수 있다. 일부 실시예는 수신기가 소량의 심볼간 간섭(ISI)으로 실행될 수 있도록 할 수 있지만, 그럼에도 불구하고 소량의 ISI는 잘 제어될 수 있다. 일부 실시예에서, CTLE 조정을 사용하게 되면 유한 임펄스 응답(FIR)의 사용을 생략할 수 있으므로, 직렬화기/병렬화기(Serializer/Deserializer)(SerDes) 시스템의 전력 소비는 소량의 ISI가 허용되는 경우 감소될 수 있다.
일 예에서, 회로는 (a) 데이터 샘플 및 오차 샘플을 수신하도록 구성된 심볼간 간섭(ISI) 검출기, (b) ISI 검출기의 출력을 수신하고, 조정 정보 신호를 생성하도록 구성된 합산 회로, (c) 합산 회로로부터 조정 정보 신호를 수신하고, 평균 출력을 생성하도록 구성된 이동 평균 필터, (d) 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 구성된 투표기, 및 (e) 생성된 투표권에 응답하여 코드 신호를 생성하도록 구성된 누산기 및 코드 생성기를 포함한다.
일부 실시예에서, ISI 검출기는 제1 포스트커서의 진리표에 따라 동작하도록 구성될 수 있다. 일부 실시예에서, ISI 검출기는 제1 프리커서의 진리표에 따라 동작하도록 구성될 수 있다. 일부 실시예에서, ISI 검출기는 제1 프리커서의 진리표에 따라 동작하도록 구성될 수 있다. 일부 실시예에서, 투표기는 비교기를 포함할 수 있고, 평균 출력이 미리 결정된 임계치와 같은 경우, 비교기는 0을 생성하도록 구성된다. 일부 실시예에서, 평균 출력이 미리 결정된 임계치보다 클 경우, 비교기는 각 조정 사이클마다 -1, 0, 또는 +1 CTLE 조정 투표권을 생성하도록 구성될 수 있다. 일부 실시예에서, 누산기 및 코드 생성기는 레지스터를 포함할 수 있다. 일부 실시예에서, 미리 결정된 임계치는 3 내지 4의 범위일 수 있다. 일부 실시예에서, 데이터 샘플의 비트 폭은 128비트일 수 있다. 일부 실시예에서, 데이터 샘플은 보레이트에서 데이터 슬라이서를 사용하여 전송된 신호로부터 도출될 수 있다. 일부 실시예에서, 오차 샘플은 보레이트에서 오차 슬라이서를 사용하여 전송된 신호로부터 도출될 수 있다.
다른 예에서, 방법은 (a) 데이터 샘플 및 오차 샘플을 수신하는 심볼간 간섭(ISI) 검출기를 제공하는 단계, (b) ISI 검출기의 출력을 수신하고, 조정 정보 신호를 생성하도록 합산 회로를 구성하는 단계, (c) 합산 회로로부터 조정 정보 신호를 수신하고, 평균 출력을 생성하도록 이동 평균 필터를 구성하는 단계, (d) 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 투표기를 구성하는 단계, 및 (e) 생성된 투표권에 응답하여 코드 신호를 생성하는 누산기 및 코드 생성기를 제공하는 단계를 포함한다.
일부 실시예에서, ISI 검출기는 제1 포스트커서의 진리표에 따라 동작하도록 구성될 수 있다. 일부 실시예에서, ISI 검출기는 제1 프리커서의 진리표에 따라 동작하도록 구성될 수 있다. 일부 실시예에서, 투표기는 평균 출력과 미리 결정된 임계치를 비교하도록 구성된 비교기를 포함할 수 있고, 평균 출력이 미리 결정된 임계치와 같은 경우, 비교기는 0을 생성하도록 구성될 수 있다. 일부 실시예에서, 평균 출력이 미리 결정된 임계치보다 클 경우, 비교기는 각 조정 클럭 사이클마다 -1, 0, 또는 +1 CTLE 조정 투표권을 생성하도록 구성될 수 있다. 일부 실시예에서, 누산기 및 코드 생성기는 레지스터를 포함할 수 있다. 일부 실시예에서, 미리 결정된 임계치는 3 내지 4의 범위일 수 있다. 일부 실시예에서, 데이터 샘플의 비트 폭은 128비트일 수 있다. 일부 실시예에서, 데이터 샘플은 보레이트에서 데이터 슬라이서를 사용하여 전송된 신호로부터 도출될 수 있다. 일부 실시예에서, 오차 샘플은 보레이트에서 오차 슬라이서를 사용하여 전송된 신호로부터 도출될 수 있다.
다양한 실시예의 세부 사항은 첨부된 도면 및 아래의 상세한 설명에서 기술된다. 다른 특징 및 이점은 상세한 설명 및 도면과 청구항으로부터 명백해질 것이다.
도 1은 개시된 회로 및 프로세스가 구현될 수 있는 예시적인 프로그래머블 집적 회로(IC)를 도시한 것이다.
도 2a는 예시적인 통신 시스템을 도시한 것이다.
도 2b는 예시적인 수신기의 블록 다이어그램을 도시한 것이다.
도 3은 수신기에서 구현된 예시적인 조정 회로의 블록 다이어그램을 도시한 것이다.
도 4는 도 3의 조정 회로를 구현하기 위한 예시적인 방법의 플로우차트를 도시한 것이다.
도 5a는 시뮬레이션된 아이 다이어그램을 도시한 것이다.
도 5b는 조정 회로에서 사용된 이동 평균 필터의 출력의 시뮬레이션된 결과를 도시한 것이다.
도 5c는 수신기에서 CTLE의 안정화 거동의 파형을 도시한 것이다.
도 6은 집적 회로(IC)의 시스템 온 칩(System-on-Chip)(SOC) 타입에 대한 예시적인 아키텍처를 도시한 것이다.
다양한 도면에서 유사한 참조 부호는 유사한 요소를 나타낸다.
장치 및 관련 방법은, 최소 평균 제곱 오차(minimum mean square error)(MMSE) 보레이트 클럭 및 데이터 복구(CDR) 회로를 갖는 연속 시간 선형 등화(CTLE) 회로가 아이 다이어그램의 중심 또는 중심 부근에 동기될 수 있도록 조정하는 것에 관한 것이다. 예시적인 예에서, 회로는 데이터 및 오차 샘플을 수신하도록 구성된 심볼간 간섭(ISI) 검출기, ISI 검출기의 출력에 연결된 합산 회로, 합산 회로의 출력을 수신하고, 평균 출력을 생성하도록 구성된 이동 평균 필터, 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 구성된 투표기, 및 생성된 투표권에 응답하여 코드 신호를 생성하도록 구성된 누산기 및 코드 생성기를 포함할 수 있다. 이동 평균 필터와 투표기를 도입하여, 아이 다이어그램의 중심 또는 중심 부근에 동기시키는 보다 빠른 방법을 획득할 수 있다.
이해를 돕기 위해 본 문서는 다음과 같이 구성된다. 먼저, 도 1을 참조하여 데이터 통신을 수행하는 데 적합한 예시적인 플랫폼(예컨대, FPGA)을 간략히 소개한다. 둘째, 도 2a 내지 도 4를 참조하여, 조정 회로의 개략도 및 조정 회로를 구현하는 방법을 예시하는 예시적인 실시예에 대한 논의가 행해진다. 그 후, 도 5a 내지 도 5c를 참조하여 조정 회로에 대한 성능의 예시적인 시뮬레이션 결과가 논의된다. 마지막으로, 도 6을 참조하여 데이터 통신 및 신호 변환을 수행하는 데 적합한 다른 예시적인 플랫폼(예컨대, 시스템 온 칩(SOC))을 간략히 소개한다.
도 1은 개시된 회로 및 프로세스가 구현될 수 있는 예시적인 프로그래머블 집적 회로(IC)를 도시한 것이다. 프로그래머블 IC(100)는 FPGA 로직을 포함한다. 프로그래머블 IC(100)는 다양한 프로그래머블 리소스로 구현될 수 있으며, 시스템 온 칩(SOC)으로 지칭될 수 있다. FPGA 로직의 다양한 예는 어레이 내의 여러 개의 다양한 타입의 프로그래머블 로직 블록을 포함할 수 있다.
예를 들어, 도 1은 대량의 상이한 프로그래머블 타일을 포함하는 프로그래머블 IC(100)를 도시한 것으로, 멀티 기가비트 트랜시버(multi-gigabit transceiver)(MGT)(101), 구성가능한 로직 블록(configurable logic block)(CLB)(102), 랜덤 액세스 메모리 블록(BRAM)(103), 입력/출력 블록(IOB)(104), 구성 및 클로킹 로직(CONFIG/CLOCKS)(105), 디지털 신호 처리 블록(DSP)(106), 특수 입력/출력 블록(I/O)(107)(예컨대, 클럭 포트), 및 기타 프로그래머블 로직(108)(예컨대, 디지털 클럭 관리자, 아날로그-디지털 변환기, 시스템 모니터링 로직)을 포함한다. 프로그래머블 IC(100)는 전용 프로세서 블록(PROC)(110)을 포함한다. 프로그래머블 IC(100)는 내부 및 외부 재구성 포트(미도시)를 포함할 수 있다.
다양한 예에서, 직렬화기/병렬화기는 MGT(101)를 사용하여 구현될 수 있다. MGT(101)는 다양한 데이터 직렬화기 및 병렬화기를 포함할 수 있다. 데이터 직렬화기는 다양한 멀티플렉서 구현예를 포함할 수 있다. 데이터 직렬화기는 다양한 디멀티플렉서 구현예를 포함할 수 있다.
FPGA 로직의 일부 예에서, 각각의 프로그래머블 타일은 각각의 인접한 타일 내 해당 상호접속 요소에 대한 표준화된 상호접속물(124)을 갖는 프로그래머블 상호접속 요소(INT)(111)를 포함한다. 따라서, 함께 결합된 프로그래머블 상호접속 요소는 예시된 FPGA 로직에 대한 프로그래머블 상호접속 구조물을 구현한다. 프로그래머블 상호접속 요소(INT)(111)는 도 1에 포함된 예에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래머블 로직 요소에 대한 내부접속물(120)을 포함한다. 프로그래머블 상호접속 요소(INT)(111)는 도 1에 포함된 예에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래머블 상호접속 요소(INT)(111)에 대한 인터-INT 접속물(inter-INT-connection)(122)을 포함한다.
예를 들어, CLB(102)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능한 로직 요소(configurable logic element)(CLE)(112)와 단일 프로그래머블 상호접속 요소(INT)(111)를 포함할 수 있다. BRAM(103)은 BRAM 로직 요소(BRL)(113) 및 하나 이상의 프로그래머블 상호접속 요소를 포함할 수 있다. 일부 예에서, 타일에 포함된 상호접속 요소의 수는 타일의 높이에 의존할 수 있다. 픽처화된 구현예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 수(예컨대, 4개)가 또한 사용될 수 있다. DSP 타일(106)은 DSP 로직 요소(DSPL)(114) 및 하나 이상의 프로그래머블 상호접속 요소를 포함할 수 있다. IOB(104)는, 예를 들어, 입력/출력 로직 요소(IOL)(115)의 2개의 인스턴스 및 프로그래머블 상호접속 요소(INT)(111)의 1개의 인스턴스를 포함할 수 있다. 예를 들어, I/O 로직 요소(115)에 접속된 실제 I/O 본드 패드는 다양한 예시된 로직 블록 위에 계층화된 금속을 사용하여 제조될 수 있으며, 입력/출력 로직 요소(115)의 구역에 국한되지 않을 수 있다.
픽처화된 구현예에서, 다이의 중심 부근의 기둥 구역(도 1에서 음영으로 표시됨)은 구성, 클럭, 및 기타 제어 로직을 위해 사용된다. 기둥으로부터 확장된 수평 구역(109)은 프로그래머블 IC(100)의 범위 전체에 걸쳐 클럭 및 구성 신호를 분배한다. 주목할 것은 "기둥" 및 "수평" 구역에 대한 언급은 도면을 세로 방향으로 보는 것과 관련이 있다는 것이다.
도 1에 도시된 아키텍처를 활용하는 일부 프로그래머블 IC는 프로그래머블 IC의 대부분을 구성하는 규칙적인 기둥 구조물을 방해하는 추가 로직 블록을 포함할 수 있다. 추가 로직 블록은 프로그래머블 블록 및/또는 전용 로직일 수 있다. 예를 들어, 도 1에 도시된 프로세서 블록(PROC)(110)은 여러 개의 열의 CLB(102) 및 BRAM(103)에 걸쳐 있다.
도 1은 예시적인 프로그래머블 IC 아키텍처를 도시한 것이다. 열 내의 로직 블록의 수, 열의 상대적인 폭, 열의 수와 순서, 열에 포함된 로직 블록의 타입, 로직 블록의 상대적 사이즈, 및 상호접속/로직 구현예는 단지 예로서만 제공된다. 예를 들어, 실제의 프로그래머블 IC에서는, 사용자 로직의 효율적인 구현을 가능하게 하기 위해, CLB(102)가 나타날 때마다 CLB(102)의 2개 이상의 인접 열이 포함될 수 있다.
고속 디지털(high speed digital)(HSD) 집적 회로(IC)는 직렬화기/병렬화기(Serializer/Deserializer)(SerDes) 시스템에 사용될 수 있다. 그러한 시스템에서, 손실성 채널은 송신기 회로와 수신기 회로 사이에 존재할 수 있고, 높은 데이터 레이트에서는 수신된 데이터 스트림이 심하게 왜곡될 수 있고 사용 전에 재구성(등화)이 필요하다.
도 2a는 예시적인 통신 시스템을 도시한 것이다. 이 도시된 예에서, 직렬 통신 시스템(200)은 전송 매체(206)를 통해 수신기(204)에 연결된 송신기(202)를 포함한다. 송신기(202)는 직렬화기-병렬화기(SerDes)(208)의 일부일 수 있다. 수신기(204)는 또한 SerDes(210)의 일부일 수 있다. 전송 매체(206)는 인쇄 회로 보드(PCB) 트레이스, 비아, 케이블, 커넥터, 디커플링 캐패시터 등을 포함할 수 있다. 일부 실시예에서, SerDes(208)는 집적 회로(IC)(212) 내에 배치될 수 있고, SerDes(210)는 IC(214) 내에 배치될 수 있다.
송신기(202)는 디지털 베이스밴드 변조 기법을 사용하여 전송 매체(206) 상으로 직렬 데이터를 운반한다. 일반적으로, 직렬 데이터는 심볼로 분할된다. 송신기(202)는 각각의 심볼을 해당 심볼에 매핑된 아날로그 전압으로 변환한다. 송신기(202)는 각각의 심볼로부터 생성된 아날로그 전압을 전송 매체(206)에 연결한다. 일부 실시예에서, 송신기(202)는 이진 NRZ(non-return-to-zero) 변조 방식을 사용할 수 있다. 이진 NRZ에서, 심볼은 직렬 데이터의 한 비트이고, 두 개의 아날로그 전압은 각 비트를 나타내는 데 사용될 수 있다. 일부 예에서, 송신기(202)는 펄스 진폭 변조(pulse amplitude modulation)(PAM)와 같은 멀티 레벨 디지털 베이스밴드 변조 기법을 사용할 수 있으며, 여기서 심볼은 직렬 데이터의 복수의 비트를 포함하고, 3개 이상의 아날로그 전압은 각 비트를 나타내는 데 사용될 수 있다.
수신기(204)는 클럭 및 데이터 복구(CDR) 회로(216)를 포함할 수 있다. 수신기(204)는 전송 매체(206)로부터 아날로그 신호를 수신한다. 전송 매체(206)는 전송된 아날로그 신호의 신호 품질을 열화시킬 수 있다. 채널 삽입 손실은 아날로그 신호의 신호 전력에서 주파수에 따른 열화이다. 신호가 전송 매체를 통해 진행할 경우, 아날로그 신호의 고주파 성분은 저주파 성분보다 더 많이 감쇠될 수 있다. 일반적으로, 채널 삽입 손실은 주파수가 증가할수록 증가할 수 있다. 아날로그 신호의 신호 펄스 에너지는 전송 매체(206) 상에서의 전파 동안 하나의 심볼 주기에서 다른 심볼 주기로 확산될 수 있다. 결과적인 왜곡은 심볼간 간섭(ISI)으로 알려져 있다.
CDR 회로(216)는 아날로그 신호로부터 데이터 및 클럭을 복구하도록 동작한다. 수신기(204)는 디코딩 및 추가 처리를 위해 SerDes(210) 내의 물리적 코딩 서브 계층(physical coding sublayer)(PCS) 회로부(218)에 복구된 데이터를 제공한다. 도 2a에 도시된 바와 같이, 송신기(202)는 송신기 기준 클럭(220)을 사용할 수 있고, 수신기(204)는 수신기 기준 클럭(222)을 사용할 수 있다. 일부 실시예에서, 송신기 기준 클럭(220)과 수신기 기준 클럭(222) 사이에는 차이가 있을 수 있으며, 이는 송신기 기준 클럭과 수신기 기준 클럭(222) 간의 주파수 오프셋으로 지칭될 수 있다. 주파수 기준 오프셋은 송신기 기준 클럭(220) 및 수신기 기준 클럭(222)이 독립적인 클럭 소스(예컨대, 명목상이지만 주파수가 정확히 동일하지 않은 클럭 소스)를 사용할 때 존재할 수 있다. 일부 실시예에서, 주파수 오프셋은 고정될 수 있다(예컨대, 상수와 동일할 수 있다). 일부 실시예에서, 주파수 오프셋은 고정되지 않을 수 있으며, 예를 들어, 시간의 주기적 함수일 수 있다.
도 2b는 예시적인 수신기의 블록 다이어그램을 도시한 것이다. 수신기(204)는 연속 시간 선형 등화기(CTLE)(224)를 포함한다. CTLE(224)는 전송 매체(206)로부터 아날로그 신호를 수신하도록 연결된다. CTLE(224)는 전송 매체(206)의 저역 통과 특성을 보상하기 위해 고역 통과 필터 또는 대역 통과 필터로서 동작할 수 있다. CTLE(224)의 주파수 응답의 피크는 조정 회로(242)에 의해 조정될 수 있다.
CTLE(224)는 제1 등화된 아날로그 신호(226)를 출력한다. 판정 회로(예컨대, 판정 피드백 등화기(DFE))(230)는 CTLE(224)의 출력에 연결되고, 제1 등화된 아날로그 신호(226)를 수신한다. 판정 회로(230)는 제1 등화된 아날로그 신호(226)를 등화하여 포스트커서 ISI를 보상하도록 동작할 수 있다. 이러한 도시된 예에서, 판정 회로(230)는 또한 슬라이서(228)를 포함한다. 슬라이서(228)는 제1 등화된 아날로그 신호(226)를 샘플링하여 심볼 k당 데이터 샘플(Dk) 및 오차 샘플(Ek)을 생성한다. 각각의 슬라이서(228)는 데이터 샘플 및 오차 샘플을 생성하기 위해 보드 레이트(심볼 레이트)에서 샘플링 클럭을 사용하여 아날로그 입력 신호를 샘플링할 수 있다. 데이터 샘플(Dk)은 심볼에 대한 추정된 값을 포함할 수 있고, 오차 샘플(Ek)은 심볼에 대한 추정된 판정 오차를 포함할 수 있다. 각각의 데이터 샘플(Dk) 및 각각의 오차 샘플(Ek)은 사용되는 변조 방식의 타입에 따른 하나 이상의 비트(예컨대, 이진 NRZ에 대한 1-비트 샘플 및 PAM에 대한 멀티-비트 샘플)를 포함할 수 있다.
일부 실시예에서, 수신기(204)는 또한, 데이터 샘플(Dk) 및 오차 샘플(Ek)을 그룹화하여 CDR 회로(216)에 의해 처리될 병렬화된 신호를 생성하는 병렬화기(미도시)를 포함할 수 있다. 클럭 관리자(232)는, 예를 들어, 위상 보간기(PI)(238)에 의해 출력되는 샘플링 클럭(237b)으로부터 샘플링 클럭 신호(233)(예컨대, 슬라이서(228)에 의해 사용되는 데이터 샘플링 클럭 및/또는 오차 샘플링 클럭)을 생성하도록 구성될 수 있다. PI(238)의 다른 입력은 위상 동기 루프(PLL)(236)의 출력에 연결된다. 다른 예에서, 클럭 관리자(232)의 기능은 PI(238)에 통합될 수 있다. 클럭 관리자(232)는 또한 PI(238)에 의해 공급되는 샘플링 클럭(237b)의 주파수를 감소시킬 수 있다.
CDR 회로(216)는 슬라이서(228)의 출력에 연결되어, 데이터 샘플(Dk) 및 오차 샘플(Ek)을 수신한다. 이 도시된 예에서, CDR 회로(216)는 수신된 데이터 샘플(Dk) 및 오차 샘플(Ek)에 응답하여 PI 코드 신호(239)를 생성한다. PI(238)는 PLL(236)로부터 기준 클럭 신호(237a)를 수신한다. PI(238)는 CDR 회로(216)에 의해 출력되는 PI 코드 신호(239)에 기반하여 기준 클럭 신호(237a)의 위상을 시프트할 수 있다. PI(238)는, 예를 들어, 슬라이서(228)에 의해 사용되는 샘플링 클럭 신호(237b)로서 위상 시프트된 기준 클럭 신호를 출력할 수 있다. 일부 실시예에서, CDR 회로(216)는, 데이터 샘플(Dk) 및 오차 샘플(Ek)을 수신하여 PI 코드 신호(239)를 생성하도록 구성된 위상 검출기를 포함할 수 있다. 일부 실시예에서, 슬라이서(228)는 개별 데이터 슬라이서 및 오차 슬라이서를 포함할 수 있다. 일부 실시예에서, 슬라이서(228)는, 예를 들어, 4개의 오차 슬라이서를 포함할 수 있다.
데이터 샘플(Dk) 및 오차 샘플(Ek)도 조정 회로(242)에 의해 수신된다. 일부 실시예에서, 조정 회로(242)는 알려진 알고리즘을 사용하여, 데이터 샘플(Dk) 및 오차 샘플(Ek)에 기반하여 CTLE(224)를 위한 제어 신호(244) 및 판정 회로(230)를 조정하기 위한 조정 제어 코드(245)를 생성할 수 있다.
이 도시된 예에서, 조정 회로(242)는 심볼간 간섭(ISI) 검출기(240)를 포함한다. 데이터 샘플(Dk) 및 오차 샘플(Ek)을 수신하도록 연결된 ISI 검출기(240)는 데이터 샘플링 클럭 신호(233) 위상을 조정할지 여부 및 데이터 샘플링 클럭 신호(233) 위상이 어느 방향으로 조정되어야 하는지를 결정한다. 조정 회로(242)는 또한 판정 회로(230)를 조정하기 위한 조정 제어 코드(245)를 생성한다.일부 실시예에서, CDR 회로(216)는 최소 평균 제곱 오차(MMSE) 알고리즘에 따라 동작할 수 있다. 일부 실시예에서, CDR 회로(216)는 뮬러-뮬러(Mueller-Muller) 알고리즘에 따라 동작할 수 있다. 조정 회로(242)의 예시적인 블록 다이어그램은 도 3을 참조하여 상세히 설명된다.
일부 실시예에서, 수신기(204)는 또한 자동 이득 제어(automatic gain control)(AGC) 회로를 포함할 수 있다. CTLE(224)의 출력은 AGC 회로의 입력에 연결될 수 있다. AGC 회로는 고역 통과 필터의 이득을 제어하는 데 사용될 수 있다. AGC 회로의 이득은 또한 조정 회로(242)에 의해 제어될 수 있다. 일부 실시예에서, AGC 회로는 CTLE 회로(224)에 선행할 수 있다. 다른 예에서, 수신기(204)는 증폭이 있거나 없는 다른 타입의 연속 시간 필터를 포함할 수 있다. 일부 실시예에서, CTLE 회로(224)가 제1 포스트커서만을 볼 수 있게 하도록 하기 위해 다른 알고리즘이 사용될 수 있다.
도 3은 수신기에서 구현된 예시적인 조정 회로의 블록 다이어그램을 도시한 것이다. 이 도시된 예에서, 조정 회로(242)는 ISI 검출기(240)를 포함한다. 데이터 샘플 및 오차 샘플은 128비트일 수 있다. ISI 검출기(240)는 128-비트 데이터 샘플(Dk)(예컨대, D(128)) 및 128-비트 오차 샘플(Ek)(예컨대, E(128))을 수신하고, 위상 검출 결과 신호를 생성하고, 위상 검출 결과 신호는 순 위상 검출 결과를 제공한다. 이 도시된 예에서, ISI 검출 결과 신호는 수신된 데이터 샘플(Dk) 및 오차 샘플(Ek)에 응답하여 샘플링 클럭 신호(233)의 위상을 증가시키기 위한 h-1 증가 신호(241a)일 수 있거나 샘플링 클럭 신호(233)의 위상을 감소시키기 위한 h-1 감소 신호(241b)일 수 있다. ISI 검출기(240)는 도 3에 도시된 진리표(308)에 따라 동작할 수 있다. 진리표(308)는 제1 포스트커서(h1) 또는 제1 프리커서(h-1)에 기반할 수 있다. 이 도시된 예에서, 현재 데이터 샘플(D_curr), 다음 데이터 샘플(D_next1), 및 현재 오차 샘플(E_curr)은 샘플링 클럭 신호(233)의 위상을 증가(예컨대, h-1_inc) 또는 감소(예컨대, h-1_dec)시킬지 여부를 결정하는 것으로 간주된다.
조정 회로(242)는 합산 회로(310)를 포함한다. 합산 회로(310)는 ISI 검출기(240)로부터, 예를 들어, h-1 증가 신호(241a) 및 h-1 감소 신호(241b)를 수신하고, 이동 평균 필터(320)에 대한 h-1 조정 정보 신호(315)를 생성한다. 이 도시된 예에서, 데이터 샘플(Dk) 및 오차 샘플(Ek)가 128비트일 수 있으므로, 이동 평균 필터(320)는 한 번에 128-비트 h-1 조정 정보를 수신할 수 있고, 그 후 h-1 조정 정보 신호(315)의 평균 신호(325)를 생성할 수 있다. 이동 평균 필터(320)를 구성하여 평균 신호(325)를 획득하는 데 다른 수학적 알고리즘을 사용할 수 있다. 일부 실시예에서, 이동 평균 필터(320)는 가중 이동 평균 필터일 수 있다. 일부 실시예에서, 이동 평균 필터(320)는 누적 이동 평균 필터일 수 있다. 일부 실시예에서, 이동 평균 필터(320)는 지수 이동 평균 필터일 수 있다. 이동 평균 필터(320)를 구성하여 평균 신호(325)를 획득하는 데 다른 가중 시스템을 또한 사용할 수 있다.
평균 신호(325)는 투표기(330)에 의해 수신된다. 투표기(330)는 또한 미리 결정된 값(335)을 수신하고, 수신된 평균 신호(325) 및 미리 결정된 값(335)에 응답하여 투표권 신호(340)를 생성하도록 구성된다. 이 도시된 예에서, 미리 결정된 값(335)은 허용 가능한 이동 평균 단계 사이즈를 나타내는 프로그래머블 임계치일 수 있다. 프로그래머블 임계치(예컨대, 사용자 정의된 값)을 도입함으로써 다른 등화 성능/결과를 획득할 수 있다. 일부 실시예에서, 투표기는 평균 신호(325)와 미리 결정된 값(335) 간의 관계를 나타내도록 구성된 하나 이상의 비교기를 포함할 수 있다. 일부 실시예에서, 프로그래머블 임계치는 1 내지 10, 예를 들어, 3 내지 4의 범위일 수 있다. 또한, 미리 결정된 값의 윈도우 경계는 상이한 설계 요건, 예를 들어, 판정 회로(230) 내의 오차 슬라이서 및 데이터 슬라이서의 유효 개수 및/또는 버스 폭을 고려하여 스케일링될 수 있다.
평균 신호(325)가 미리 결정된 값(예컨대, 3)(335)보다 클 경우, 투표기(330)는 각 조정 클럭 사이클마다 -1, 0, 또는 +1 CTLE 조정 투표권을 생성할 수 있다. 만약 평균 신호(325)가 미리 결정된 값(335)보다 작다면, 투표기(330)는 디지털 0을 생성할 수 있다. 만약 평균 신호(325)가 미리 결정된 값(335)과 동일하다면, 투표기(330)는 디지털 -1을 생성할 수 있다. 누산기 및 코드 생성기(345)는 투표기(330)의 출력에 포함된 투표권 신호(340)를 누적하도록 구성되고, DFE 조정을 제어하기 위한 조정 제어 코드 신호(245)(예컨대, 32-비트 신호)를 출력한다. 일부 실시예에서, 누산기 및 코드 생성기(345)는 하나 이상의 레지스터를 포함할 수 있다. 이동 평균 필터(320) 및 투표기(330)를 도입함으로써, CTLE 조정은 프리커서 및 포스트커서 ISI를 완전히 제로화하는 대신 상대적으로 적은 양으로 제어할 수 있다. 그리고 이러한 조정은 미세한 양의 프리커서 및/또는 포스트커서 ISI로 실행될 수 있다. 따라서, MMSE 보레이트 CDR(216)이 있는 CTLE(224)는 아이 다이어그램의 중심 또는 중심 부근에 쉽고 빠르게 동기될 수 있다. 또한, 조정은 더 빨리 안정화될 수 있다.
도 4는 도 3의 조정 회로를 구현하기 위한 예시적인 방법의 플로우차트를 도시한 것이다. 도 3을 참조하여 기술된 조정 회로(242)를 구현하기 위한 방법(400)이 논의된다. 방법(400)은 405에서, 예를 들어, 판정 회로(예컨대, 슬라이서(228)를 포함하는 판정 회로(230))로부터 데이터 샘플 및 오차 샘플을 수신하는 심볼간 간섭(ISI) 검출기(예컨대, ISI 검출기(240))를 제공하는 단계를 포함한다. 방법(400)은 또한 410에서, 합산 회로(예컨대, 합산 회로(310))를 ISI 검출기(240)의 출력에 연결하는 단계를 포함한다.
방법(400)은 또한 415에서, 합산 회로(310)의 출력을 수신하고, 평균 출력(예컨대, 평균 신호(325))을 생성하도록 이동 평균 필터(예컨대, 이동 평균 필터(320))를 구성하는 단계를 포함한다. 방법(400)은 또한 420에서, 평균 출력(325) 및 미리 결정된 임계치(335)에 응답하여 투표권(예컨대, 투표권 신호(340))을 생성하도록 투표기(예컨대, 투표기(330))를 구성하는 단계를 포함한다. 방법(400)은 또한 425에서, 생성된 투표권(340)에 응답하여 코드 신호를 생성하는 누산기 및 코드 생성기(예컨대, 누산기 및 코드 생성기(345))를 제공하는 단계를 포함한다. 이동 평균 필터(320) 및 투표기(330)를 도입함으로써, CTLE 조정은 프리커서 및 포스트커서 ISI를 완전히 제로화하는 대신 상대적으로 적은 양으로 제어할 수 있다. 그리고 이러한 조정은 미세한 양의 프리커서 및/또는 포스트커서 ISI로 실행될 수 있다. 따라서, MMSE 보레이트 CDR(216)이 있는 CTLE(224)는 아이 다이어그램의 중심 또는 중심 부근에 쉽고 빠르게 동기될 수 있다.
도 5a는 시뮬레이션된 아이 다이어그램을 도시한 것이다. 도 3을 참조하여 기술된 조정 회로(242)는 시스템 모델로 구현되고 시뮬레이션되었다. 동기 포인트가 표시된 아이 다이어그램의 결과는 도 5a에 도시되어 있다. 도 5a에 도시된 바와 같이, (예를 들어, MMSE 보레이트 CDR에 의한) 아이 동기는 중심에 위치한다. 아이 다이어그램의 중심 또는 중심 부근에 동기 포인트를 만들면, 실질적으로 동일한 마진이 획득될 수 있고, 수신기에는 비트를 정확하게 샘플링하기에 충분한 마진이 제공될 수 있다.
도 5b는 조정 회로에서 사용된 이동 평균 필터의 출력의 시뮬레이션된 결과를 도시한 것이다. 이 도면에서는 조정 회로(242)에서 사용된 이동 평균 필터(320)의 출력의 시뮬레이션 결과가 도시되어 있다. 이동 평균 필터(320)의 출력(예컨대, 평균 신호(325))은 CTLE(224)에 의해 3 내지 4의 윈도우 범위로 조정되었다. 평균 신호(325)는, 예를 들어, 사용자에 의해 결정될 수 있는 h-1 투표 필터 또는 h1 투표 필터일 수 있다. 제1 포스트커서(h1)에 기반하여 생성되는 평균 신호 및 제1 프리커서(h-1)에 기반하여 생성되는 평균 신호가 시뮬레이션되어 도시되어 있다. 수신기는 소량의 심볼간 간섭(ISI)으로 실행될 수 있다.
도 5c는 수신기 내의 CTLE의 안정화 거동의 파형을 도시한 것이다. 수신기(204) 내의 CTLE(224)의 안정화 거동이 시뮬레이션된다. 도 5c에 도시된 바와 같이, CTLE 제어 코드는 제어 범위 0 내지 31 내의 특정의 값으로 안정화된다. 이동 평균 필터와 투표기를 도입하여, 아이 다이어그램의 중심 또는 중심 부근에 동기시키는 보다 빠른 방법을 획득할 수 있다.
이 도시된 예에서, 조정 회로(242)는 수신기(204) 및 CTLE(224)와 함께 동일한 IC 상에 배열된다. 다른 실시예에서, 조정 회로(242)는 다른 IC(예컨대, 다른 FPGA) 내에 구현되어 등화를 제어할 수 있다.
일부 실시예에서, 조정 회로(242)는 하드 블록 고정 회로부로서 구현될 수 있다. 예를 들어, 주문형 집적 회로(ASIC)는 커스텀화된 하드웨어 회로부와 함께 조정 코드 신호를 생성하기 위한 조정 회로를 제공할 수 있다.
일부 실시예에서, 조정 회로(242)의 기능 중 일부 또는 전부는 데이터 저장소에 저장된 인스트럭션의 세트를 실행하도록 구성된 프로세서 내에 구현되어 등화를 제어할 수 있다. 예를 들어, 투표기(330)의 기능은 프로세서 내에 구현될 수 있다. 일부 실시예에서, 프로세서는 수신기(204)와 함께 FPGA일 수 있는 동일한 집적 회로 상에 배열될 수 있다. 예를 들어, 조정 회로(242) 및 데이터 저장소는 시스템 온 칩(SOC)의 프로그래머블 로직 블록 내에 구현되거나 SOC의 고정 회로부를 사용하여 하드 블록 내에 구현될 수 있고, 수신기(204)는, 예를 들어, SOC의 고정 회로부를 사용하여 다른 하드 블록 내에 구현될 수 있다.
도 6은 집적 회로(IC)의 시스템 온 칩(SOC) 타입에 대한 예시적인 아키텍처를 도시한 것이다. SOC(600)는 프로그래머블 IC 및 통합 프로그래머블 디바이스 플랫폼의 예이다. 도 6의 예에서, 예시된 SOC(600)의 다양한 상이한 서브 시스템 또는 영역은 단일 통합 패키지 내에 제공된 단일 다이 상에서 구현될 수 있다. 다른 예에서, 다른 서브 시스템은 단일의 통합 패키지로서 제공되는 복수의 상호접속된 다이 상에 구현될 수 있다.
예에서, SOC(600)는 서로 다른 기능을 갖는 회로부를 갖는 복수의 영역을 포함한다. 예에서, SOC(600)는 선택적으로 데이터 처리 엔진(data processing engine)(DPE) 어레이(602)를 포함한다. SOC(600)는 프로그래머블 로직(PL) 영역(604)(이하 PL 영역(들) 또는 PL), 프로세싱 시스템(PS)(606), 네트워크 온 칩(NOC)(608), 및 하나 이상의 하드와이어드 회로 블록(610)을 포함한다. DPE 어레이(602)는 SOC(600)의 다른 영역에 대한 인터페이스를 갖는 복수의 상호접속되고, 하드와이어드되고, 프로그램가능한 프로세서로서 구현된다.
PL(604)은 지정된 기능을 수행하도록 프로그램될 수 있는 회로부이다. 일 예로서, PL(604)은 필드 프로그래머블 게이트 어레이 타입의 회로부로서 구현될 수 있다. PL(604)은 프로그래머블 회로 블록의 어레이를 포함할 수 있다. PL(604) 내의 프로그래머블 회로 블록의 예는 구성가능한 로직 블록(CLB), 전용 랜덤 액세스 메모리 블록(BRAM 및/또는 UltraRAM 또는 URAM), 디지털 신호 프로세싱 블록(DSP), 클럭 관리자, 및/또는 지연 동기 루프(DLL)를 포함하지만, 이에 제한되지는 않는다.
PL(604) 내의 각 프로그래머블 회로 블록은 전형적으로 프로그래머블 상호접속 회로부와 프로그래머블 로직 회로부 모두를 포함한다. 프로그래머블한 상호접속 회로부는 전형적으로 프로그래머블 상호접속 포인트(programmable interconnect point)(PIP)에 의해 상호접속되는 다양한 길이의 대량의 상호접속 와이어를 포함한다. 전형적으로, 상호접속 와이어는 (예컨대, 각 와이어가 단일 비트의 정보를 전달하는 경우) 비트 단위의 접속성을 제공하도록 (예컨대, 와이어 단위로) 구성된다. 프로그래머블 로직 회로부는, 예를 들어, 룩업 테이블, 레지스터, 산술 로직 등을 포함할 수 있는 프로그래머블 요소를 사용하여 사용자 설계 로직을 구현한다. 프로그래머블 상호접속 및 프로그래머블 로직 회로부는 프로그래머블 요소가 어떻게 구성되고 동작하는지를 정의하는 구성 데이터를 내부 구성 메모리 셀에 로딩함으로써 프로그램될 수 있다.
PS(606)는 SOC(600)의 일부로서 제조된 하드와이어드 회로부로서 구현된다. PS(606)는 각각 프로그램 코드를 실행할 수 있는 다양한 상이한 프로세서 타입 중 임의의 프로세서 타입으로서 구현될 수 있거나 이를 포함할 수 있다. 예를 들어, PS(606)는 개별 프로세서, 예컨대, 프로그램 코드를 실행할 수 있는 단일 코어로서 구현될 수 있다. 다른 예에서, PS(606)는 멀티코어 프로세서로서 구현될 수 있다. 또 다른 예에서, PS(606)는 하나 이상의 코어, 모듈, 코프로세서, 인터페이스, 및/또는 다른 리소스를 포함할 수 있다. PS(606)는 다양한 상이한 타입의 아키텍처 중 임의의 아키텍처를 사용하여 구현될 수 있다. PS(606)를 구현하기 위해 사용될 수 있는 예시적인 아키텍처는 ARM 프로세서 아키텍처, x86 프로세서 아키텍처, GPU 아키텍처, 모바일 프로세서 아키텍처, DSP 아키텍처, 또는 컴퓨터 판독 가능 인스트럭션 또는 프로그램 코드를 실행할 수 있는 다른 적합한 아키텍처를 포함할 수 있지만, 이에 제한되지는 않는다.
NOC(608)는 SOC(600) 내의 엔드포인트 회로 간에 데이터를 공유하기 위한 상호접속 네트워크를 포함한다. 엔드포인트 회로는 DPE 어레이(602), PL 영역(604), PS(606), 및/또는 하드와이어드 회로 블록(610) 내에 배치될 수 있다. NOC(608)는 전용 스위칭이 있는 고속 데이터 경로를 포함할 수 있다. 일 예에서, NOC(608)는 수평 경로, 수직 경로, 또는 수평 및 수직 경로 모두를 포함한다. 도 6에 도시된 영역의 배치 및 개수는 예시에 불과하다. NOC 608)는 선택된 컴포넌트 및/또는 서브 시스템을 접속하기 위해 SOC(600) 내에서 이용 가능한 공통 인프라의 일 예이다.
NOC(608)는 PL(604), PS(606), 및 하드와이어드 회로 블록(610) 중 선택된 블록에 대한 접속성을 제공한다. NOC(608)는 프로그램가능하다. 다른 프로그래머블 회로부와 함께 사용되는 프로그래머블 NOC의 경우, NOC(608)를 통해 라우팅될 네트(net)는 SOC(600) 내에 구현하기 위한 사용자 회로 설계물이 생성될 때까지는 알 수 없다. NOC(608)는, 스위치 및 인터페이스와 같은 NOC(608) 내의 요소가 스위치 간에 그리고 NOC 인터페이스 간에 데이터를 전달하기 위해 어떻게 구성되고 동작하는지를 정의하는 구성 데이터를 내부 구성 레지스터에 로딩함으로써 프로그램될 수 있다.
NOC(608)는 SOC(600)의 일부로서 제조되고, 물리적으로 수정될 수는 없지만 사용자 회로 설계물의 서로 다른 마스터 회로와 서로 다른 슬레이브 회로 간의 접속성을 수립하도록 프로그램될 수 있다. NOC(608)는, 예를 들어, 사용자 지정된 마스터 회로 및 슬레이브 회로를 접속하는 패킷 교환 네트워크를 수립할 수 있는 복수의 프로그래머블 스위치를 포함할 수 있다. 이와 관련하여, NOC(608)는 상이한 회로 설계물로 조정될 수 있으며, 여기서 각각의 상이한 회로 설계물은 NOC(608)에 의해 연결될 수 있는 SOC(600)의 서로 다른 위치에 구현되는 마스터 회로 및 슬레이브 회로의 서로 다른 조합을 갖는다. NOC(608)는 사용자 회로 설계물의 마스터 회로와 슬레이브 회로 사이에서 데이터, 예컨대, 애플리케이션 데이터 및/또는 구성 데이터를 라우팅하도록 프로그램될 수 있다. 예를 들어, NOC(608)는 PL(604) 내에 구현된 상이한 사용자 지정된 회로부를 PS(606) 및/또는 DPE 어레이(602), 상이한 하드와이어드 회로 블록, 및/또는 SOC(600) 외부의 상이한 회로 및/또는 시스템과 연결하도록 프로그램될 수 있다.
하드와이어드 회로 블록(610)은 입력/출력(I/O) 블록, 및/또는 SOC(600) 외부의 회로 및/또는 시스템, 메모리 컨트롤러 등에 신호를 전송 및 수신하기 위한 트랜시버를 포함할 수 있다. 서로 다른 I/O 블록의 예는 단일 종단된 및 의사 차동의 I/O와 고속 차동 클럭 트랜시버를 포함할 수 있다. 또한, 하드와이어드 회로 블록(610)은 특정 기능을 수행하도록 구현될 수 있다. 하드와이어드 회로 블록(610)의 예는 암호 엔진, 디지털-아날로그 변환기, 아날로그-디지털 변환기 등을 포함하지만, 이에 제한되지는 않는다. SOC(600) 내의 하드와이어드 회로 블록(610)은 본원에서 때때로 애플리케이션 특정 블록(application-specific block)으로 지칭될 수 있다.
도 6의 예에서, PL(604)은 2개의 개별 영역에 도시되어 있다. 다른 예에서, PL(604)은 프로그래머블 회로부의 통합 영역으로서 구현될 수 있다. 또 다른 예에서, PL(604)은 프로그래머블 회로부의 3개 이상의 서로 다른 영역으로서 구현될 수 있다. PL(604)의 특정 구성은 제한을 위한 것은 아니다. 이와 관련하여, SOC(600)는 하나 이상의 PL 영역(604), PS(606), 및 NOC(608)를 포함한다. DPE 어레이(602)는 선택적으로 포함될 수 있다.
다른 예시적인 구현예에서, SOC(600)는 IC의 서로 다른 영역에 배치된 2개 이상의 DPE 어레이(602)를 포함할 수 있다. 또 다른 예에서, SOC(600)는 멀티-다이 IC로서 구현될 수 있다. 이 경우, 각 서브 시스템은 서로 다른 다이 상에 구현될 수 있다. IC가 멀티-칩 모듈(Multi-Chip Module)(MCM) 등으로서 구현되는 스택형 다이 아키텍처를 사용하여, 인터포저 상에 다이를 나란히 적층하는 것과 같은 다양한 이용 가능한 멀티-다이 IC 기술 중 임의의 기술을 사용하여 서로 다른 다이를 통신가능하게 연결할 수 있다. 멀티-다이 IC 예에서, 각 다이는 단일 서브 시스템, 둘 이상의 서브 시스템, 서브 시스템 및 다른 부분 서브 시스템, 또는 이들의 임의의 조합을 포함할 수 있음을 이해해야 한다.
프로그래머블 집적 회로(IC)는 프로그래머블 로직을 포함하는 디바이스의 타입을 나타낸다. 프로그래머블 디바이스 또는 IC의 일 예는 필드 프로그래머블 게이트 어레이(field programmable gate array)(FPGA)이다. FPGA는 프로그래머블 회로 블록을 포함하는 것으로 특성화된다. 프로그래머블 회로 블록의 예는 입력/출력 블록(IOB), 구성가능한 로직 블록(CLB), 전용 랜덤 액세스 메모리 블록, 디지털 신호 프로세싱 블록(DSP), 프로세서, 클럭 관리자, 및 지연 동기 루프(DLL)를 포함하지만, 이에 제한되지는 않는다. 최신 프로그래머블 IC는 하나 이상의 다른 서브 시스템과 함께 프로그래머블 로직을 포함하도록 진화했다. 예를 들어, 일부 프로그래머블 IC는 프로그래머블 로직과 하드와이어드 프로세서를 모두 포함하는 시스템 온 칩 또는 "SOC"로 진화했다. 다른 다양한 프로그래머블 IC는 추가 및/또는 다른 서브 시스템을 포함한다.
다양한 실시예가 도면을 참조하여 설명되었지만, 다른 실시예가 가능하다. 예를 들어, 일부 실시예에서, 이동 평균 필터에 대한 입력을 생성하기 위해, 제1 프리커서 및 제1 포스트커서 대신, 다른 프리커서 및/또는 포스트커서가 사용될 수 있다. 예를 들어, 이동 평균 필터 및 투표기는 조정을 위한 MMSE 알고리즘을 사용하여 임의의 다른 필드로 확장될 수 있다.
다양한 예가 다양한 전자 하드웨어를 포함하는 회로부를 사용하여 구현될 수 있다. 제한이 아닌 예로서, 하드웨어는 트랜지스터, 저항기, 캐패시터, 스위치, 집적 회로 및/또는 기타 디바이스를 포함할 수 있다. 다양한 예에서, 회로는 아날로그 및/또는 디지털 로직, 개별 컴포넌트, 트레이스, 및/또는 다양한 집적 회로(예컨대, FPGA, ASIC)를 포함하는 실리콘 기판 상에 제조된 메모리 회로를 포함할 수 있다. 일부 실시예에서, 회로는 프로세서에 의해 실행되는 사전 프로그램된 인스트럭션 및/또는 소프트웨어의 실행을 포함할 수 있다. 예를 들어, 다양한 시스템은 하드웨어 및 소프트웨어 모두를 포함할 수 있다.
실시예의 일부 양태는 컴퓨터 시스템으로 구현될 수 있다. 예를 들어, 다양한 구현예는 디지털 및/또는 아날로그 회로, 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 포함할 수 있다. 장치 요소는 정보 캐리어 내에 유형적으로 구현된 컴퓨터 프로그램 제품에서 구현될 수 있고, 예컨대, 고정 하드웨어 프로세서에 의한 실행을 위해 머신 판독 가능 저장 디바이스에서 구현될 수 있고; 방법은, 입력 데이터에 대해 동작하고 출력을 생성함으로써 다양한 실시예의 기능을 수행하기 위해 인스트럭션의 프로그램을 실행하는 프로그래머블 프로세서에 의해 수행될 수 있다. 일부 실시예는 유리하게는 데이터 및 인스트럭션을 수신하고, 데이터 및 인스트럭션을 전송하도록 연결된 적어도 하나의 프로세서, 데이터 저장소, 적어도 하나의 입력, 및 적어도 하나의 출력을 포함하는 프로그래머블 시스템 상에서 실행가능한 하나 이상의 컴퓨터 프로그램으로 구현될 수 있다. 데이터 저장소는 하나 이상의 레지스터 또는, 예를 들어, 메모리 공간 내의 메모리 위치를 포함할 수 있다. 컴퓨터 프로그램은 특정 활동을 수행하거나 특정 결과를 발생시키는 컴퓨터에서 직접 또는 간접적으로 사용될 수 있는 인스트럭션의 세트이다. 컴퓨터 프로그램은 컴파일된 언어 또는 해석된 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있으며, 독립형 프로그램으로서, 또는 모듈, 컴포넌트, 서브 루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛으로서 임의의 형태로 배치될 수 있다.
다양한 실시예에서, 컴퓨터 시스템은 비일시적 메모리를 포함할 수 있다. 메모리는, 데이터 및 프로세서 실행 가능 프로그램 인스트럭션을 포함한 컴퓨터 판독 가능 인스트럭션을 저장하도록 구성될 수 있는 하나 이상의 프로세서에 접속될 수 있다. 데이터 및 컴퓨터 판독 가능 인스트럭션은 하나 이상의 프로세서에 액세스될 수 있다. 프로세서 실행 가능 프로그램 인스트럭션은 하나 이상의 프로세서에 의해 실행될 때 하나 이상의 프로세서로 하여금 다양한 동작을 수행하게 할 수 있다.
다양한 실시예에서, 컴퓨터 시스템은 사물 인터넷(IoT) 디바이스를 포함할 수 있다. IoT 디바이스는, 전자 장치, 소프트웨어, 센서, 액추에이터, 및 네트워크 접속성이 내장된 객체를 포함할 수 있으며, 이러한 네트워크 접속성을 통해 객체는 데이터를 수집하고 교환할 수 있다. IoT 디바이스는 인터페이스를 통해 다른 디바이스로 데이터를 전송함으로써 유선 또는 무선 디바이스와 함께 사용될 수 있다. IoT 디바이스는 유용한 데이터를 수집한 다음 다른 디바이스 간에 데이터를 자율적으로 흐르게 할 수 있다.
많은 구현예가 기술되었다. 그럼에도 불구하고, 다양한 변형이 이루어질 수 있음을 이해할 것이다. 예를 들어, 개시된 기법의 단계가 다른 순서로 수행되거나, 개시된 시스템의 컴포넌트가 다른 방식으로 조합되거나, 컴포넌트가 다른 컴포넌트로 보완되는 경우 유리한 결과가 달성될 수 있다. 따라서, 다른 구현예는 아래의 청구항의 범주 내에 속한다.

Claims (15)

  1. 회로에 있어서,
    데이터 샘플 및 오차 샘플을 수신하도록 구성되는 심볼간 간섭(ISI; inter-symbol interference) 검출기;
    상기 ISI 검출기의 출력을 수신하고 조정(adaptation) 정보 신호를 생성하도록 구성되는 합산 회로;
    상기 합산 회로로부터 상기 조정 정보 신호를 수신하고 평균 출력을 생성하도록 구성되는 이동 평균 필터;
    상기 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 구성되는 투표기; 및
    상기 생성된 투표권에 응답하여 조정 코드 신호를 생성하도록 구성되는 누산기 및 코드 생성기
    를 포함하는, 회로.
  2. 제1항에 있어서,
    상기 ISI 검출기는 제1 프리커서 또는 제1 포스트커서 중 적어도 하나의 진리표에 따라 동작하도록 구성되는 것인, 회로.
  3. 제1항에 있어서,
    상기 투표기는 비교기를 포함하고, 상기 평균 출력이 상기 미리 결정된 임계치와 동일한 경우, 상기 비교기는 0을 생성하도록 구성되는 것인, 회로.
  4. 제3항에 있어서,
    상기 평균 출력이 상기 미리 결정된 임계치보다 큰 경우, 상기 비교기는 각 조정 클럭 사이클마다 연속 시간 선형 등화(CTLE; continuous time linear equalization) 조정 투표권을 생성하도록 구성되는 것인, 회로.
  5. 제1항에 있어서,
    상기 누산기 및 코드 생성기는 레지스터를 포함하는 것인, 회로.
  6. 제1항에 있어서,
    상기 미리 결정된 임계치는 3 내지 4의 범위인 것인, 회로.
  7. 제1항에 있어서,
    상기 데이터 샘플은 데이터 슬라이서 또는 오차 슬라이서 중 적어도 하나를 사용하여 보레이트(baud-rate)의 전송된 신호로부터 도출되는 것인, 회로.
  8. 방법에 있어서,
    데이터 샘플 및 오차 샘플을 수신하는 심볼간 간섭(ISI) 검출기를 제공하는 단계;
    상기 ISI 검출기의 출력을 수신하고 조정 정보 신호를 생성하도록 합산 회로를 구성하는 단계;
    상기 조정 정보 신호에 응답하여 평균 출력을 생성하도록 이동 평균 필터를 구성하는 단계;
    상기 평균 출력 및 미리 결정된 임계치에 응답하여 투표권을 생성하도록 투표기를 구성하는 단계; 및
    상기 생성된 투표권에 응답하여 조정 코드 신호를 생성하는 누산기 및 코드 생성기를 제공하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 ISI 검출기는 제1 프리커서 또는 제1 포스트커서 중 적어도 하나의 진리표에 따라 동작하도록 구성되는 것인, 방법.
  10. 제8항에 있어서,
    상기 투표기는 상기 평균 출력과 상기 미리 결정된 임계치를 비교하도록 구성되는 비교기를 포함하고, 상기 평균 출력이 상기 미리 결정된 임계치와 동일한 경우, 상기 비교기는 0을 생성하도록 구성되는 것인, 방법.
  11. 제10항에 있어서,
    상기 평균 출력이 상기 미리 결정된 임계치보다 큰 경우, 상기 비교기는 각 조정 클럭 사이클마다 연속 시간 선형 등화(CTLE) 조정 투표권을 생성하도록 구성되는 것인, 방법.
  12. 제8항에 있어서,
    상기 누산기 및 코드 생성기는 레지스터를 포함하는 것인, 방법.
  13. 제8항에 있어서,
    상기 미리 결정된 임계치는 3 내지 4의 범위인 것인, 방법.
  14. 제8항에 있어서,
    상기 데이터 샘플의 비트 폭은 128비트인 것인, 방법.
  15. 제8항에 있어서,
    상기 데이터 샘플은 데이터 슬라이서 또는 오차 슬라이서 중 적어도 하나를 사용하여 보레이트의 전송된 신호로부터 도출되는 것인, 방법.
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