JP7168559B2

JP7168559B2 - Ａｄｃベース受信機のための内蔵アイスキャン

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Publication number: JP7168559B2
Application number: JP2019520941A
Authority: JP
Inventors: ホンタオチャン，; チャオインディー．ウー，; クリストファージェー．ボッレッリ，; ジェフリーチャン，
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2016-10-25
Filing date: 2017-09-13
Publication date: 2022-11-09
Anticipated expiration: 2037-09-13
Also published as: CN109863412A; EP3500867A1; KR20190071784A; EP3500867B1; JP2019536321A; KR102361239B1; US9800438B1; WO2018080652A1; CN109863412B

Description

本開示の例は一般に電子回路に関し、詳細にはアナログ－デジタル変換器（ＡＤＣ）ベース受信機のための内蔵アイスキャンに関する。

シリアライザ－デシリアライザ（ＳｅｒＤｅｓ）システムでは、受信し、かつ、回復した信号の品質を検査する能力を有することが望ましい。これは、システムマージンを決定し、また、デバッグ目的のために有用である。受信機アイスキャンは、この目的を達成するための重要な技法である。アナログベースＳｅｒＤｅｓシステムの場合、通常、アイスキャンを得るための２つの手法が存在している。第１の技法は、一般に「破壊アイスキャン」と呼ばれている。破壊アイスキャンモードでは、実際のデータスライサのスライシング閾値およびサンプリング位相がアイスキャンを実施するために変更される。破壊アイスキャン中におけるスライスされたデータは不正確であり得るため、このアイスキャン技法は、実データトラフィックを受信するために使用することはできない。しかしながら破壊アイスキャン技法には追加ハードウェアは不要である。

別のアイスキャン技法は、誤りを導入することなく実データトラフィックを受信している間、その技法を使用することができる点で「非破壊」である。非破壊アイスキャン技法には、アイスキャンニングの目的専用の１つまたは複数の余分のスライサが必要である。専用アイスキャンスライサは、実際のデータ経路におけるスライサと比較すると、異なるスライシング閾値およびサンプリング位相を使用する。非破壊アイスキャン技法は通常の操作を中断しないため、クロックデータ回復（ＣＤＲ）が常に要求される非同期システムにも使用することができる。

アナログ－デジタル変換器（ＡＤＣ）ベースＳｅｒＤｅｓは、デジタル信号処理を使用する高水準の等化技法が必要になる、より速いデータ転送速度においてまたは損失がより大きいシステムに対して、性能利点およびコスト利点を示す。厳格な分解能およびタイミング要求事項のため、時間介在形ＡＤＣが好ましい。このような時間介在形システムでは、非破壊アイスキャンは、アイスキャン機能のために必要な追加ＡＤＣの数のため、法外に高コストになる。ＡＤＣベースＳｅｒＤｅｓのための破壊アイスキャンは最少の実現コストを有しているが、典型的には同期システムのみに限定される。したがってより低コストで、かつ、同期および非同期の両方のシステムに使用することができるＡＤＣベース受信機のための新しいアイスキャン技法を開発することが望ましい。

プログラム可能基準電圧調整器を提供するための技法が説明される。例では、受信機内でアイスキャンを実施する方法は、位相補間器（ＰＩ）コードに基づいて基準クロックに対して位相シフトされたサンプリングクロックに基づいて、アナログ信号入力から受信機にデジタルサンプルを生成することと、受信機の複数の等化パラメータのうちの第１の等化パラメータに基づいてデジタルサンプルを等化することと、ＰＩコードを生成するために、複数の等化パラメータを適合し、かつ、デジタルサンプルに基づいてクロック回復を実施することと、複数の等化パラメータをロックし、クロック回復における位相検出を中断し、ＰＩコードをオフセットさせ、受信機の出力を収集し、クロック回復における位相検出を再開し、かつ、アイスキャンを実施するために等化パラメータをアンロックする複数のサイクルを実施することとを含む。

任意選択で、クロック回復を実施するステップは、位相誤差信号を生成するために、デジタルサンプルに基づいて位相検出を実施することと、ＰＩコードを生成するために、デジタルループフィルタを介して位相誤差信号をフィルタリングすることとを含むことができる。

任意選択で、位相検出を中断するステップは、デジタルループフィルタの入力から位相検出を実施するように設定された位相検出器の出力を開放することを含むことができる。

任意選択で、ＰＩコードをオフセットさせるステップは、ＰＩコードを生成するために、選択された量をデジタルループフィルタの出力に加えることを含むことができる。

任意選択で、選択された量は複数のサイクルにわたって変更することができる。

任意選択で、複数のサイクルの間に収集される受信機の出力は、等化されたデジタルサンプルから獲得することができる。

任意選択で、複数のサイクルの間に収集される受信機の出力は、その等化に先立って生成されるデジタルサンプルから獲得することができる。

任意選択で、複数のサイクルは、アナログ信号の少なくとも１つの単位間隔（ＵＩ）をカバーするために、ＰＩコードが更新されるまで実施することができる。

別の例では、受信機は、アナログ信号を受信するように設定されたフロントエンドと、サンプリングクロックに基づいてアナログ信号からデジタルサンプルを生成するように設定されたアナログ－デジタル変換器（ＡＤＣ）回路機構と、複数の等化パラメータのうちの第１の等化パラメータに基づいてデジタルサンプルを等化するように設定されたデジタル信号プロセッサ（ＤＳＰ）と、位相補間器（ＰＩ）コードを生成するためにデジタルサンプルに基づいてクロック回復を実施するように設定されたクロック回復回路と、ＰＩコードに基づいてサンプリングクロックを生成するように設定されたＰＩと、複数の等化パラメータを適合するように設定された適合回路と、複数の等化パラメータをロックし、クロック回復回路のクロック回復における位相検出を中断し、ＰＩコードをオフセットさせ、デジタルサンプルを収集し、クロック回復回路のクロック回復における位相検出を再開し、かつ、等化パラメータをアンロックする複数のサイクルを制御するように設定されたアイスキャン回路とを含む。

任意選択で、クロック回復回路は、位相誤差信号を生成するためにデジタルサンプルに基づいて位相検出を実施するように設定された位相検出器と、ＰＩコードを生成するために位相誤差信号をフィルタリングするように設定されたデジタルループフィルタとを含むことができる。

任意選択で、アイスキャン回路は、デジタルループフィルタの入力から位相検出器の出力を開放することによって位相検出を中断するように設定することができる。

任意選択で、アイスキャン回路は、ＰＩコードを生成するために、選択された量をデジタルループフィルタの出力に加えることによってＰＩコードをオフセットさせるように設定することができる。

任意選択で、複数のサイクルの間に収集されるデジタルサンプルは、等化器から獲得することができる。

任意選択で、複数のサイクルの間に収集されるデジタルサンプルは、ＡＤＣ回路機構から獲得することができる。

任意選択で、アイスキャン回路は、アナログ信号の少なくとも１つの単位間隔（ＵＩ）をカバーするためにＰＩコードが更新されるまで複数のサイクルを実施するように設定することができる。

別の例では、集積回路（ＩＣ）は、アナログ信号を受信するように設定されたフロントエンドと、フロントエンドに結合されたアナログ－デジタル変換器（ＡＤＣ）回路機構と、ＡＤＣ回路機構に結合された等化器と、等化器に結合された適合回路と、等化器に結合されたクロック回復回路であって、デジタルループフィルタに結合された位相検出器を含むクロック回復回路と、クロック回復回路およびＡＤＣ回路機構に結合された位相補間器（ＰＩ）であって、デジタルループフィルタからＰＩコードを受け取るＰＩと、複数の等化パラメータをロックし、デジタルループフィルタから位相検出器を開放し、ＰＩコードをオフセットさせ、ＡＤＣまたは等化器の出力を収集し、位相検出器をデジタルループフィルタに再接続し、かつ、複数の等化パラメータをアンロックする複数のサイクルを制御するように設定されたアイスキャン回路とを含む。

これらおよび他の態様は、以下の詳細な説明を参照して理解することができる。

上述した特徴を詳細に理解することができるように、上で簡単に要約したより詳細な説明を、いくつかが添付の図面に示されている例示的実現態様を参照して得ることができる。しかしながら添付の図面は典型的な例示的実現態様のみを示したものであり、したがってその範囲を限定するものと見なしてはならないことに留意されたい。

シリアル通信システムの一例を示すブロック図である。一例による受信機を示すブロック図である。一例によるクロック回復およびアイスキャン回路機構を示すブロック図である。一例による、受信機内でアイスキャンを実施する方法を示す流れ図である。二進非ゼロ復帰（ＮＲＺ）信号のための例示的アイプロットを示す図である。本明細書において説明されているシリアライザ－デシリアライザの例を使用することができる書換え可能ゲートアレイ（ＦＰＧＡ）のアーキテクチャを示す図である。

理解を容易にするために、可能である場合、図に共通の同じ要素を示すために、同じ参照番号を使用している。１つの例の要素は、有利には他の例に組み込むことができることが企図されている。

以下、図を参照して様々な特徴について説明する。図はスケール通りに描かれている場合も、あるいはスケール通りには描かれていない場合もあること、また、同様の構造または機能の要素は、すべての図を通して同様の参照番号によって表されていることに留意されたい。図に意図されていることは、特徴の説明を容易にすることにすぎないことに留意されたい。図は、特許請求される発明についての余す所のない説明として、あるいは特許請求される発明の範囲を制限するものとして意図されているわけではない。さらに、例証されている例は、示されている態様または利点のすべてを有する必要はない。特定の例に関連して説明されている態様または利点は必ずしもその例に限定されず、そのように例証されていない場合であっても、あるいはそのように明確に説明されていない場合であっても、任意の他の例の中で実践することができる。

図１は、シリアル通信システム１００の例を示すブロック図である。シリアル通信システム１００は、伝送媒体１６０を介して受信機１２６に結合された送信機１１２を備えている。送信機１１２はシリアライザ－デシリアライザ（ＳｅｒＤｅｓ）１１６の一部であってもよい。受信機１２６はＳｅｒＤｅｓ１２２の一部であってもよい。伝送媒体１６０は、送信機１１２と受信機１２６の間に電気経路を備えており、また、印刷回路基板（ＰＣＢ）トレース、ビア、ケーブル、コネクター、減結合コンデンサー、等々を含むことができる。ＳｅｒＤｅｓ１１６の受信機およびＳｅｒＤｅｓ１２２の送信機は、簡潔にするために省略されている。いくつかの例では、ＳｅｒＤｅｓ１１６は集積回路（ＩＣ）１１０の中に配置することができ、また、ＳｅｒＤｅｓ１２２はＩＣ１２０の中に配置することができる。

送信機１１２は、デジタルベースバンド変調技法を使用してシリアルデータを伝送媒体１６０上に駆動する。通常、シリアルデータは記号に分割される。送信機１１２は、個々の記号を記号にマップされたアナログ電圧に変換する。送信機１１２は、個々の記号から生成されたアナログ電圧を伝送媒体１６０に結合する。いくつかの例では、送信機１１２は、二進非ゼロ復帰（ＮＲＺ）変調スキームを使用している。二進ＮＲＺでは、記号は１ビットのシリアルデータであり、２つのアナログ電圧を使用して個々のビットが表される。他の例では、送信機は、パルス振幅変調（ＰＡＭ）などの多重レベルデジタルベースバンド変調技法を使用しており、記号は複数のビットのシリアルデータを含み、３つ以上のアナログ電圧を使用して個々のビットが表される。

受信機１２６は、通常、アナログ－デジタル変換器（ＡＤＣ）回路機構１０４およびアイスキャン回路機構１０６を含む。受信機１２６の例示的構造については、図２に関連して以下でさらに説明される。受信機１２６は、伝送媒体１６０からアナログ信号を受信する。ＡＤＣ回路機構１０４は、アナログ信号からデジタル信号を生成する。本明細書において使用されているように、デジタル信号はｋビットコードのシーケンスであり、ｋは正の整数である。ｋビットコードはデジタルサンプルと呼ぶことができる。１秒当たりのコードの数はデータ転送速度（サンプルレートとも呼ばれる）である。デジタル信号は、概念的に離散時間、離散振幅信号と見なすことも同じく可能であり、個々の離散時間における信号の振幅は２^ｋ個の離散値から選択される。

受信機１２６は、ＡＤＣ回路機構１０４によって出力されたデジタルサンプルを処理して、送信機１１２によって生成された記号を回復する。受信機１２６は、復号およびさらなる処理のために、回復された記号をＳｅｒＤｅｓ１２２内の物理符号化サブレイヤー（ＰＣＳ）回路機構１２８に提供することができる。アイスキャン回路機構１０６は、受信機１２６を制御してアイスキャンを実施するように設定される。以下でさらに説明されるように、アイスキャン回路機構１０６は、同期および非同期の両方のシステムに使用することができる破壊アイスキャンを実現する。アイスキャン回路機構１０６は、受信機１２６を制御して、処理のために（例えば受信した信号の品質を検査するために）他の回路機構（図示せず）に送信することができるアイスキャンデータを生成する。例えばアイスキャンデータは、受信した信号のデータアイを視覚化するためにコンピュータ、等々に送信することができる。

図２は、一例による受信機１２６を示すブロック図である。受信機１２６は、フロントエンド２０２、ＡＤＣ回路機構１０４、デジタル信号プロセッサ（ＤＳＰ）２０４、適合回路２０５、クロック回復回路２０６、位相補間器（ＰＩ）２０８、クロック発生器２１０およびアイスキャン回路機構１０６を含む。フロントエンド２０２の入力は伝送媒体１６０に結合されている。フロントエンド２０２の出力はＡＤＣ回路機構１０４の一方の入力に結合されている。ＡＤＣ回路機構１０４の出力はＤＳＰ２０４の入力に結合されている。ＤＳＰ２０４の出力はクロック回復回路２０６の入力に結合されている。クロック回復回路２０６の出力はＰＩ２０８の一方の入力に結合されている。クロック発生器２１０の出力はＰＩ２０８のもう１つの入力に結合されている。ＰＩ２０８の出力はＡＤＣ回路機構１０４のもう１つの入力に結合されている。

動作中、フロントエンド２０２は、伝送媒体１６０からアナログ信号を受信する。例では、フロントエンド２０２は、自動利得制御（ＡＧＣ）回路２１２および連続時間線形等化器（ＣＴＬＥ）２１４を含む。ＡＧＣ回路２１２は、適合回路２０５によって提供される利得調整信号に基づいて、伝送媒体１６０から受信したアナログ信号の利得を調整する。ＣＴＬＥ２１４は、ＡＧＣ回路２１２から利得調整済みアナログ信号を受け取る。ＣＴＬＥ２１４は、伝送媒体１６０の低域通過特性を補償するための広域通過フィルタとして動作する。ＣＴＬＥ２１４の周波数応答のピークは、適合回路２０５によって提供されるＣＴＬＥ調整信号に基づいて調整することができる。別の例では、ＣＴＬＥ回路２１４は、ＡＧＣ回路２１２の前に置くことができる。

ＡＤＣ回路機構１０４は、フロントエンド２０２からアナログ信号を受け取る。ＡＤＣ回路機構１０４は、アナログ信号からデジタル信号を生成する。ＡＤＣ回路機構１０４は、１つまたは複数のＡＤＣ２１６を含むことができる。ＡＤＣ回路機構１０４は、ＰＩ２０８によって出力されるサンプリングクロックに基づいてデジタルサンプルを生成する。例では、ＡＤＣ回路機構１０４は、それぞれサンプリングクロックの異なる位相に基づいて動作する複数のＡＤＣ２１６を含む（例えば時間介在ＡＤＣ回路）。

ＤＳＰ２０４は、ＡＤＣ回路機構１０４からデジタルサンプルを受け取る。例では、ＤＳＰ２０４は、フィードフォワード等化器（ＦＦＥ）２１８および決定フィードバック等化器（ＤＦＥ）２２０を含む。ＦＦＥ２１８は、デジタルサンプルにフィードフォワード等化を適用し、また、ＤＦＥ２２０は、デジタルサンプルに決定フィードバック等化を適用する。ＦＦＥ２１８およびＤＦＥ２２０は、それぞれ、最小二乗平均（ＬＭＳ）、等々などの適合アルゴリズムを使用して適合回路２０５によって調整されるタップを含む。

クロック回復回路２０６は、ＤＳＰ２０４からデジタルサンプルを受け取る。クロック回復回路２０６は、位相検出処理を実施してデジタルサンプルから位相誤差を検出する。クロック回復回路２０６は、ＰＩ２０８を制御するために位相誤差をフィルタリングし、かつ、ＰＩコードを生成する。ＰＩ２０８は、クロック発生器２１０から基準クロック信号を受け取り、かつ、クロック回復回路２０６によって出力されるＰＩコードに基づいて基準クロック信号の位相を調整する。クロック発生器２１０は、基準クロックを提供する位相固定ループ（ＰＬＬ）、等々であってもよい。ＰＩ２０８は、ＡＤＣ回路機構１０４のためのサンプリングクロックを出力する。データ回復モードの間、ＡＤＣ回路機構１０４、ＤＳＰ２０４、クロック回復回路２０６およびＰＩ２０８を備えたループは、ＡＤＣ回路機構１０４がデータアイの中心またはその近辺でサンプリングするよう、サンプリングクロックを調整するように動作する。

アイスキャン回路機構１０６は、クロック回復回路２０６に結合されている。また、アイスキャン回路機構１０６は、適合回路２０５およびＰＣＳ回路機構１２８に同じく結合することができる。アイスキャン回路機構１０６は、データ回復モードとアイスキャンモードの間でクロック回復回路２０６のモードを設定する。データ回復モードにある場合、クロック回復回路２０６は、ＡＤＣ回路機構１０４がデータアイの中心またはその近辺でサンプリングしてデータを受け取るよう、上で説明したように動作してサンプリングクロックを調整する。アイスキャンモードにある場合、クロック回復回路２０６は、ＡＤＣ回路機構１０４がデータアイ全体にわたる様々なポイントでサンプリングするよう、サンプリングクロックを調整するように動作する。アイスキャンモードの間、受信機１２６の出力はアイスキャンデータを提供する。

図３は、一例によるクロック回復およびアイスキャン回路機構を示すブロック図である。クロック回復回路２０６は、位相検出器３０２およびデジタルループフィルタ３３０を含む。アイスキャン回路機構１０６は、制御回路３１６、マルチプレクサ３０４およびマルチプレクサ３２６を含む。位相検出器３０２の入力はＤＳＰ２０４の出力に結合されている。位相検出器３０２の出力は、マルチプレクサ３０４を介してデジタルループフィルタ３３０に結合されている。デジタルループフィルタ３３０の出力は、ＰＩ２０８の入力に結合されるＰＩコードを提供する。ＰＩ２０８の出力は、上で説明したようにサンプリングクロックを提供する。

例では、デジタルループフィルタ３３０は、利得回路３０６、利得回路３０８、加算器３１０、遅延要素３１２、加算器３１８、加算器３２０、遅延要素３２２および加算器３２４を含む。利得回路３０６は位相経路３２７を実現している。利得回路３０８、加算器３１０および遅延要素３１２は周波数経路３２８を実現している。利得回路３０６および３０８への入力はマルチプレクサ３０４の出力に結合されている。利得回路３０６の出力は加算器３１８の入力に結合されている。利得回路３０８の出力は加算器３１０の入力に結合されている。加算器３１０の出力は遅延要素３１２の入力に結合されている。遅延要素３１２の出力は、加算器３１０のもう１つの入力および加算器３１８のもう１つの入力に結合されている。加算器３１８の出力は加算器３２０の入力に結合されている。加算器３２０の出力は遅延要素３２２の入力に結合されている。遅延要素３２２の出力は、加算器３２０のもう１つの入力および加算器３２４の入力に結合されている。加算器３２４の出力はＰＩ２０８の入力に結合されている。加算器３２４のもう１つの入力はマルチプレクサ３２６の出力に結合されている。マルチプレクサ３０４、３２６の制御入力は制御回路３１６の出力に結合されている。マルチプレクサ３２６の入力は制御回路３１６の出力に結合されている。マルチプレクサ３０４および３２６の他の入力はデジタルゼロ値を受け取るために結合されている。

動作中、位相検出器３０２は、ＤＳＰ２０４によって出力されるデジタルサンプルに基づいて位相誤差を生成する。位相誤差信号はデジタル信号である。データ回復モードでは、制御回路３１６は、マルチプレクサ３０４を制御して位相検出器３０２の出力を位相経路３２７および周波数経路３２８に結合する。利得回路３０６は位相利得（Ｇｐ）を位相誤差信号に適用する。例えば利得回路３０６は、左シフト操作を実現して位相利得を適用することができる。利得回路３０８は周波数利得（Ｇｆ）を位相誤差信号に適用する。例えば利得回路３０８は、左シフト操作を実現して周波数利得を適用することができる。利得回路３０８の出力は、加算器３１０および遅延要素３１２によって統合される。周波数経路３２８の統合された出力は、加算器３１８によって位相経路３２７の出力に加えられる。加算器３１８の出力は、加算器３２０および遅延要素３２２によって統合される。統合された出力は、加算器３２４によってマルチプレクサ３２６の出力に加えられる。データ回復モードでは、制御回路３１６は、マルチプレクサ３２６を制御してデジタルゼロ値を加算器３２４に結合する。したがってデータ回復モードでは、遅延要素３２２の出力は、ＰＩ２０８に提供されるＰＩコードである。

アイスキャンモードでは、制御回路３１６は、マルチプレクサ３０４を制御してデジタルゼロ入力を選択する。したがって位相検出器３０２は位相経路３２７および周波数経路３２８から開放され、位相検出が中断される。さらに、制御回路３１６は、マルチプレクサ３２６を制御して、デジタルゼロ値ではなくＰＩコードオフセット（ｄｎ）を選択する。ＰＩコードオフセットは制御回路３１６によって生成される。アイスキャンモードでは、加算器３２４は、ＰＩコードオフセットを遅延要素３２２の出力に加えてＰＩ２０８のためのＰＩコードを生成する。このようにして、制御回路３１６は、アイスキャンモードの個々のサイクルの間、デジタルループフィルタ３３０によって生成されるＰＩコードを異なる量だけオフセットさせることができる。制御回路３１６は、以下でさらに考察されるように、適合回路２０５および／またはＰＣＳ回路機構１２８からのデータに基づいてアイスキャンモードを選択することができる。また、制御回路３１６は、以下でさらに考察されるように、適合回路２０５に制御信号を同じく出力することができる。

図４は、一例による、受信機内でアイスキャンを実施する方法４００を示す流れ図である。方法４００は、上で説明したＳｅｒＤｅｓ１２２によって実施することができる。方法４００はステップ４０２で始まり、制御回路３１６は、アイスキャンモードの間に使用されるＰＩコードのための初期オフセットを選択する（例えば制御回路３１６はｄｎのための値を選択する）。

ステップ４０４で、制御回路３１６はデータ回復モードを実現し、データ回復モードでは、ある時間期間の間、等化適合およびクロックデータ回復が自由に走る。例では、データ回復モードは、回復されたデータ中の誤差が閾値未満になるまで、および／または等化パラメータが閾値内に整定するまで実現される。等化パラメータは、ＦＦＥ２１８およびＤＦＥ２２０のタップを含む。また、等化パラメータは、ＡＧＣおよびＣＴＬＥ調整パラメータを同じく含むことができる。等化パラメータは、上で説明したように適合回路２０５によって調整される。制御回路３１６は等化パラメータを監視することができ、あるいは等化パラメータが閾値内に整定したかどうかを示す信号を適合回路２０５から受け取ることができる。また、制御回路３１６は、回復されたデータ中の誤差が閾値未満であることを示す信号をＰＣＳ回路機構１２８から同じく受け取ることができる。

ステップ４０６で、制御回路３１６は、適合回路２０５を制御して等化パラメータをロックし、かつ、アイスキャンモードを開始する。ステップ４０８で、制御回路３１６はクロック回復回路２０６における位相検出を中断する。詳細には、制御回路３１６は、マルチプレクサ３０４を制御して位相検出器３０２をデジタルループフィルタ３３０の位相経路３２７および周波数経路３２８から開放する。デジタルループフィルタ３３０は、デジタルループフィルタ３３０内の統合経路に従ってＰＩコードの更新を継続する。したがってクロック回復回路２０６は、アイスキャンモードの間、依然として受信機１２６と送信機１１２の間のＤＣ周波数オフセットを追跡する。

ステップ４１０で、制御回路３１６は、選択されたオフセットをＰＩコードに加える。詳細には、制御回路３１６は、マルチプレクサ３２６を制御して、デジタルループフィルタ３３０の出力に加えられるＰＩコードオフセットｄｎを選択する。ステップ４１２で、ＰＣＳ回路機構１２８は、アイスキャンモードの間、受信機１２６によって生成される一組のデジタルサンプルを収集する。制御回路３１６は、ｘ個のサンプルの継続期間の間、アイスキャンモードを実現することができる。例では、継続期間ｘは、この時間の間、位相変動がアイスキャンステップサイズ（ｄｐ）より小さくなるように選定される。これは、残留周波数オフセット（ｒｆｏ）×ｘがｄｐ未満である、すなわちｒｆｏ＊ｘ＜ｄｐ（これはｘ＜ｄｐ／ｒｆｏに等しい）である限り保証され得る。

ステップ４１４で、制御回路３１６は、クロック回復回路２０６における位相検出を再開し、かつ、等化パラメータをアンロックする。詳細には、制御回路３１６は、マルチプレクサ３０４を制御して位相検出器３０２の出力を選択し、かつ、マルチプレクサ３２６を制御してデジタルゼロ入力を選択し、したがってデジタルループフィルタ３３０によって出力されるＰＩコードはオフセットされない。制御回路３１６は、等化パラメータをアンロックし、適合プロセスを再開するよう、適合回路に信号発信する。

ステップ４１６で、制御回路３１６は、十分なアイスキャンサイクルが存在したかどうかを決定する。制御回路３１６は、単位間隔（ＵＩ）全体または定義済みの数のＵＩをカバーするために、異なるＰＩコードオフセットを使用してアイスキャンモードを実現することができる。もっと多くのアイスキャンサイクルが必要である場合、方法４００はステップ４１８へ進行し、制御回路３１６は、ＰＩコードのための別のオフセットを選択する。方法４００はステップ４０４へ戻って反復する。それ以上のアイスキャンサイクルが不要である場合、方法４００はステップ４２０へ進行する。

ステップ４２０で、ＰＣＳ回路機構１２８は、十分なアイスキャンデータが受け取られたかどうかを決定する。十分なアイスキャンデータが受け取られた場合、方法４００はステップ４２２へ進行し、データアイを復元するために、アイスキャンサイクルの間に収集されたデジタルサンプルが出力される。アイを統計的に復元するための十分なデジタルサンプルが存在していない場合、方法４００はステップ４０２へ戻って反復することができる。

例では、ステップ４１２でＰＣＳ回路機構１２８は、アイスキャンサイクルの間、ＤＳＰ２０４によって出力される等化済みデジタルサンプルを収集する。別の例では、ステップ４１２でＰＣＳ回路機構１２８は、ＡＤＣ回路機構１０４によって出力されるデジタルサンプルを収集する。アイスキャンサイクルの間にＡＤＣ回路機構１０４から受け取られたデジタルサンプルは、アイスキャンデータを得るために、ロックされた等化パラメータ値を使用して後処理することができる。

図５は、二進ＮＲＺ信号に対する例示的アイプロット５００を示したものである。アイプロット５００は、上で説明したアイスキャンサイクルの間に収集された様々なデジタルサンプルから形成される。アイプロット５００は、ＵＩ５０２に対するデータアイを示している。個々のアイスキャンサイクルの間、ＰＩコードは、時間を表す軸５０４全体にわたってスキャンするためにオフセットされる。軸５０６は振幅を表している。受信機はＡＤＣに基づいているため、収集されたデジタルサンプルは、軸５０４全体にわたるスキャンを必要としない十分な分解能を含むことができる。この例は二進ＮＲＺ信号を示しているが、上で説明した技法を使用して、多重レベルＰＡＭ信号、等々に対するアイプロットを形成することも同じく可能である。

上で説明したＳｅｒＤｅｓ１２２は、書換え可能ゲートアレイ（ＦＰＧＡ）または同様のタイプのプログラム可能回路などの集積回路内で実現することができる。図６は、多重ギガビットトランシーバ（「ＭＧＴ」）１、設定可能論理ブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入力／出力ブロック（「ＩＯＢ」）４、設定および刻時論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、専用入力／出力ブロック（「Ｉ／Ｏ」）７（例えば設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ－デジタル変換器、システム監視論理、等々などの他のプログラム可能論理８を含む極めて多数の異なるプログラム可能タイルを含むＦＰＧＡ６００のアーキテクチャを示したものである。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１０を同じく含む。ＦＰＧＡ６００は、上で説明したＳｅｒＤｅｓ１２２の１つまたは複数の実例を含むことができる。

いくつかのＦＰＧＡでは、個々のプログラム可能タイルは、図６の一番上に含まれている例によって示されているように、同じタイル内のプログラム可能論理要素の入力および出力端子２０への接続を有する少なくとも１つのプログラム可能相互接続要素（「ＩＮＴ」）１１を含むことができる。また、個々のプログラム可能相互接続要素１１は、同じタイルまたは他のタイル中の隣接するプログラム可能相互接続要素の相互接続セグメント２２への接続を同じく含むことができる。また、個々のプログラム可能相互接続要素１１は、論理ブロック（図示せず）間の汎用経路指定資源の相互接続セグメント２４への接続を同じく含むことができる。汎用経路指定資源は、相互接続セグメント（例えば相互接続セグメント２４）のトラックおよび相互接続セグメントを接続するためのスイッチブロック（図示せず）を備えた論理ブロック（図示せず）間の経路指定チャネルを含むことができる。汎用経路指定資源の相互接続セグメント（例えば相互接続セグメント２４）は、１つまたは複数の論理ブロックに及ぶことができる。汎用経路指定資源と相俟って取られたプログラム可能相互接続要素１１は、図に示されているＦＰＧＡのためのプログラム可能相互接続構造（「プログラム可能相互接続」）を実現する。

例示的実現態様では、ＣＬＢ２は、プログラムしてユーザ論理＋単一のプログラム可能相互接続要素（「ＩＮＴ」）１１を実現することができる設定可能論理要素（「ＣＬＥ」）１２を含むことができる。ＢＲＡＭ３は、１つまたは複数のプログラム可能相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１３を含むことができる。通常、タイルに含まれている相互接続要素の数はタイルの高さで決まる。図に示されている例では、ＢＲＡＭタイルは５個のＣＬＢと同じ高さを有しているが、他の数（例えば４個）を使用することも同じく可能である。ＤＳＰタイル６は、適切な数のプログラム可能相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１４を含むことができる。ＩＯＢ４は、プログラム可能相互接続要素１１の１つの実例に加えて、例えば入力／出力論理要素（「ＩＯＬ」）１５の２つの実例を含むことができる。当業者には明らかなように、例えばＩ／Ｏ論理要素１５に典型的に接続される実際のＩ／Ｏパッドは、入力／出力論理要素１５の領域に限定されない。

示されている例では、ダイ（図１１に示されている）の中心の近くの水平方向の領域は、設定、クロックおよび他の制御論理のために使用されている。この水平方向の領域すなわち列から延びている垂直方向の列９は、ＦＰＧＡの幅全体にわたってクロック信号および設定信号を分配するために使用されている。

図６に示されているアーキテクチャを利用しているいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構築している規則的な列構造を乱す追加論理ブロックを含む。追加論理ブロックは、プログラム可能ブロックおよび／または専用論理であってもよい。例えばプロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に及んでいる。プロセッサブロック１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置、等々の完全なプログラム可能処理システムに及ぶ様々な構成要素であってもよい。

図６には、例示的ＦＰＧＡアーキテクチャのみを示すことが意図されていることに留意されたい。例えば行中の論理ブロックの数、行の相対幅、行の数および順序、行に含まれている論理ブロックのタイプ、論理ブロックの相対サイズ、および図６の一番上に含まれている相互接続／論理実現態様は、単なる例示的なものにすぎない。例えば実際のＦＰＧＡでは、ユーザ論理の有効な実現を容易にするために、ＣＬＢが出現するところではどこにでもＣＬＢの複数の隣接する行が典型的に含まれているが、隣接するＣＬＢ行の数は、ＦＰＧＡの総合サイズに応じて変化する。

以上は特定の例を対象にしたものであるが、その基本的な範囲を逸脱することなく、他の例および更なる例を考案することが可能であり、また、その範囲は以下の特許請求の範囲によって決定される。

Claims

受信機内でアイスキャンを実施する方法であって、
位相補間器（ＰＩ）コードに基づいて基準クロックに対して位相シフトされたサンプリングクロックに基づいて、前記受信機に入力されたアナログ信号からデジタルサンプルを生成することと、
前記受信機の複数の等化パラメータのうちの第１の等化パラメータに基づいて前記デジタルサンプルを等化することと、
前記ＰＩコードを生成するために、前記複数の等化パラメータを適合させ、かつ、前記デジタルサンプルに基づいてクロック回復を実施することと、
複数のサイクルを実施することであって、前記複数のサイクルの各々が、前記複数の等化パラメータをロックし、前記クロック回復における位相検出を中断し、前記ＰＩコードをオフセットさせ、前記受信機の出力を収集し、前記クロック回復における前記位相検出を再開し、かつ、前記アイスキャンを実施するために前記等化パラメータをアンロックすることを含み、前記複数のサイクルのうち少なくとも２サイクルにおいて異なる量だけ前記ＰＩコードをオフセットさせる、前記複数のサイクルを実施することと
を含む方法。
前記クロック回復を実施することが、
位相誤差信号を生成するために、前記デジタルサンプルに基づいて前記位相検出を実施することと、
前記ＰＩコードを生成するために、デジタルループフィルタを介して前記位相誤差信号をフィルタリングすることと
を含む、請求項１に記載の方法。
前記位相検出を中断することが、
前記デジタルループフィルタの入力から前記位相検出を実施するように設定された位相検出器の出力を開放すること
を含む、請求項２に記載の方法。
前記ＰＩコードをオフセットさせることが、
前記複数のサイクル毎に前記ＰＩコードを生成するために、選択された量を前記デジタルループフィルタの出力に加えること
を含む、請求項２に記載の方法。
前記複数のサイクルの間に収集される前記受信機の前記出力が、等化された前記デジタルサンプルから獲得される、請求項１から４のいずれか一項に記載の方法。
前記複数のサイクルの間に収集される前記受信機の前記出力が、その等化に先立って生成される前記デジタルサンプルから獲得される、請求項１から４のいずれか一項に記載の方法。
前記複数のサイクルが、前記アナログ信号の少なくとも１つの単位間隔（ＵＩ）をカバーするために、前記ＰＩコードが更新されるまで実施される、請求項１から６のいずれか一項に記載の方法。
受信機であって、
アナログ信号を受信するように設定されたフロントエンドと、
サンプリングクロックに基づいて前記アナログ信号からデジタルサンプルを生成するように設定されたアナログ－デジタル変換器（ＡＤＣ）回路機構と、
複数の等化パラメータのうちの第１の等化パラメータに基づいて前記デジタルサンプルを等化するように設定されたデジタル信号プロセッサ（ＤＳＰ）と、
位相補間器（ＰＩ）コードを生成するために前記デジタルサンプルに基づいてクロック回復を実施するように設定されたクロック回復回路と、
前記ＰＩコードに基づいて前記サンプリングクロックを生成するように設定されたＰＩと、
前記複数の等化パラメータを適合させるように設定された適合回路と、
複数のサイクルの実施を制御するように設定されたアイスキャン回路であって、前記複数のサイクルの各々が、前記複数の等化パラメータをロックし、前記クロック回復回路の前記クロック回復における位相検出を中断し、前記ＰＩコードをオフセットさせ、前記デジタルサンプルを収集し、前記クロック回復回路の前記クロック回復における前記位相検出を再開し、かつ、前記等化パラメータをアンロックすることを含み、前記複数のサイクルのうち少なくとも２サイクルにおいて異なる量だけ前記ＰＩコードをオフセットさせる、アイスキャン回路と
を備える受信機。
前記クロック回復回路が、
位相誤差信号を生成するために前記デジタルサンプルに基づいて前記位相検出を実施するように設定された位相検出器と、
前記ＰＩコードを生成するために前記位相誤差信号をフィルタリングするように設定されたデジタルループフィルタと
を備える、請求項８に記載の受信機。
前記アイスキャン回路が、前記デジタルループフィルタの入力から前記位相検出器の出力を開放することによって前記位相検出を中断するように設定される、請求項９に記載の受信機。
前記アイスキャン回路が、前記複数のサイクル毎に前記ＰＩコードを生成するために、選択された量を前記デジタルループフィルタの出力に加えることによって前記ＰＩコードをオフセットさせるように設定される、請求項９に記載の受信機。
前記複数のサイクルの間に収集される前記デジタルサンプルが等化器または前記ＡＤＣ回路機構から獲得される、請求項９から１１のいずれか一項に記載の受信機。
前記アイスキャン回路が、前記アナログ信号の少なくとも１つの単位間隔（ＵＩ）をカバーするために前記ＰＩコードが更新されるまで前記複数のサイクルを実施するように設定される、請求項９から１２のいずれか一項に記載の受信機。