JP2009212992A - 半導体集積回路装置及びアイ開口マージン評価方法 - Google Patents
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Abstract
【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201(SerDes)と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202(Ref_SerDes)とを有し、シリアライザ・デシリアライザ回路201(SerDes)は、参照シリアライザ・デシリアライザ回路202(SerDes)の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。
【選択図】 図2
Description
201…シリアライザ・デシリアライザ回路(SerDes), 202…参照シリアライザ・デシリアライザ回路(Ref_SerDes), 203…位相同期回路, 204…制御論理 205…入出力回路(I/O), 206…セレクタ回路, 207…アイ開口マージン評価回路,
301…直列並列変換回路, 302…並列直列変換回路, 303…クロックデータリカバリー回路(CDR),
401…位相比較器, 402…平均化回路, 403…比較回路, 404…モードセレクト回路, 405…クロック制御回路, 406…クロック生成回路,
601…エラー検出回路, 602…パルス生成回路, 603…評価論理回路,
701…パターンチェック回路, 702…カウンタ回路,
901…イコライザ機能を持つ出力バッファ, 902…イコライザ機能を持つ入力バッファ。
Claims (9)
- パルス生成回路と、
クロック制御回路と、
第1クロック生成回路と、
直列並列変換回路と、
エラー検出回路とを有し、
前記パルス生成回路は、前記第1クロック生成回路が生成するクロックのクロック相をインクリメントするオフセット調整パルス信号、又は、前記クロック相をデクリメントするオフセット調整パルス信号を生成し、
前記クロック制御回路は、前記オフセット調整パルス信号により更新されたクロック相を保持し、前記クロック相を示す位相情報を出力し、
前記第1クロック生成回路は、前記位相情報が示すクロック相のクロックであるリカバリークロックを生成し、
前記直接並列変換回路は、前記リカバリークロックを用い、シリアルデータをパラレルデータへ変換し、
前記エラー検出回路は、参照データと前記パラレルデータとを比較し、前記参照データと前記パラレルデータとの一致・不一致を判定することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記エラー検出回路は、カウンタ回路を有し、
前記カウンタは、前記参照データと前記パラレルデータとの不一致の回数を、クロック相毎にカウントすることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
位相比較器と、
第2クロック生成回路とを有し、
前記位相比較器は、並走クロックレーンを介して送信されるシリアルデータの位相と、前記第2クロック生成回路が発生するリカバリークロックの位相とを比較し、前記第2クロック生成回路のリカバリークロックの位相が遅れている場合には、前記第2クロック生成回路が生成するリカバリークロックのクロック相をインクリメントする位相遅れ信号を、前記第2クロック生成回路のリカバリークロックの位相が進んでいる場合には、前記第2クロック生成回路が生成するリカバリークロックのクロック相をデクリメントする位相進み信号を生成し、
前記クロック制御回路は、前記オフセット調整パルス信号が入力される前に、前記位相遅れ信号、前記位相進み信号により、保持するクロック相を更新することを特徴とする半導体集積回路装置。 - パルス生成回路により、第1クロック生成回路が生成するクロックのクロック相をインクリメントするオフセット調整パルス信号、又は、前記クロック相をデクリメントするオフセット調整パルス信号を生成させ、
クロック制御回路により、前記オフセット調整パルス信号により更新されたクロック相を保持し、前記クロック相を示す位相情報を出力させ、
前記第1クロック生成回路により、前記位相情報が示すクロック相のクロックであるリカバリークロックを生成させ、
直接並列変換回路により、前記リカバリークロックを用い、シリアルデータをパラレルデータへ変換させ、
エラー検出回路により、参照データと前記パラレルデータとを比較し、前記参照データと前記パラレルデータとの一致・不一致を判定させることを特徴とするアイ開口マージン評価方法。 - 請求項4記載のアイ開口マージン評価方法において、
カウンタにより、前記参照データと前記パラレルデータとの不一致の回数をクロック相毎にカウントすることを特徴とするアイ開口マージン評価方法。 - 請求項5記載のアイ開口マージン評価方法において、
前記不一致の回数が0である位相区間を求めて、アイ開口マージンを評価することを特徴とするアイ開口マージン評価方法。 - 請求項4記載のアイ開口マージン評価方法において、
前記評価に基づき、前記シリアルデータを受信し出力する入出力回路の出力振幅を変更することを特徴とするアイ開口マージン評価方法。 - 請求項4記載のアイ開口マージン評価方法において、
前記シリアルデータは、前記参照データがシリアル形式のデータとして受信されたものであることを特徴とするアイ開口マージン評価方法。 - 請求項4記載のアイ開口マージン評価方法において、
位相比較器により、並走クロックレーンを介して送信されるシリアルデータの位相と、第2クロック生成回路が発生するリカバリークロックの位相とを比較させ、前記第2クロック生成回路のリカバリークロックの位相が遅れている場合には、前記第2クロック生成回路が生成するリカバリークロックのクロック相をインクリメントする位相遅れ信号を、前記第2クロック生成回路のリカバリークロックの位相が進んでいる場合には、前記第2クロック生成回路が生成するリカバリークロックのクロック相をデクリメントする位相進み信号を生成させ、
前記オフセット調整パルス信号が入力される前に、前記位相遅れ信号、前記位相進み信号により、前記クロック制御回路が保持するクロック相を更新させることを特徴とするアイ開口マージン評価方法。
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