KR102361239B1 - Adc 기반 수신기를 위한 내장형 아이 스캔 - Google Patents

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Abstract

수신기에서 아이 스캔을 수행하는 예시적인 방법은: 위상 보간기(phase interpolator: PI) 코드에 기초하여 기준 클록에 관하여 위상-시프트된 샘플링 클록에 기초하여 수신기에 입력된 아날로그 신호로부터 디지털 샘플을 생성하는 단계(104); 수신기의 복수의 등화 파라미터의 제1 등화 파라미터에 기초하여 디지털 샘플을 등화하는 단계(204); 복수의 등화 파라미터를 적응시키고 디지털 샘플에 기초하여 클록 복구를 수행하여 PI 코드를 생성하는 단계(404); 및 복수의 등화 파라미터를 로킹하고(406), 클록 복구에서 위상 검출을 중지하고(408), PI 코드를 오프셋하고(410), 수신기의 출력을 수집하고(412), 클록 복구에서 위상 검출을 재개하고(414), 등화 파라미터를 언로킹하여(414) 아이 스캔을 수행하는 복수의 사이클을 수행하는 단계를 포함한다.

Description

ADC 기반 수신기를 위한 내장형 아이 스캔
본 개시내용의 예는 일반적으로 전자 회로에 관한 것으로, 특히 아날로그-디지털 변환기(analog-to-digital converter: ADC) 기반 수신기를 위한 내장형 아이 스캔에 관한 것이다.
시리얼라이저-디시리얼라이저(serializer-deserializer: SerDes) 시스템에서, 수신 및 복구된 신호의 품질을 검사하는 능력을 갖는 것이 바람직하다. 이는 시스템 마진을 결정하기 위해 그리고 디버깅 목적으로 유용하다. 수신기 아이 스캔은 이 목적을 달성하기 위한 중요한 기술이다. 아날로그 기반 SerDes 시스템에서, 통상적으로 아이 스캔을 얻기 위한 2개의 접근법이 있다. 제1 기술은 통상적으로 "파괴적 아이 스캔(destructive eye scan)"이라 칭한다. 파괴적 아이 스캔 모드에서, 실제 데이터 슬라이서의 슬라이싱 임계값 및 샘플링 위상이 변경되어 아이 스캔을 수행한다. 파괴적 아이 스캔 중에 슬라이싱된 데이터는 부정확할 수 있기 때문에, 이 아이 스캔 기술은 실제 데이터 트래픽을 수신하기 위해 사용될 수 없다. 그러나, 파괴적 아이 스캔 기술은 부가의 하드웨어를 필요로 하지 않는다.
다른 아이 스캔 기술은 에러를 유도하지 않고 실제 데이터 트래픽을 수신하는 동안 사용될 수 있다는 점에서 "비파괴적(non-destructive)"이다. 비파괴적 아이 스캔 기술은 아이 스캔의 목적에 전용되는 하나 이상의 여분의 슬라이서를 필요로 한다. 전용 아이 스캔 슬라이서는 실제 데이터 경로의 슬라이서에 비교하여 상이한 슬라이싱 임계값 및 샘플링 위상을 사용한다. 비파괴적 아이 스캔 기술은 정상 동작을 방해하지 않기 때문에, 클록 데이터 복구(clock data recovery: CDR)가 지속적으로 요구되는 비동기식 시스템에서도 사용될 수 있다.
아날로그-디지털 변환기(ADC) 기반 SerDes는 디지털 신호 프로세싱을 사용하는 고급 등화 기술이 필요하게 되는 더 높은 데이터 레이트 또는 더 높은 손실 시스템에서 성능 및 비용 장점을 나타낸다. 엄격한 분해능 및 타이밍 요구에 기인하여 시간 인터리빙(time-interleaved) ADC가 바람직하다. 이러한 시간 인터리빙 시스템에서, 비파괴적 아이 스캔은 아이 스캔 기능을 위해 요구되는 부가의 ADC의 수에 기인하여 엄청나게 비싸지게 된다. ADC 기반 SerDes를 위한 파괴적 아이 스캔은 최소 구현 비용을 갖지만, 통상적으로 단지 동기식 시스템에 제한된다. 따라서, 더 저가이며 동기식 및 비동기식 시스템의 모두에서 사용될 수 있는 ADC 기반 수신기를 위한 새로운 아이 스캔 기술을 개발하는 것이 바람직하다.
프로그램 가능 기준 전압 조절기를 제공하기 위한 기술이 설명된다. 예에서, 수신기에서 아이-스캔을 수행하는 방법은: 위상 보간기(phase interpolator: PI) 코드에 기초하여 기준 클록에 관하여 위상-시프트된 샘플링 클록에 기초하여 수신기에 입력된 아날로그 신호로부터 디지털 샘플을 생성하는 단계; 수신기의 복수의 등화 파라미터의 제1 등화 파라미터에 기초하여 디지털 샘플을 등화하는 단계; 복수의 등화 파라미터를 적응시키고 디지털 샘플에 기초하여 클록 복구를 수행하여 PI 코드를 생성하는 단계; 및 복수의 등화 파라미터를 로킹하고, 클록 복구에서 위상 검출을 중지하고, PI 코드를 오프셋하고, 수신기의 출력을 수집하고, 클록 복구에서 위상 검출을 재개하고, 등화 파라미터를 언로킹하여 아이 스캔을 수행하는 복수의 사이클을 수행하는 단계를 포함한다.
선택적으로, 클록 복구를 수행하는 단계는 디지털 샘플에 기초하여 위상 검출을 수행하여 위상 에러 신호를 생성하는 단계 및 위상 에러 신호를 디지털 루프 필터를 통해 필터링하여 PI 코드를 생성하는 단계를 포함할 수도 있다.
선택적으로, 위상 검출을 중지하는 단계는 위상 검출을 수행하도록 구성된 위상 검출기의 출력을 디지털 루프 필터의 입력으로부터 분리하는 단계를 포함할 수도 있다.
선택적으로, PI 코드를 오프셋하는 단계는 디지털 루프 필터의 출력에 선택된 양을 가산하여 PI 코드를 생성하는 단계를 포함할 수도 있다.
선택적으로, 선택된 양은 복수의 사이클에 걸쳐 변동될 수도 있다.
선택적으로, 복수의 사이클 중에 수집된 수신기의 출력은 등화된 디지털 샘플로부터 얻어질 수도 있다. 선택적으로, 복수의 사이클 중에 수집된 수신기의 출력은 그 등화 전에 생성된 디지털 샘플로부터 얻어질 수도 있다.
선택적으로, 복수의 사이클은 아날로그 신호의 적어도 하나의 단위 간격(unit interval: UI)을 커버하도록 PI 코드가 업데이트될 때까지 수행될 수도 있다.
다른 예에서, 수신기는 아날로그 신호를 수신하도록 구성된 프론트 엔드; 샘플링 클록에 기초하여 아날로그 신호로부터 디지털 샘플을 생성하도록 구성된 아날로그-디지털 변환기(analog-to-digital converter: ADC) 회로; 복수의 등화 파라미터의 제1 등화 파라미터에 기초하여 디지털 샘플을 등화하도록 구성된 디지털 신호 프로세서(digital signal processor: DSP); 위상 보간기(PI) 코드를 생성하기 위해 디지털 샘플에 기초하여 클록 복구를 수행하도록 구성된 클록 복구 회로; PI 코드에 기초하여 샘플링 클록을 생성하도록 구성된 PI; 복수의 등화 파라미터를 적응시키도록 구성된 적응 회로; 및 복수의 등화 파라미터를 로킹하고, 클록 복구 회로의 클록 복구에서 위상 검출을 중지하고, PI 코드를 오프셋하고, 디지털 샘플을 수집하고, 클록 복구 회로의 클록 복구에서 위상 검출을 재개하고, 등화 파라미터를 언로킹하는 복수의 사이클을 제어하도록 구성된 아이 스캔 회로를 포함한다.
선택적으로, 클록 복구 회로는, 디지털 샘플에 기초하여 위상 검출을 수행하여 위상 에러 신호를 생성하도록 구성된 위상 검출기 및 PI 코드를 생성하기 위해 위상 에러 신호를 필터링하도록 구성된 디지털 루프 필터를 포함할 수도 있다.
선택적으로, 아이 스캔 회로는 디지털 루프 필터의 입력으로부터 위상 검출기의 출력을 분리함으로써 위상 검출을 중지하도록 구성될 수도 있다.
선택적으로, 아이 스캔 회로는 PI 코드를 생성하기 위해 디지털 루프 필터의 출력에 선택된 양을 가산함으로써 PI 코드를 오프셋하도록 구성될 수도 있다.
선택적으로, 선택된 양은 복수의 사이클에 걸쳐 변동될 수도 있다.
선택적으로, 복수의 사이클 중에 수집된 디지털 샘플은 등화기로부터 얻어질 수도 있다.
선택적으로, 복수의 사이클 중에 수집된 디지털 샘플은 ADC 회로로부터 얻어질 수도 있다. 선택적으로, 아이 스캔 회로는, PI 코드가 아날로그 신호의 적어도 하나의 단위 간격(UI)을 커버하도록 업데이트될 때까지 복수의 사이클을 수행하도록 구성될 수도 있다.
다른 예에서, 집적 회로(IC)는: 아날로그 신호를 수신하도록 구성된 프론트 엔드; 프론트 엔드에 커플링된 아날로그-디지털 변환기(ADC) 회로; ADC 회로에 커플링된 등화기; 등화기에 커플링된 적응 회로; 등화기에 커플링되고, 디지털 루프 필터에 커플링된 위상 검출기를 포함하는 클록 복구 회로; 클록 복구 회로 및 ADC 회로에 커플링되고, 디지털 루프 필터로부터 PI 코드를 수신하는 위상 보간기(PI); 및 복수의 등화 파라미터를 로킹하고, 위상 검출기를 디지털 루프 필터로부터 분리하고, PI 코드를 오프셋하고, ADC 또는 등화기의 출력을 수집하고, 위상 검출기를 디지털 루프 필터에 재접속하고, 복수의 등화 파라미터를 언로킹하는 복수의 사이클을 제어하도록 구성된 아이 스캔 회로를 포함한다.
선택적으로, 아이 스캔 회로는 PI 코드를 생성하기 위해 디지털 루프 필터의 출력에 선택된 양을 가산함으로써 PI 코드를 오프셋하도록 구성될 수도 있다.
선택적으로, 선택된 양은 복수의 사이클에 걸쳐 변동될 수도 있다. 선택적으로, 복수의 사이클은 아날로그 신호의 적어도 하나의 단위 간격(unit interval: UI)을 커버하도록 PI 코드가 업데이트될 때까지 수행될 수도 있다.
이들 및 다른 양태는 이하의 상세한 설명을 참조하여 이해될 수도 있다.
전술된 특징들이 상세히 이해될 수 있는 방식으로, 상기에 간략하게 요약된 더 구체적인 설명은 그 몇몇이 첨부 도면에 도시되어 있는 예시적인 구현예를 참조하여 이루어질 수도 있다. 그러나, 첨부 도면은 단지 통상의 예시적인 구현예를 도시하고 있고 따라서 그 범주를 한정하는 것으로 고려되어서는 안된다는 것이 주목되어야 한다.
도 1은 직렬 통신 시스템의 예를 도시하고 있는 블록도이다.
도 2는 예에 따른 수신기를 도시하고 있는 블록도이다.
도 3은 예에 따른 클록 복구 및 아이 스캔 회로를 도시하고 있는 블록도이다.
도 4는 예에 따른 수신기에서 아이 스캔을 수행하는 방법을 도시하고 있는 흐름도이다.
도 5는 2진 비제로 복귀(non-return-to-zero: NRZ) 신호에 대한 예시적인 아이 플롯을 도시하고 있다.
도 6은 본 명세서에 설명된 시리얼라이저-디시리얼라이저의 예가 채용될 수 있는 필드 프로그램 가능 게이트 어레이(field programmable gate array: FPGA)의 아키텍처를 도시하고 있다.
이해를 용이하게 하기 위해, 가능한 경우, 동일한 도면 부호가 도면에 공통인 동일한 요소를 나타내기 위해 사용되었다. 일 예의 요소는 다른 예에 유리하게 합체될 수도 있는 것으로 고려된다.
다양한 특징들이 도면을 참조하여 이하에 설명된다. 도면은 실제 축척대로 도시되어 있을 수도 있고 또는 아닐 수도 있고 유사한 구조 또는 기능의 요소는 도면 전체에 걸쳐 유사한 도면 부호로 표현되어 있다 것이 주목되어야 한다. 도면은 단지 특징들의 설명을 용이하게 하도록 의도된 것이라는 것이 주목되어야 한다. 이들 도면은 청구된 발명의 철저한 설명으로서 또는 청구된 발명의 범주에 대한 한정으로서 의도되지 않는다. 게다가, 도시되어 있는 예는 도시되어 있는 모든 양태 또는 장점을 가질 필요는 없다. 특정 예와 관련하여 설명된 양태 또는 장점은 반드시 그 예에 한정되는 것은 아니며, 그와 같이 예시되지 않거나 그와 같이 명시적으로 설명되지 않더라도 임의의 다른 예에서 실시될 수 있다.
도 1은 직렬 통신 시스템(100)의 예를 도시하고 있는 블록도이다. 직렬 통신 시스템(100)은 전송 매체(160)를 통해 수신기(126)에 커플링된 송신기(112)를 포함한다. 송신기(112)는 시리얼라이저-디시리얼라이저(SerDes)(116)의 부분일 수 있다. 수신기(126)는 SerDes(122)의 부분일 수 있다. 전송 매체(160)는 송신기(112)와 수신기(126) 사이의 전기 경로를 포함하고, 인쇄 회로 기판(printed circuit board: PCB) 트레이스, 비아, 케이블, 커넥터, 디커플링 커패시터 등을 포함할 수 있다. SerDes(116)의 수신기 및 SerDes(122)의 송신기는 명료화를 위해 생략되었다. 몇몇 예에서, SerDes(116)는 집적 회로(integrated circuit: IC)(110)에 배치될 수 있고, SerDes(122)는 IC(120)에 배치될 수 있다.
송신기(112)는 디지털 기저대역 변조 기술을 사용하여 전송 매체(160) 상에 직렬 데이터를 구동한다. 일반적으로, 직렬 데이터는 심볼로 분할된다. 송신기(112)는 각각의 심볼을 심볼에 맵핑된 아날로그 전압으로 변환한다. 송신기(112)는 각각의 심볼로부터 생성된 아날로그 전압을 전송 매체(160)에 커플링한다. 몇몇 실시예에서, 송신기(112)는 2진 비제로 복귀(non-return-to-zero: NRZ) 변조 방식을 사용한다. 2진 NRZ에서, 심볼은 직렬 데이터의 하나의 비트이고 2개의 아날로그 전압이 각각의 비트를 표현하는 데 사용된다. 다른 예에서, 송신기는 펄스 진폭 변조(pulse amplitude modulation: PAM)와 같은 다중 레벨 디지털 기저대역 변조 기술을 사용하는 데, 여기서 심볼은 직렬 데이터의 복수의 비트를 포함하고, 2개 초과의 아날로그 전압이 각각의 비트를 표현하는 데 사용된다.
수신기(126)는 일반적으로 아날로그-디지털 변환기(ADC) 회로(104) 및 아이 스캔 회로(106)를 포함한다. 수신기(126)의 예시적인 구조가 도 2와 관련하여 이하에서 더 설명된다. 수신기(126)는 전송 매체(160)로부터 아날로그 신호를 수신한다. ADC 회로(104)는 아날로그 신호로부터 디지털 신호를 생성한다. 본 명세서에서 사용될 때, 디지털 신호는 k-비트 코드의 시퀀스이고, k는 양의 정수이다. k-비트 코드는 디지털 샘플이라 칭할 수도 있다. 초당 코드의 수는 데이터 레이트(샘플 레이트라 또한 칭함)이다. 디지털 신호는 또한 개념적으로 이산 시간, 이산 진폭 신호로서 간주될 수 있고, 여기서 각각의 이산 시간에서 신호의 진폭은 2k 이산값으로부터 선택된다.
수신기(126)는 ADC 회로(104)에 의해 출력된 디지털 샘플을 프로세싱하여 송신기(112)에 의해 생성된 심볼을 복구한다. 수신기(126)는 디코딩 및 추가 프로세싱을 위해 SerDes(122) 내의 물리적 코딩 부계층(physical coding sublayer: PCS) 회로(128)에 복구된 심볼을 제공할 수 있다. 아이 스캔 회로(106)는 아이 스캔을 수행하기 위해 수신기(126)를 제어하도록 구성된다. 이하에 더 설명되는 바와 같이, 아이 스캔 회로(106)는 동기식 및 비동기식 시스템의 모두에서 사용될 수 있는 파괴적 아이 스캔을 구현한다. 아이 스캔 회로(106)는 프로세싱을 위해(예를 들어, 수신된 신호의 품질을 검사하기 위해) 다른 회로(도시되어 있지 않음)로 전송될 수 있는 아이 스캔 데이터를 생성하도록 수신기(126)를 제어한다. 예를 들어, 아이 스캔 데이터는 수신된 신호의 데이터 아이(data eye)의 시각화를 위해 컴퓨터 등에 전송될 수 있다.
도 2는 예에 따른 수신기(126)를 도시하고 있는 블록도이다. 수신기(126)는 프론트 엔드(202), ADC 회로(104), 디지털 신호 프로세서(digital signal processor: DSP)(204), 적응 회로(adaptation circuit)(205), 클록 복구 회로(206), 위상 보간기(phase interpolator: PI), 클록 발생기(210), 및 아이 스캔 회로(106)를 포함한다. 프론트 엔드(202)의 입력은 전송 매체(160)에 커플링된다. 프론트 엔드(202)의 출력은 ADC 회로(104)의 하나의 입력에 커플링된다. ADC 회로(104)의 출력은 DSP(204)의 입력에 커플링된다. DSP(204)의 출력은 클록 복구 회로(206)의 입력에 커플링된다. 클록 복구 회로(206)의 출력은 PI(208)의 하나의 입력에 커플링된다. 클록 발생기(210)의 출력은 PI(208)의 다른 입력에 커플링된다. PI(208)의 출력은 ADC 회로(104)의 다른 입력에 커플링된다.
동작시에, 프론트 엔드(202)는 전송 매체(160)로부터 아날로그 신호를 수신한다. 예에서, 프론트 엔드(202)는 자동 이득 제어(automatic gain control: AGC) 회로(212) 및 연속 시간 선형 등화기(continuous time linear equalizer: CTLE)(214)를 포함한다. AGC 회로(212)는 적응 회로(205)에 의해 제공된 이득 조정 신호에 기초하여 전송 매체(160)로부터 수신된 아날로그 신호의 이득을 조정한다. CTLE(214)는 AGC 회로(212)로부터 이득 조정된 아날로그 신호를 수신한다. CTLE(214)는 전송 매체(160)의 저역 통과 특성을 보상하기 위해 고역 통과 필터로서 동작한다. CTLE(214)의 주파수 응답의 피크는 적응 회로(205)에 의해 제공된 CTLE 조정 신호에 기초하여 조정될 수 있다. 다른 예에서, CTLE 회로(214)는 AGC 회로(212)에 선행할 수 있다.
ADC 회로(104)는 프론트 엔드(202)로부터 아날로그 신호를 수신한다. ADC 회로(104)는 아날로그 신호로부터 디지털 신호를 생성한다. ADC 회로(104)는 하나 이상의 ADC(216)를 포함할 수 있다. ADC 회로(104)는 PI(208)에 의해 출력된 샘플링 클록에 기초하여 디지털 샘플을 생성한다. 예에서, ADC 회로(104)는 샘플링 클록의 상이한 위상에 기초하여 각각 동작하는 복수의 ADC(216)(예를 들어, 시간-인터리빙 ADC 회로)를 포함한다.
DSP(204)는 ADC 회로(104)로부터 디지털 샘플을 수신한다. 예에서, DSP(204)는 피드 포워드 등화기(feed forward equalizer: FFE)(218) 및 결정 피드백 등화기(decision feedback equalizer: DFE)(220)를 포함한다. FFE(218)는 디지털 샘플에 피드-포워드 등화를 적용하고, DFE(220)는 디지털 샘플에 결정 피드백 등화를 적용한다. FFE(218) 및 DFE(220)는 최소 평균 제곱(least mean squares: LMS) 등과 같은 적응 알고리즘을 사용하여 적응 회로(205)에 의해 조정되는 탭을 각각 포함한다.
클록 복구 회로(206)는 DSP(204)로부터 디지털 샘플을 수신한다. 클록 복구 회로(206)는 디지털 샘플로부터 위상 에러를 검출하기 위해 위상 검출 프로세스를 수행한다. 클록 복구 회로(206)는 위상 에러를 필터링하고 PI(208)를 제어하기 위한 PI 코드를 생성한다. PI(208)는 클록 발생기(210)로부터 기준 클록 신호를 수신하고, 클록 복구 회로(206)에 의해 출력된 PI 코드에 기초하여 기준 클록 신호의 위상을 조정한다. 클록 발생기(210)는 기준 클록을 제공하는 위상 동기 루프(phase locked loop: PLL) 등일 수 있다. PI(208)는 ADC 회로(104)에 대한 샘플링 클록을 출력한다. 데이터 복구 모드 중에, ADC 회로(104), DSP(204), 클록 복구 회로(206), 및 PI(208)를 포함하는 루프는 샘플링 클록을 조정하여 ADC 회로(104)가 데이터 아이의 중심에서 또는 그 부근에서 샘플링하게 하도록 동작한다.
아이 스캔 회로(106)는 클록 복구 회로(206)에 커플링된다. 아이 스캔 회로(106)는 또한 적응 회로(205) 및 PCS 회로(128)에 커플링될 수 있다. 아이 스캔 회로(106)는 클록 복구 회로(206)의 모드를 데이터 복구 모드와 아이 스캔 모드 사이에 설정한다. 데이터 복구 모드에 있을 때, 클록 복구 회로(206)는 ADC 회로(104)가 데이터를 수신하기 위해 데이터 아이의 중심에 또는 그 부근에서 샘플링하도록 샘플링 클록을 조정하기 위해 전술된 바와 같이 동작한다. 아이 스캔 모드에 있을 때, 클록 복구 회로(206)는 샘플링 클록을 조정하여 ADC 회로(104)가 데이터 아이를 가로지르는 다양한 지점에서 샘플링하게 되도록 동작한다. 아이 스캔 모드 중에, 수신기(126)의 출력은 아이 스캔 데이터를 제공한다.
도 3은 예에 따른 클록 복구 및 아이 스캔 회로를 도시하고 있는 블록도이다. 클록 복구 회로(206)는 위상 검출기(302) 및 디지털 루프 필터(330)를 포함한다. 아이 스캔 회로(106)는 제어 회로(316), 멀티플렉서(304) 및 멀티플렉서(326)를 포함한다. 위상 검출기(302)의 입력은 DSP(204)의 출력에 커플링된다. 위상 검출기(302)의 출력은 멀티플렉서(304)를 통해 디지털 루프 필터(330)에 커플링된다. 디지털 루프 필터(330)의 출력은 PI(208)의 입력에 커플링된 PI 코드를 제공한다. PI(208)의 출력은 전술된 바와 같이 샘플링 클록을 제공한다.
예에서, 디지털 루프 필터(330)는 이득 회로(306), 이득 회로(308), 가산기(310), 지연 소자(312), 가산기(318), 가산기(320), 지연 소자(322) 및 가산기(324)를 포함한다. 이득 회로(306)는 위상 경로(327)를 구현한다. 이득 회로(308), 가산기(310) 및 지연 소자(312)는 주파수 경로(328)를 구현한다. 이득 회로(306, 308)로의 입력은 멀티플렉서(304)의 출력에 커플링된다. 이득 회로(306)의 출력은 가산기(318)의 입력에 커플링된다. 이득 회로(308)의 출력은 가산기(310)의 입력에 커플링된다. 가산기(310)의 출력은 지연 소자(312)의 입력에 커플링된다. 지연 소자(312)의 출력은 가산기(310)의 또 다른 입력 및 가산기(318)의 다른 입력에 커플링된다. 가산기(318)의 출력은 가산기(320)의 입력에 커플링된다. 가산기(320)의 출력은 지연 소자(322)의 입력에 커플링된다. 지연 소자(322)의 출력은 가산기(320)의 다른 입력 및 가산기(324)의 입력에 커플링된다. 가산기(324)의 출력은 PI(208)의 입력에 커플링된다. 가산기(324)의 다른 입력은 멀티플렉서(326)의 출력에 커플링된다. 멀티플렉서(304, 326)의 제어 입력은 제어 회로(316)의 출력에 커플링된다. 멀티플렉서(326)의 입력은 제어 회로(316)의 출력에 커플링된다. 멀티플렉서(304, 326)의 다른 입력은 디지털 제로값을 수신하도록 커플링된다.
동작시에, 위상 검출기(302)는 DSP(204)에 의해 출력된 디지털 샘플에 기초하여 위상 에러를 생성한다. 위상 에러 신호는 디지털 신호이다. 데이터 복구 모드에서, 제어 회로(316)는 위상 검출기(302)의 출력을 위상 경로(327) 및 주파수 경로(328)에 커플링하도록 멀티플렉서(304)를 제어한다. 이득 회로(306)는 위상 에러 신호에 위상 이득(Gp)을 인가한다. 예를 들어, 이득 회로(306)는 위상 이득을 인가하기 위해 좌측 시프트 동작을 구현할 수 있다. 이득 회로(308)는 주파수 이득(Gf)을 위상 에러 신호에 인가한다. 예를 들어, 이득 회로(308)는 주파수 이득을 인가하기 위해 좌측-시프트 동작을 구현할 수 있다. 이득 회로(308)의 출력은 가산기(310) 및 지연 소자(312)에 의해 적분된다. 주파수 경로(328)의 적분된 출력은 가산기(318)에 의해 위상 경로(327)의 출력에 가산된다. 가산기(318)의 출력은 가산기(320) 및 지연 소자(322)에 의해 적분된다. 적분된 출력은 가산기(324)에 의해 멀티플렉서(326)의 출력에 가산된다. 데이터 복구 모드에서, 제어 회로(316)는 디지털 제로값을 가산기(324)에 커플링하도록 멀티플렉서(326)를 제어한다. 따라서, 데이터 복구 모드에서, 지연 소자(322)의 출력은 PI(208)에 제공된 PI 코드이다.
아이 스캔 모드에서, 제어 회로(316)는 디지털 제로 입력을 선택하도록 멀티플렉서(304)를 제어한다. 따라서, 위상 검출기(302)는 위상 경로(327) 및 주파수 경로(328)로부터 분리되고 위상 검출은 중지된다. 또한, 제어 회로(316)는 디지털 제로값보다는 PI 코드 오프셋(dn)을 선택하도록 멀티플렉서(326)를 제어한다. PI 코드 오프셋은 제어 회로(316)에 의해 생성된다. 아이 스캔 모드에서, 가산기(324)는 지연 소자(322)의 출력에 PI 코드 오프셋을 가산하여 PI(208)에 대한 PI 코드를 생성한다. 이 방식으로, 제어 회로(316)는 아이 스캔 모드의 각각의 사이클 중에 상이한 양만큼 디지털 루프 필터(330)에 의해 생성된 PI 코드를 오프셋할 수 있다. 제어 회로(316)는 이하에 더 설명되는 바와 같이, 적응 회로(205) 및/또는 PCS 회로(128)로부터의 데이터에 기초하여 아이 스캔 모드를 선택할 수 있다. 제어 회로(316)는 또한 이하에 더 설명되는 바와 같이, 적응 회로(205)에 제어 신호를 출력할 수 있다.
도 4는 예에 따른 수신기에서 아이 스캔을 수행하는 방법(400)을 도시하고 있는 흐름도이다. 방법(400)은 전술된 SerDes(122)에 의해 수행될 수 있다. 방법(400)은 단계 402에서 시작하고, 여기서 제어 회로(316)는 아이 스캔 모드 중에 사용될 PI 코드에 대한 초기 오프셋을 선택한다[예를 들어, 제어 회로(316)가 dn에 대한 값을 선택함].
단계 404에서, 제어 회로(316)는 데이터 복구 모드를 구현하고, 여기서 등화 적응 및 클록 데이터 복구는 일정 시간 기간 동안 프리런(free run)한다. 예에서, 데이터 복구 모드는 복구된 데이터의 에러가 임계값 미만이 될 때까지 그리고/또는 등화 파라미터가 임계값 내에 안정화될 때까지 구현된다. 등화 파라미터는 FFE(218) 및 DFE(220)의 탭을 포함한다. 등화 파라미터는 AGC 및 CTLE 조정 파라미터를 또한 포함할 수 있다. 등화 파라미터는 전술된 바와 같이, 적응 회로(205)에 의해 조정된다. 제어 회로(316)는 등화 파라미터를 모니터링할 수 있거나, 또는 등화 파라미터가 임계값 내에서 안정화되었는지 여부를 지시하는 신호를 적응 회로(205)로부터 수신할 수 있다. 제어 회로(316)는 또한 복구된 데이터의 에러가 임계값 미만인 것을 지시하는 신호를 PCS 회로(128)로부터 수신할 수 있다.
단계 406에서, 제어 회로(316)는 적응 회로(205)를 제어하여 등화 파라미터를 로킹하고 아이 스캔 모드를 개시한다. 단계 408에서, 제어 회로(316)는 클록 복구 회로(206)에서 위상 검출을 중지한다. 특히, 제어 회로(316)는 디지털 루프 필터(330)의 위상 경로(327) 및 주파수 경로(328)로부터 위상 검출기(302)를 분리하도록 멀티플렉서(304)를 제어한다. 디지털 루프 필터(330)는 그 내부의 적분 경로에 따라 PI 코드를 계속 업데이트한다. 따라서, 클록 복구 회로(206)는 여전히 아이 스캔 모드 중에 수신기(126)와 송신기(112) 사이의 DC 주파수 오프셋을 추적한다.
단계 410에서, 제어 회로(316)는 선택된 오프셋을 PI 코드에 가산한다. 특히, 제어 회로(316)는 디지털 루프 필터(330)의 출력에 가산된 PI 코드 오프셋(dn)을 선택하도록 멀티플렉서(326)를 제어한다. 단계 412에서, PCS 회로(128)는 아이 스캔 모드 중에 수신기(126)에 의해 생성된 디지털 샘플의 세트를 수집한다. 제어 회로(316)는 x개의 샘플의 지속 기간 동안 아이 스캔 모드를 구현할 수 있다. 예에서, 지속 기간(x)은, 이 시간 동안 위상 드리프트가 아이 스캔 스텝 사이즈(dp)보다 작도록 선택된다. 이는 잔여 주파수 오프셋(rfo) 곱하기 x가 dp보다 작은 한, 즉 x < dp/rfo와 동등한 rfo * x <dp인 한, 보장될 수 있다.
단계 414에서, 제어 회로(316)는 클록 복구 회로(206)에서 위상 검출을 재개하고 등화 파라미터를 언로킹한다. 특히, 제어 회로(316)는 위상 검출기(302)의 출력을 선택하도록 멀티플렉서(304)를 제어하고, 디지털 루프 필터(330)에 의해 출력된 PI 코드가 오프셋되지 않게 디지털 제로 입력을 선택하도록 멀티플렉서(326)를 제어한다. 제어 회로(316)는 등화 파라미터를 언로킹하고 적응 프로세스를 재개하도록 적응 회로에 시그널링한다.
단계 416에서, 제어 회로(316)는 충분한 아이 스캔 사이클이 있었는지 여부를 결정한다. 제어 회로(316)는 전체 단위 간격(unit interval: UI) 또는 사전 규정된 수의 UI를 커버하도록 상이한 PI 코드 오프셋을 갖는 아이 스캔 모드를 구현할 수 있다. 더 많은 아이 스캔 사이클이 필요하면, 방법(400)은 단계 418로 진행하고, 여기서 제어 회로(316)는 PI 코드에 대한 다른 오프셋을 선택한다. 방법(400)은 단계 404로 복귀하여 반복된다. 더 이상의 아이 스캔 사이클이 필요하지 않으면, 방법(400)은 단계 420으로 진행한다.
단계 420에서, PCS 회로(128)는 충분한 아이 스캔 데이터가 수신되었는지를 결정한다. 만일 그러하면, 방법(400)은 단계 422로 진행하고, 여기서 아이 스캔 사이클 중에 수집된 디지털 샘플이 데이터 아이를 재구성하도록 출력된다. 아이를 통계적으로 재구성하기 위해 충분한 디지털 샘플이 존재하지 않으면, 방법(400)은 단계 402로 복귀하여 반복될 수 있다.
예에서, 단계 412에서, PCS 회로(128)는 아이 스캔 사이클 중에 DSP(204)에 의해 출력된 등화된 디지털 샘플을 수집한다. 다른 예에서, 단계 412에서, PCS 회로(128)는 ADC 회로(104)에 의해 출력된 디지털 샘플을 수집한다. 아이 스캔 사이클 중에 ADC 회로(104)로부터 수신된 디지털 샘플은 아이 스캔 데이터를 얻기 위해 로킹된 등화 파라미터 값을 사용하여 후처리될 수 있다.
도 5는 2진 NRZ 신호에 대한 예시적인 아이 플롯(500)을 도시하고 있다. 아이 플롯(500)은 전술된 아이 스캔 사이클 중에 수집된 다양한 디지털 샘플로부터 형성된다. 아이 플롯(500)은 UI(502)에 대한 데이터 아이를 나타낸다. 각각의 아이 스캔 사이클 중에, PI 코드는 시간을 표현하는 축(504)을 가로질러 스캔하도록 오프셋된다. 축(506)은 진폭을 표현한다. 수신기는 ADC 기반이기 때문에, 수집된 디지털 샘플은 축(504)을 가로질러 스캐닝이 필요하지 않은 충분한 분해능을 포함할 수 있다. 예는 2진 NRZ 신호를 나타내고 있지만, 다중 레벨 PAM 신호 등에 대한 아이 플롯은 또한 전술된 기술을 사용하여 형성될 수 있다.
전술된 SerDes(122)는 필드 프로그램 가능 게이트 어레이(FPGA) 또는 유사한 유형의 프로그램 가능 회로와 같은 집적 회로 내에 구현될 수 있다. 도 6은 멀티-기가비트 송수신기(multi-gigabit transceivers: "MGTs")(1), 구성 가능 논리 블록(configurable logic blocks: "CLBs")(2), 랜덤 액세스 메모리 블록(random access memory blocks: "BRAMs")(3), 입출력 블록(input/output blocks: "IOBs")(4), 구성 및 클록킹 로직(configuration and clocking logic: "CONFIG/CLOCKS")(5), 디지털 신호프로세싱 블록(digital signal processing blocks: "DSPs")(6), 특수 입출력 블록("I/O")(7)(예를 들어, 구성 포트 및 클록 포트), 및 디지털 클록 관리자, 아날로그-디지털 변환기, 시스템 모니터링 로직 등과 같은 다른 프로그램 가능 로직(108)을 포함하는 다수의 상이한 프로그램 가능 타일을 포함하는 FPGA(600)의 아키텍처를 도시하고 있다. 몇몇 FPGA는 전용 프로세서 블록("PROC")(10)을 또한 포함한다. FPGA(600)는 전술된 SerDes(122)의 하나 이상의 인스턴스를 포함할 수 있다.
몇몇 FPGA에서, 각각의 프로그램 가능 타일은 도 1의 상부에 포함된 예에 의해 도시되어 있는 바와 같이, 동일한 타일 내에 프로그램 가능 로직 소자의 입력 및 출력 단자(20)로의 접속부를 갖는 적어도 하나의 프로그램 가능 상호 접속 소자("INT")(11)를 포함할 수 있다. 각각의 프로그램 가능 상호 접속 소자(11)는 또한 동일한 타일 또는 다른 타일(들) 내의 인접한 프로그램 가능 상호 접속 소자(들)의 상호 접속 세그먼트(22)로의 접속부를 또한 포함할 수 있다. 각각의 프로그램 가능 상호 접속 소자(11)는 논리 블록(도시되어 있지 않음) 사이의 일반적인 라우팅 리소스의 상호 접속 세그먼트(24)로의 접속부를 또한 포함할 수 있다. 일반적인 라우팅 리소스는 상호 접속 세그먼트[예를 들어, 상호 접속 세그먼트(24)]의 트랙을 포함하는 논리 블록(도시되어 있지 않음)과 상호 접속 세그먼트를 접속하기 위한 스위치 블록(도시되어 있지 않음) 사이의 라우팅 채널을 포함할 수 있다. 일반적인 라우팅 리소스의 상호 접속 세그먼트[예를 들어, 상호 접속 세그먼트(24)]는 하나 이상의 논리 블록에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스와 함께 취해진 프로그래밍 가능 상호 접속 소자(11)는 도시되어 있는 FPGA에 대한 프로그램 가능 상호 접속 구조("프로그램 가능 상호 접속부")를 구현한다.
예시적인 구현예에서, CLB(2)는 사용자 로직에 더하여 단일 프로그램 가능 상호 접속 소자("INT")(11)를 구현하도록 프로그램될 수 있는 구성 가능 논리 소자("CLE")(12)를 포함할 수 있다. BRAM(3)은 하나 이상의 프로그램 가능 상호 접속 소자에 추가하여 BRAM 논리 소자("BRL")(13)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호 접속 소자의 수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만 다른 수(예를 들어, 4개)가 또한 사용될 수 있다. DSP 타일(6)은 적절한 수의 프로그램 가능 상호 접속 소자에 추가하여 DSP 논리 소자("DSPL")(14)를 포함할 수 있다. IOB(4)는 예를 들어, 프로그램 가능 상호 접속 소자(11)의 하나의 인스턴스에 추가하여 입출력 논리 소자("IOL")(15)의 2개의 인스턴스를 포함할 수 있다. 당 기술 분야의 숙련자에게 명백한 바와 같이, 예를 들어 I/O 논리 소자(15)에 접속된 실제 I/O 패드는 통상적으로 입출력 논리 소자(15)의 영역에 국한되지 않는다.
도시되어 있는 예에서, 다이의 중심 부근의 수평 영역(도 11에 도시되어 있음)은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이 수평 영역 또는 열로부터 연장하는 수직 열(9)은 FPGA의 폭을 가로질러 클록 및 구성 신호를 분배하는 데 사용된다.
도 6에 도시되어 있는 아키텍처를 이용하는 몇몇 FPGA는 FPGA의 대부분을 구성하는 규칙적인 칼럼 구조를 붕괴하는 부가의 논리 블록을 포함한다. 부가의 논리 블록은 프로그램 가능 블록 및/또는 전용 로직일 수 있다. 예를 들어, 프로세서 블록(10)은 CLB 및 BRAM의 다수의 열에 걸쳐 있다. 프로세서 블록(10)은 단일 마이크로프로세서로부터 마이크로프로세서(들), 메모리 제어기, 주변 장치 등의 완전한 프로그램 가능 프로세싱 시스템에 이르는 다양한 구성요소일 수 있다.
도 6은 단지 예시적인 FPGA 아키텍처를 예시하도록 의도된 것이라는 것을 주목하라. 예를 들어, 도 6의 상부에 포함된 행 내의 논리 블록의 수, 행의 상대 폭, 행의 수와 순서, 행 내에 포함된 논리 블록의 유형, 논리 블록의 상대 크기, 및 상호 접속부/로직 구현예는 순전히 예시일 뿐이다. 예를 들어, 실제 FPGA에서, CLB의 하나 초과의 인접한 행이 통상적으로 CLB가 나타날 때마다 포함되어, 사용자 로직의 효율적인 구현을 용이하게 하지만, 인접한 CLB 행의 수는 FPGA의 전체 크기에 따라 다양하다.
상기 설명은 특정 예에 관한 것이지만, 본 발명의 기본 범주를 벗어나지 않고 다른 예 및 추가의 예가 안출될 수도 있으며, 그 범주는 이어지는 청구범위에 의해 결정된다.

Claims (15)

  1. 수신기에서 아이 스캔을 수행하는 방법에 있어서,
    위상 보간기(phase interpolator: PI) 코드에 기초하여 기준 클록에 관하여 위상-시프트된 샘플링 클록에 기초하여 상기 수신기에 입력된 아날로그 신호로부터 디지털 샘플을 생성하는 단계;
    상기 수신기의 복수의 등화 파라미터의 제1 등화 파라미터에 기초하여 상기 디지털 샘플을 등화하는 단계;
    복수의 등화 파라미터를 적응시키고 상기 디지털 샘플에 기초하여 클록 복구를 수행하여 PI 코드를 생성하는 단계; 및
    상기 복수의 등화 파라미터를 로킹하고, 상기 클록 복구에서 위상 검출을 중지하고, 상기 PI 코드를 복수의 사이클을 가로질러 상이한 양만큼 오프셋하고, 상기 수신기의 출력을 수집하고, 상기 클록 복구에서 상기 위상 검출을 재개하고, 상기 등화 파라미터를 언로킹하는 복수의 사이클을 수행하여 아이 스캔을 수행하는 단계
    를 포함하는 수신기에서 아이 스캔을 수행하는 방법.
  2. 제1항에 있어서, 상기 클록 복구를 수행하는 것은:
    상기 디지털 샘플에 기초하여 상기 위상 검출을 수행하여 위상 에러 신호를 생성하는 단계;
    상기 위상 에러 신호를 디지털 루프 필터를 통해 필터링하여 상기 PI 코드를 생성하는 단계를 포함하는 것인 방법.
  3. 제2항에 있어서, 상기 위상 검출을 중지하는 것은,
    상기 위상 검출을 수행하도록 구성된 위상 검출기의 출력을 상기 디지털 루프 필터의 입력으로부터 분리하는 단계를 포함하는 것인 방법.
  4. 제2항에 있어서, 상기 PI 코드를 오프셋하는 것은, 상기 디지털 루프 필터의 출력에 선택된 양을 가산하여 상기 복수의 사이클의 각각을 위한 상기 PI 코드를 생성하는 단계를 포함하는 것인 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 복수의 사이클 중에 수집된 상기 수신기의 출력은 상기 등화된 디지털 샘플로부터 얻어지는 것인 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 복수의 사이클 중에 수집된 상기 수신기의 출력은 그 등화 전에 생성된 상기 디지털 샘플로부터 얻어지는 것인 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 복수의 사이클은 상기 아날로그 신호의 적어도 하나의 단위 간격(unit interval: UI)을 커버하도록 PI 코드가 업데이트될 때까지 수행되는 것인 방법.
  8. 수신기에 있어서,
    아날로그 신호를 수신하도록 구성된 프론트 엔드;
    샘플링 클록에 기초하여 상기 아날로그 신호로부터 디지털 샘플을 생성하도록 구성된 아날로그-디지털 변환기(analog-to-digital converter: ADC) 회로;
    복수의 등화 파라미터 중의 제1 등화 파라미터에 기초하여 상기 디지털 샘플을 등화하도록 구성된 디지털 신호 프로세서(digital signal processor: DSP);
    위상 보간기(PI) 코드를 생성하기 위해 상기 디지털 샘플에 기초하여 클록 복구를 수행하도록 구성된 클록 복구 회로;
    상기 PI 코드에 기초하여 상기 샘플링 클록을 생성하도록 구성된 PI;
    상기 복수의 등화 파라미터를 적응시키도록 구성된 적응 회로; 및
    상기 복수의 등화 파라미터를 로킹하고, 상기 클록 복구 회로의 클록 복구에서 위상 검출을 중지하고, 상기 PI 코드를 복수의 사이클을 가로질러 상이한 양만큼 오프셋하고, 상기 디지털 샘플을 수집하고, 상기 클록 복구 회로의 클록 복구에서 상기 위상 검출을 재개하고, 상기 등화 파라미터를 언로킹하는 복수의 사이클을 제어하도록 구성된 아이 스캔 회로
    를 포함하는 수신기.
  9. 제8항에 있어서, 상기 클록 복구 회로는, 상기 디지털 샘플에 기초하여 상기 위상 검출을 수행하여 위상 에러 신호를 생성하도록 구성된 위상 검출기; 및
    상기 PI 코드를 생성하기 위해 상기 위상 에러 신호를 필터링하도록 구성된 디지털 루프 필터를 포함하는 것인 수신기.
  10. 제9항에 있어서, 상기 아이 스캔 회로는 상기 디지털 루프 필터의 입력으로부터 상기 위상 검출기의 출력을 분리함으로써 상기 위상 검출을 중지하도록 구성되는 것인 수신기.
  11. 제9항에 있어서, 상기 아이 스캔 회로는 상기 복수의 사이클의 각각을 위한 상기 PI 코드를 생성하기 위해 상기 디지털 루프 필터의 출력에 선택된 양을 가산함으로써 상기 PI 코드를 오프셋하도록 구성되는 것인 수신기.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 복수의 사이클 중에 수집된 디지털 샘플은 상기 DSP 또는 상기 ADC 회로로부터 얻어지는 것인 수신기.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 아이 스캔 회로는, 상기 PI 코드가 상기 아날로그 신호의 적어도 하나의 단위 간격(UI)을 커버하도록 업데이트될 때까지 상기 복수의 사이클을 수행하도록 구성되는 것인 수신기.
  14. 삭제
  15. 삭제
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