CN110622422A

CN110622422A - 分辨率可编程sar adc

Info

Publication number: CN110622422A
Application number: CN201880028697.XA
Authority: CN
Inventors: J·赵; C·F·潘; P·厄帕德亚亚
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2017-03-10
Filing date: 2018-02-21
Publication date: 2019-12-27
Anticipated expiration: 2038-02-21
Also published as: JP2020511073A; KR20190121852A; CN110622422B; JP7280190B2; KR102534560B1; US9906232B1; WO2018164834A1; EP3580849A1

Abstract

一种示例性逐次逼近(SAR)模数转换器(ADC)，包括：被配置为接收模拟输入信号的跟踪保持(T/H)电路(202)；数模转换器(DAC)(203)；输入被耦合到T/H电路的输出和DAC的输出的加法器(204)；被耦合到加法器的输出并且被配置为执行比较操作的比较电路(206)；以及被耦合到比较电路的输出的控制电路(250)，该控制电路被配置为：接收所选择的分辨率；基于所选择的分辨率来门控比较电路的比较操作；以及生成具有所选择的分辨率的数字输出信号。

Description

分辨率可编程SAR ADC

技术领域

本公开的示例总体上涉及电子电路，并且尤其涉及一种分辨率可编程逐次逼近(SAR)模数转换器(ADC)。

背景技术

串行链路接收器中的高速模数转换器(ADC)前端允许在数字域中实现灵活、复杂且鲁棒的均衡，并且轻松支持带宽有效的调制方案，诸如4级脉冲幅度调制(PAM4)和双二进制。这些基于ADC的串行链路接收器正在变得越来越普及，因为与二进制或混合信号接收器相比，它们实现了更复杂且灵活的后端数字信号处理。但是，这些ADC前端和子序列数字信号处理的功耗是主要的设计问题。

功耗的主要因素之一是高速ADC的分辨率。已经进行了很多研究来确定每功率最佳性能的ADC分辨率和由后续数字信号处理器(DSP)执行的信道均衡技术两者。ADC分辨率的选择因各种信道应用而变得更加复杂。通常，随着信道衰减变得更糟，需要更高分辨率的ADC。例如，6～8位ADC分辨率适合与均衡技术一起用于长信道(例如，25～30分贝(dB))应用。常规的高速ADC提供了具有单一分辨率的数字输出，该输出不灵活并且无法在信道应用和信道均衡技术之间实现性能和功耗的最佳平衡。

发明内容

在一个示例中，一种逐次逼近(SAR)模数转换器(ADC) 包括：被配置为接收模拟输入信号的跟踪保持(T/H)电路；数模转换器(DAC)；输入被耦合到T/H电路的输出和DAC的输出的加法器；被耦合到加法器的输出并且被配置为执行比较操作的比较电路；以及被耦合到比较电路的输出的控制电路，该控制电路被配置为：接收所选择的分辨率；基于所选择的分辨率来门控比较电路的比较操作；以及生成具有所选择的分辨率的数字输出信号。

在一些实施例中，比较电路的输出可以基于将加法器的输出与阈值进行比较来提供数字信号对，并且ACG可以被配置为从数字信号对异步地生成时钟信号。

在一些实施例中，基于由ACG生成的时钟信号，数字信号对可以是彼此的逻辑互补，或者具有相同的逻辑电平。

在一些实施例中，RS电路可以被配置为基于对所选择的分辨率进行编码的分辨率选择信号来生成控制信号，并且ACG可以被配置为基于由RS生成的控制信号来门控时钟信号。

在一些实施例中，SAR逻辑可以被配置为基于数字信号对生成多个顺序时钟信号，并且RS电路可以被配置为选择多个顺序时钟信号之一作为控制信号。

在一些实施例中，SAR逻辑可以包括被配置为基于数字信号对生成内部时钟信号的时钟发生器、以及被配置为基于内部时钟和数字信号对生成多个顺序时钟信号和数字输出信号的位的多个SAR单元电路。

在另一示例中，一种接收器包括：被配置为输出模拟信号的模拟前端(AFE)；被耦合到AFE的模数转换器(ADC)；被耦合到ADC的数字信号处理器(DSP)；以及被耦合到DSP、ADC和 AFE的适配电路。ADC包括多个子ADC，每个子ADC包括：被配置为从AFE接收模拟信号的跟踪保持(T/H)电路；数模转换器(DAC)；输入被耦合到T/H电路的输出和DAC的输出的加法器；被耦合到加法器的输出并且被配置为执行比较操作的比较电路；以及被耦合到比较电路的输出的控制电路，该控制电路被配置为：从适配电路接收所选择的分辨率；基于所选择的分辨率来门控比较电路的比较操作；以及生成具有所选择的分辨率的数字输出信号。

在一些实施例中，每个子ADC中的控制电路包括被耦合到比较电路的异步时钟发生器(ACG)电路、被耦合到比较电路和 DAC的输入的SAR逻辑、以及被耦合到ACG和SAR逻辑的分辨率选择(RS)电路。

在一些实施例中，对于每个子ADC，比较电路的输出可以基于将加法器的输出与阈值进行比较来提供数字信号对，并且ACG 可以被配置为从数字信号对异步地生成时钟信号。

在一些实施例中，对于每个子ADC，基于由ACG生成的时钟信号，数字信号对可以是彼此的逻辑互补，或者都可以具有相同的逻辑电平。

在一些实施例中，对于每个子ADC，RS电路可以被配置为基于对所选择的分辨率进行编码的分辨率选择信号来生成控制信号，并且ACG可以被配置为基于由RS生成的控制信号来门控时钟信号。

在一些实施例中，对于每个子ADC，SAR逻辑可以被配置为基于数字信号对生成多个顺序时钟信号，并且RS电路可以被配置为选择多个顺序时钟信号之一作为控制信号。

在一些实施例中，对于每个子ADC，SAR逻辑可以包括被配置为基于数字信号对生成内部时钟信号的时钟发生器、以及被配置为基于内部时钟和数字信号对生成多个顺序时钟信号和数字输出信号的位的多个SAR单元电路。

在另一示例中，一种在逐次逼近(SAR)模数转换器(ADC) 中进行模数转换的方法包括：选择分辨率；接收模拟输入信号；以及执行多个转换周期。多个转换周期中的每个包括：基于所选择的分辨率来在多个SAR周期执行SAR操作；以及输出具有所选择的分辨率的数字样本。

在一些实施例中，执行SAR操作的步骤可以包括：操作SAR ADC的比较和控制逻辑；基于所选择的分辨率断言门控信号；以及响应于门控信号的断言而暂停SAR ADC中的比较和控制逻辑的操作。

在一些实施例中，SAR ADC的最大分辨率可以为n，其中所选择的分辨率为m，其中m是小于n且大于或等于零的整数，并且其中在多个转换周期中的每个中执行的SAR周期的数目等于 m。

在一些实施例中，可以在m个SAR周期之后断言门控信号。

在一些实施例中，可以基于由比较逻辑执行的m次比较来生成数字样本。

在一些实施例中，比较和控制逻辑可以在与m个SAR周期相对应的时间段内暂停。

参考以下详细描述，可以理解这些和其他方面。

附图说明

为了可以详细理解上述特征的方式，可以通过参考示例实现来进行上面简要概述的更具体的描述，其中一些示例实现在附图中被图示。但是，应当注意，附图仅图示了典型的示例实现，因此不应当被视为对其范围的限制。

图1是根据一个示例的通信系统的框图。

图2是描绘根据一个示例的逐次逼近(SAR)模数转换器 (ADC)的框图。

图3是描绘图2所示的SAR ADC的示例信号的信号图。

图4描绘了描绘图2的SAR ADC中的编程分辨率的输出信号和顺序时钟信号之间的关系的表。

图5是描绘根据一个示例的异步时钟发生器(ACG)的示意图。

图6是描绘根据一个示例的分辨率选择电路的框图。

图7是描绘根据一个示例的SAR逻辑的框图。

图8是描绘根据一个示例的图7的SAR逻辑中的SAR单元的框图。

图9是描绘根据一个示例的图7的SAR逻辑中的时钟发生器的框图。

图10是描绘根据一个示例的图2的SAR ADC的信号的信号图。

图11是描绘根据另一示例的图2的SAR ADC的信号的信号图。

图12是描绘根据一个示例的模数转换方法的流程图。

为了便于理解，在可能的地方使用相同的附图标记来表示图中共有的相同元件。可以想到，一个示例的元件可以有益地被并入其他示例中。

具体实施方式

在下文中参考附图描述各种特征。应当注意，附图可以按比例绘制或可以不按比例绘制，并且在整个附图中，具有相似结构或功能的元件由相似的附图标记表示。应当注意，附图仅旨在促进对特征的描述。它们无意作为所要求保护的发明的详尽描述或对所要求保护的发明的范围的限制。另外，被图示的示例不必具有所示的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且可以在任何其他示例中实践，即使未被如此图示或未被明确描述。

描述了用于提供分辨率可编程的逐次逼近(SAR)模数转换器(ADC)的技术。在一个示例中，SAR ADC包括采样保持(T/H) 电路、数模转换器(DAC)、加法器、比较电路和控制逻辑。T/H 电路被配置为接收模拟输入信号。加法器被配置为确定T/H电路的输出与DAC的输出之差。比较电路被配置为将加法器的输出与阈值进行比较。控制电路被配置为基于比较电路的输出来生成数字输出信号。数字输出信号被反馈回到DAC。在示例中，控制逻辑接收所选择的分辨率。控制逻辑基于所选择的分辨率来门控比较电路的比较操作。数字输出信号包括所选择的分辨率。

在一个示例中，SAR ADC的控制逻辑包括异步时钟发生器 (ACG)、SAR逻辑(SL)和分辨率选择(RS)电路。比较电路提供数字信号对作为输出。ACG被配置为从数字信号对异步地生成时钟信号。基于第一时钟信号，数字信号对或者是彼此的逻辑互补，或者具有相同的逻辑电平(例如，两者均为逻辑零)。RS 电路被配置为基于对所选择的分辨率进行编码的分辨率选择信号来生成控制信号。ACG被配置为基于由RS生成的控制信号来门控时钟信号。SAR逻辑被配置为基于数字信号对生成多个顺序时钟信号。RS电路被配置为选择顺序时钟信号之一作为控制信号。在一个示例中，SAR逻辑包括被配置为基于数字信号对生成内部时钟的时钟发生器、以及被配置为基于内部时钟和数字信号对生成顺序时钟信号和数字输出信号的位的多个SAR单元电路。

在一种操作方法中，SAR ADC选择分辨率。SAR ADC接收模拟输入信号并且执行多个转换周期以生成多个数字样本。在每个转换周期期间，SAR ADC基于所选择的分辨率来在多个SAR 周期执行SAR操作，并且输出具有所选择的分辨率的数字样本。 SAR ADC通过以下方式来执行SAR操作：操作比较和控制逻辑，基于所选择的分辨率断言门控信号，以及响应于门控信号的断言而暂停比较和控制逻辑的操作。在一个示例中，SAR ADC的最大分辨率为n。所选择的分辨率可以是m，其中m是小于n且大于或等于零的整数。在每个转换周期中执行的SAR周期的数目等于 m。SAR ADC在m个SAR周期之后断言门控信号。数字样本是基于由比较逻辑执行的m个比较来生成的。比较和控制逻辑暂停与m个SAR周期相对应的时间段。

这些和其他方面在下面参考附图进行描述。

图1是根据一个示例的通信系统100的框图。通信系统100 包括通过传输介质160被耦合到接收器104的发射器102。传输介质160可以包括在发射器180与接收器104之间的电路径或光路径，并且可以包括印刷电路板(PCB)迹线、通孔、电缆、连接器、去耦电容器、光缆等。

发射器102使用数字基带调制技术将串行数据驱动到传输介质160上。通常，串行数据被化分为符号。发射器102将每个符号转换成被映射到符号的模拟电压。发射器102将从每个符号生成的模拟电压耦合到传输介质160。在一些示例中，发射器102 使用二进制不归零(NRZ)调制方案。在二进制NRZ中，符号是串行数据的一位，并且两个模拟电压被用于表示每个位。在其他示例中，发射器102使用多级数字基带调制技术，诸如脉冲幅度调制(PAM)，其中符号包括串行数据的多个位，并且多于两个模拟电压被用于表示每个位(例如，称为“PAM4”的4级PAM)。发射器102可以采用单端或差分信令。为了清楚起见，本文中描述的各种示例假定发射器102采用差分信令(例如，低压差分信令(LVDS))。因此，被耦合到传输介质160的模拟信号包括正信号和负信号，并且每个符号被编码为正信号和负信号之差。

接收器104包括模拟前端(AFE)106、模数转换器(ADC) 108、数字信号处理器(DSP)110、时钟和数据恢复(CDR)电路(“CDR 112”)和适配电路114。AFE 106可以包括连续时间线性均衡器(CTLE)电路(“CTLE 116”)和自动增益控制(AGC) 电路(“AGC 120”)。

AFE 106的第一输入被耦合到传输介质160，并且AFE 106 的输出被耦合到ADC108的第一输入。在该示例中，AFE 106的第一输入是差分输入，并且AFE 106的输出是差分输出。AFE 106 的第二输入被耦合到适配电路114的第一输出。在该示例中，CTLE 116的输入被耦合到传输介质160。CTLE 116的输出被耦合到AGC 120的输入。AGC 120的输出被耦合到ADC 108的第一输入。在其他示例中，CTLE 116和AGC 120的顺序是相反的。

ADC 108的输出被耦合到DSP 110的输入。DSP 110的输出被耦合到CDR 112的输入和适配电路114的输入。适配电路114 的第一输出被耦合到AFE 106的第二输入。适配电路114的第二输出被耦合到ADC 108的第三输入。

在操作中，CTLE 116从传输介质160接收模拟信号。CTLE 116用作高通滤波器以补偿传输介质160的低通特性。CTLE 116 的频率响应的峰值可以基于由适配电路114提供的CTLE调节信号而被调节。AGC 120从CTLE 116接收均衡的模拟信号。AGC 120基于由适配电路114提供的增益调节信号来调节均衡信号的增益。在AGC 120在CTLE 116之前的示例中，CTLE 116和AGC 120类似地操作。

ADC 108是具有多个子ADC 109的时间交错(TI)ADC。每个子ADC 109是具有可编程分辨率的逐次逼近(SAR)ADC，如本文中进一步所述。每个子ADC 109的分辨率可以由适配电路 114针对不同的信道应用和功率优化而被自适应地编程。因此，分辨率可编程性被应用于接收器104(例如，多级调制接收器)，其中分辨率可编程性实现了跨各种信道应用的性能与功率的优化以及自适应均衡技术。

每个子ADC 109具有在1到n之间的分辨率，其中n是大于 1的整数。ADC 108输出具有宽度N的数字信号，其中N等于 ADC 108的最大分辨率。通常，数字信号是离散时间离散幅度信号。具有2倍潜在离散幅度的数字信号对应于X位的宽度(X>0)。这样的数字信号通过一系列X位值(字、样本等)而被传送。ADC 108与DSP 110之间的连接支持N位值的传输，其中每个N位值的分辨率在1到n之间。

DSP 110对由ADC 108输出的数字信号执行各种数字信号处理操作。例如，DSP 110可以实现判决反馈均衡器(DFE)或前馈均衡器(FFE)。DSP 110将数字信号输出到CDR 112和适配电路114中的每个。CDR 112从由DSP输出的数字信号中恢复时钟。由DSP 110输出的数字信号和由CDR 112输出的时钟信号可以由子序列电路(诸如物理编码子层(PCS)电路)用来恢复由发射器102发射的数据。

适配电路114从由DSP 110输出的数字信号生成CTLE和 AGC控制信号。适配电路114还从由DSP 110输出的数字信号生成ADC控制信号。由适配电路114输出的控制信号是数字信号。特别地，ADC控制信号控制子ADC 109的分辨率。适配电路114 可以在长信道应用中为子ADC 109选择较高的分辨率以支持鲁棒的均衡和适配。适配电路114可以在短信道应用中为子ADC 109选择较低的分辨率以用于功率降低。在一个示例中，适配电路114可以使用链路训练(与发射器102协作或者通过环回)来确定子ADC 109的特定分辨率(例如，使用伪随机二进制序列检查器(PRBS)等)。

图2是示出根据一个示例描绘SAR ADC 200的框图。SAR ADC 200的实例可以被用于实现上面关于图1所述的ADC 108 中的每个子ADC 109。但是，SAR ADC 200也可以在其他应用中使用(例如，作为独立ADC，在除了接收器之外应用中，等等)。 SAR ADC 200包括跟踪保持(T/H)电路(“T/H 202”)、数模转换器(DAC)203、加法器204、比较器(COM)电路(“COM206”)”、异步时钟发生器(ACG)电路(“ACG 208”)、分辨率选择(RS) 电路(“RS 210”)和SAR逻辑电路(“SL 212”)。ACG 208、RS 210 和SL 212包括SAR ADC 200的全部或部分控制逻辑250。

T/H 202的输入接收模拟输入信号。模拟输入信号可以是单端信号(如图所示)或差分信号。T/H 202的输出被耦合到加法器204的输入。DAC 203的输出被耦合到加法器204的另一输入。加法器204的输出被耦合到COM 206的输入。COM 206的输出被耦合到ACG 208的输入。ACG 208的输出被耦合到COM 206 的另一输入。ACG 208的另一输入被耦合到RS210的输出。RS 的输入接收分辨率选择信号(rsel<K：0>或通常为rsel)。RS 210 的另一输入被耦合到SL 212的输出。SL 212的另一输出提供信号d<n-1：0>。SL 212的输入被耦合到COM 206的输出。DAC 203 的输入被耦合到SL 212的输出以接收信号d<n-1：0>。T/H 202、ACG 208和SL 212的其他输入接收数字信号(adclk)。

T/H 202接收模拟输入信号，并且基于adclk信号的边沿来执行跟踪-和-保持操作以生成模拟信号作为输出(saout)。加法器 204从信号saout中减去由DAC 203生成的模拟信号(daout)，并且生成模拟信号(cin)作为输出。COM 206将信号cin与阈值进行比较，并且输出指示比较结果的数字信号对cout+/-。由COM 206输出的信号对cout+/-可以具有以下三种状态之一：cout+和 cout-均被解除断言(本文中被称为“零状态”)；cout+被断言并且cout-被解除断言(本文中被称为“+1状态”)；以及cout+被解除断言并且cout-被断言(本文中被称为“-1”状态)。信号对cout+/- 不具有两个信号都被断言的状态。如本文中使用的，“断言”是指转移到逻辑“1”，而解除断言是指转移到逻辑“0”。由COM 206 执行的比较操作由数字信号(crstb)门控。当数字信号crstb被断言时，COM 206执行比较操作，从而导致+1或-1比较状态。当数字信号crstb被解除断言时，COM 206不执行比较，结果为零比较状态。

图3是描绘图2中所示的SAR ADC 200的示例信号的信号图。门延迟从图3中所示的信号中被省略。图3中的信号是针对其中SAR ADC 200的分辨率被设置为n(即，最大分辨率)的情况。信号adclk是ADC转换时钟，并且SAR操作在信号adclk 的一个时钟周期(“转换周期”)内被完成。cout+或cout-信号的每个脉冲对应SAR周期，并且在每个转换周期中有n个可能的 SAR周期，具体取决于所选择的分辨率。输出信号d<n-1：0>的 d<n-1>、d<n-2>、……、d<0>位的值分别在SAR周期(n-1)、 (n-2)、……、0中被设置。SAR周期(n-1)在时间上首先出现，而SAR周期0在时间上最后出现。在每个SAR周期内，cout+或 cout-信号之一被断言(例如，比较状态为+1或-1)。crstb是COM 206的时钟信号。当信号crstb被解除断言时，信号cout+和cout- 均被解除断言。ACG 208基于信号对cout+/-异步地生成crstb信号，如下面进一步描述的。

参考图2和图3，SL 212生成n个顺序时钟信号 sclk<n-1>、……、sclk<0>。每个顺序时钟信号sclk<n-1>、……、 sclk<0>具有与SAR周期的结束对准的上升沿，并且具有与信号 adclk的上升沿对准的下降沿。如图3中所示，时钟信号sclk<n-1> 具有与SAR周期(n-1)对准的上升沿。时钟信号sclk<n-2>具有与SAR周期(n-2)对准的上升沿。时钟信号sclk<1>具有与SAR 周期1对准的上升沿。时钟信号sclk<0>具有与SAR周期0对准的上升沿。SL 212基于信号对cout+/-和adclk信号生成顺序时钟信号，如下面进一步描述的。

RS 210根据由信号rsel<K：0>(其中K＝log₂(N))指定的分辨率要求，使用顺序时钟信号sclk<n-1>、……、sclk<0>之一在每个转换周期内终止SAR操作。RS 210解除断言信号con_end 以在转换周期内继续SAR操作。RS 210在转换周期结束之前断言信号con_end以暂停SAR操作。当RS 210断言信号con_end 时，ACG 208解除断言信号crstb，这终止了由COM206执行的比较操作(对于转换周期中的每个剩余SAR周期，产生为零比较状态)。

SL 212生成具有基于信号rsel而选择的分辨率n的输出信号 d<n-1：0>。在每个SAR周期中，从最高有效位(MSB)开始解析输出信号d<n-1：0>的一位。DAC 203将输出信号d<n-1：0> 转换为模拟信号daout。加法器204从信号sout中减去信号daout 以生成信号cin。在n个SAR周期之后，输出信号d<n-1：0>的值是模拟输入信号的量化表示。如果所选择的分辨率小于最大分辨率，则对于每个输出样本，输出信号d<n-1：0>的一个或多个最低有效位(LSB)将为逻辑“0”。

图4描绘了表，该表示出了对于分辨率n、(n-1)和(n-2)，输出信号与顺序时钟信号之间的关系。对于最大分辨率的n位分辨率，SL 212从sclk<n-1>到sclk<0>顺序生成sclk信号，并且 RS 210使用信号sclk<0>来终止SAR操作。对于(n-1)位的分辨率，SL 212从sclk<n-1>到sclk<1>顺序生成sclk信号，并且 RS 210使用信号sclk<1>来终止SAR操作。对于(n-2)位的分辨率，SL 212从sclk<n-1>到sclk<2>顺序生成sclk信号，并且 RS 210使用信号sclk<2>来终止SAR操作。

返回图2，SAR ADC 200的分辨率通过信号rsel而被控制。例如，在长信道应用中，RS 210可以通过信号rsel而被控制，以使用最后的顺序时钟sclk<0>来终止SAR操作并且生成具有最大分辨率n的数字输出。对于短信道操作，RS 210可以通过信号rsel 而被控制，以使用较早的顺序时钟来终止SAR操作并且生成分辨率小于最大分辨率n的数字输出(用于降低功率)。当SAR ADC 200被用于其他应用时，分辨率可以基于需要根据任何因素而被控制。

图5是描绘根据一个示例的ACG 208的示意图。ACG 208 包括“或”门502、延迟电路504、反相器506和508、以及开关 S1至S5。开关S1、S2和S3被串联耦合在电源电压Vdd与接地电压Gnd之间。开关S1由反相器508的输出控制。开关S2由反相器506的输出控制。开关S3由“或”门502的输出控制。“或”门502的输入分别接收信号adclk和con_end。反相器506的输入被耦合到“或”门502的输出。开关S2和S3通过节点510连接。开关S4和S5被耦合在节点510与接地电压Gnd之间。开关S4 由信号cout+控制。开关S5由信号cout-控制。延迟电路504被耦合在节点510与反相器508的输入之间。节点510提供信号crstb。

在操作中，ACG 208使用由COM 206生成的信号对cout+/- 异步地生成信号crstb。信号adclk被用作ADC转换开始之前的初始重置。信号cout+和cout-与开关S1至S5和延迟电路504一起异步地生成信号crstb。con_end信号是指示何时暂停SAR操作的控制信号。当con_end信号被解除断言时，SAR操作继续。当 con_end信号被断言时，crstb信号被强制为被解除断言。

图6是描绘根据一个示例的RS 210的框图。RS 210包括多路复用器602。多路复用器602的输入从SL 212接收顺序时钟信号sclk<n-1>、……、sclk<0>。多路复用器602的输出提供信号 con_end。多路复用器602的控制输入接收信号rsel<K：0>。因此，信号con_end是基于rsel<K：0>的值的顺序时钟信号sclk中的所选择的一个。也就是说，rsel<K：0>的值选择在每个转换周期中 SAR ADC 200在哪个SAR周期终止SAR操作。

图7是描绘根据一个示例的SL 212的框图。SL 212包括时钟发生器电路(“FCG702”)和SAR单元704₁、……、704_n(通常被称为SAR单元704)。FCG 702的输入接收cout+和cout-信号。 FCG 702的输出提供数字信号(fclk)。每个SAR单元704包括：接收信号对cout+/-信号的输入in+/-；接收fclk信号的输入fclk；接收adclk信号的输入aclk；提供相应sclk信号的输出sclk；提供相应输出信号d的输出D；以及输入EN。SAR单元704_n的输入EN接收逻辑“1”信号。SAR单元704_n-1、……、704₁的EN 输入分别接收信号sclk<n-1>、……、sclk<1>。

fclk信号是由FCG 702生成的内部时钟信号。每次COM 206 在cout+/-信号之一上生成脉冲时(即，生成+1或-1比较状态)，每个SAR单元704顺序地生成相应的输出信号d<n-1>、……、 d<0>和相应的顺序时钟信号sclk<n-1>、……、sclk<0>。每个SAR 单元704的使能输入EN由除SAR单元704_n之外的前一SAR单元生成，其始终为逻辑“1”。类似于ACG 208，在转换周期开始之前，adclk信号被用作初始重置。

图8是描绘根据一个示例的SAR单元704的框图。SAR单元704包括锁存器802和触发器804。锁存器802包括：被耦合到SAR单元704的in+/-输入的输入；被耦合到SAR单元704的aclk输入的输入rst；被耦合到SAR单元704的EN输入的输入；以及被耦合到SAR单元704的D输出的输出。触发器804包括：输入D；被耦合到SAR单元704的sclk输出的输出Q；以及被耦合到SAR单元704的FCLK输入的输入CK。锁存器802还包括被耦合到触发器804的D输入的输出(on)。

在操作中，adclk信号在转换周期的开始时将锁存器802复位。当通过SAR单元704的EN输入被启用时，锁存器802生成“on”信号和输出信号D的位。锁存器802是动态锁存器。当cout+或 cout-信号之一被断言时，锁存器802在内部生成锁存时钟以及信号“on”。触发器804使用fclk信号捕获“on”信号。锁存器802 响应于+1比较状态而断言输出信号的位，并且响应于-1比较状态而解除断言输出信号的位。

图9是描绘根据一个示例的FCG 702的框图。FCG 702包括“或非”门902。“或非”门902的输入接收cout+和cout-信号。“或非”门902的输出提供fclk信号。因此，当比较状态为+1 或-1时，fclk信号被解除断言，而当比较状态为零状态时，fclk 信号被断言。

图10是描绘针对最大分辨率n的图2和5-9中所示的SAR ADC 200的示例信号的信号图。信号adclk、crstb、cout+/-和 sclk<n-1>、……、sclk<0>如上面在图3中所述。图10示出了信号on<n-1>、on<n-2>、on<1>和on<0>，其分别是由锁存器802 为SAR单元704_n、704_n-1、704₂和704₁生成的“on”信号。通常，信号on<n-1>、……、on<0>分别是由锁存器802为SAR单元704_n、……、704₁生成的“on”信号。信号on<n-1>、……、on<0> 在SAR周期(n-1)、……、0的开始时依次被断言。输出信号 d<n-1>、……、d<0>分别在SAR周期(n-1)、……、0的开始时被断言/解除断言(取决于比较状态)。

图11是描绘针对分辨率(n-1)的图2和5-9中所示的SAR ADC 200的示例信号的信号图。这些信号类似于图10中针对分辨率n所示的信号。但是，为了获取分辨率(n-1)，SAR操作在最后的SAR周期被暂停。因此，在时间1102期间，COM 206、 ACG 208、RS 210和SL 212不执行它们各自的操作。因此，在 SAR周期1之后，信号对cout+/-保持在零比较状态。在转换周期中，on<0>信号未被断言。在转换周期中，sclk<0>信号未被断言。在转换周期中，d<0>信号保持解除断言。

图12是描绘根据一个示例的SAR ADC 200中的模数转换方法1200的流程图。方法1200从步骤1202开始，在步骤1202处， SAR ADC 200的分辨率被选择。如上所述，分辨率通过输入到 RS 210的rsel信号而被选择。在步骤1204处，T/H 202接收模拟输入信号。在步骤1206处，SAR ADC 200开始下一转换周期。 SAR ADC 200通过断言和解除断言adclk信号来开始下一转换周期。在步骤1208处，SAR ADC 200基于所选择的分辨率来在多个SAR周期执行SAR操作。因此，如果所选择的分辨率被设置为最大分辨率n，则SAR ADC 200在转换周期期间执行SAR周期(n-1)、……、0。如果所选择的分辨率被设置为(n-1)，则SAR ADC 200在转换周期期间执行SAR周期(n-1)、……、1。如果所选择的分辨率被设置为(n-2)，则SAR ADC200在转换周期期间执行SAR周期(n-1)、……、2。通常，如果所选择的分辨率被设置为m(其中n>m≥0)，则SAR ADC 200在转换周期期间执行m个SAR周期(n-1)、……、(n-m)。

在一个示例中，如下执行步骤1208：在步骤1209处，SAR ADC 200操作比较和控制逻辑。也就是说，COM 206执行比较操作，ACG 208生成crstb时钟信号，并且SL 212响应于COM 206 的输出而生成数字输出信号和顺序时钟信号。在步骤1210处， SAR ADC 200基于所选择的分辨率断言门控信号。在图2的示例中，RS 210基于由rsel信号选择的分辨率来断言con_end信号。在步骤1212处，SAR ADC 200响应于门控信号的断言而暂停比较和控制逻辑的操作。在图2的示例中，ACG 208响应于con_end 信号的断言而将crstb信号解除断言，这暂停了由COM 206执行的比较操作以及由ACG 208、RS 210和SL 212执行的控制操作。特别地，当比较操作被暂停时，COM 206输出零比较状态。当信号对cout+/-具有零比较状态时，ACG 208和SL 212暂停操作。

方法1200从步骤1208进行到步骤1214。在步骤1214处， SAR ADC 200输出具有所选择的分辨率的样本。在图2的示例中， SL 212输出具有所选择的分辨率的d<n-1：0>。方法1200返回到步骤1206并且针对每个转换周期重复。

在一个示例中，SAR ADC 200具有最大分辨率n。在步骤1202 处，所选择的分辨率可以是m，其中m是小于n且大于或等于零的整数。因此，在每个转换周期中，所执行的SAR周期的数目等于m。在步骤1210处，在m个SAR周期之后，门控信号被断言。在步骤1214处，数字样本基于由COM 206执行的m次比较而被生成。在步骤1212处，COM 206和控制逻辑250被暂停与m 个SAR周期相对应的时间段。

上述SAR ADC 200可以在诸如现场可编程门阵列(FPGA) 或类似类型的可编程电路等集成电路内实现。图13图示了FPGA 1300的架构，该FPGA 1300包括大量不同的可编程区块，包括多千兆位收发器(“MGT”)1、可配置逻辑块(“CLB”)2、随机存取存储器块(“BRAM”)3、输入/输出块(“IOB”)4、配置和时钟逻辑(“CONFIG/CLOCKS”)5、数字信号处理块(“DSP”)6、专用输入/输出块(“I/O”)7(例如，配置端口和时钟端口)、以及其他可编程逻辑8，诸如数字时钟管理器、模数转换器、系统监测逻辑等。一些FPGA还包括专用处理器块(“PROC”)10。FPGA 1300可以包括如上所述的SAR ADC 200的一个或多个实例。

在一些FPGA中，每个可编程区块可以包括至少一个可编程互连元件(“INT”)11，INT 11具有到同一区块内的可编程逻辑元件的输入和输出端子20的连接，如图13顶部包括的示例所示。每个可编程互连元件11还可以包括到同一区块或其他一个或多个区块中的相邻的一个或多个可编程互连元件的互连段22的连接。每个可编程互连元件11还可以包括到逻辑块(未示出)之间的通用路由资源的互连段24的连接。通用路由资源可以包括包括互连段(例如，互连段24)的轨道的逻辑块(未示出)与用于连接互连段的开关块(未示出)之间的路由信道。通用路由资源的互连段(例如，互连段24)可以跨越一个或多个逻辑块。可编程互连元件11与通用路由资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。

在示例实现中，CLB 2可以包括可以被编程以实现用户逻辑的可配置逻辑元件(“CLE”)12加上单个可编程互连元件(“INT”) 11。BRAM 3可以包括BRAM逻辑元件(“BRL”)13、以及一个或多个可编程互连元件。通常，被包括区块中的互连元件的数目取决于区块的高度。在图示的示例中，BRAM区块具有与五个 CLB相同的高度，但是也可以使用其他数目(例如，四个)。除了适当数目的可编程互连元件之外，DSP区块6还可以包括DSP 逻辑元件(“DSPL”)14。除了可编程互连元件11的一个实例之外，IOB 4还可以包括例如输入/输出逻辑元件(“IOL”)15的两个实例。本领域技术人员将清楚，例如被连接到I/O逻辑元件15 的实际的I/O焊盘通常不限于输入/输出逻辑元件15的区域。

在图示的示例中，靠近管芯中央的水平区域(如图13中所示) 被用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的竖直列9被用于在FPGA的整个宽度上分配时钟和配置信号。

利用图13中所示的架构的一些FPGA包括破坏了构成FPGA 很大一部分的常规柱状结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用逻辑。例如，处理器块10跨越几列CLB和 BRAM。处理器块10可以包括从单个微处理器到一个或多个微处理器、存储器控制器、外围设备等的完整的可编程处理系统的各种组件。

注意，图13仅旨在示出示例性FPGA架构。例如，图13的顶部处包括的行中的逻辑块的数目、行的相对宽度、行的数目和顺序、行中包括的逻辑块的类型、逻辑块的相对大小、以及互连 /逻辑实现仅是示例性的。例如，在实际的FPGA中，通常在出现 CLB的任何地方包括多于一个相邻CLB行，以促进用户逻辑的有效实现，但是相邻CLB行的数目随FPGA的整体尺寸而变化。

尽管前述内容涉及特定示例，但是在不脱离其基本范围的情况下，可以设计其他示例，并且其范围由所附权利要求确定。

Claims

1.一种逐次逼近(SAR)模数转换器(ADC)，包括：

跟踪保持(T/H)电路，被配置为接收模拟输入信号；

数模转换器(DAC)；

加法器，所述加法器的输入被耦合到所述T/H电路的输出和所述DAC的输出；

比较电路，被耦合到所述加法器的输出并且被配置为执行比较操作；以及

控制电路，被耦合到所述比较电路的输出，所述控制电路被配置为：接收选择的分辨率；基于所选择的分辨率来门控所述比较电路的所述比较操作；以及生成具有所选择的分辨率的数字输出信号，其中所述控制电路包括：

异步时钟发生器(ACG)电路，被耦合到所述比较电路；

SAR逻辑，被耦合到所述比较电路和所述DAC的输入；以及

分辨率选择(RS)电路，被耦合到所述ACG和所述SAR逻辑。

2.根据权利要求1所述的SAR ADC，其中所述比较电路的所述输出基于将所述加法器的所述输出与阈值进行比较来提供数字信号对，并且其中所述ACG被配置为从所述数字信号对异步地生成时钟信号。

3.根据权利要求2所述的SAR ADC，其中基于由所述ACG生成的时钟信号，所述数字信号对是彼此的逻辑互补，或者具有相同的逻辑电平。

4.根据权利要求2所述的SAR ADC，其中所述RS电路被配置为：基于对所选择的分辨率进行编码的分辨率选择信号来生成控制信号，并且其中所述ACG被配置为基于由所述RS生成的所述控制信号来门控所述时钟信号。

5.根据权利要求5所述的SAR ADC，其中所述SAR逻辑被配置为基于所述数字信号对而生成多个顺序时钟信号，并且其中所述RS电路被配置为选择所述多个顺序时钟信号之一作为所述控制信号。

6.根据权利要求2所述的SAR ADC，其中所述SAR逻辑包括：

时钟发生器，被配置为基于所述数字信号对生成内部时钟信号；以及

多个SAR单元电路，被配置为基于所述内部时钟和所述数字信号对而生成多个顺序时钟信号和所述数字输出信号的位。

7.一种接收器，包括：

模拟前端(AFE)，被配置为输出模拟信号；

模数转换器(ADC)，被耦合到所述AFE；

数字信号处理器(DSP)，被耦合到所述ADC；以及

适配电路，被耦合到所述DSP、所述ADC和所述AFE；

所述ADC包括多个子ADC，每个子ADC包括：

跟踪保持(T/H)电路，被配置为从所述AFE接收所述模拟信号；

数模转换器(DAC)；

控制电路，被耦合到所述比较电路的输出，所述控制电路被配置为：从所述适配电路接收选择的分辨率；基于所选择的分辨率来门控所述比较电路的所述比较操作；以及生成具有所选择的分辨率的数字输出信号。

8.根据权利要求7所述的接收器，其中每个子ADC中的所述控制电路包括：

异步时钟发生器(ACG)电路，被耦合到所述比较电路；

SAR逻辑，被耦合到所述比较电路和所述DAC的输入；以及

分辨率选择(RS)电路，被耦合到所述ACG和所述SAR逻辑。

9.根据权利要求8所述的接收器，其中对于每个子ADC，所述比较电路的所述输出基于将所述加法器的所述输出与阈值进行比较来提供数字信号对，并且其中所述ACG被配置为从所述数字信号对异步地生成时钟信号。

10.根据权利要求9所述的接收器，其中对于每个子ADC，基于由所述ACG生成的时钟信号，所述数字信号对是彼此的逻辑互补，或者具有相同的逻辑电平。

11.根据权利要求9所述的接收器，其中对于每个子ADC，所述RS电路被配置为：基于对所选择的分辨率进行编码的分辨率选择信号来生成控制信号，并且其中所述ACG被配置为基于由所述RS生成的所述控制信号来门控所述时钟信号。

12.根据权利要求11所述的接收器，其中对于每个子ADC，所述SAR逻辑被配置为基于所述数字信号对而生成多个顺序时钟信号，并且其中所述RS电路被配置为选择所述多个顺序时钟信号之一作为所述控制信号。

13.根据权利要求9所述的接收器，其中对于每个子ADC，所述SAR逻辑包括：

14.一种在逐次逼近(SAR)模数转换器(ADC)中进行模数转换的方法，所述方法包括：

选择分辨率；

接收模拟输入信号；以及

执行多个转换周期，所述多个转换周期中的每个转换周期包括：

基于所选择的分辨率来在多个SAR周期执行SAR操作；以及

输出具有所选择的分辨率的数字样本。

15.根据权利要求14所述的方法，其中执行所述SAR操作的所述步骤包括：

操作所述SAR ADC的比较和控制逻辑；

基于所选择的分辨率断言门控信号；

响应于所述门控信号的断言而暂停所述SAR ADC中的比较和控制逻辑的操作。