KR20220050663A

KR20220050663A - 펄스 진폭 변조에 기반된 데이터 신호를 수신하는 수신기 및 이를 포함하는 전자 장치

Info

Publication number: KR20220050663A
Application number: KR1020200134609A
Authority: KR
Inventors: 김재권; 전정훈
Original assignee: 삼성전자주식회사; 성균관대학교산학협력단
Priority date: 2020-10-16
Filing date: 2020-10-16
Publication date: 2022-04-25
Also published as: US20220123973A1; US20230164009A1; US11552833B2

Abstract

본 개시의 예시적 실시예에 따른 수신기에 있어서, PAM-n(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 데이터 신호를 수신하도록 구성된 인터페이스를 포함하고, 상기 인터페이스는, 제1 구간에서의 상기 데이터 신호로부터 판별된 제1 비트 데이터와 상기 제1 구간에 후속된 제2 구간에서의 상기 데이터 신호로부터 판별된 상기 제1 비트 데이터를 기반으로 상기 제2 구간에서의 상기 데이터 신호로부터 제2 비트 데이터를 판별하기 위한 기준 전압을 조정하도록 구성된 아날로그-디지털 변환 회로를 포함하는 것을 특징으로 한다.

Description

펄스 진폭 변조에 기반된 데이터 신호를 수신하는 수신기 및 이를 포함하는 전자 장치{A RECEIVER FOR DATA SIGNAL BASED ON PULSE AMPLITUDE MODULATION AND AN ELECTRONIC DEVICE INCLUDING THE SAME}

본 개시의 기술적 사상은 수신기에 관한 것으로, 더욱 상세하게는, 펄스 진폭 변조에 기반된 데이터 신호를 수신하는 수신기 및 이를 포함하는 전자 장치에 관한 것이다.

모바일 장치의 급속한 공급과 인터넷 접속량의 급격한 증가에 따라 고용량 및 고속 데이터 전송에 대한 요구가 날로 증가하고 있다. 하지만, NRZ(Non-Return to Zero) 타입의 인코딩을 기반으로 하는 신호 변조 방식으로는 이러한 고용량 및 고속의 데이터 전송 요구를 만족시키기 어려운 실정이다. 최근에는 펄스 진폭 변조(Pulse Amplitude Modulation; PAM) 방식이 고용량과 고속 데이터 전송을 위한 신호 방식의 대안으로 활발하게 연구되고 있다. 한편, 데이터 신호를 수신하는 수신단에서 데이터 신호에 대한 등화(equalization)를 수행함으로써 수신된 데이터 신호의 신뢰성을 향상시키기 위한 연구도 진행되고 있다.

본 개시의 기술적 사상이 해결하려는 과제는 복수의 아날로그-디지털 변환기들을 구비하여 시간-인터리빙(time-interleaving) 방식으로 데이터 신호를 디지털 데이터로 변환하고, 변환기들은 변환 동작에 이용되는 기준 전압의 레벨 조정을 위한 피드백을 상호 송신하여 신뢰성을 개선하도록 구성된 수신기 및 이를 포함하는 전자 장치를 제공하는 데에 있다.

본 개시의 예시적 실시예에 따른 전자 장치는, 수신기에 있어서, PAM-n(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 데이터 신호를 수신하도록 구성된 인터페이스를 포함하고, 상기 인터페이스는, 제1 구간에서의 상기 데이터 신호로부터 판별된 제1 비트 데이터와 상기 제1 구간에 후속된 제2 구간에서의 상기 데이터 신호로부터 판별된 상기 제1 비트 데이터를 기반으로 상기 제2 구간에서의 상기 데이터 신호로부터 제2 비트 데이터를 판별하기 위한 기준 전압을 조정하도록 구성된 아날로그-디지털 변환 회로를 포함하는 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 수신기에 있어서, PAM-4(4-level Pulse Amplitude Modulation)에 기반된 데이터 신호를 수신하도록 구성된 인터페이스를 포함하고, 상기 인터페이스는, 제1 구간에서의 상기 데이터 신호를 제1 MSB 데이터 및 제1 LSB 데이터로 변환하도록 구성된 제1 ADC(Analog-Digital Converter), 상기 제1 구간에 후속하는 제2 구간에서의 상기 데이터 신호를 제2 MSB 데이터 및 제2 LSB 데이터로 변환하도록 구성된 제2 ADC를 포함하며, 상기 제2 ADC는, 상기 제1 및 제2 MSB 데이터를 기반으로 상기 제2 LSB 데이터를 판별하기 위한 제1 기준 전압을 조정하도록 구성된 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 전자 장치에 있어서, PAM-n(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 데이터 신호를 상호 송수신하도록 구성된 송신기 및 수신기를 포함하고, 상기 수신기는, 홀수 구간에서의 상기 데이터 신호를 제1 k(단, k는 2 이상의 정수)-비트 데이터로 변환하도록 구성된 제1 ADC 및 짝수 구간에서의 후속된 제2 구간에서의 상기 데이터 신호를 제2 k-비트 데이터로 변환하도록 구성된 제2 ADC를 포함하며, 상기 제1 및 제2 ADC는, 상기 데이터 신호에 대한 변환에 이용되는 기준 전압을 조정하기 위한 상기 제1 및 제2 k-비트 데이터의 상위 비트 데이터를 상호 송신하도록 구성된 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 수신기는 펄스 진폭 변조에 기반된 데이터 신호를 정확하게 판별하기 위한 DFE(Decision Feedback Equalization) 동작을 비교적 심플한 구성으로 효율적으로 수행할 수 있고, 그 결과, 개선된 데이터 신뢰성을 제공할 수 있는 효과가 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 개략적으로 나타내는 블록도이다.
도 2는 펄스 진폭 변조에 기반된 데이터 신호를 설명하기 위한 도면이다.
도 3은 도 1의 채널을 통과하여 수신기에서 수신된 데이터 신호의 감쇠와 DFE 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 인터페이스를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 데이터 신호에 대한 변환 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 도 4a의 제2 ADC의 구현예를 나타내는 도면이다.
도 7a 및 도 7b는 도 6a의 제2 DAC에서 생성되는 기준 전압을 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 아날로그-컨버팅 회로의 동작을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 PAM4 기반된 데이터 신호의 레벨 트랜지션을 설명하기 위한 도면이다.
도 10a 및 도 10b은 본 개시의 예시적 실시예에 따라 데이터 신호의 레벨 트랜지션 정도에 따라 기준 전압의 조정 정도를 달리하는 아날로그-컨버팅 회로의 동작을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 도 4a의 제2 ADC의 구현예를 나타내는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 시스템들을 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.

도 1은 본 개시의 예시적 실시예에 따른 전자 장치(10)를 개략적으로 나타내는 블록도이다. 일 예로, 전자 장치(10)는 통신 장치로서 다른 장치와의 통신을 수행하도록 구현될 수 있다. 예를 들면, 전자 장치(10)는 무선 통신 장치, 셀룰러 전화기, 개인 휴대정보 단말기(PDA), 핸드헬드(handheld) 장치, 무선 모뎀(modem), 무선 전화기, 무선국, 블루투스 장치, 헬스 케어 장치, 웨어러블(wearable) 장치 등에 이용될 수도 있다. 또한, 다른 예로, 전자 장치(10)는 반도체 장치로서 호스트의 요청으로 데이터를 프로그램하거나, 데이터를 리드하도록 구현될 수 있다.

도 1을 참조하면, 전자 장치(10)는 송신기(20) 및 수신기(100)를 포함할 수 있다. 이하에서, 서술의 편의상, 송신기(20) 및 수신기(100)는 데이터 신호(DATA)를 송수신하는 역할 측면에서 정의된 것으로, 역할은 이에 한정되지 않으며, 송신기(20), 수신기(100)는 데이터 신호(DATA)에 대한 데이터 프로세싱을 포함한 다양한 동작을 수행할 수

송신기(20)는 수신기(100)에 채널(CH)을 통해 데이터 신호(DATA)를 전송할 수 있다. 데이터 신호(DATA)는 n-레벨의 펄스 진폭 변조(n-level Pulse Amplitude Modulation; 이하, PAMn으로 지칭)에 따라 n-비트 수의 심볼을 포함하여,

개의 데이터 값으로 표현될 수 있다. 일 예로, 도 1에 도시된 바와 같이, 송신기(20)는 PAM4 에 따라 2-비트 수의 심볼을 포함하여 4개의 데이터 값(00, 01, 10, 11)을 표현할 수 있는 데이터 신호(DATA)를 생성하여 출력할 수 있다. 도 1에서의 데이터 신호(DATA)는 단일(single) 신호로서 구현되어 송신기(20)와 수신기(100) 사이의 단일 채널(CH)을 통해 송수신될 수 있다. 더 나아가, 데이터 신호(DATA)는 차동(differential) 신호로 구현되어 송신기(20)와 수신기(100) 사이의 차동 채널들을 통해 송수신될 수 있다. 한편, 도 1에서 도시된 PAM4 에 따른 데이터 신호(DATA)를 수신하는 수신기(140)의 구현예는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, PAM8, PAM16 등에 기반된 데이터 신호를 수신하는 수신기(140)에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.

수신기(100)는 인터페이스(120) 및 제어기(140)를 포함할 수 있다. 인터페이스(120)는 제1 및 제2 아날로그-디지털 변환기(122, 124, 이하, ADC로 지칭), SerDes(Serializer-Deserializer, 미도시)를 포함하여, 직렬로 수신되는 데이터 신호(DATA)를 디지털 데이터로 변환하고, 병렬화할 수 있다. 또한, 직렬 인터페이스(120)는 생성된 디지털 데이터를 제어기(140)에 제공할 수 있다. 한편, 아날로그-디지털 변환 회로는, 제1 및 제2 ADC(122, 124)를 포함하는 개념으로 통칭될 수 있다. 일부 실시예에 있어서, 인터페이스(120)는 아날로그-디지털 변환 회로의 입력단에 연결된 등화기(미도시)를 더 포함할 수 있다. 일 예로, 등화기(미도시)는 CTLE(Continuous Time Linear Equalizer)로서 구현될 수 있으며, 이를 통해, 채널(CH)의 주파수 대역폭에서 관심 주파수에서의 데이터 신호(DATA)에 대한 이득을 조절함으로써 아이 다이어그램(eye diagram)을 확대할 수 있다.

예시적 실시예에 따른 제1 및 제2 ADC(122, 124)는 데이터 신호(DATA)에 대하여 시간-인터리빙 방식으로 아날로그-디지털 변환을 수행할 수 있다. 구체적으로, 제1 ADC(122)는 제1 구간에서의 데이터 신호(DATA)를 디지털 데이터로 변환하고, 제2 ADC(124)는 제1 구간에 후속하는 제2 구간에서의 데이터 신호(DATA)를 디지털 데이터로 변환할 수 있다. 즉, 제1 ADC(122)는 홀수 구간에서의 데이터 신호(DATA)를 디지털 데이터로 변환하고, 제2 ADC(124)는 짝수 구간에서의 데이터 신호(DATA)를 디지털 데이터로 변환함으로써, 모든 구간에서의 데이터 신호(DATA)에 대한 변환 동작이 수행될 수 있다.

구체적으로, 데이터 신호(DATA)가 제1 구간에서 '00' 심볼에 대응하는 레벨을 갖는 때에, 제1 ADC(122)는 데이터 신호(DATA)를 '0' 값을 갖는 제1 MSB(Most Significant Bit) 데이터 및 '0' 값을 갖는 제1 LSB(Least Significant Bit) 데이터가 포함된 제1 디지털 데이터로 변환할 수 있다. 데이터 신호(DATA)가 제2 구간에서 '01' 심볼에 대응하는 레벨을 갖는 때에, 제2 ADC(124)는 데이터 신호(DATA)를 '0' 값을 갖는 제2 MSB 데이터 및 '1' 값을 갖는 제2 LSB 데이터가 포함된 제2 디지털 데이터로 변환할 수 있다.

예시적 실시예에 따른 제1 및 제2 ADC(122, 124)는 DFE(Decision Feedback Equalization) 동작에 필요한 피드백을 상호 제공할 수 있으며, 제1 및 제2 ADC(122, 124)는 각각 수신한 피드백을 기반으로 기준 전압을 조정하여, 조정된 기준 전압을 이용해 아날로그-디지털 변환 동작을 수행할 수 있다. 한편, DFE 동작은, 채널(CH)의 특성, 전자 장치(10)의 동작 환경 등에 따라 데이터 신호(DATA)의 감쇠(attenuation)이 발생할 수 있으며, 이러한 감쇠를 고려하여 데이터 신호(DATA)를 정확하게 판별할 수 있도록 아날로그-디지털 변환에 이용되는 기준 전압을 조정하는 동작을 지칭할 수 있다. 예시적 실시예로, 상기 피드백은 제1 및 제2 ADC(122, 124) 각각에서 생성된 상위 비트 데이터를 포함할 수 있으며, 상기 기준 전압은 하위 비트 데이터를 판별하기 위해 이용되는 것일 수 있다. 이하, 이에 대한, 구체적인 실시예를 서술한다.

예시적 실시예로, 제1 ADC(122)는 제1 구간에서의 데이터 신호(DATA)로부터 변환된 제1 MSB 데이터를 제2 ADC(124)에 제공할 수 있다. 제2 ADC(124)는 제1 구간에 후속된 제2 구간에서의 데이터 신호(DATA)로부터 변환된 제2 MSB 데이터 및 제1 MSB 데이터를 기반으로 제2 LSB 데이터를 판별하기 위한 기준 전압을 조정할 수 있다. 또한, 제2 ADC(124)는 제2 MSB 데이터를 제1 ADC(122)에 제공할 수 있다. 제1 ADC(122)는 제2 구간에 후속된 제3 구간에서의 데이터 신호(DATA)로부터 변환된 제3 MSB 데이터 및 제2 MSB 데이터를 기반으로 제3 LSB 데이터를 판별하기 위한 기준 전압을 조정할 수 있다. 이와 같이, 제1 및 제2 ADC(122, 124)는 각각 변환 동작을 교번적으로 수행하여 생성된 디지털 데이터의 일부 비트 데이터를 피드백으로서 상호 제공할 수 있으며, 제1 및 제2 ADC(122, 124)는 각각 수신한 피드백을 기반으로 소정의 비트 데이터를 판별하기 위한 기준 전압을 조정할 수 있다. 이에 대한 구체적인 실시예는 도 5 내지 도 7b에서 후술한다.

예시적 실시예로, 제1 ADC(122)는 제1 구간에서의 데이터 신호(DATA)로부터 변환된 제1 MSB 데이터 및 제1 LSB 데이터를 포함하는 제1 디지털 데이터를 제2 ADC(124)에 제공할 수 있다. 일 예로서, 제1 ADC(122)는 제1 MSB 데이터, 제1 LSB 데이터 순으로 생성할 수 있으며, 생성된 순으로 제2 ADC(124)에 제공할 수 있다. 제2 ADC(124)는 제1 구간에 후속된 제2 구간에서의 데이터 신호(DATA)로부터 변환된 제2 MSB 데이터 및 제1 디지털 데이터를 기반으로 델타 전압을 결정하고, 결정된 델타 전압만큼 제2 LSB 데이터를 판별하기 위한 기준 전압을 조정할 수 있다. 제2 ADC(124)는 제2 구간에서의 데이터 신호(DATA)로부터 변환된 제2 MSB 데이터 및 제2 LSB 데이터를 포함하는 제2 디지털 데이터를 제1 ADC(122)에 제공할 수 있다. 일 예로서, 제2 ADC(124)는 제2 MSB 데이터, 제2 LSB 데이터 순으로 생성할 수 있으며, 생성된 순으로 제1 ADC(122)에 제공할 수 있다. 제1 ADC(122)는 제2 구간에 후속된 제3 구간에서의 데이터 신호(DATA)로부터 변환된 제3 MSB 데이터 및 제2 디지털 데이터를 기반으로 델타 전압을 결정하고, 결정된 델타 전압만큼 제3 LSB 데이터를 판별하기 위한 기준 전압을 조정할 수 있다. 이와 같이, 제1 및 제2 ADC(122, 124)는 각각 변환 동작을 교번적으로 수행하여 생성된 디지털 데이터를 피드백으로서 상호 제공할 수 있으며, 제1 및 제2 ADC(122, 124)는 각각 수신한 피드백을 기반으로 델타 전압을 결정하고, 소정의 비트 데이터를 판별하기 위한 기준 전압을 결정된 델타 전압만큼 조정할 수 있다. 이에 대한 구체적인 내용은 도 10a 내지 도 12b에서 후술한다. 제어기(140)는 인터페이스(120)로부터 디지털 데이터를 수신하여 데이터 프로세싱 동작을 수행할 수 있다.

예시적 실시예로, 제1 및 제2 ADC(122, 124)는 SAR(Successive Approximation Register)-ADC로 구현될 수 있다. 다만, 이는 예시적 실시예로, 이에 국한되지 않고, 제1 및 제2 ADC(122, 124)는 본 개시의 예시적 실시예들에 따른 동작이 수행 가능한 다양한 종류의 ADC들 중 어느 하나로 구현될 수 있음은 분명하다.

본 개시의 예시적 실시예에 따른 수신기(100)는 펄스 진폭 변조에 기반된 데이터 신호(DATA)를 정확하게 판별하기 위한 DFE 동작을 비교적 심플한 구성으로 효율적으로 수행할 수 있고, 그 결과, 수신기(100)는 개선된 데이터 신뢰성을 제공할 수 있는 효과가 있다.

도 2는 펄스 진폭 변조에 기반된 데이터 신호(DATA)를 설명하기 위한 도면이다. 도 2에서는 4개의 레벨을 갖는 PAM4 에 기반된 데이터 신호(DATA)를 나타내고 있으나, 이는 이해의 편의를 위하여 전제된 예시적인 실시예로, 이에 국한되지 않으며, 8개 이상의 레벨을 갖는 PAMn에 기반된 데이터 신호(DATA)에도 본 개시의 기술적 사상이 적용될 수 있음은 충분히 이해될 것이다.

도 2를 참조하면, 데이터 신호(DATA)의 가장 낮은 제1 레벨(V1)은 2-비트 데이터 '00'에 맵핑될 수 있으며, 데이터 신호(DATA)의 가장 높은 제4 레벨(V4)은 2-비트 데이터 '11'에 맵핑될 수 있다. 데이터 신호(DATA)의 중간 레벨들(V2, V3)은 2-비트 데이터 '01, 10'에 맵핑될 수 있다. 상술한 레벨들(V1~V4)과 데이터의 맵핑은 그레이 코드(gray code) 방식에 따른 맵핑이며, 이는 예시적 실시예에 불과한 바, 다양한 목적에 따라 맵핑을 변경될 수 있다.

본 명세서에서는 이해의 편의상 도 2에 도시된 데이터 신호(DATA)의 예시를 중심으로 본 개시의 기술적 사상이 서술된다. 즉, 데이터 신호(DATA)에 대응하는 MSB 데이터가 '0'에서 '1', 또는, '1'에서 '0'으로 변경될 때에, MSB 데이터가 동일할 때보다 데이터 신호(DATA)의 감쇠 정도가 클 수 있음을 전제한다. 한편, 데이터 신호(DATA)와 레벨들(V1~V4) 간에 맵핑은 코드 방식에 따라 달라질 수 있으며, 달라진 코드 방식에 의한 데이터 신호(DATA)에 대해서도 적응적으로 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.

도 3은 도 1의 채널(CH)을 통과하여 수신기(100)에서 수신된 데이터 신호(DATA)의 감쇠와 DFE 동작을 설명하기 위한 타이밍도이다.

도 3을 참조하면, 먼저, 이상적인 경우(IDEAL)에서 데이터 신호는 기준 전압(VREF)으로 소정의 비트 데이터를 판별할 수 있다. 다만, 실제의 경우(REAL)에서 데이터 신호는 감쇠로 인하여 A 부분과 같이 기준 전압(VREF)으로 정확하게 비트 데이터를 판별할 수 없다. 데이터 신호의 감쇠를 고려하여 수신기(100, 도 1)는 DFE 동작을 수행하여 기준 전압(VREF)을 조정하고, 조정된 기준 전압(VREF_DFE)을 이용하여 데이터 신호로부터 비트 데이터를 판별할 수 있다.

도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 인터페이스(200)를 나타내는 블록도이다.

도 4a를 참조하면, 인터페이스(200)는 제1 및 제2 ADC(210, 220)를 포함할 수 있다. 제1 ADC(210)는 제1 샘플/홀드 회로(211), 제1 제어 회로(212), 제1 디지털-아날로그 변환기(213, Digital-Analog Converter; 이하, DAC로 지칭), 제1 비교기(214)를 포함할 수 있다. 제2 ADC(220)는 제2 샘플/홀드 회로(221), 제2 제어 회로(222), 제2 DAC(223) 및 제2 비교기(224)를 포함할 수 있다. 일 예로, 제1 및 제2 ADC(210, 220)는 클록 신호(CLK)에 동기하여 데이터 신호에 대한 변환 동작을 수행할 수 있다. 예시적 실시예로, 제1 및 제2 제어 회로(212, 222)는 각각 본 개시의 기술적 사상이 적용된 제1 및 제2 DFE 회로(212_1, 222_1)를 포함할 수 있다.

제1 샘플/홀드 회로(211)는 제1 구간에서의 데이터 신호에 대응하는 제1 입력 신호(VIN_1)를 수신하여 샘플링 동작을 수행할 수 있다. 제1 샘플/홀드 회로(211)는 제1 입력 신호(VIN_1)로부터 샘플 데이터를 생성하여 제1 비교기(214)에 제공할 수 있다. 제1 제어 회로(212)는 제1 DAC(213)에 제1 MSB 데이터(MSB_1)를 판별하기 위한 제어 신호(CS)를 제공하고, 제1 DAC(213)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제2 기준 전압(VREF_2)을 생성하고, 제1 비교기(214)에 제공할 수 있다. 제1 비교기(214)는 제1 샘플 데이터와 제2 기준 전압(VREF_2)을 비교하여, 제1 MSB 데이터(MSB_1)를 생성하고, 제1 제어 회로(212) 및 제2 ADC(220)의 제2 제어 회로(222)에 제공할 수 있다.

이후, 제1 제어 회로(212)는 제1 MSB 데이터(MSB_1)를 기반으로 제1 DAC(213)에 제1 LSB 데이터(LSB_1)를 판별하기 위한 제어 신호(CS)를 제공하고, 제1 DAC(213)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제3 기준 전압(VREF_3)을 생성하고, 제1 비교기(214)에 제공할 수 있다. 한편, 제3 기준 전압(VREF_3)은 제1 LSB 데이터(LSB_1)를 판별하기 위한 것으로, 제1 MSB 데이터(MSB_1)의 값에 따라 상이한 레벨을 가질 수 있다. 예를 들어, 제3 기준 전압(VREF_3)은 도 2에서의 데이터 신호(DATA)가 제1 레벨(V1)인지 제2 레벨(V2)인지 여부를 판별하기 위한 레벨 및, 제3 레벨(V3)인지 제4 레벨(V4)인지 여부를 판별하기 위한, 레벨 중 어느 하나를 가질 수 있다. 제1 비교기(214)는 제1 샘플 데이터와 제3 기준 전압(VREF_3)을 비교하여, 제1 LSB 데이터(LSB_1)를 생성하고, 제1 제어 회로(212)에 제공할 수 있다. 제1 제어 회로(212)는 제1 MSB 데이터(MSB_1) 및 제1 LSB 데이터(LSB_1)를 포함하는 제1 디지털 데이터(DD_1)를 출력할 수 있다.

제2 샘플/홀드 회로(221)는 제2 구간에서의 데이터 신호에 대응하는 제2 입력 신호(VIN_2)를 수신하여 샘플링 동작을 수행할 수 있다. 제2 샘플/홀드 회로(221)는 제2 입력 신호(VIN_2)로부터 제2 샘플 데이터를 생성하여 제2 비교기(224)에 제공할 수 있다. 제2 제어 회로(222)는 제2 DAC(223)에 제2 MSB 데이터(MSB_2)를 판별하기 위한 제어 신호(CS)를 제공하고, 제2 DAC(223)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제2 기준 전압(VREF_2)을 생성하고, 제2 비교기(224)에 제공할 수 있다. 제2 비교기(224)는 제2 샘플 데이터와 제2 기준 전압(VREF_2)을 비교하여, 제2 MSB 데이터(MSB_2)를 생성하고, 제2 제어 회로(222)에 제공할 수 있다. 한편, 도 4a에서는 도시되지 않았으나, 제2 비교기(224)는 제1 ADC(210)의 제1 제어 회로(212)에 제2 MSB 데이터(MSB_2)를 제공할 수 있으며, 이에 대한 내용은 도 4b에서 후술한다.

예시적 실시예로, 제2 DFE 회로(222_1)는 제1 및 제2 MSB 데이터(MSB_1, MSB_2)를 기반으로 제2 DAC(223)에 제2 LSB 데이터(LSB_2)를 판별하기 위한 제어 신호(CS)를 제공하고, 제2 DAC(223)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 생성하고, 제2 비교기(224)에 제공할 수 있다. 한편, 조정된 제3 기준 전압(VREF_3_DFE)은, 데이터 신호의 감쇠를 고려하여 제3 기준 전압(VREF_3)과 비교하여 소정의 양 또는 음의 부호를 갖는 델타 레벨만큼 차이나도록 조정된 것을 지칭할 수 있다. 일 예로, 제2 DFE 회로(222_1)는 제1 및 제2 MSB 데이터(MSB_1, MSB_2)가 동일한 때에, 제3 기준 전압(VREF_3)의 생성을 위한 제어 신호(CS)를 제2 DAC(223)에 제공할 수 있다. 제2 DFE 회로(222_1)는 제1 및 제2 MSB 데이터(MSB_1, MSB_2)가 상이한 때에, 조정된 제3 기준 전압(VREF_3_DFE)의 생성을 위한 제어 신호(CS)를 제2 DAC(223)에 제공할 수 있다. 조정된 제3 기준 전압(VREF_3_DFE)에 대한 구체적인 실시예는 도 7a 및 도 7b에서 후술한다. 제2 비교기(224)는 제2 샘플 데이터와 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 비교하여, 제2 LSB 데이터(LSB_2)를 생성하고, 제2 제어 회로(222)에 제공할 수 있다. 제2 제어 회로(222)는 제2 MSB 데이터(MSB_2) 및 제2 LSB 데이터(LSB_2)를 포함하는 제2 디지털 데이터(DD_2)를 출력할 수 있다.

도 4b를 더 참조하면, 제1 샘플/홀드 회로(211)는 제3 구간에서의 데이터 신호에 대응하는 제3 입력 신호(VIN_3)를 수신하여 샘플링 동작을 수행할 수 있다. 제1 샘플/홀드 회로(211)는 제3 입력 신호(VIN_3)로부터 제3 샘플 데이터를 생성하여 제1 비교기(214)에 제공할 수 있다. 제1 제어 회로(212)는 제1 DAC(213)에 제3 MSB 데이터(MSB_3)를 판별하기 위한 제어 신호(CS)를 제공하고, 제1 DAC(213)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제2 기준 전압(VREF_2)을 생성하고, 제1 비교기(214)에 제공할 수 있다. 제1 비교기(214)는 제3 샘플 데이터와 제2 기준 전압(VREF_2)을 비교하여, 제3 MSB 데이터(MSB_3)를 생성하고, 제1 제어 회로(212)에 제공할 수 있다.

예시적 실시예로, 제1 DFE 회로(212_1)는 제2 및 제3 MSB 데이터(MSB_2, MSB_3)를 기반으로 제1 DAC(213)에 제3 LSB 데이터(LSB_3)를 판별하기 위한 제어 신호(CS)를 제공하고, 제1 DAC(213)는 제어 신호(CS)에 응답하여 제1 기준 전압(VREF_1)으로부터 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 생성하고, 제1 비교기(214)에 제공할 수 있다.

일 예로, 제1 DFE 회로(212_1)는 제1 및 제2 MSB 데이터(MSB_1, MSB_2)가 동일한 때에, 제3 기준 전압(VREF_3)의 생성을 위한 제어 신호(CS)를 제1 DAC(213)에 제공할 수 있다. 제1 DFE 회로(212_1)는 제2 및 제3 MSB 데이터(MSB_2, MSB_3)가 상이한 때에, 조정된 제3 기준 전압(VREF_3_DFE)의 생성을 위한 제어 신호(CS)를 제1 DAC(213)에 제공할 수 있다. 제1 비교기(214)는 제3 샘플 데이터와 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 비교하여, 제3 LSB 데이터(LSB_3)를 생성하고, 제1 제어 회로(212)에 제공할 수 있다. 제1 제어 회로(212)는 제3 MSB 데이터(MSB_3) 및 제3 LSB 데이터(LSB_3)를 포함하는 제3 디지털 데이터(DD_3)를 출력할 수 있다.

도 4a 및 도 4b의 인터페이스(200)는 본 개시의 기술적 사상을 효과적으로 서술하기 위해 제시된 일 구현예로서, 이에 국한되지 않고, 인터페이스(200)는 더 많은 ADC들을 포함하거나, 다양한 종류의 PAM에 기반된 데이터 신호에 대한 변환 동작을 수행할 수 있도록 구현될 수 있다.

도 5는 본 개시의 예시적 실시예에 따른 데이터 신호에 대한 변환 동작을 설명하기 위한 타이밍도이다. 이해의 편의를 위하여 도 4a 및 도 4b가 참조된다. 한편, 제1 동작(OPERATION_1)은 제1 ADC(210)에 의해 수행되는 변환 동작을 지칭하고, 제2 동작(OPEARATION_2)은 제2 ADC(220)에 의해 수행되는 변환 동작을 지칭한다. 제1 및 제2 ADC(210, 220)는 클록 신호(CLK)에 동기하여 변환 동작을 수행할 수 있다. 일 예로, 클록 신호(CLK)는 수신기(120, 도 1)의 기준 클록 신호(CLK_REF)보다 높은 주파수를 가질 수 있으며, 도 5에서는 클록 신호(CLK)의 주파수는 기준 클록 신호(CLK_REF)의 주파수에 2배인 것을 전제한다.

도 5를 참조하면, 제1 ADC(210)는 제1 시간(t1) 내지 제3 시간(t3) 사이의 제1 구간에서의 데이터 신호(DATA)를 제1 입력 신호(VIN_1)로서 수신하여 제1 시간(t1) 내지 제5 시간(t5) 동안 제1 입력 신호(VIN_1)에 대한 제1 변환 동작을 수행할 수 있다. 제1 변환 동작은 제1 입력 신호(VIN_1)를 샘플링하고, 제1 MSB 데이터(MSB_1)를 판별하는 단계, 제1 비교기(214)를 리셋하는 단계, 제1 LSB 데이터(LSB_1)를 판별하는 단계 및 제1 비교기(214)를 리셋하는 단계를 포함할 수 있다. 제1 ADC(210)는 제1 시간(t1)과 제2 시간(t2) 사이에 판별된 제1 MSB 데이터(MSB_1)를 제2 ADC(220)에 제공할 수 있다.

제2 ADC(220)는 제3 시간(t3) 내지 제5 시간(t5) 사이의 제2 구간에서의 데이터 신호(DATA)를 제2 입력 신호(VIN_2)로서 수신하여 제3 시간(t3) 내지 제7 시간(t7) 동안 제2 입력 신호(VIN_2)에 대한 제2 변환 동작을 수행할 수 있다. 제2 변환 동작은 제2 입력 신호(VIN_2)를 샘플링하고, 제2 MSB 데이터(MSB_2)를 판별하는 단계, 제2 비교기(224)를 리셋하는 단계, 제2 LSB 데이터(LSB_2)를 판별하는 단계 및 제2 비교기(224)를 리셋하는 단계를 포함할 수 있다. 제2 ADC(220)는 제1 ADC(210)로부터 수신된 제1 MSB 데이터(MSB_1) 및 판별된 제2 MSB 데이터(MSB_2)를 기반으로 제2 LSB 데이터(LSB_2)를 판별하기 위한 제3 기준 전압(VREF_3)을 조정할 수 있다. 또한, 제2 ADC(220)는 제3 시간(t3)과 제4 시간(t4) 사이에 판별된 제2 MSB 데이터(MSB_2)를 제1 ADC(210)에 제공할 수 있다.

제1 ADC(210)는 제5 시간(t5) 내지 제7 시간(t7) 사이의 제3 구간에서의 데이터 신호(DATA)를 제3 입력 신호(VIN_3)로서 수신하여 제5 시간(t5) 내지 제9 시간(t9) 동안 제3 입력 신호(VIN_3)에 대한 제3 변환 동작을 수행할 수 있다. 제3 변환 동작은 제3 입력 신호(VIN_3)를 샘플링하고, 제3 MSB 데이터(MSB_3)를 판별하는 단계, 제1 비교기(214)를 리셋하는 단계, 제3 LSB 데이터(LSB_3)를 판별하는 단계 및 제1 비교기(214)를 리셋하는 단계를 포함할 수 있다. 제1 ADC(210)는 제2 ADC(220)로부터 수신된 제2 MSB 데이터(MSB_2) 및 판별된 제3 MSB 데이터(MSB_3)를 기반으로 제3 LSB 데이터(LSB_3)를 판별하기 위한 제3 기준 전압(VREF_3)을 조정할 수 있다.

예시적 실시예로, 제1 ADC(210)의 변환 동작의 일부는, 제2 ADC(220)의 변환 동작의 일부와 오버랩(overlab)될 수 있다. 예를 들어, 제1 ADC(210)의 제1 변환 동작과 제2 ADC(220)의 제2 변환 동작은 제3 시간(t3) 내지 제5 시간(t5)에서 오버랩되고, 제2 ADC(220)의 제2 변환 동작은 제1 ADC(210)의 제3 변환 동작은 제5 시간(t5) 내지 제7 시간(t7)에서 오버랩될 수 있다. 예시적 실시예로, 제1 ADC(210)의 변환 동작 및 제2 ADC(220)의 변환 동작은 클록 신호(CLK)의 2-주기 동안 수행될 수 있다.

예시적 실시예로, 제1 및 제2 ADC(210, 220)는 교번적으로 변환 동작을 수행할 수 있으며, LSB 데이터의 판별에 이용되는 기준 전압의 조정에 필요한 MSB 데이터를 상호 제공할 수 있다.

도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 도 4a의 제2 ADC(220)의 구현예를 나타내는 도면이다. 이하에서 서술되는 제2 ADC(220a, 220b)의 구현예는 도 4a의 제1 ADC(210)에도 적용될 수 있다.

도 6a를 참조하면, 제2 ADC(220a)는 제2 샘플/홀드 회로(221), 제2 제어 회로(222), 제2 DAC(223a), 제2 비교기(224), 제1 및 제2 플립 플롭(225, 226)을 포함할 수 있다. 제2 샘플/홀드 회로(221)는 커패시터(C_SH) 및 제1 스위치 소자(SW_1)를 포함할 수 있다. 제2 샘플/홀드 회로(221)는 제1 스위치(SW_1)를 닫아, 커패시터(C_SH)를 충전하여, 입력 신호(VIN)를 샘플링하고, 제1 스위치(SW_2)를 열고, 커패시터(C_SH)에 충전된 전하를 홀드하여 샘플 데이터를 제2 비교기(224)에 제공할 수 있다. 제2 제어 회로(222)는 제2 DFE 회로(222_1)를 포함할 수 있다. 또한, 제2 비교기(224), 제1 및 제2 플립 플롭(225, 226)은 클록 신호(CLK)에 의해 동기되어 동작할 수 있다.

예시적 실시예로, 제2 DAC(223a)는 제1 내지 제3 커패시터 소자(C_MSB, C_LSB, C_DFE) 및 제2 내지 제5 스위치 소자(SW_2~SW_5)를 포함할 수 있다. 제1 커패시터 소자(C_MSB)의 일단(또는, 바텀 플레이트(bottom plate))은 제2 스위치 소자(SW_2)를 통해 양의 제1 기준 전압(VREF_1P) 및 그라운드 중 어느 하나에 선택적으로 연결될수 있다. 제2 커패시터 소자(C_LSB)의 일단은 제3 스위치 소자(SW_3)를 통해 양의 제1 기준 전압(VREF_1P) 및 음의 제1 기준 전압(VREF_1N) 중 어느 하나에 선택적으로 연결될 수 있다. 제1 및 제2 커패시터 소자(C_MSB, C_LSB)의 타단(또는, 탑 플레이트(top plate))은 제2 비교기(224)의 입력단과 연결될 수 있다. 제3 커패시터 소자(C_DFE)의 일단은 제4 스위치 소자(SW_4)를 통해 양의 제1 기준 전압(VREF_1P), 음의 제1 기준 전압(VREF_1N) 및 그라운드 중 어느 하나에 선택적으로 연결될 수 있다. 제3 커패시터 소자(C_DFE)의 타단은 제5 스위치 소자(SW_5)를 통해 제2 비교기(224)의 입력단 및 그라운드 중 어느 하나에 선택적으로 연결될 수 있다.

제1 내지 제3 커패시터 소자(C_MSB, C_LSB, C_DFE)의 커패시턴스는 입력 신호(VIN)로부터 MSB 데이터 및 LSB 데이터를 판별하기 위한 제2 및 제3 기준 전압(VREF_2, VREF_3), 조정된 제3 기준 전압(VREF_3_DFE)을 전하 분배(charge distribution)를 통해 생성할 수 있도록 미리 결정될 수 있다. 예를 들어, 제1 커패시터 소자(C_MSB)는 '5C'의 커패시턴스를 갖고, 제2 커패시터 소자(C_LSB)는 '1C'의 커패시턴스를 가지며, 제3 커패시터 소자(C_DFE)는 '2C'의 커패시턴스를 가질 수 있다. 제2 DAC(223a)의 동작은 도 7a 및 도 7b에서 구체적으로 서술한다.

제2 제어 회로(222)는 제2 DAC(223a) 내의 연결을 제어하기 위한 제어 신호(CS_MSB, CS_LSB, CS_DFE)를 생성하여 제2 DAC(223a)에 제공할 수 있다. 일 예로서, 제2 제어 회로(222)는 먼저, 제2 MSB 데이터(MSB_2)를 판별하기 위한 제2 기준 전압(VREF_2)을 생성하도록 제2 DAC(223a)를 제어할 수 있다. 제2 비교기(224)는 제2 DAC(223a)로부터 제2 기준 전압(VREF_2)을 수신하고, 샘플 데이터와 비교하여 제2 MSB 데이터(MSB_2)를 제1 플립 플롭(225)으로 출력할 수 있다. 제1 플립 플롭(225)은 클록 신호(CLK)의 폴링 엣지(falling edge)에 제2 MSB 데이터(MSB_2)를 래치하여 제2 제어 회로(222) 및 도 4a의 제1 ADC(210)로 출력할 수 있다.

제2 DFE 회로(222_1)는 제2 MSB 데이터(MSB_2)를 제1 플립 플롭(225)으로부터 수신하고, 제2 MSB 데이터(MSB_2) 및 도 4a의 제1 ADC(210)로부터 수신된 제1 MSB 데이터(MSB_1)를 기반으로 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 생성하도록 제2 DAC(223a)를 제어할 수 있다. 제2 비교기(224)는 제2 DAC(223a)로부터 제3 기준 전압(VREF_3) 또는 조정된 제3 기준 전압(VREF_3_DFE)을 수신하고, 홀드된 샘플 데이터와 비교하여 제2 LSB 데이터(LSB_2)를 제1 플립 플롭(225)으로 출력할 수 있다. 제1 플립 플롭(225)은 폴링 엣지에 제2 LSB 데이터(LSB_2)를 래치하여 제2 플립 플롭(226)으로 출력하고, 제2 플립 플롭(226)은 라이징 엣지(rising edge)에서 제2 LSB 데이터(LSB_2)를 래치하여 제2 제어 회로(222)로 출력할 수 있다. 제2 제어 회로(222)는 제2 MSB 데이터(MSB_2) 및 제2 LSB 데이터(MSB_2)를 포함하는 디지털 데이터를 출력할 수 있다.

도 6b를 더 참조하면, 제2 ADC(220b)의 제2 DAC(223b)는 도 6a와 달리 제3 커패시터 소자(C_DFE)의 일단은 양의 제4 기준 전압(VREF_4P), 음의 제4 기준 전압(VREF_4P) 및 그라운드 중 어느 하나에 선택적으로 연결될 수 있다. 제4 기준 전압(VREF_4P, VREF_4N)의 절대 크기는 제1 기준 전압(VREF_1P, VREF_1N)과 상이할 수 있다. 일 예로, 제4 기준 전압(VREF_4P, VREF_4N)은 제1 기준 전압(VREF_1P, VREF_1N)으로부터 레귤레이트(regulate)되어 생성될 수 있다.

다만, 도 6a 및 도 6b의 제2 ADC(220a, 220b)는 본 개시의 기술적 사상을 효과적으로 서술하기 위해 제시된 일 구현예로서, 이에 국한되지 않고, 제1 MSB 데이터(MSB_1)와 제2 MSB 데이터(MSB_2)의 비교 결과를 기반으로 제2 LSB 데이터(LSB_2)의 판별에 이용되는 제3 기준 전압(VREF_3)을 조정할 수 있도록 다양하게 구현될 수 있다. 또한, 제2 비교기(224)는 차동 입력 신호들 수신할 수 있도록 구현될 수 있으며, 이 때에는, 제2 DAC(223a)의 구성은 제2 비교기(224)가 차동 입력 신호들을 비교하여 데이터 신호를 판별할 수 있도록 변형될 수 있다.

도 7a 및 도 7b는 도 6a의 제2 DAC(223a)에서 생성되는 기준 전압을 설명하기 위한 도면이다. 이하에서는, 이해의 편의를 위하여 도 6a를 참조한다.

도 7a를 참조하면, 제2 DAC(223a)는 제2 MSB 데이터(MSB_2)를 판별하기 위한 제2 기준 전압(VREF_2)을 생성하여 제2 비교기(224)에 제공할 수 있다. 이상적인 경우(IDEAL)의 데이터 신호는 제3 기준 전압(VREF_3)을 이용하여 제2 LSB 데이터(LSB_2)를 판별할 수 있으나, 실제의 경우(REAL) 데이터 신호는 감쇠로 인해 제3 기준 전압(VREF_3)을 이용한 제1 레벨(V1)과 제2 레벨(V2) 사이에서의 제2 LSB 데이터(LSB_2)의 판별은 정확도가 떨어질 수 있다.

예시적 실시예로, 제2 DAC(223a)는 제1 MSB 데이터(MSB_1)가 '1'이고, 제2 MSB 데이터(MSB_2)가 '0'인 때에, 제3 기준 전압(VREF_3)으로부터 소정의 델타 레벨만큼 위로 조정된 제3 기준 전압(VREF_3_DFE)을 생성하여 제2 비교기(224)에 제공할 수 있다. 일 예로, 제2 DAC(223a)에서 제1 커패시터 소자(C_MSB)의 일단은 그라운드에 연결되고, 제2 커패시터 소자(C_LSB)의 일단은 양의 제1 기준 전압(VREF_1P)과 연결되고, 제3 커패시터 소자(C_DFE)의 일단은 양의 제1 기준 전압(VREF_1P)과 연결되며, 제3 커패시터 소자(C_DFE)의 타단은 제2 비교기(224)의 입력단과 연결될 수 있다. 조정된 제3 기준 전압(VREF_3_DFE)은 감쇠된 데이터 신호에서 제1 레벨(V1)과 제2 레벨(V2) 사이의 제2 LSB 데이터(LSB_2)를 판별하기에 적합한 레벨을 가질 수 있다.

도 7b를 더 참조하면, 제2 DAC(223a)는 제2 MSB 데이터(MSB_2)를 판별하기 위한 제2 기준 전압(VREF_2)을 생성하여 제2 비교기(224)에 제공할 수 있다. 이상적인 경우(IDEAL)의 데이터 신호는 제3 기준 전압(VREF_3)을 이용하여 제2 LSB 데이터(LSB_2)를 판별할 수 있으나, 실제의 경우(REAL) 데이터 신호는 감쇠로 인해 제3 기준 전압(VREF_3)을 이용한 제3 레벨(V3)과 제4 레벨(V4) 사이에서의 제2 LSB 데이터(LSB_2)의 판별은 정확도가 떨어질 수 있다.

예시적 실시예로, 제2 DAC(223a)는 제1 MSB 데이터(MSB_1)가 '0'이고, 제2 MSB 데이터(MSB_2)가 '1'인 때에, 제3 기준 전압(VREF_3)으로부터 소정의 델타 레벨만큼 아래로 조정된 제3 기준 전압(VREF_3_DFE)을 생성하여 제2 비교기(224)에 제공할 수 있다. 일 예로, 제2 DAC(223a)에서 제1 커패시터 소자(C_MSB)의 일단은 양의 제1 기준 전압(VREF_1P)에 연결되고, 제2 커패시터 소자(C_LSB)의 일단은 음의 제1 기준 전압(VREF_1N)과 연결되고, 제3 커패시터 소자(C_DFE)의 일단은 양의 제1 기준 전압(VREF_1P)과 연결되며, 제3 커패시터 소자(C_DFE)의 타단은 제2 비교기(224)의 입력단과 연결될 수 있다.

다만, 도 7a 및 도 7b에 도시된 조정된 제3 기준 전압(VREF_3_DFE)은 예시적인 것에 불과한 바, 이에 국한되지 않으며, 제2 LSB 데이터(LSB_2)를 정확하게 판별하기 위한 다양한 크기의 델타 레벨만큼 위 또는 아래로 조정될 수 있다.

도 8은 본 개시의 예시적 실시예에 따른 아날로그-컨버팅 회로의 동작을 설명하기 위한 순서도이다. 이하에서, 아날로그-컨버팅 회로는 제1 및 제2 ADC를 포함하는 것을 전제한다.

도 8을 참조하면, 단계 S100에서, 제1 ADC는 현재 구간에서의 데이터 신호로부터 현재 MSB 데이터를 판별할 수 있다. 단계 S110에서, 제1 ADC는 이전 구간에서의 데이터 신호로부터 판별된 이전 MSB 데이터를 제2 ADC로부터 획득할 수 있다. 단계 S120에서, 제1 ADC는 현재 MSB 데이터와 이전 MSB 데이터를 비교하여 MSB 데이터가 변경되었는지 여부를 판별할 수 있다. 즉, 제1 ADC는 현재 MSB 데이터의 값이 이전 MSB 데이터의 값과 동일한지, 상이한지 여부를 판별할 수 있다. 단계 S120가 'YES'인 때에, 단계 S130을 후속하여, 제1 ADC는 LSB 데이터를 판별하는 데에 이용되는 기준 전압을 조정하고, 조정된 기준 전압으로 LSB 데이터를 판별할 수 있다. 단계 S120가 'NO'인 때에, 단계 S140을 후속하여, 제1 ADC는 별도의 조정없이 기준 전압을 이용하여 LSB 데이터를 판별할 수 있다.

도 9a 및 도 9b는 PAM4 기반된 데이터 신호의 레벨 트랜지션을 설명하기 위한 도면이다.

도 9a 내지 도 9c를 참조하면, PAM4 기반된 데이터 신호가 1-레벨 트랜지션되는 경우 중 일부 또는, 2-레벨 트랜지션되는 경우, 또는, 3-레벨 트랜지션는 경우에, MSB 데이터가 변경될 수 있다.

한편, 데이터 신호가 2-레벨 이상 트랜지션되는 경우와 1-레벨 트랜지션되는 경우에서 데이터 신호가 겪는 감쇠 정도는 다를 수 있으며, 이에 따라, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환 회로는 2-레벨 이상 트랜지션되는 경우와 제1 레벨 트랜지션되는 경우의 LSB 데이터를 판별하기 위한 기준 전압의 조정 정도를 다르게 할 수 있다.

일 예로서, 아날로그-디지털 변환 회로는, 데이터 신호가 2-레벨 이상 트랜지션될 때에는, 기준 전압에 대하여 제1 델타 레벨만큼의 조정하고, 데이터 신호가 1-레벨 트랜지션될 때에는, 기준 전압에 대하여 제2 델타 레벨만큼의 조정할 수 있다. 제1 델타 레벨과 제2 델타 레벨은 상이할 수 있으며, 예를 들어, 제1 델타 레벨은 제2 델타 레벨보다 클 수 있다. 또한, 일부 실시예에서는, 제1 델타 레벨은 제2 델타 레벨보다 작을 수 있다.

도 10a 및 도 10b은 본 개시의 예시적 실시예에 따라 데이터 신호의 레벨 트랜지션 정도에 따라 기준 전압의 조정 정도를 달리하는 아날로그-컨버팅 회로의 동작을 설명하기 위한 도면이다. 이하에서, 아날로그-컨버팅 회로는 제1 및 제2 ADC를 포함하는 것을 전제한다.

도 10a를 참조하면, 단계 S200에서, 제1 ADC는 현재 구간에서의 데이터 신호로부터 현재 MSB 데이터를 판별할 수 있다. 단계 S210에서, 제1 ADC는 이전 구간에서의 데이터 신호로부터 판별된 이전 MSB 데이터 및 이전 LSB 데이터를 포함하는 이전 디지털 데이터를 제2 ADC로부터 획득할 수 있다. 단계 S220에서, 제1 ADC는 현재 MSB 데이터와 이전 MSB 데이터를 비교하여 MSB 데이터가 변경되었는지 여부를 판별할 수 있다. 단계 S220이 'NO'인 때에, 단계 S230을 후속하여, 제1 ADC는 별도의 조정없이 기준 전압을 이용하여 LSB 데이터를 판별할 수 있다. 단계 S220이 'YES'인 때에, 제1 ADC는 이전 디지털 데이터에 대응하는 레벨이 최고 또는 최저 레벨인지 여부를 판별할 수 있다. 즉, 제1 ADC는 이전 디지털 데이터에 대응하는 레벨이 최고 또는 최저 레벨인 때에는, 데이터 신호가 2-레벨 이상 트랜지션되는 것으로 판별할 수 있으며, 이전 디지털 데이터에 대응하는 레벨이 중간 레벨인 때에는, 데이터 신호가 1-레벨 트랜지션되는 것으로 판별할 수 있다. 다만, 단계 S240은 예시적 실시예에 불과하며, 데이터 신호가 2-레벨 이상 트랜지션되는지 여부를 다양한 방법으로 판별할 수 있다. 단계 S240이 'YES'인 때에, 제1 ADC는 제1 델타 레벨만큼 조정된 기준 전압으로 현재 구간에서의 데이터 신호로부터 LSB 데이터를 판별할 수 있다. 단계 S240이 'NO'인 때에, 제1 ADC는 제2 델타 레벨만큼 조정된 기준 전압으로 현재 구간에서의 데이터 신호로부터 LSB 데이터를 판별할 수 있다.

도 10b를 더 참조하면, 도 10a와 같은 동작을 위해 제1 ADC는 LSB 데이터 판별을 수행하기 전(예를 들면, 제7 시간(t7))에서 이전 구간(예를 들면, 제3 시간(t3) 내지 제5 시간(t5))에서의 데이터 신호(DATA)로부터 판별된 이전 MSB 데이터 및 이전 LSB 데이터를 제2 ADC로부터 수신할 수 있다. 또한, 제2 ADC는 상기 이전 구간에서의 데이터 신호(DATA)로부터 LSB 데이터 판별을 수행하기 전(예를 들면, 제5 시간(t5))에 제1 ADC가 제1 시간(t1) 내지 제3 시간(t3)에서의 데이터 신호(DATA)로부터 판별한 MSB 데이터 및 LSB 데이터를 수신할 수 있다.

도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 도 4a의 제2 ADC(220)의 구현예를 나타내는 도면이다. 이하에서 서술되는 제2 ADC(220c, 220d)의 구현예는 도 4a의 제1 ADC(210)에도 적용될 수 있다. 또한, 도 6a 및 도 6b와 중복되는 내용은 생략한다.

도 11a를 참조하면, 제2 ADC(220c)의 제2 DAC(223c)는 도 6a와 달리 제3 커패시터 소자(C_DFE)의 일단은 양의 제1 기준 전압(VREF_1P), 음의 제1 기준 전압(VREF_1N), 양의 제4 기준 전압(VREF_4P), 음의 제4 기준 전압(VREF_4P) 및 그라운드 중 어느 하나에 선택적으로 연결될 수 있다. 제4 기준 전압(VREF_4P, VREF_4N)의 절대 크기는 제1 기준 전압(VREF_1P, VREF_1N)과 상이할 수 있다. 일 예로, 제4 기준 전압(VREF_4P, VREF_4N)은 제1 기준 전압(VREF_1P, VREF_1N)으로부터 레귤레이트(regulate)되어 생성될 수 있다.

일 예로, 제2 DAC(223c)는 제1 델타 전압만큼 조정된 제3 기준 전압(VREF_3_DFE)을 생성하기 위하여, 제3 커패시터 소자(C_DFE)는 양의 제4 기준 전압(VREF_4P) 또는 음의 제4 기준 전압(VREF_4N)에 연결될 수 있다. 제2 DAC(223c)는 제2 델타 전압만큼 조정된 제3 기준 전압(VREF_3_DFE)을 생성하기 위하여, 제3 커패시터 소자(C_DFE)는 양의 제1 기준 전압(VREF_1P) 또는 음의 제1 기준 전압(VREF_1N)에 연결될 수 있다.

예시적 실시예로, 제2 DFE 회로(222_1)는 제1 ADC(210, 도 4a)로부터 제1 디지털 신호(DD_1)를 수신하고, 제1 디지털 신호(DD_1)를 기반으로 제2 LSB 데이터(LSB_2)를 판별하기 위한 제3 기준 전압(VREF_3)을 조정하기 위한 제어 신호(CS_MSB, CS_LSB, CS_DFE)를 생성할 수 있다. 또한, 제2 ADC(220c)는 생성된 제2 MSB 데이터(MSB_2) 및 제2 LSB 데이터(LSB_2)를 제1 ADC(210, 도 4a)에 제공할 수 있으며, 제1 ADC(210, 도 4a)는 제2 MSB 데이터(MSB_2) 및 제2 LSB 데이터(LSB_2)를 기반으로 제3 LSB 데이터를 판별하기 위한 기준 전압을 조정할 수 있다.

도 11b를 더 참조하면, 제2 ADC(220c)의 제2 DAC(223d)는 도 11a와 달리 제3 커패시터 소자(C_DFE)는 가변 커패시터 소자로서 양의 제1 기준 전압(VREF_1P), 음의 제1 기준 전압(VREF_1N) 및 그라운드 중 어느 하나에 선택적으로 연결될 수 있다.

일 예로, 제2 DAC(223c)가 제1 델타 전압만큼 조정된 제3 기준 전압(VREF_3_DFE)을 생성하도록 제3 커패시터 소자(C_DFE)는 제1 커패시턴스를 가질 수 있으며, 제2 DAC(223c)가 제2 델타 전압만큼 조정된 제3 기준 전압(VREF_3_DFE)을 생성하도록 제3 커패시터 소자(C_DFE)는 제2 커패시턴스를 가질 수 있다.

제2 제어 회로(222)는 제2 DAC(223a) 내의 연결을 제어하기 위한 제어 신호(CS_MSB, CS_LSB, CS_DFE)를 생성하여 제2 DAC(223d)에 제공할 수 있다. 제어 신호(CS_MSB, CS_LSB, CS_DFE)는 제3 커패시터 소자(C_DFE)의 커패시턴스를 조정하기 위한 신호(CS_DFE)를 더 포함할 수 있다.

다만, 도 11a 및 도 11b의 제2 ADC(220c, 220d)는 본 개시의 기술적 사상을 효과적으로 서술하기 위해 제시된 일 구현예로서, 이에 국한되지 않고, 제1 디지털 데이터(DD_1) 및 제2 MSB 데이터(MSB_2)의 비교 결과를 기반으로 제2 LSB 데이터(LSB_2)의 판별에 이용되는 제3 기준 전압(VREF_3)을 적응적인 델타 레벨로 조정할 수 있도록 다양하게 구현될 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 통신 장치(1000)를 나타내는 블록도이다.

도 12를 참조하면, 통신 장치(1000)는 수신기(1012), 송신기(1106), 통신 모듈(1020), 안테나(1028), 입출력 장치(1040) 및 기준 발진기(1042)를 포함할 수 있다. 수신기(1012)는 도 1 내지 도 11에서 서술된 실시예들에 따라 아날로그-디지털 변환 동작을 수행하는 아날로그-디지털 변환 회로를 포함할 수 있다. 수신기(1012)는 외부로부터 안테나(1028)를 통해 수신한 아날로그 신호를 아날로그-디지털 변환 회로를 이용하여 디지털 신호로 변환한 후, 통신 모듈(1020)에 제공할 수 있다. 송신기(1016)는 통신 모듈(1020)로부터 수신한 디지털 신호를 아날로그 신호로 변환한 후, 안테나(1028)를 통해 외부로 출력할 수 있다.

통신 모듈(1020)은 모뎀 프로세서(1022), RISC/DSP(1024), 제어기/프로세서(1026), 메모리(1028), 입출력 장치(1030) 및 위상 고정 루프(1032)를 포함할 수 있다.

모뎀 프로세서(1022)는 데이터 전송 및 데이터 수신을 위한 인코딩, 변조, 복조, 디코딩 등의 프로세싱 동작을 수행할 수 있다. RISC/DSP(1024)는 통신 장치(1000)에서 일반적이거나, 특화된 프로세싱 동작을 수행할 수 있다. 제어기/프로세서(1026)는 통신 모듈(1020) 내의 블록들을 제어할 수 있다. 메모리(1028)는 데이터 및 다양한 명령 코드들을 저장할 수 있다. 입출력 장치(1030)는 외부 입출력 장치(1040)와 통신할 수 있다. 입출력 장치(1030)는 도 1 내지 도 11에서 서술된 실시예들에 따라 아날로그-디지털 변환 동작을 수행하는 아날로그-디지털 변환 회로를 포함할 수 있다. 입출력 장치(1030)는 외부 입출력 장치(1040)로부터 수신된 데이터 신호를 아날로그-디지털 변환 회로를 이용하여 디지털 신호로 변환할 수 있다. 위상 고정 루프(1032)는 기준 발진기(1042)로부터 수신된 주파수 신호를 이용하여 주파수 변조 동작을 수행할 수 있다. 기준 발진기(1042)는 XO(crystal oscillator), VCXO(voltage controlled crystal oscillator), TCXO(temperature compensated crystal oscillator 등으로 구현될 수 있다. 통신 모듈(1020)은 위상 고정 루프(1032)에서 생성된 출력 신호를 이용하여 통신에 필요한 프로세싱 동작을 수행할 수 있다.

도 13은 본 개시의 예시적 실시예에 따른 시스템들을 나타내는 블록도이다. 도 13에 도시된 바와 같이, 메모리 시스템(2000) 및 호스트 시스템(2300)은 인터페이스(2400)를 통해서 통신할 수 있고, 메모리 시스템(2000)은 메모리 제어기(2100) 및 메모리 장치들(2200)을 포함할 수 있다.

인터페이스(2400)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(2300) 및 메모리 제어기(2100)는 직렬 통신을 위하여 SerDes를 포함할 수 있다.

일부 실시예들에서, 메모리 시스템(2000)은 호스트 시스템(2300)과 제거 가능하게(removable) 결합됨으로써 호스트 시스템(2300)과 통신할 수 있다. 메모리 장치(2200)는 휘발성 메모리 또는 불휘발성 메모리일 수 있고, 메모리 시스템(2000)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(2000)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 제어기(2100)는 인터페이스(2400)를 통해서 호스트 시스템(2300)로부터 수신된 요청에 응답하여 메모리 장치들(2200)을 제어할 수 있다.

한편, 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로는 메모리 제어기(2100), 메모리 장치들(2200) 및 호스트 시스템(2300)에 각각 포함되도록 구현될 수 있다. 구체적으로, 메모리 제어기(2100), 메모리 장치들(2200), 호스트 시스템(2300)은 PAMn에 기반된 데이터 신호를 수신하여 본 개시의 예시적 실시예들에 따른 방식으로 데이터 신호를 디지털 데이터로 변환할 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(3000)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(3000)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(3000) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.

도 14를 참조하면, 시스템-온-칩(3000)은 코어(3100), DSP(Digital Signal Processor)(3200), GPU(Graphic Processing Unit)(3300), 내장 메모리(3400), 통신 인터페이스(3500) 및 메모리 인터페이스(3600)를 포함할 수 있다. 시스템-온-칩(3000)의 구성요소들은 버스(3700)를 통해서 상호 통신할 수 있다.

코어(3100)는 명령어들을 처리할 수 있고, 시스템-온-칩(3000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(3000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(3200)는 디지털 신호, 예컨대 통신 인터페이스(3500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(3300)는 내장 메모리(3400) 또는 메모리 인터페이스(3600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(3400)는 코어(3100), DSP(3200) 및 GPU(3300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(3600)는 시스템-온-칩(3000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.

통신 인터페이스(2500)는 시스템-온-칩(3000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(3500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SerDes를 포함할 수 있다.

한편, 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로는 통신 인터페이스(3500)은 메모리 인터페이스(3600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(3500) 또는 메모리 인터페이스(3600)는 PAMn에 기반된 데이터 신호를 수신하여 본 개시의 예시적 실시예들에 따른 방식으로 데이터 신호를 디지털 데이터로 변환할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

수신기에 있어서,
PAM-n(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 데이터 신호를 수신하도록 구성된 인터페이스를 포함하고,
상기 인터페이스는,
제1 구간에서의 상기 데이터 신호로부터 변환된 제1 비트 데이터와 상기 제1 구간에 후속된 제2 구간에서의 상기 데이터 신호로부터 변환된 상기 제1 비트 데이터를 기반으로 상기 제2 구간에서의 상기 데이터 신호로부터 제2 비트 데이터를 판별하기 위한 기준 전압을 조정하도록 구성된 아날로그-디지털 변환 회로를 포함하는 것을 특징으로 하는 수신기.
제1항에 있어서,
상기 PAM-n은, PAM-4이고,
상기 제1 비트 데이터는, MSB(Most Significant Bit) 데이터이며,
상기 제2 비트 데이터는, LSB(Least Significant Bit) 데이터인 것을 특징으로 하는 수신기.
제1항에 있어서,
상기 아날로그-디지털 변환 회로는,
상기 제1 구간에 대응하는 상기 제1 비트 데이터와 상기 제2 구간에 대응하는 상기 제1 비트 데이터가 상이한 때에, 상기 기준 전압을 조정하도록 구성된 것을 특징으로 하는 수신기.
제1항에 있어서,
상기 아날로그-디지털 변환 회로는,
상기 제1 구간에서의 상기 데이터 신호로부터 변환된 상기 제1 및 제2 비트 데이터와 상기 제2 구간에서의 상기 데이터 신호로부터 변환된 상기 제1 비트 데이터를 기반으로 상기 기준 전압을 조정하도록 구성된 것을 특징으로 하는 수신기.
제4항에 있어서,
상기 아날로그-디지털 변환 회로는,
상기 제1 구간에 대응하는 상기 제1 비트 데이터와 상기 제2 구간에 대응하는 상기 제1 비트 데이터가 상이한 때에, 상기 제1 구간에 대응하는 상기 제1 및 제2 비트 데이터에 부합하는 레벨에 따라 상이한 델타 레벨만큼 상기 기준 전압을 조정하도록 구성된 것을 특징으로 하는 수신기.
수신기에 있어서,
PAM-4(4-level Pulse Amplitude Modulation)에 기반된 데이터 신호를 수신하도록 구성된 인터페이스를 포함하고,
상기 인터페이스는,
제1 구간에서의 상기 데이터 신호를 제1 MSB 데이터 및 제1 LSB 데이터로 변환하도록 구성된 제1 ADC(Analog-Digital Converter);
상기 제1 구간에 후속하는 제2 구간에서의 상기 데이터 신호를 제2 MSB 데이터 및 제2 LSB 데이터로 변환하도록 구성된 제2 ADC를 포함하며,
상기 제2 ADC는, 상기 제1 및 제2 MSB 데이터를 기반으로 상기 제2 LSB 데이터를 판별하기 위한 제1 기준 전압을 조정하도록 구성된 것을 특징으로 하는 수신기.
제6항에 있어서,
상기 제1 및 제2 ADC는, SAR(Successive Approximation Register)-ADC로 구현된 것을 특징으로 하는 수신기.
제7항에 있어서,
상기 제2 ADC는,
비교기; 및
상기 제1 MSB 데이터와 상기 제2 MSB 데이터 간의 비교 결과를 기반으로 일단이 양의 제2 기준 전압 및 음의 제2 기준 전압 중 어느 하나에 선택적으로 연결되도록 구성되고, 타단이 상기 비교기의 입력단 및 그라운드 중 어느 하나에 선택적으로 연결되도록 구성된 커패시터 소자를 포함하도록 구성된 것을 특징으로 하는 수신기.
제8항에 있어서,
상기 제1 MSB 데이터와 상기 제2 MSB 데이터가 상이한 때에, 상기 일단은, 상기 양의 제2 기준 전압 및 상기 음의 제2 기준 전압 중 어느 하나에 연결되고, 상기 타단은, 상기 비교기의 입력단에 연결되며,
상기 제1 MSB 데이터와 상기 제2 MSB 데이터가 동일한 때에, 상기 타단은, 상기 그라운드에 연결되도록 구성된 것을 특징으로 하는 수신기.
제6항에 있어서,
상기 제2 ADC는,
상기 제1 MSB 데이터와 상기 제2 MSB 데이터가 상이한 때에, 상기 제1 MSB 데이터 및 상기 제1 LSB 데이터에 부합하는 레벨에 따라 상이한 델타 레벨만큼 상기 제1 기준 전압을 조정하도록 구성된 것을 특징으로 하는 수신기.