KR20230015724A - 아날로그-디지털 변환기 및 이의 동작 방법 - Google Patents

아날로그-디지털 변환기 및 이의 동작 방법 Download PDF

Info

Publication number
KR20230015724A
KR20230015724A KR1020210097210A KR20210097210A KR20230015724A KR 20230015724 A KR20230015724 A KR 20230015724A KR 1020210097210 A KR1020210097210 A KR 1020210097210A KR 20210097210 A KR20210097210 A KR 20210097210A KR 20230015724 A KR20230015724 A KR 20230015724A
Authority
KR
South Korea
Prior art keywords
signal
amplified
level
analog
signals
Prior art date
Application number
KR1020210097210A
Other languages
English (en)
Inventor
이경원
김진태
노성원
Original Assignee
삼성전자주식회사
건국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 건국대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020210097210A priority Critical patent/KR20230015724A/ko
Priority to CN202210868474.2A priority patent/CN115694494A/zh
Priority to US17/871,538 priority patent/US20230021819A1/en
Publication of KR20230015724A publication Critical patent/KR20230015724A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/188—Multi-path, i.e. having a separate analogue/digital converter for each possible range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic

Abstract

본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기는, 아날로그 신호를 수신하고, 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 증폭 회로, 복수의 증폭 신호들의 전압 레벨과 양의 기준 전압의 레벨 및 음의 기준 전압의 레벨을 비교하고, 비교 결과에 기초하여 변환 대상 신호들을 출력하도록 구성된 비교 회로, 및 변환 대상 신호들을 디지털 신호들로 변환하도록 구성된 변환 회로를 포함하고, 증폭 회로는, 증폭된 아날로그 신호의 전압 레벨에 양의 기준 전압의 레벨을 더함으로써 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 아날로그 신호의 전압 레벨에서 양의 기준 전압의 레벨을 뺌으로써 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성된 것을 특징으로 할 수 있다.

Description

아날로그-디지털 변환기 및 이의 동작 방법{ANALOG TO DIGITAL CONVERTER AND ITS OPERATION METHOD}
본 개시의 기술적 사상은 아날로그-디지털 변환기 및 이의 동작 방법에 관한 것으로서, 자세하게는 연속 시간(continuous time) 아날로그 신호를 디지털 신호로 변환하는 것에 관한 것이다.
최근에는 고성능 디지털 시스템 통신이 불가피하며, 이에 따라 초고속 반도체 회로 통신에 대한 수요가 급증하고 있다. 대부분의 영상 및 음성과 관련된 통신 시스템은 아날로그-디지털 변환기(analog-digital converter, ADC)를 기반으로 설계된 수신기를 이용한다. 따라서, 아날로그-디지털 변환기의 소형화 및 고속화에 대한 중요성이 증가하고 있으며, 특히, 신호의 지연 오차를 줄이는 것이 중요해 지고 있다.
본 개시의 기술적 사상이 해결하려는 기술적 과제는 지연 오차에 대한 보정 회로를 요하지 않는, 아날로그-디지털 변환기 및 이의 동작 방법을 제공하는 데에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 예시적 실시예에 따른 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기는, 상기 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 증폭 회로, 상기 복수의 증폭 신호들의 전압 레벨과 양의 기준 전압의 레벨 및 음의 기준 전압의 레벨을 비교하고, 비교 결과에 기초하여 변환 대상 신호들을 출력하도록 구성된 비교 회로, 및 상기 변환 대상 신호들을 디지털 신호들로 변환하도록 구성된 변환 회로를 포함하고, 상기 증폭 회로는, 증폭된 상기 아날로그 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 상기 아날로그 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기는, 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 증폭 회로, 상기 복수의 증폭 신호들을 디지털 신호들로 변환하도록 구성된 복수의 변환 회로들, 및 상기 디지털 신호들을 수신하고, 상기 복수의 증폭 신호들 중 양의 기준 전압의 레벨 이하이고, 음의 기준 전압의 레벨 이상인 신호들에 대응되는 최종 디지털 신호를 선택하여 출력하도록 구성된 선택 회로를 포함하고, 상기 증폭 회로는, 증폭된 상기 아날로그 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 상기 아날로그 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기의 동작 방법은, 증폭된 상기 아날로그 신호의 전압 레벨에서 양의 기준 전압 레벨을 합함으로써 복수의 증폭 신호들 중 제1 증폭 신호를 생성하는 단계, 증폭된 상기 아날로그 신호의 전압 레벨에서 음의 기준 전압 레벨을 합함으로써 복수의 증폭 신호들 중 제2 증폭 신호를 생성하는 단계, 및 상기 제1 및 제2 증폭 신호를 기초로 상기 디지털 신호를 출력하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기는, 신호의 지연 오차를 발생시키지 않을 수 있으며, 공정 오차에 민감하지 않을 수 있다.
본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기에 따르면, 작은 크기의 아날로그-디지털 변환기를 구현할 수 있어 소형화에 유리할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기는, 지연 오차 보정을 위한 별도의 회로가 필요하지 않으므로, 구조가 간단하며, 전력 소모량이 적을 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(analog-digital converter)를 설명하기 위한 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 4는 본 개시의 예시적 실시예에 따른 예시적 실시예에 따른 증폭 회로를 설명하기 위한 도면이다.
도 5 본 개시의 예시적 실시예에 따른 비교 회로를 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 비교 회로의 동작을 설명하기 위한 그래프이다.
도 8은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시예에 따른 비교 회로의 동작을 설명하기 위한 그래프이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 출력 신호를 설명하기 위한 그래프이다.
도 11는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 동작 방법을 설명하기 위한 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(analog-digital converter)를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 개시의 예시적 실시예에 따른 아날로그 디지털 변환기(100)는 증폭 회로(amplifier circuit)(110), 비교 회로(comparison circuit)(120) 및/또는 변환 회로(converter circuit)(130)를 포함할 수 있다.
증폭 회로(110)는 아날로그 신호를 수신하고, 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 회로일 수 있다. 수신된 아날로그 신호는 연속 시간(continuous time) 아날로그 신호일 수 있다.
증폭 회로(110)는 복수의 증폭 신호들을 비교 회로(120)로 출력하도록 구성될 수 있다.
증폭 회로(110)는 복수의 증폭기들, 적어도 하나의 덧셈 회로, 및/또는 적어도 하나의 뺄셈 회로를 포함할 수 있다. 증폭 회로(110)의 구성에 관한 자세한 내용은 후술하기로 한다.
비교 회로(120)는 증폭 회로(110)로부터 복수의 증폭 신호들을 수신할 수 있다.
비교 회로(120)는 복수의 증폭 신호들의 전압 레벨과 양의 기준 전압의 레벨 및 음의 기준 전압의 레벨을 비교하도록 구성될 수 있다. 양의 기준 전압은 아날로그 신호의 전압 레벨 중 가장 큰 값에 해당하는 전압일 수 있다. 또한, 음의 기준 전압 값은, 양의 기준 전압 값에 -1 값을 곱한 값일 수 있다. 다시 말해, 양의 기준 전압과 음의 기준 전압의 절대값의 크기는 동일하고, 부호만 다른 값을 갖는 전압일 수 있다.
또한, 비교 회로(120)는 해당 비교 결과에 기초하여 변환 대상 신호들을 출력하도록 구성될 수 있다. 예를 들어, 비교 회로(120)는 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨 이하이고 음의 기준 전압의 레벨 이상인 신호들을 변환 대상 신호로 결정하고, 결정된 변환 대상 신호를 출력하도록 구성될 수 있다.
변환 회로(130)는 비교 회로(120)로부터 변환 대상 신호들을 수신하도록 구성될 수 있다.
또한, 변환 회로(130)는 변환 대상 신호들을 디지털 신호들(Dout)로 변환하고 변환된 디지털 신호들(Dout)을 출력하도록 구성될 수 있다. 예를 들어, 변환 회로(130)는 이산 시간(discrete time) 아날로그-디지털 변환 회로일 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(200)는 증폭 회로(210) 및/또는 변환 회로(230)를 포함할 수 있다.
증폭 회로(210)는 아날로그 신호를 수신하고, 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 회로일 수 있다.
또한, 증폭 회로(210)는 복수의 증폭 신호들을 변환 회로(230)로 출력하도록 구성될 수 있다.
또한, 증폭 회로(210)는 복수의 증폭기들, 적어도 하나의 덧셈 회로, 및/또는 적어도 하나의 뺄셈 회로를 포함할 수 있다. 증폭 회로(210)의 구성에 관한 자세한 내용은 후술하기로 한다.
변환 회로(230)는 증폭 회로(210)로부터 복수의 증폭 신호들을 수신하도록 구성될 수 있다.
또한, 변환 회로(230)는 복수의 증폭 신호들을 디지털 신호들(Dout)로 변환하고 변환된 디지털 신호들(Dout)을 출력하도록 구성될 수 있다.
또한, 아날로그-디지털 변환기(200)는 복수의 변환 회로들(230)을 포함할 수 있다. 복수의 변환 회로들(230)은 복수의 증폭 신호들을 각각 수신하도록 구성될 수 있으며, 복수의 증폭 신호들을 복수의 디지털 신호들(Dout)로 변환하도록 구성될 수 있다.
또한, 복수의 변환 회로들(230) 각각은, 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨을 초과하고, 음의 기준 전압의 레벨 미만인 경우, 오버플로우(overflow)를 나타내는 디지털 신호를 출력하도록 구성될 수 있다. 예를 들어, 복수의 변환 회로들(230) 각각은, 수신된 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨을 초과하고, 음의 기준 전압의 레벨 미만의 증폭 신호가 경우, 1 값만을 갖는 디지털 신호(예를 들어, 11111) 또는 0 값만을 갖는 디지털 신호(예를 들어, 00000)를 오버플로우 신호로서 출력하도록 구성될 수 있다.
도 2에는 도시되어 있지 않으나, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(200)는 선택 회로를 포함할 수 있다.
선택 회로는 변환 회로들(230)로부터 디지털 신호들을 수신하고, 복수의 증폭 신호들 중 양의 기준 전압의 레벨 이하이고, 음의 기준 전압 레벨 이상인 신호들에 대응되는 최종 디지털 신호를 선택하여 출력하도록 구성될 수 있다. 이 때, 최종 디지털 신호는 아날로그-디지털 변환기(200)의 출력 신호일 수 있다. 예를 들어, 선택 회로는 오버플로우를 나타내는 디지털 신호는 최종 디지털 신호로 선택하지 않도록 구성될 수 있다. 다시 말해, 오버플로우를 나타내는 디지털 신호는 아날로그 신호를 디지털 신호로 변환함에 있어 불필요한 신호일 수 있다. 따라서, 선택 회로는 오버플로우를 나타내는 디지털 신호를 제외한 디지털 신호들을 최종 디지털 신호로 결정하고, 해당 최종 디지털 신호를 출력하도록 구성될 수 있다.
본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(100, 200)는 상술한 증폭 회로(110, 120)를 포함함으로써, 연속 시간 아날로그 신호가 입력되더라도 입력된 아날로그 신호를 특정 범위(양의 기준 전압 레벨 이하, 음의 기준 전압 레벨 이상)와 연속적으로 비교할 수 있으므로, 지연 오차가 발생하지 않을 수 있다. 따라서, 아날로그-디지털 변환기(100, 200)는 지연 오차에 따른 오류가 발생하지 않을 수 있으며, 별도의 지연 오차 보정을 위한 회로를 필요로 하지 않고, 구조가 간단하고, 적은 양의 전력을 소모하도록 구성될 수 있다. 또한, 아날로그-디지털 변환기(100, 200)는 공정 오차에 민감하지 않을 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 3을 참조하면, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(300)는 증폭 회로(310), 비교 회로(320), 및/또는 변환 회로(330)를 포함할 수 있다.
증폭 회로(310)는 도 1 및 도 2에서 상술한 증폭 회로(110, 210)와 대응될 수 있으며, 동일한 기능을 수행하도록 구성될 수 있다.
증폭 회로(310)는 증폭된 아날로그 신호의 전압 레벨에 양의 기준 전압(VREF)의 레벨을 더함으로써 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 아날로그 신호의 전압 레벨에서 양의 기준 전압(VREF)의 레벨을 뺌으로써 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성될 수 있다.
증폭 회로(310)는 아날로그 신호를 증폭하는 복수의 증폭기들, 덧셈 회로, 및 뺄셈 회로를 포함할 수 있다. 구체적으로, 증폭 회로(310)는 증폭기의 출력 신호의 전압 레벨에 양의 기준 전압의 레벨을 더함으로써 증폭 신호를 생성하도록 구성된 덧셈 회로 및 증폭기의 출력 신호의 전압 레벨에서 양의 기준 전압의 레벨을 뺌으로써 증폭 신호를 생성하도록 구성된 뺄셈 회로를 포함할 수 있다.
또한, 복수의 증폭기들의 전압 이득(gain)은 2일 수 있다. 예를 들어, 복수의 증폭기들의 전압 이득이 2인 경우 상술한 제1 증폭 신호의 전압 레벨은 2VIN+VREF 값을 가질 수 있으며, 제2 증폭 신호의 전압 레벨은 2VIN-VREF 값을 가질 수 있다.
비교 회로(320)는 도 1에서 상술한 비교 회로(120)와 대응될 수 있으며, 동일한 기능을 수행하도록 구성될 수 있다.
제1 증폭 신호 및 제2 증폭 신호는 비교 회로(320)에 입력될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 예시적 실시예에 따른 증폭 회로를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 증폭 회로(310)에 포함된 증폭기 및 뺄셈 회로는 도 4에 도시된 회로(311)와 같이 구성될 수 있으며, 이에 따라, 전압 이득이 2이고 기준 전압(VREF)의 레벨을 뺌으로써 2VIN-VREF 신호를 출력하도록 구성될 수 있다. 다만, 증폭 회로(310)에 포함된 회로(311)의 구성이 도 4에 도시된 바에 제한되는 것은 아니다.
증폭 회로(310)에 포함된 증폭기들의 입력단에는 저항이 포함될 수 있다. 다시 말해, 증폭 회로(310)에 포함된 증폭기들의 입력단 각각에는 저항이 연결될 수 있다. 이에 따라, 입력 신호를 샘플링하는 스위치가 따로 필요하지 않을 수 있으며, 아날로그-디지털 변환기(300)를 작은 크기로 구현할 수 있어 소형화에 유리하다. 또한, 아날로그-디지털 변환기(300)는 넓은 대역폭(band width)를 갖는 신호를 변환할 수 있다. 따라서, 아날로그-디지털 변환기(300)는 초광대역 무선통신 시스템이나 100Gbps이상의 메모리 인터페이스의 수신단 등에도 사용될 수 있다.
도 5 본 개시의 예시적 실시예에 따른 비교 회로를 설명하기 위한 도면이다.
도 3 및 도 5를 참조하면, 비교 회로(320)에는 비교기(comparator)(321)가 포함될 수 있다. 또한, 비교 회로(320)에 포함되는 비교기는 복수 개일 수 있다. 또한, 도 3에는 비교기(321)에 증폭 신호의 전압(2VIN+VREF) 및 기준 전압(VREF)이 인가되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 비교기(321)에는 상술한 전압과 상이한 전압을 갖는 증폭 신호들 및 기준 전압 신호가 입력될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기(600)는 증폭 회로(610), 및/또는 복수의 변환 회로들(631, 632)을 포함할 수 있다.
증폭 회로(610)는 도 1, 도 2, 및 도 3에서 상술한 증폭 회로(110, 210, 310)와 대응될 수 있으며, 동일한 기능을 수행하도록 구성될 수 있다. 예를 들어, 증폭 회로(610)는 전압 이득이 2인 2개의 증폭기들을 포함하고, 2개의 증폭기들 각각은 덧셈 회로 및 뺄셈 회로와 연결될 수 있다. 그에 따라, 증폭 회로(610)는 2VIN+VREF의 전압을 갖는 증폭 신호 및 2VIN-VREF의 전압을 갖는 증폭 신호를 각각 변환 회로(631) 및 변환 회로(632)로 출력하도록 구성될 수 있다. 복수의 변환 회로들(631, 632)는 증폭 회로(610)의 출력단자들에 각각 연결될 수 있다. 증폭 회로(610)에 포함된 증폭기들의 개수는 2개로 제한되지 않으며, 덧셈 회로, 뺄셈 회로, 및 복수의 변환 회로들의 개수도 상술한 바에 제한되지 않는다.
또한, 도 2와 관련하여 상술한 바와 같이, 변환 회로들(631, 632) 각각은, 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압(VREF)의 레벨을 초과하고, 음의 기준 전압(-VREF)의 레벨 미만의 증폭 신호가 수신된 경우, 오버플로우(overflow)를 나타내는 디지털 신호를 출력하도록 구성될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 비교 회로의 동작을 설명하기 위한 그래프이다.
도 3 및 도 7을 참조하면, 본 개시의 예시적 실시예에 따른 비교 회로(320)는 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압(VREF)의 레벨 이하이고 음의 기준 전압(-VREF)의 레벨 이상인 신호들을 변환 대상 신호로 결정하도록 구성될 수 있다.
예를 들어, 비교 회로(320)는, 변환 대상 신호가 2VIN-VREF의 전압을 갖는 증폭 신호의 전압 레벨이 음의 기준 전압(-VREF)의 레벨 이상일 때의 신호를 포함하도록 변환 대상 신호를 결정하도록 구성될 수 있다.
또한, 비교 회로(320)는, 변환 대상 신호가 2VIN+VREF의 전압을 갖는 증폭 신호의 전압 레벨이 양의 기준 전압(VREF)의 레벨 이하일 때의 신호를 포함하도록 변환 대상 신호를 결정하도록 구성될 수 있다.
또한, 비교 회로(320)는 아날로그 신호의 전압 레벨이 0 보다 클 때, 1 값을 갖는 디지털 비트를 출력하도록 구성될 수 있다. 예를 들어, 도 7의 그래프에서, 양의 기준 전압(VREF)의 레벨이 더해진 증폭 신호의 전압(2VIN+VREF) 레벨이 양의 기준 전압(VREF) 레벨보다 클 때 또는 양의 기준 전압(VREF)의 레벨이 빼진 증폭 신호의 전압(2VIN-VREF) 레벨이 양의 기준 전압(VREF) 레벨보다 클 때 아날로그 신호의 전압(VIN) 레벨은 0 보다 크고, 따라서, 이 때에 비교 회로(320)는 1 값을 갖는 디지털 비트를 출력하도록 구성될 수 있다.
또한, 비교 회로(320)는 아날로그 신호의 전압 레벨이 0 보다 작을 때, 0 값을 갖는 디지털 비트를 출력하도록 구성될 수 있다. 예를 들어, 양의 기준 전압(VREF)의 레벨이 더해진 증폭 신호의 전압(2VIN+VREF) 레벨이 양의 기준 전압(VREF) 레벨보다 작을 때 또는 양의 기준 전압(VREF)의 레벨이 빼진 증폭 신호의 전압(2VIN-VREF) 레벨이 양의 기준 전압(VREF) 레벨보다 작을 때 아날로그 신호의 전압(VIN) 레벨은 0 보다 작고, 따라서, 이 때에 비교 회로(320)는 0 값을 갖는 디지털 비트를 출력하도록 구성될 수 있다.
변환 회로(330)는 비교 회로(320)로부터 수신한 디지털 비트를 디지털 신호들의 비트들의 최상위 비트로 결정하도록 구성될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기를 설명하기 위한 도면이다.
도 8을 참조하면, 예시적 실시예에 따른 아날로그-디지털 변환기(800)는 복수의 스테이지(stage)를 포함하는 증폭 회로(810), 비교 회로(820), 및/또는 변환 회로(830)를 포함할 수 있다. 도 2에서 상술했던 바와 같이 증폭 회로(210)와 변환 회로(230)가 연결된 아날로그-디지털 변환기(200)에 있어서도, 증폭 회로(210)는 복수의 스테이지(stage)를 포함할 수 있다.
증폭 회로(810)는 아날로그 신호를 증폭하는 제1 증폭기(801), 제2 증폭기(802), 제3 증폭기(803), 제4 증폭기(804), 제5 증폭기(805), 및 제6 증폭기(806)을 포함할 수 있다.
또한, 증폭 회로(810)는 제1 덧셈 회로(811), 제2 덧셈 회로(813), 제3 덧셈 회로(815), 제1 뺄셈 회로(812), 제2 뺄셈 회로(814), 및 제3 뺄셈 회로(816)를 포함할 수 있다.
제1 증폭기(801) 및 제2 증폭기(802)는 병렬로 연결될 수 있다. 또한, 제1 증폭기(801)는 제1 덧셈 회로(811)와 연결될 수 있고, 제2 증폭기(802)는 제1 뺄셈 회로(812)와 연결될 수 있다.
제1 스테이지(stage1)는 병렬로 연결된 제1 증폭기(801)와 제2 증폭기(802), 제1 증폭기(801)와 연결된 제1 덧셈 회로(811), 제2 증폭기(802)와 연결된 제1 뺄셈 회로(812)를 포함할 수 있다.
제1 덧셈 회로(811)는 제1 증폭기(801)의 출력 신호의 전압 레벨에 양의 기준 전압(VREF)의 레벨을 더함으로써 제1 증폭 신호(V1)를 생성하도록 구성될 수 있다. 제1 증폭기(801)의 전압 이득이 2인 경우, 제1 증폭 신호의 전압은 2VIN+VREF일 수 있다.
제1 뺄셈 회로(812)는 제2 증폭기(802)의 출력 신호의 전압 레벨에서 양의 기준 전압(VREF)의 레벨을 뺌으로써 제2 증폭 신호(V2)를 생성하도록 구성될 수 있다. 제2 증폭기(802)의 전압 이득이 2인 경우, 제2 증폭 신호(V2)의 전압은 2VIN-VREF일 수 있다.
제3 증폭기(803) 및 제4 증폭기(804)는 병렬로 연결될 수 있다. 또한, 제3 증폭기(803) 및 제4 증폭기(804)는 제1 증폭 신호(V1)을 수신하도록 구성될 수 있다. 또한, 제3 증폭기(803)는 제2 덧셈 회로(813)와 연결될 수 있고, 제4 증폭기(804)는 제2 뺄셈 회로(814)와 연결될 수 있다.
제5 증폭기(805) 및 제6 증폭기(806)는 병렬로 연결될 수 있다. 또한, 제5 증폭기(805) 및 제6 증폭기(806)는 제2 증폭 신호(V2)를 수신하도록 구성될 수 있다. 또한, 제5 증폭기(805)는 제3 덧셈 회로(815)와 연결될 수 있고, 제6 증폭기(806)는 제3 뺄셈 회로(816)와 연결될 수 있다.
제2 스테이지(stage2)는 병렬로 연결된 제3 증폭기(803)와 제4 증폭기(804), 병렬로 연결된 제5 증폭기(805)와 제6 증폭기(806), 제3 증폭기(803)와 연결된 제2 덧셈 회로(813), 제4 증폭기(804)와 연결된 제2 뺄셈 회로(814), 제5 증폭기(805)와 연결된 제3 덧셈 회로(815) 및 제6 증폭기(806)와 연결된 제3 뺄셈 회로(816)를 포함할 수 있다.
제2 덧셈 회로(813)는 제3 증폭기(803)의 출력 신호의 전압 레벨에 양의 기준 전압의 레벨을 더함으로써 제3 증폭 신호(V3)를 생성하도록 구성될 수 있다. 제3 증폭기(803)의 전압 이득이 2인 경우, 제3 증폭 신호의 전압은 4VIN+3VREF일 수 있다.
제2 뺄셈 회로(814)는 제4 증폭기(804)의 출력 신호의 전압 레벨에서 양의 기준 전압(VREF)의 레벨을 뺌으로써 제4 증폭 신호(V4)를 생성하도록 구성될 수 있다. 제4 증폭기(804)의 전압 이득이 2인 경우, 제4 증폭 신호(V4)의 전압은 4VIN+VREF일 수 있다.
제3 덧셈 회로(815)는 제5 증폭기(805)의 출력 신호의 전압 레벨에 양의 기준 전압의 레벨을 더함으로써 제5 증폭 신호(V5)를 생성하도록 구성될 수 있다. 제5 증폭기(805)의 전압 이득이 2인 경우, 제5 증폭 신호의 전압은 4VIN-VREF일 수 있다.
제3 뺄셈 회로(816)는 제6 증폭기(806)의 출력 신호의 전압 레벨에서 양의 기준 전압(VREF)의 레벨을 뺌으로써 제6 증폭 신호(V6)를 생성하도록 구성될 수 있다. 제6 증폭기(806)의 전압 이득이 2인 경우, 제6 증폭 신호(V6)의 전압은 4VIN-3VREF일 수 있다.
제3 증폭 신호(V3) 내지 제6 증폭 신호(V6)는 비교 회로(820)로 입력될 수 있다. 또한, 비교 회로(820)는 제3 증폭 신호(V3) 내지 제6 증폭 신호(V6)의 전압 레벨들과 양의 기준 전압(VREF) 레벨 또는 음의 기준 전압(-VREF) 레벨을 비교하도록 구성될 수 있다. 또한, 비교 회로(820)는 비교 결과에 기초하여 변환 대상 신호를 결정하도록 구성될 수 있다.
또한, 도 8에는 도시되어 있지 않으나, 제3 증폭 신호(V3) 내지 제6 증폭 신호(V6)는 복수의 변환 회로들에 각각 입력될 수 있으며, 복수의 변환 회로들은 전술했던 동작들을 수행하도록 구성될 수 있다.
또한, 도 8에는 도시되어 있지 않으나, 아날로그-디지털 변환기(800)는 1개 또는 2개의 스테이지를 포함하는 것에 제한되지 않으며, N개의 스테이지를 포함할 수 있다. 구체적으로, 아날로그-디지털 변환기(800)는 순차적으로 연결된 제1 스테이지(stage1) 내지 제N 스테이지(stageN)를 포함할 수 있다.
아날로그-디지털 변환기(800)가 N개의 스테이지를 포함하는 경우, 입력 신호를 2N가지의 디지털 비트들로 양자화할 수 있다. 예를 들어, 아날로그-디지털 변환기(800)에 2개의 스테이지가 포함된 경우, 4가지의 디지털 비트[00, 01, 10, 11]로 입력 신호를 양자화할 수 있다.
제N 스테이지(stageN)는 2개씩 병렬로 연결된 2N개의 증폭기들, 일부 증폭기들과 각각 연결된 2N-1개의 덧셈 회로 및 일부 다른 증폭기들과 각각 연결된 2N-1개의 뺄셈 회로를 포함할 수 있다. 또한, 제N 스테이지(stageN)에 포함된 증폭기들은, 제N-1 스테이지(stageN-1)의 출력 신호들(증폭 신호들)을 각각 수신하도록 구성될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 비교 회로의 동작을 설명하기 위한 그래프이다.
도 8 및 도 9를 참조하면, 본 개시의 예시적 실시예에 따른 비교 회로(820)의 복수의 증폭 신호들 중 제4 증폭 신호(V4) 내지 제6 증폭 신호(V6)는 도 9의 그래프와 같이 나타낼 수 있다. 도 9의 그래프에 도시된 신호(ckbd)는 클럭 신호를 나타낼 수 있고, 신호(Vin)는 증폭 회로에 입력된 아날로그 신호일 수 있다.
비교 회로(820)는 제4 증폭 신호(V4) 내지 제6 증폭 신호(V6) 중 전압 레벨이 양의 기준 전압(VREF) 레벨 이하이고, 음의 기준 전압(-VREF) 레벨 이상인 신호들을 변환 대상 신호로 결정하도록 구성될 수 있다.
제4 증폭 신호(V4) 내지 제6 증폭 신호(V6) 중 전압 레벨이 양의 기준 전압(VREF) 레벨 이하이고, 음의 기준 전압(-VREF) 레벨 이상인 신호들은, 클럭 신호(ckbd)가 상승 엣지(rising edge)일 때를 기준으로 샘플링(sampling)될 수 있으며, 다만, 이에 제한되는 것은 아니다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 출력 신호를 설명하기 위한 그래프이다.
도 10a를 참조하면, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기는 아날로그 신호를 입력 받아 양자화된 디지털 신호를 출력하도록 구성될 수 있다. 도 10a의 그래프 상에 양자화 되어 도시된 직선은 아날로그-디지털 변환기의 출력 신호의 일 예이다. 또한, 도 10a의 그래프 상에 사인파(sine wave)로 도시된 곡선은 입력된 아날로그 신호를 나타낼 수 있다.
일 예로서, 유효 비트 수(Effective Number Of Bits, ENOB)는 약 2 비트이며, SNDR(Signal-to-Noise Distortion Ratio)은 약 13.4074 값을 가질 수 있으며, 이에 제한되는 것은 아니다.
도 10b는, 도 10a에 도시된 양자화된 아날로그-디지털 변환기의 출력 신호와 입력된 아날로그 신호 간의 오차의 일 예를 나타낸 그래프이다.
도 11는 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S1110에서, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 동작 방법은, 증폭된 아날로그 신호의 전압 레벨에 양의 기준 전압 레벨을 더함으로써 복수의 증폭 신호들 중 제1 증폭 신호를 생성할 수 있다. 예를 들어, 아날로그 신호는 전압 이득이 2인 증폭기에 의해 2배로 증폭되고, 증폭된 아날로그 신호의 전압 레벨에 양의 기준 전압 레벨이 더해짐으로써 제1 증폭 신호가 생성될 수 있다.
단계 S1120에서, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 동작 방법은, 증폭된 아날로그 신호의 전압 레벨에서 양의 기준 전압 레벨을 뺌으로써 복수의 증폭 신호들 중 제2 증폭 신호를 생성할 수 있다. 예를 들어, 아날로그 신호는 전압 이득이 2인 증폭기에 의해 2배로 증폭되고, 증폭된 아날로그 신호의 전압 레벨에서 양의 기준 전압 레벨이 빼짐으로써 제2 증폭 신호가 생성될 수 있다.
단계 S1130에서, 본 개시의 예시적 실시예에 따른 아날로그-디지털 변환기의 동작 방법은, 제1 증폭 신호 및 제2 증폭 신호를 기초로 디지털 신호를 출력할 수 있다.
또한, 아날로그-디지털 변환기의 동작 방법은, 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨 이하이고 음의 기준 전압의 레벨 이상인 신호들을 디지털 신호로 변환하는 단계를 포함할 수 있다.
또한, 아날로그-디지털 변환기의 동작 방법은, 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨을 초과하고, 음의 기준 전압의 레벨 미만인 경우, 오버플로우를 나타내는 오버플로우 디지털 신호를 생성하고, 오버플로우 디지털 신호는 출력하지 않는 단계를 포함할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 12를 참조하면, 무선 통신 장치(1000)는 안테나(1010), 안테나 인터페이스(1020), 복수의 저잡음 증폭기들(LNA_1~LNA_n), 복수의 수신기들(1030_1~1030_n) 및 베이스밴드 프로세서(1040)를 포함할 수 있다.
안테나 인터페이스 회로(1020)는 안테나(1010)를 통해 수신된 아날로그 신호를 복수의 수신기들(1030_1~1030_n) 중 어느 하나로 라우팅(routing)할 수 있다. 안테나 인터페이스 회로(1020)는 스위치 소자들, 듀플렉서, 필터 회로 및 입력 매칭 회로 등을 포함할 수 있다.
복수의 저잡음 증폭기들(LNA_1~LNA_n)은 각각 수신한 아날로그 신호에 대한 저잡음 증폭을 수행하여 연결된 복수의 수신기들(1030_1~1030_n)로 출력할 수 있다.
베이스밴드 프로세서(1040)는 복수의 수신기들(1030_1~1030_n)로부터 전송된 디지털 신호를 복조 동작등을 포함하는 처리 동작을 수행할 수 있다.
예시적 실시예로, 제1 수신기(1030_1)는 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로(1032_1) 및 출력 회로(1034_1)를 포함할 수 있다. 아날로그-디지털 변환 회로(1032_1)는 제1 저잡음 증폭기(LNA_1)로부터 수신된 아날로그 신호를 디지털 신호로 변환할 수 있으며, 변환 동작시에 본 개시의 기술적 사상이 적용된 타임 스큐 보정을 수행할 수 있다. 또한, 아날로그-디지털 변환 회로(1032_1)는 백-그라운드 동작으로서 타임 스큐 보정을 수행하여 아날로그-디지털 변환 동작 시에 이미 타임 스큐 에러가 보정되었기 때문에 품질이 향상된 디지털 신호를 신속하게 베이스밴드 프로세서(1040)에 제공할 수 있다. 일부 실시예에서, 제1 수신기(1030_1)는 제1 저잡음 증폭기(LNA_1)를 더 포함하도록 구현될 수 있다.
예시적 실시예로, 출력 회로(1034_1)는 아날로그-디지털 변환 회로(1032_1)로부터 출력되는 디지털 신호에 대한 품질을 개선하는 동작을 수행할 수 있다. 예를 들어, 출력 회로(1034_1)는 CTLE(Continuous Time Linear Equalization), DFE(Decision Feedback Equalization) 및 FFE(FeedForward Equalization) 중 적어도 하나를 기반으로 디지털 신호를 등화할 수 있다.
전술된 제1 수신기(1030_1)의 구성은 다른 수신기들(1030_2~1030_n)에도 적용될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 시스템 인터커넥트(2200), 스토리지 장치(2300), 사용자 입출력 장치(2400) 및 모뎀(2500)을 포함할 수 있다. 일부 실시예에서, 하나의 기판(미도시)에 프로세서(2100), 시스템 인터커넥트(2200), 스토리지 장치(2300), 사용자 입출력 장치(2400), 모뎀(2500)이 실장될 수 있다. 스토리지 장치(2300), 사용자 입출력 장치(2400) 및 모뎀(2500) 각각은 채널들(2030, 2040, 2050)을 통해 시스템 인터커넥트(2200)와 연결될 수 있다. 각각의 채널들(2030, 2040, 2050)은 PCIe(Peripheral Component Interconnect express), NVMe(Nonvolatile Memory express), AXI(Advanced eXtensible Interface), AMBA(ARM Microcontroller Bus Architecture) 등과 같은 다양한 표준들 중 하나에 기반할 수 있다.
스토리지 장치(2300)는 컴퓨팅 시스템(2000)의 메모리로 기능할 수 있다. 스토리지 장치(2300)는 프로세서(2100)에 의해 구동되는 운영체제, 애플리케이션, 사용자 데이터의 원본을 저장할 수 있다. 스토리지 장치(2300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), ODD(Optical Disk Drive) 등을 포함할 수 있다.
사용자 입출력 장치(2400)는 사용자와 정보를 교환하도록 구성될 수 있다. 사용자 입출력 장치(2400)는 키보드, 마우스, 터치 패널, 동작 센서, 마이크 등과 같이 사용자로부터 정보를 수신하는 사용자 입력 장치를 포함할 수 있다. 사용자 입출력 장치(2400)는 표시 장치, 스피커, 빔 프로젝터, 프린터 등과 같이 사용자에게 정보를 제공하는 사용자 출력 장치를 포함할 수 있다.
모뎀(2500)은 외부 장치와 무선 또는 유선으로 데이터를 교환하도록 구성될 수 있다. 예시적인 실시예에서, 모뎀(2500)은 프로세서(2100)와 통합될 수 있다.
프로세서(2100)는 컴퓨팅 시스템(2000)을 제어하고, 다양한 연산들을 수행하는 중앙 처리부 또는 응용 프로세서를 포함할 수 있다. 프로세서(2100)는 본 개시의 예시적 실시예들이 적용된 아날로그-디지털 변환 회로(2110)를 포함할 수 있다. 아날로그-디지털 변환 회로(2110)는 스토리지 장치(2300), 사용자 입출력 장치(2400), 모뎀(2500)으로부터 시스템 인터커넥트(2200)를 통해 수신된 아날로그 신호를 디지털 신호로 변환할 수 있으며, 변환 동작시에 본 개시의 기술적 사상이 적용된 타임 스큐 보정을 수행할 수 있다. 또한, 아날로그-디지털 변환 회로(2110)는 백-그라운드 동작으로서 타임 스큐 보정을 수행하여 아날로그-디지털 변환 동작 시에 타이밍 스큐 에러가 미리 보정되었기 때문에 품질이 향상된 디지털 신호를 신속하게 프로세서(2100)에 제공할 수 있다. 일부 실시예에서, 아날로그-디지털 변환 회로(2110)는 시스템 인터커넥트(2200)에 포함되도록 구현될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기에 있어서,
    상기 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 증폭 회로;
    상기 복수의 증폭 신호들의 전압 레벨과 양의 기준 전압의 레벨 및 음의 기준 전압의 레벨을 비교하고, 비교 결과에 기초하여 변환 대상 신호들을 출력하도록 구성된 비교 회로; 및
    상기 변환 대상 신호들을 디지털 신호들로 변환하도록 구성된 변환 회로;를 포함하고,
    상기 증폭 회로는,
    증폭된 상기 아날로그 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 상기 아날로그 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    상기 증폭 회로는,
    상기 아날로그 신호를 증폭하는 제1 및 제2 증폭기;
    상기 제1 증폭기의 출력 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 제1 증폭 신호를 생성하도록 구성된 제1 덧셈 회로; 및
    상기 제2 증폭기의 출력 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 제2 증폭 신호를 생성하도록 구성된 제1 뺄셈 회로;를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 제2항에 있어서,
    상기 제1 및 제2 증폭기는,
    전압 이득이 2인 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제1항에 있어서,
    상기 비교 회로는,
    상기 복수의 증폭 신호들 중 전압 레벨이 상기 양의 기준 전압의 레벨 이하이고 상기 음의 기준 전압의 레벨 이상인 신호들을 변환 대상 신호로 결정하도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제2항에 있어서,
    상기 제1 및 제2 증폭기는 서로 병렬로 연결된 것을 특징으로 하는 아날로그-디지털 변환기.
  6. 제5항에 있어서,
    상기 증폭 회로는,
    상기 제1 증폭 신호를 수신하도록 구성된 제3 및 제4 증폭기;
    상기 제2 증폭 신호를 수신하도록 구성된 제5 및 제6 증폭기;
    상기 제3 증폭기의 출력 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제3 증폭 신호를 생성하도록 구성된 제2 덧셈 회로;
    상기 제4 증폭기의 출력 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제4 증폭 신호를 생성하도록 구성된 제2 뺄셈 회로;
    상기 제5 증폭기의 출력 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제5 증폭 신호를 생성하도록 구성된 제3 덧셈 회로; 및
    상기 제6 증폭기의 출력 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제6 증폭 신호를 생성하도록 구성된 제3 뺄셈 회로;를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  7. 제4항에 있어서,
    상기 비교 회로는,
    상기 아날로그 신호의 전압 레벨이 0보다 클 때, 1 값을 갖는 디지털 비트를 출력하고, 상기 아날로그 신호의 전압 레벨이 0보다 작을 때, 0 값을 갖는 상기 디지털 비트를 출력하도록 구성되고,
    상기 변환 회로는,
    상기 디지털 비트를 상기 디지털 신호들의 비트들의 최상위 비트로 결정하도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
  8. 아날로그 신호를 수신하고, 상기 수신된 아날로그 신호를 복수의 증폭 신호들로 증폭하도록 구성된 증폭 회로;
    상기 복수의 증폭 신호들을 디지털 신호들로 변환하도록 구성된 복수의 변환 회로들; 및
    상기 디지털 신호들을 수신하고, 상기 복수의 증폭 신호들 중 양의 기준 전압의 레벨 이하이고, 음의 기준 전압의 레벨 이상인 신호들에 대응되는 최종 디지털 신호를 선택하여 출력하도록 구성된 선택 회로;를 포함하고,
    상기 증폭 회로는,
    증폭된 상기 아날로그 신호의 전압 레벨에 상기 양의 기준 전압의 레벨을 더함으로써 상기 복수의 증폭 신호들 중 제1 증폭 신호를 생성하고, 증폭된 상기 아날로그 신호의 전압 레벨에서 상기 양의 기준 전압의 레벨을 뺌으로써 상기 복수의 증폭 신호들 중 제2 증폭 신호를 생성하도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
  9. 제8항에 있어서,
    상기 복수의 변환 회로들 각각은,
    상기 복수의 증폭 신호들 중 전압 레벨이 양의 기준 전압의 레벨을 초과하고, 음의 기준 전압의 레벨 미만의 증폭 신호가 수신된 경우, 오버플로우(overflow)를 나타내는 디지털 신호를 출력하도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
  10. 제9항에 있어서,
    상기 선택 회로는,
    상기 오버플로우를 나타내는 디지털 신호는 최종 디지털 신호로 선택하지 않도록 구성된 것을 특징으로 하는 아날로그-디지털 변환기.
KR1020210097210A 2021-07-23 2021-07-23 아날로그-디지털 변환기 및 이의 동작 방법 KR20230015724A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210097210A KR20230015724A (ko) 2021-07-23 2021-07-23 아날로그-디지털 변환기 및 이의 동작 방법
CN202210868474.2A CN115694494A (zh) 2021-07-23 2022-07-22 模数转换器及其操作方法
US17/871,538 US20230021819A1 (en) 2021-07-23 2022-07-22 Analog-to-digital converter and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210097210A KR20230015724A (ko) 2021-07-23 2021-07-23 아날로그-디지털 변환기 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230015724A true KR20230015724A (ko) 2023-01-31

Family

ID=84977287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210097210A KR20230015724A (ko) 2021-07-23 2021-07-23 아날로그-디지털 변환기 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US20230021819A1 (ko)
KR (1) KR20230015724A (ko)
CN (1) CN115694494A (ko)

Also Published As

Publication number Publication date
US20230021819A1 (en) 2023-01-26
CN115694494A (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
US7397409B2 (en) Multi-bit pipeline analog-to-digital converter having shared amplifier structure
KR101681948B1 (ko) 클럭 딜레이를 이용한 아날로그-디지털 변환장치 및 변환방법
US7486216B2 (en) Multi-bit pipeline analog-to-digital converter capable of altering operating mode
US8659463B2 (en) Successive approximation register analog-to-digital converter and operation method thereof
US8344930B2 (en) Successive approximation register analog-to-digital converter
JP4119405B2 (ja) アナログフロントエンド回路及びその直流オフセットの調整方法
US7859441B2 (en) Data readout system having non-uniform ADC resolution and method thereof
US7994960B1 (en) Data converter with redundancy for error correction in polarity decision
US7830287B1 (en) Analog to digital converter having digital correction logic that utilizes a dither signal to correct a digital code
US20140232579A1 (en) Low power quantizer for analog to digital converter
US20210126647A1 (en) Multiplying digital-to-analog converter with pre-sampling and associated pipelined analog-to-digital converter
US20090303092A1 (en) Analog-to-digital conversion devices and analog-to-digital conversion stages thereof
US8362937B2 (en) Integrated circuits for converting analog signals to digital signals, systems, and operating methods thereof
CN113271102B (zh) 流水线模数转换器
US8487792B2 (en) Method of gain calibration of an ADC stage and an ADC stage
US8274419B2 (en) Analog-digital converter with pipeline architecture associated with a programmable gain amplifier
US20100149009A1 (en) Calibration method, a/d converter, and radio device
KR20230015724A (ko) 아날로그-디지털 변환기 및 이의 동작 방법
US9722623B1 (en) Analog-to-digital converter with dynamic element matching
US7535399B2 (en) Reference voltage shifting technique for optimizing SNR performance in pipeline ADCs with respect to input signal
US11165435B2 (en) Signal converting apparatus
US10574255B2 (en) Multiplying digital-to-analog conversion circuit
US10505560B2 (en) Analog-to-digital converter with noise elimination
JP5708275B2 (ja) Ａｄコンバータ、及び、電子装置
JP2004128995A (ja) 信号変換方法とこの方法を利用可能な信号変換回路およびアナログ−デジタル変換回路