JP5244233B2

JP5244233B2 - 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法

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Publication number: JP5244233B2
Application number: JP2011512430A
Authority: JP
Inventors: イトー，チョーシュー; チメラー，エリック; ロー，ウィリアム
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 2008-06-06
Filing date: 2008-06-06
Publication date: 2013-07-24
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Description

本発明はデジタル信号を処理するためのシステム及び方法に関し、より具体的にはアナログ−デジタル変換のためのシステム及び方法に関する。

アナログ−デジタル変換はアナログ電気信号をそのデジタル表示に変換するために多くの半導体デバイスで使用されている。変換処理では、連続的なアナログ信号が、所定サンプル時間でそのアナログ信号を表す独立した又は量子化されたデジタル値のシリーズに変換される。単純なアナログ−デジタルコンバータは通常、想定されるアナログ入力信号を含むように定義される動作の特定の静的範囲にわたって動作する。図１は従来技術のフラッシュ・アナログ−デジタルコンバータ１００の一例を示す。フラッシュ・アナログ−デジタルコンバータ１００は、各々がそれぞれの基準閾値（即ち、ref(n-l)、 ref(n-2)、 ref(3)、 ref(2)、及びref(l)）を受ける多数のコンパレータ１２１、１２２、１２３、１２４、１２５を含むコンパレータバンク１２０を含む。さらに、コンパレータ１２１、１２２、１２３、１２４、１２５の各々はアナログ入力１０５を受け、アナログ入力１０５をそれぞれの基準閾値と比較する。基準閾値は、コンパレータバンク１２０の合成出力がデジタル出力１７０として示すサーモメータとなるように選ばれる。適切に動作するとき、デジタル出力１７０は、０と１の間の遷移で、アナログ入力１０５のレベルを示す割り込まれない０のシリーズとそれに続く割り込まれない１のシリーズ（即ち、バブルのないサーモメータコード）を含む。ある場合では、デジタル出力１７０は、サーモメータコードよりも小さくなる符号化出力１９０を供給するエンコーダ１８０に供給される。

このようなフラッシュ・アナログ−デジタルコンバータでは、連続する基準電圧間のレベル差を減少させることによって解像度が増す。アナログ−デジタルコンバータ１００の範囲が一定に維持される場合、解像度の増加はコンパレータ数の対応の増加を必要とする。これには少なくとも２つの不利な点がある。第１に、追加のコンパレータによって電力及び領域の浪費が増加してしまう。第２に、アナログ入力１０５のノイズ及びコンパレータ１２１、１２２、１２３、１２４、１２５における処理の差によって、連続する基準電圧間の差が小さくなると、しばしば不完全なサーモメータコード（即ち、バブルが現れたサーモメータコード）がもたらされる。結果として、サーモメータコードにおける不完全さを補償するために、エンコーダ１８０の複雑さが大幅に増してしまう。これによって更なる無用な電力及び領域コストがもたらされる。

従って、少なくとも上述の理由により、当技術においてはアナログ−デジタル変換のための高度なシステム及び方法へのニーズがある。

本発明の種々の実施例はタイミング再設定アナログ−デジタルコンバータ回路を提供する。そのようなアナログ−デジタルコンバータの回路は、第１のセットのサブレベルインターリーブ部及び第２のセットのサブレベルインターリーブ部を含む。第１のセットのサブレベルインターリーブ部は第１のクロック位相に同期される第１のセットのコンパレータを有する第１のサブレベルインターリーブ部、及び第２のクロック位相に同期される第２のセットのコンパレータを有する第２のサブレベルインターリーブ部を含む。第２のセットのサブレベルインターリーブ部は第３のクロック位相に同期される第３のセットのコンパレータを有する第３のサブレベルインターリーブ部、及び第４のクロック位相に同期される第４のセットのコンパレータを有する第４のサブレベルインターリーブ部を含む。グローバルインターリーブ部は、第２のセットのサブレベルインターリーブ部からの出力に少なくともある程度基づいて第１のセットのコンパレータのうちの１つを選択し、グローバルインターリーブ部は第１のセットのサブレベルインターリーブ部からの出力に少なくともある程度基づいて第３のセットのコンパレータのうちの１つを選択する。上記実施例のある例示では、第１のサブレベルインターリーブ部及び第２のサブレベルインターリーブ部の出力は第３のクロック位相に同期され、第３のサブレベルインターリーブ部及び第４のサブレベルインターリーブ部の出力は第１のクロック位相に同期される。

本発明の他の実施例はアナログ−デジタル変換のための方法を提供する。その方法は、第１のセットのコンパレータを用いて第１のセットのアナログ−デジタル変換を行うステップ、第２のセットのコンパレータを用いて第２のセットのアナログ−デジタル変換を行うステップ、第３のセットのコンパレータを用いて第３のセットのアナログ−デジタル変換を行うステップ、及び第４のセットのコンパレータを用いて第４のセットのアナログ−デジタル変換を行うステップを含む。第１のセットのアナログ−デジタル変換からの結果が第１の記憶結果に少なくともある程度基づいて選択されて第１の選択結果を供給する。第２のセットのアナログ−デジタル変換からの結果が第１の選択結果に少なくともある程度基づいて選択されて第２の選択結果を供給する。第３のセットのアナログ−デジタル変換からの結果が第２の記憶結果に少なくともある程度基づいて選択されて第３の選択結果を供給する。第４のセットのアナログ−デジタル変換からの結果が第３の選択結果に少なくともある程度基づいて選択されて第４の選択結果を供給する。第４の選択結果が記憶されて第１の記憶結果を供給し、第２の選択結果が記憶されて第２の記憶結果を供給する。ある場合では、第１のセットのアナログ−デジタル変換を行うステップが第１のクロック位相に同期され、第２のセットのアナログ−デジタル変換を行うステップが第２のクロック位相に同期され、第３のセットのアナログ−デジタル変換を行うステップが第３のクロック位相に同期され、第４のセットのアナログ−デジタル変換を行うステップが第４のクロック位相に同期される。ある場合では、第４の選択結果を記憶するステップが第１のクロック位相に同期され、第２の選択結果を記憶するステップが第３のクロック位相に同期される。

本発明のさらに他の実施例は通信システムを提供する。その通信システムはタイミング再設定アナログ−デジタルコンバータを利用する受信機を含む。タイミング再設定アナログ−デジタルコンバータは、第１のセットのサブレベルインターリーブ部及び第２のセットのサブレベルインターリーブ部を含む。第１のセットのサブレベルインターリーブ部は、第１のクロック位相に同期される第１のセットのコンパレータを有する第１のサブレベルインターリーブ部、及び第２のクロック位相に同期される第２のセットのコンパレータを有する第２のサブレベルインターリーブ部を含む。第２のセットのサブレベルインターリーブ部は、第３のクロック位相に同期される第３のセットのコンパレータを有する第３のサブレベルインターリーブ部、及び第４のクロック位相に同期される第４のセットのコンパレータを有する第４のサブレベルインターリーブ部を含む。グローバルインターリーブ部は第２のセットのサブレベルインターリーブ部からの出力に少なくともある程度基づいて第１のセットのコンパレータのうちの１つを選択し、第１のセットのサブレベルインターリーブ部からの出力に少なくともある程度基づいて第３のセットのコンパレータのうちの１つを選択する。上記実施例のある例示では、第１のサブレベルインターリーブ部の出力及び第２のサブレベルインターリーブ部の出力が第３のクロック位相に同期され、第３のサブレベルインターリーブ部の出力及び第４のサブレベルインターリーブ部の出力が第１のクロック位相に同期される。

上述の実施例の幾つかの例示では、システムは送信機及び媒体を含む。そのような例示では、送信機から媒体を介して受信機に情報が提供される。ある特定の場合では、システムは記憶システムであり、媒体は記憶媒体である。他の特定の場合では、システムは無線通信システムであり、媒体は無線通信媒体である。

この概要は本発明の幾つかの実施例の概略を与えるに過ぎない。本発明の多数の他の課題、構成、有利な効果及び他の実施例が以降の詳細な説明、特許請求の範囲及び添付図面から、より完全に明らかとなる。

本発明の種々の実施例の更なる理解が、明細書の以降の部分に記載される図面への参照によって実現される。図面では、同様の参照符号は幾つかの図面を通じて類似の部材に言及するのに使用される。ある例示では、複数の類似の部材の１つを示すために小文字からなる下付き文字が参照符号に関連付けられる。存在する下付き文字に対して定義なしに参照符号への言及がなされる場合、そのような複数の類似の部材の全てに言及がなされるものとする。

図１は従来技術のフラッシュ・アナログ−デジタルコンバータを示す図である。図２ａは本発明の幾つかの実施例による合成論理で実装されるマルチプレクサツリーを用いたアナログ−デジタルコンバータである。図２ｂは本発明の１以上の実施例による同期された合成論理で実装されるマルチプレクサツリーを用いた他のアナログ−デジタルコンバータである。図３ａは本発明の種々の実施例による同期タイミング再設定アナログ−デジタルコンバータを示す。図３ｂは図３ａの同期タイミング再設定アナログ−デジタルコンバータの例示動作を図示するタイミング図である。図４は本発明の幾つかの実施例による同期タイミング再設定アナログ−デジタルコンバータを含む通信システムを示す図である。

ダイナミックレンジのアナログ−デジタルコンバータは、既知のチャネルを介して送信されるビットストリームを検出するのに使用される特殊目的アナログ−デジタルコンバータである。ダイナミック・アナログ−デジタルコンバータの一例が、Chmelar他により２００８年４月２４日に出願された米国特許出願第１２／１０８７９１号、発明の名称「Analog-To-Digital Converter」に開示されている。上記の出願は全ての目的について参照としてここに取り込まれている。そのようなダイナミック・アナログ−デジタルコンバータは、入力値を基準電圧と比較する１以上のコンパレータを採用する。そして、ダイナミックアナログ−デジタルコンバータの出力は後続のビット期間中の比較における入力レンジを選択するために使用することができる。

Chmelar他によって本願と同日に出願された米国特許出願第１２／１３４４８８号、発明の名称「System and Method for Analog to Digital Conversion」に開示されるように、アナログ−デジタルコンバータは、修正された判断フィードバック等価（ＤＦＥ）回路と統合されて、ダイナミック・アナログ−デジタルコンバータに対する将来のレンジを予測するという有利な効果をもたらす。上記出願は全ての目的について参照としてここに取り込まれる。特に、取り込まれたＤＦＥは、チャネル内のシリアルビットシーケンスを処理するのに関連して起こるシンボル間干渉を減少又は除去することができる。図２ａ及び図２ｂは修正ＤＦＥに取り込まれるアナログ−デジタルコンバータの２つの例を示す。このような場合では、アナログ−デジタルコンバータはマルチプレクサツリー及び中間レジスタを用いて実装された所定レベルのパイプライン化を用いる。

図２ａを参照すると、レンジ選択のためにＤＦＥを用いる統合アナログ−デジタルコンバータ２００が図示される。アナログ−デジタルコンバータ２００は、Gribok他によって本願と同日に出願された米国特許第１２／１３４５２３号に開示されたものと同様のマルチプレクサツリーを利用する。上記出願は本願と共通の団体によって出願され、全ての目的についてここに参照として取り込まれる。アナログ−デジタルコンバータ２００は、各々がアナログ入力２２０をそれぞれの基準電圧（不図示）と比較する８個のコンパレータ２１０のバンクを含む。特に、異なる基準電圧がコンパレータ２１０の各々に供給され、それら基準電圧がアナログ−デジタルコンバータ２００の入力レンジにわたって拡がっている。ある場合では、それぞれの基準電圧はアナログ−デジタルコンバータ２００の入力レンジが調整できるようにプログラム可能である。コンパレータ２１０の各々は、ＡＮＤゲート２３０のバンクによって生成されるそれぞれのゲートクロックによってクロック処理される。ＡＮＤゲート２３０の各々は、許可ビット２８２と許可ビット２９２の組合せでクロック入力２２４を論理ＡＮＤ処理する。具体的には、コンパレータ２１０の４分の１（即ち、コンパレータａ、ｅ）は、許可ビット２８２及び許可ビット２９２が共にローにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｄ、ｈ）は、許可ビット２８２及び許可ビット２９２が共にハイにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｂ、ｆ）は、許可ビット２８２がローにアサートされかつ許可ビット２９２がハイにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｃ、ｇ）は、許可ビット２８２がハイにアサートされかつ許可ビット２９２がローにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。この態様では、任意の所与のビット期間中に電力はコンパレータ２１０の４分の１によって分散消費されるだけである。全ての目的について参照としてここに取り込まれる上記文献でより完全に記載されているように、追加の履歴情報を保存することによってより多くの許可ビットが生成されると、より少ない割合のコンパレータ２１０を許可することができ、或いは、任意の所与のクロックサイクルでより多い割合のコンパレータ２１０がクロック処理される場合は、より少ない許可ビットを生成することができる。

出力ビット２８４は１ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、許可ビット２８２は２ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、出力ビット２９２は３ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、３個全ては、第１段のマルチプレクサ２４０、第１段のフリップフロップ２５０、第２段のマルチプレクサ２６０、及び第３段のマルチプレクサ２７０を備える同期されたマルチプレクサツリーによって選択された以前のビットアサートに基づいている。許可ビット２８２はフリップフロップ２８０に記憶され、出力ビット２９２はフリッププロップ２９０に記憶される。許可ビット２８２、２９２はＡＮＤゲート２３０に供給されてコンパレータ２１０の選択されたサブセットのクロック処理を可能とする。さらに、許可ビット２９２は第１段のマルチプレクサ２４０及び第２段のマルチプレクサ２６０におけるマルチプレクサのセレクタ入力を駆動する。許可ビット２８２は第３段のマルチプレクサ２７０のセレクタ入力を駆動する。

図２ｂは同期合成論理で実装されるマルチプレクサツリー２１１を用いた他のアナログ−デジタルコンバータ２０１である。アナログ−デジタルコンバータ２０１は、各々がアナログ入力２９１をアナログ−デジタルコンバータ２０１の入力レンジにわたるそれぞれの基準電圧（不図示）と比較する多数のコンパレータ２１５を含む。具体的には、異なる基準電圧がコンパレータ２１５の各々に供給され、それら基準電圧がアナログ−デジタルコンバータ２０１の入力レンジにわたって拡がっている。ある場合では、それぞれの基準電圧は、アナログ−デジタルコンバータ２０１の入力レンジが調整できるようにプログラム可能である。コンパレータ２１５のうちの１つの出力ビット２８５はマルチプレクサツリー２１１を用いて選択される。出力ビット２８５は、シンボル間干渉が低減されるように以前の所定の出力に基づいて選択される。具体的には、出力ビット２８５はフリップフロップ２９５に供給される。フリップフロップ２９５から供給される単一の許可ビット２９７はマルチプレクサツリー２１１の異なる段におけるセレクタ入力として使用される。マルチプレクサツリー２１１の各段の出力はフリップフロップを用いてクロック信号２２５に対して同期される。この態様では、フリップフロップ２９５からの許可ビット２９７は出力ビット２８５の３個の連続する値（即ち、３個の連続するビット期間からの出力ビット２８５の値）を受ける。出力ビット２８５の３個の連続する値は、出力ビット２８５として出力が供給されるまで、コンパレータ２１５の１つからのそれぞれのコンパレータ出力をマルチプレクサツリー２１１によって移動させるのに使用される。

極めて速いコンパレータを用いても、図２ａ及び図２ｂとの関連で述べたアナログ−デジタルコンバータは、約：ｔ_ｃｑ＋ｔ_ｍｕｘ＋ｔ_ｓｕ＜Ｔ、の最大データレートを提供する。なお、Ｔはアナログ−デジタルコンバータを同期するのに使用されるクロックの周期であり、ｔ_ｃｑは新たにクロック処理されるフリップフロップ出力を安定化させるのに必要な時間であり、ｔ_ｓｕは介在するフリップフロップにおけるセットアップ時間である。最大データレートは、インターリーブのレベル数、パイプライン化の深さ、又は利用される推定ビットにかかわらず制限される。これは、フリップフロップがクロック周期の間にデータを転送するのに使用されるからである。このようなフリップフロップは非常に遅い回路要素となり得る。例えば、ある技術では、ｔ_ｃｑとｔ_ｓｕの合計は１８０ｐｓである。秒あたり６ギガビットのデータレートが望まれる場合、ｔ_ｃｑとｔ_ｓｕの合計はクロック期間（Ｔ）を超え、上記回路が所望の結果を達成できなくなってしまう。

本発明のある実施例は修正ＤＦＥによって統合されたアナログ−デジタルコンバータをタイミング再設定することを提供して、タイミング再設定されない対応の回路の使用により実現できる動作よりも高い帯域の動作を実現する。具体的には、本発明のある実施例は２以上のレベルのインターリーブを採用することによって上記のタイミング再設定を提供する。これは、例えば、１以上のサブレベルのインターリーブ部とともにグローバルレベルのインターリーブ部を含み得る。そのような１レベルのインターリーブ部は多数のサブレベルのインターリーブ部を含むことができる。例えば、１つのサブレベルのインターリーブ部が１つのグローバルレベルのインターリーブ部とともに採用される場合、コンパレータからのデータはサブレベルインターリーブ部において処理される。サブレベルインターリーブ部の出力はグローバルインターリーブ部に渡される。

図３ａを参照すると、同期タイミング再設定アナログ−デジタルコンバータ３００が本発明の種々の実施例によって示される。アナログ−デジタルコンバータ３００はマスタークロックの８個の異なる位相を用いてクロック処理される。８個のクロック位相はｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６、ｃ７、ｃ８で符号付けされている。ある場合では、８個の位相はマスタークロックの均等に分散された位相であり、８個の位相の各々が先行する位相から約４５度進んでいる。説明の簡明化のため、マスタークロック及び８個のクロック位相は個々に図示していない。その代わり、アナログ−デジタルコンバータ３００のクロック処理される回路要素がｃ１−ｃ８で符号付けされて、８個のクロック位相のどれがその特定の回路要素をクロック処理するのに使用されるのかを示している。アナログ−デジタルコンバータ３００は８個のサブレベルインターリーブ部３１０、３２０、３３０、３４０、３５０、３６０、３７０、３８０を含む。８個のサブレベルインターリーブ部が２個のグローバルインターリーブ部３９０、３９５として実装される。具体的には、グローバルインターリーブ部３９０は４個のサブレベルインターリーブ部のグループ（サブレベルインターリーブ部３１０、３２０、３３０、３４０）を含み、グローバルインターリーブ部３９５は４個のサブレベルインターリーブ部のグループ（サブレベルインターリーブ部３５０、３６０、３７０、３８０）を含む。

アナログ−デジタルコンバータ３００は、アナログ入力（不図示）をそれぞれの基準電圧３０２、３０４、３０６、３０８と比較する多数のコンパレータを含む。基準電圧３０２、３０４、３０６、３０８はルックアップテーブル３０９からの特定の予め規定された出力を選択することによってプログラムされる。ルックアップテーブル３０９から選択された出力は、基準電圧３０２、３０４、３０６、３０８をそれぞれ駆動する４個のデジタル−アナログコンバータ３０１、３０３、３０５、３０７に供給される。

サブレベルインターリーブ部３１０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３１２を含む。コンパレータ３１２からの出力は４個のフリップフロップのセット３１４のそれぞれによって記憶される。フリップフロップ３１４の出力の１つは２段マルチプレクサ３１６を用いて選択され、マルチプレクサ３１６の出力はフリップフロップ３１８によって記憶される。図では、記憶された出力はＡ１で符号付けされている。なお、コンパレータ３１２の全てはクロック位相ｃ１に同期され、フリップフロップ３１４の全てはクロック位相ｃ５に同期される。フリップフロップ３１８はクロック位相ｃ５に同期される。

サブレベルインターリーブ部３２０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３２２を含む。コンパレータ３２２からの出力は４個のフリップフロップのセット３２４のそれぞれによって記憶される。フリップフロップ３２４の出力の１つは２段マルチプレクサ３２６を用いて選択され、マルチプレクサ３２６の出力はフリップフロップ３２８によって記憶される。図では、記憶された出力はＡ２で符号付けされている。なお、コンパレータ３２２はクロック位相ｃ２に同期され、フリップフロップ３２４の全てはクロック位相ｃ６に同期される。フリップフロップ３２８はクロック位相ｃ５に同期される。

サブレベルインターリーブ部３３０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３３２を含む。コンパレータ３３２からの出力は４個のフリップフロップのセット３３４のそれぞれによって記憶される。フリップフロップ３３４の出力の１つは２段マルチプレクサ３３６を用いて選択され、マルチプレクサ３３６の出力はフリップフロップ３３８によって記憶される。図では、記憶された出力はＡ３で符号付けされている。なお、コンパレータ３３２はクロック位相ｃ３に同期され、フリップフロップ３３４の全てはクロック位相ｃ７に同期される。フリップフロップ３３８はクロック位相ｃ５に同期される。

サブレベルインターリーブ部３４０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３４２を含む。コンパレータ３４２からの出力は４個のフリップフロップのセット３４４のそれぞれによって記憶される。フリップフロップ３４４の出力の１つは２段マルチプレクサ３４６を用いて選択され、マルチプレクサ３４６の出力はフリップフロップ３４８によって記憶される。図では、記憶された出力はＡ４で符号付けされている。なお、コンパレータ３４２はクロック位相ｃ４に同期され、フリップフロップ３４４の全てはクロック位相ｃ８に同期される。フリップフロップ３４８はクロック位相ｃ５に同期される。

サブレベルインターリーブ部３５０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３５２を含む。コンパレータ３５２からの出力は４個のフリップフロップのセット３５４のそれぞれによって記憶される。フリップフロップ３５４の出力の１つは２段マルチプレクサ３５６を用いて選択され、マルチプレクサ３５６の出力はフリップフロップ３５８によって記憶される。図では、記憶された出力はＡ５で符号付けされている。なお、コンパレータ３５２はクロック位相ｃ５に同期され、フリップフロップ３５４の全てはクロック位相ｃ１に同期される。フリップフロップ３５８はクロック位相ｃ１に同期される。

サブレベルインターリーブ部３６０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３６２を含む。コンパレータ３６２からの出力は４個のフリップフロップのセット３６４のそれぞれによって記憶される。フリップフロップ３６４の出力の１つは２段マルチプレクサ３６６を用いて選択され、マルチプレクサ３６６の出力はフリップフロップ３６８によって記憶される。図では、記憶された出力はＡ６で符号付けされている。なお、コンパレータ３６２はクロック位相ｃ６に同期され、フリップフロップ３６４の全てはクロック位相ｃ２に同期される。フリップフロップ３６８はクロック位相ｃ１に同期される。

サブレベルインターリーブ部３７０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３７２を含む。コンパレータ３７２からの出力は４個のフリップフロップのセット３７４のそれぞれによって記憶される。フリップフロップ３７４の出力の１つは２段マルチプレクサ３７６を用いて選択され、マルチプレクサ３７６の出力はフリップフロップ３７８によって記憶される。図では、記憶された出力はＡ７で符号付けされている。なお、コンパレータ３７２はクロック位相ｃ７に同期され、フリップフロップ３７４の全てはクロック位相ｃ３に同期される。フリップフロップ３７８はクロック位相ｃ１に同期される。

サブレベルインターリーブ部３８０は各々がアナログ入力を基準電圧３０２、３０４、３０６、３０８のそれぞれと比較する４個のコンパレータのセット３８２を含む。コンパレータ３８２からの出力は４個のフリップフロップのセット３８４のそれぞれによって記憶される。フリップフロップ３８４の出力の１つは２段マルチプレクサ３８６を用いて選択され、マルチプレクサ３８６の出力はフリップフロップ３８８によって記憶される。図では、記憶された出力はＡ８で符号付けされている。なお、コンパレータ３８２はクロック位相ｃ８に同期され、フリップフロップ３８４の全てはクロック位相ｃ４に同期される。フリップフロップ３８８はクロック位相ｃ１に同期される。

マルチプレクサ３１６の出力はＡ７とＡ８の組合せに基づいて選択される。具体的には、Ａ７は第１段マルチプレクサ３１６のフリップフロップ３１４の出力間で選択を行うように作用し、Ａ８は第１段マルチプレクサ３１６の出力間で選択を行うよう作用する。マルチプレクサ３１６の出力はＡ８とマルチプレクサ３１６の出力の組合せに基づいて選択される。具体的には、Ａ８は第１段マルチプレクサ３１６におけるフリップフロップ３２４の出力間で選択を行うように作用し、マルチプレクサ３１６の出力は第１段マルチプレクサ３２６の出力間で選択を行うように作用する。マルチプレクサ３３６の出力はマルチプレクサ３１６の出力とマルチプレクサ３２６の出力の組合せに基づいて選択される。具体的には、マルチプレクサ３１６の出力は第１段マルチプレクサ３３６におけるフリップフロップ３３４の出力間で選択を行うよう作用し、マルチプレクサ３２６の出力は第１段マルチプレクサ３３６の出力間で選択を行うよう作用する。マルチプレクサ３４６の出力はマルチプレクサ３２６の出力とマルチプレクサ３３６の出力の組合せに基づいて選択される。具体的には、マルチプレクサ３２６の出力は第１段マルチプレクサ３４６のフリップフロップ３４４の出力間で選択を行い、マルチプレクサ３３６の出力は第１段マルチプレクサ３４６の出力間で選択を行うよう作用する。

マルチプレクサ３５６の出力はＡ３とＡ４の組合せに基づいて選択される。具体的には、Ａ３は第１段マルチプレクサ３５６のフリップフロップ３５４の出力間で選択を行うように作用し、Ａ４は第１段マルチプレクサ３５６の出力間で選択を行うよう作用する。マルチプレクサ３５６の出力はＡ４とマルチプレクサ３６６の出力の組合せに基づいて選択される。具体的には、Ａ４は第１段マルチプレクサ３６６におけるフリップフロップ３６４の出力間で選択を行うように作用し、マルチプレクサ３５６の出力は第１段マルチプレクサ３６６の出力間で選択を行うように作用する。マルチプレクサ３７６の出力はマルチプレクサ３５６の出力とマルチプレクサ３６６の出力の組合せに基づいて選択される。具体的には、マルチプレクサ３５６の出力は第１段マルチプレクサ３７６におけるフリップフロップ３７４の出力間で選択を行うよう作用し、マルチプレクサ３６６の出力は第１段マルチプレクサ３７６の出力間で選択を行うよう作用する。マルチプレクサ３８６の出力はマルチプレクサ３６６の出力とマルチプレクサ３７６の出力の組合せに基づいて選択される。具体的には、マルチプレクサ３６６の出力は第１段マルチプレクサ３８６のフリップフロップ３８４の出力間で選択を行い、マルチプレクサ３７６の出力は第１段マルチプレクサ３８６の出力間で選択を行うよう作用する。

図３ｂを参照すると、同期タイミング再設定アナログ−デジタルコンバータ３００の動作がタイミング図３０１との関連で説明される。なお、説明の簡明化のため、ｑへのクロック、セットアップ時間及び合成遅延は図示していない。タイミング図３０１は例示の動作を示すものであり、当業者であれば、同期タイミング再設定アナログ−デジタルコンバータ３００の他の例示的動作を示すために他のタイミング図を展開できることが分かるはずである。図示するように、クロックｃ１で、コンパレータ３１２がサブレベルインターリーブレベルで各々クロック処理され、フリップフロップ３５４がクロック処理されて出力３５６が得られ、フリップフロップ３５８、３６８、３７８、３８８が全てクロック処理されてＡ５−Ａ８がグローバルインターリーブレベルで同じクロックエッジで得られる。クロックｃ２で、コンパレータ３２２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３６４が各々クロック処理されて出力３６６が得られる。クロックｃ３で、コンパレータ３３２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３７４が各々クロック処理されて出力３７６が得られる。クロックｃ４で、コンパレータ３４２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３８４が各々クロック処理されて出力３８６が得られる。クロックｃ５で、コンパレータ３５２がサブレベルインターリーブレベルで各々クロック処理され、フリップフロップ３１４がクロック処理されて出力３１６が得られ、フリップフロップ３１８、３２８、３３８、３４８が全てクロック処理されてＡ１−Ａ４がグローバルインターリーブレベルで同じクロックエッジで得られる。クロックｃ６で、コンパレータ３６２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３２４が各々クロック処理されて出力３２６が得られる。クロックｃ７で、コンパレータ３７２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３３４が各々クロック処理されて出力３３６が得られる。クロックｃ８で、コンパレータ３８２がサブレベルインターリーブ部で各々クロック処理され、フリップフロップ３４４が各々クロック処理されて出力３４６が得られる。再度になるが、出力３１６、３２６、３３６、３５６、３６６、３７６及びＡ３、Ａ４、Ａ７、Ａ８は適切なコンパレータ出力を選択するのに使用される。

同期タイミング再設定アナログ−デジタルコンバータ３００は２つのレベルのインターリーブ部を介してブロック処理を実行する。具体的には、サブレベルインターリーブ部３１０、３２０、３３０、３４０はクロックｃ１−ｃ４に基づいてインターリーブを行い、サブレベルインターリーブ部３５０、３６０、３７０、３８０はクロックｃ５−ｃ８に基づいてインターリーブを行う。サブレベルインターリーブ部３１０、３２０、３３０、３４０からのブロック出力はクロックｃ５に基づいてグローバルにインターリーブされ、サブレベルインターリーブ部３１０、３２０、３３０、３４０からのブロック出力はクロックｃ１に基づいてグローバルにインターリーブされる。なお、上記のグローバルなインターリーブ部は他のクロック位相を用いても実現できる。例えば、サブレベルインターリーブ部３１０、３２０、３３０、３４０はクロックｃ８に基づいてグローバルにインターリーブされ、サブレベルインターリーブ部３１０、３２０、３３０、３４０はクロックｃ４に基づいてグローバルにインターリーブされ得る。このアプローチは遅延の１クロック期間を短縮することになる。当業者であれば、ここに提供された開示に基づいて、本発明の異なる実施例に従って可能なサブレベルインターリーブ部及びグローバルインターリーブ部の種々の他の組合せを認識するはずである。

データ転送のタイミング再設定はグローバルインターリーブ部間で起こる。言い換えると、データ転送のタイミング再設定は、あるクロック位相を用いてフリップフロップ３１８、３２８、３３８、３４８、及び他のクロック位相を用いてフリップフロップ３５８、３６８、３７８、３８８を利用した同期によって行われる。従って、一方のグローバルインターリーブ部（即ち、サブレベルインターリーブ部３１０、３２０、３３０、３４０）と他方のグローバルインターリーブ部（即ち、サブレベルインターリーブ部３５０、３６０、３７０、３８０）の間のデータ転送は４Ｔ（即ち、図３ｂに示すマスタークロックの４期間）に等しい時間を有する。

サブレベルインターリーブ部及びグローバルインターリーブ部の所望量は、回路において許容されるコンパレータ遅延、フリップフロップ及びマルチプレクサを含む遅延に基づいて決定できる。例えば、コンパレータ、フリップフロップ及びマルチプレクサの遅延が、サブレベルインターリーブ数（ｊ）が４、グローバルインターリーブ数（ｉ）が２となるようなものであるとする。さらに、関連するデータ転送チャネルが、２に等しいタップ数を必要とするシンボル間干渉特性を呈するものとする。上記の設計制約によって図３ａの回路が導かれ、タップ数によってサブレベルインターリーブ部３１０、３２０、３３０、３４０、３５０、３６０、３７０、３８０の各々における４個のコンパレータ（即ち、２^タップ）が決定される。当業者であれば、タップ数、サブレベルインターリーブ数、又はグローバルインターリーブ数の変更によって異なる回路設計となることが分かるはずである。さらに、複数レベルのサブレベルインターリーブ部が本発明の異なる実施例によって可能となる。

本発明の実施例による同期タイミング再設定アナログ−デジタルコンバータの実施によってもたらされるクリティカルタイミングを以下に説明する。以下の変数に対する式が考慮される。
ｔａｐ＝タップ数
ｉ＝グローバルインターリーブ数
ｊ＝サブレベルインターリーブ数
Ｔ＝マスタークロック周期
ｔ_ｃｑ＝フリップフロップのｑに対する遅延
ｔ_ｓｕ＝フリップフロップのセットアップ時間
ｔ_ｍｕｘ＝マルチプレクサ遅延
ｔ_ｃｏｍｐ＝コンパレータ遅延
ｃ_ｃｏｍｐ＝コンパレータ容量
ｃ_ｗｉｒｅ＝配線容量
ｉ＝２とすると、以下の式は同期タイミング再設定アナログ−デジタルコンバータに関連する時定数を表す
Ｔ_ｃｏｍｐ＋ｔ_ｓｕ＜ｊＴ（１）
ｔ_ｃｑ＋（ｊ＋ｔ−１）＊ｔ_ｍｕｘ＋ｔ_ｓｕ＜（ｊ＋１）Ｔ（２）
再び、ｉ＝２について、回路要素数は、
ＤＡＣ数＝２^ｔａｐ
コンパレータ数＝２ｊ＊２^ｔａｐ
フリップフロップ数＝２ｊ＊（２^ｔａｐ＋１）
マルチプレクサ数＝２ｊ＊（２^ｔａｐ−１１）
となる。
回路に対する入力容量が以下の式によって計算される。
入力容量＝２ｊ＊２^ｔａｐ＊ｃ_ｃｏｍｐ＋ｆ（ｃ_ｗｉｒｅ）
ｉに対する他の値も可能であるが、ｉ＝２と設定することで入力容量が最小となる。さらに、ｉが増加すると比較を実行するのに許容されるエッジからエッジの期間が増加するが（上記式（１）参照）、フリップフロップについて許容されるエッジからエッジの期間は増加しない（上記式（２）参照）。

一般に、ｉ個のグローバルインターリーブ部及びｊ個のサブレベルインターリーブ部を持つ同期タイミング再設定アナログ−デジタルコンバータは（ｉ＊ｊ）クロック位相を必要とし、それぞれはマスタークロックの周波数の１／（ｉ＊ｊ）の周波数を持つ。クロック位相の各々は、ｐ＝０・・・ｉ＊ｊ−１として、位相のうちの２πｐ（ｉ＊ｊ）である。

図４を参照すると、同期タイミング再設定アナログ−デジタルコンバータを有する受信機４２０を含む通信システム４００が本発明の実施例によって示される。通信システム４００は、受信機４２０に対してセットされるデータを表す信号を転送媒体４３０を介して送信する送信機４１０を含む。転送媒体４３０は、限定するわけではないが、無線転送媒体、電気的に配線された低層媒体、磁気記憶媒体、又は光学転送媒体等であればよい。当業者であれば、ここに提供された開示に基づいて、本発明の異なる実施例に関連して使用され得る種々の転送媒体を認識するはずである。受信機４２０は、図３ａとの関連で上述したものと同様の同期タイミング再設定アナログ−デジタルコンバータを含む。ある場合では、通信システム４００は携帯電話及び／又はセルタワーとなる送信機４１０及び受信機４２０を有するセルラ電話機システムとすることができる。或いは、通信システム４００は、書込み機能となる送信機４１０、磁気記憶媒体となる転送媒体４３０、及び読取り機能となる受信機４２０を持つ磁気記憶媒体とすることができる。当業者であれば、ここに提供される開示に基づいて、本発明の異なる実施例による通信システム４００として表され得る種々の他のシステムを認識するはずである。

結論として、本発明はアナログ−デジタル変換のための新規なシステム、デバイス、方法及び構成を提供する。発明の１以上の実施例の詳細な説明が上記に与えられたが、種々の変更例、修正例及び均等物は発明の精神から変わることなく当業者には明らかなものとなる。従って、上記の説明は発明の範囲を限定するものとして捉えられてはならず、それは以降の特許請求の範囲によって規定される。

Claims

タイミング再設定アナログ−デジタルコンバータの回路であって、該回路は、
第１のセットのサブレベルインターリーブ部であって、
第１のクロック位相に同期される第１のセットのコンパレータを含む、第１のサブレベルインターリーブ部、
第２のクロック位相に同期される第２のセットのコンパレータを含む、第２のサブレベルインターリーブ部
を含む第１のセットのサブレベルインターリーブ部、
第２のセットのサブレベルインターリーブ部であって
第３のクロック位相に同期される第３のセットのコンパレータを含む、第３のサブレベルインターリーブ部、
第４のクロック位相に同期される第４のセットのコンパレータを含む、第４のサブレベルインターリーブ部
を含む第２のセットのサブレベルインターリーブ部、及び
グローバルインターリーブ部であって、該グローバルインターリーブ部は前記第２のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第１のセットのコンパレータのうちの１つを選択し、該グローバルインターリーブ部は前記第１のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第３のセットのコンパレータのうちの１つを選択する、グローバルインターリーブ部
を備えた回路。
請求項１の回路において、前記第１のサブレベルインターリーブ部及び前記第２のサブレベルインターリーブ部の出力が前記第３のクロック位相に同期される、回路。
請求項２の回路において、前記第３のサブレベルインターリーブ部及び前記第４のサブレベルインターリーブ部の出力が前記第１のクロック位相に同期される、回路。
請求項３の回路において、前記第２のセットのサブレベルインターリーブ部の出力は前記第１のクロック位相に同期される前記第４のサブレベルインターリーブ部の出力であり、前記第１のセットのサブレベルインターリーブ部の出力は前記第３のクロック位相に同期される前記第２のサブレベルインターリーブ部の出力である、回路。
請求項１の回路において、前記回路がさらに複数の基準電圧を備え、前記複数の基準電圧の各々が前記第１のセットのコンパレータ、前記第２のセットのコンパレータ、前記第３のセットのコンパレータ及び前記第４のセットのコンパレータの各々におけるそれぞれのコンパレータに供給される、回路。
請求項５の回路において、前記基準電圧が、各々が異なるプログラム可能なデジタル値を受けるそれぞれのデジタル−アナログコンバータによって生成される、回路。
請求項６の回路において、前記プログラム可能なデジタル値がルックアップテーブルに保持される、回路。
請求項１の回路において、前記第１のセットのコンパレータからの出力が、前記第３のクロック位相を用いてクロック処理されるレジスタに供給され、該レジスタからの出力の１つが前記第２のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいてマルチプレクサによって選択される、回路。
請求項８の回路において、前記マルチプレクサが第１のマルチプレクサであり、前記レジスタが第１のレジスタであり、前記第２のセットのコンパレータからの出力が、前記第４のクロック位相を用いてクロック処理される第２のレジスタに供給され、該第２のレジスタからの出力の１つが前記第１のマルチプレクサからの出力に少なくとも一部は基づいて第２のマルチプレクサによって選択される、回路。
請求項１の回路において、前記第３のセットのコンパレータからの出力が、前記第１のクロック位相を用いてクロック処理されるレジスタに供給され、該レジスタからの出力の１つが前記第１のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいてマルチプレクサによって選択される、回路。
請求項１０の回路において、前記マルチプレクサが第１のマルチプレクサであり、前記レジスタが第１のレジスタであり、前記第４のセットのコンパレータからの出力が、前記第２のクロック位相を用いてクロック処理される第２のレジスタに供給され、該第２のレジスタからの出力の１つが前記第１のマルチプレクサからの出力に少なくとも一部は基づいて第２のマルチプレクサによって選択される、回路。
アナログ−デジタル変換のための方法であって、
第１のセットのコンパレータを用いて第１のセットのアナログ−デジタル変換を行うステップ、
第２のセットのコンパレータを用いて第２のセットのアナログ−デジタル変換を行うステップ、
第３のセットのコンパレータを用いて第３のセットのアナログ−デジタル変換を行うステップ、
第４のセットのコンパレータを用いて第４のセットのアナログ−デジタル変換を行うステップ、
第１の選択結果を供給するために、第１の記憶結果に少なくとも一部は基づいて前記第１のセットのアナログ−デジタル変換から結果を選択するステップ、
第２の選択結果を供給するために、前記第１の選択結果に少なくとも一部は基づいて前記第２のセットのアナログ−デジタル変換から結果を選択するステップ、
第３の選択結果を供給するために、第２の記憶結果に少なくとも一部は基づいて前記第３のセットのアナログ−デジタル変換から結果を選択するステップ、
第４の選択結果を供給するために、前記第３の選択結果に少なくとも一部は基づいて前記第４のセットのアナログ−デジタル変換から結果を選択するステップ、
前記第１の記憶結果を供給するために前記第４の選択結果を記憶するステップ、及び
前記第２の記憶結果を供給するために前記第２の選択結果を記憶するステップ
を備える方法。
請求項１２の方法において、前記第１のセットのアナログ−デジタル変換を行うステップが第１のクロック位相に同期され、前記第２のセットのアナログ−デジタル変換を行うステップが第２のクロック位相に同期され、前記第３のセットのアナログ−デジタル変換を行うステップが第３のクロック位相に同期され、前記第４のセットのアナログ−デジタル変換を行うステップが第４のクロック位相に同期される、方法。
請求項１２の方法において、前記第４の選択結果を記憶するステップが前記第１のクロック位相に同期され、前記第２の選択結果を記憶するステップが前記第３のクロック位相に同期される、方法。
通信システムであって、
タイミング再設定アナログ−デジタルコンバータを含む受信機を備え、該タイミング再設定アナログ−デジタルコンバータが、
第１のセットのサブレベルインターリーブ部であって、
第１のクロック位相に同期される第１のセットのコンパレータを含む、第１のサブレベルインターリーブ部、
第２のクロック位相に同期される第２のセットのコンパレータを含む、第２のサブレベルインターリーブ部
を含む第１のセットのサブレベルインターリーブ部、
第２のセットのサブレベルインターリーブ部であって
第３のクロック位相に同期される第３のセットのコンパレータを含む、第３のサブレベルインターリーブ部、
第４のクロック位相に同期される第４のセットのコンパレータを含む、第４のサブレベルインターリーブ部
を含む第２のセットのサブレベルインターリーブ部、及び
グローバルインターリーブ部であって、該グローバルインターリーブ部が前記第２のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第１のセットのコンパレータのうちの１つを選択し、該グローバルインターリーブ部が前記第１のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第３のセットのコンパレータのうちの１つを選択する、グローバルインターリーブ部
を含む、システム。
請求項１５のシステムであって、送信機及び媒体を含み、該送信機から該媒体を介して該受信機に情報が供給される、システム。
請求項１６のシステムにおいて、該システムが記憶システムであり、前記媒体が記憶媒体であるシステム。
請求項１６のシステムにおいて、該システムが無線通信システムであり、前記媒体が無線通信媒体であるシステム。
請求項１５のシステムにおいて、前記第１のセットのコンパレータからの出力が、前記第３のクロック位相を用いてクロック処理される第１のレジスタに供給され、該第１のレジスタからの出力の１つが前記第２のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて第１のマルチプレクサによって選択され、該第１のマルチプレクサからの出力が、該第３のクロック位相を用いてクロック処理される第３のレジスタに供給され、前記第２のセットのコンパレータからの出力が、前記第４のクロック位相を用いてクロック処理される第２のレジスタに供給され、該第２のレジスタからの出力の１つが該第１のマルチプレクサからの出力に少なくとも一部は基づいて第２のマルチプレクサによって選択され、該第２のマルチプレクサからの出力が、該第３のクロック位相を用いてクロック処理される第４のレジスタに供給される、システム。
請求項１５のシステムにおいて、前記第３のセットのコンパレータからの出力が、前記第１のクロック位相を用いてクロック処理される第１のレジスタに供給され、該第１のレジスタからの出力の１つが前記第１のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて第１のマルチプレクサによって選択され、該第１のマルチプレクサからの出力が、該第１のクロック位相を用いてクロック処理される第３のレジスタに供給され、前記第２のセットのコンパレータからの出力が、前記第２のクロック位相を用いてクロック処理される第２のレジスタに供給され、該第２のレジスタからの出力の１つが該第１のマルチプレクサからの出力に少なくとも一部は基づいて第２のマルチプレクサによって選択され、該第２のマルチプレクサからの出力が、該第１のクロック位相を用いてクロック処理される第４のレジスタに供給される、システム。