JPH0823277A - アナログ−デジタル変換器及びデジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 １周期当たりの標本化動作数を低減し、動作
速度を速め、標本化回路列を並列に配置して動作精度を
緩和することによって、低消費電力のＡ−Ｄ変換器を提
供する。 【構成】 被Ａ−Ｄ変換電圧を複数個の標本化回路によ
り分割して標本化する標本化回路列１３ａの保持電圧群
を、後段に並列に配置された標本化回路列１３ｂ，１３
ｃが標本化する。標本化回路列１３ａの保持電圧群は１
周期毎に出力され、標本化回路列１３ｃは１３ｂよりも
１周期遅れて標本化する。これにより、１周期当たりの
標本化動作数を２個にでき、動作速度を速めることがで
きる。スイッチ列１６により、標本化回路列１３ｃの保
持電圧群は１３ｂに比して１周期遅れて選択され、電圧
比較器列２ａ，２ｂ，２ｃに１／２周期ずつずらして供
給される。電圧比較器列２ａ，２ｂ，２ｃは供給された
電圧群をそれぞれ上位、中位、下位参照電圧群と比較
し、その比較結果に基づきデジタル値が求められる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低消費電力動作を可能
とするためにアナログ電圧の分散並列処理を採用したア
ナログ−デジタル変換器、及び、このアナログ−デジタ
ル変換器を構成するために必要なデジタル−アナログ変
換器に関するものである。

【０００２】

【従来の技術】アナログ電圧値をデジタル電圧値に量子
化する機能を有するアナログ−デジタル変換器（以下、
Ａ−Ｄ変換器と記す）においては、産業上の利用におい
て、変換精度（分解能、微分非直線性等）、変換周波
数、及び消費電力が重要な特性となるが、これらの特性
は相反するため、それぞれの産業分野に適合する特性に
応じてＡ−Ｄ変換器が開発されている。近年になって、
画像処理分野におけるＡ−Ｄ変換器の応用として、携帯
型ビデオカメラの信号処理に利用されることが頻繁にな
ってきた。この分野のＡ−Ｄ変換器はイメージセンサの
出力信号を処理するため、２０ＭＨｚ近辺の変換周波数
を必要としながら電池駆動であり低消費電力であること
が必須の条件となっている。さらに、低価格を実現する
ためにモノリシックＬＳＩで作られる。

【０００３】画像処理分野における従来のＡ−Ｄ変換器
としては、1991年の米国電気電子学会（The Institute
of Electrical and Electronics Engineers ）のカスタ
ムＩＣ コンファレンス（CUSTOM INTEGRATED CIRCUITS
CONFERENCE ）の資料「Stephen H.Lewis,H.Scott Fett
erman,George F.Gross Jr.,R.Ramachandran,and T.R.Vi
swanathan,“A PIPELINED 9-STAGE VIDEO-RATE ANALOG-
TO-DIGITAL CONVERTER”」に記載されるように、内部に
設けられた複数個の内部Ａ−Ｄ変換器と、各内部Ａ−Ｄ
変換器毎に設けられ直列に接続された複数個の標本化回
路とを備え、標本化電圧が複数個の標本化回路の間を転
送され、各内部Ａ−Ｄ変換器が標本化電圧と参照電圧群
との比較を行なうパイプライン型Ａ−Ｄ変換器が知られ
ている。

【０００４】

【発明が解決しようとする課題】ところで、標本化回路
は、Ａ−Ｄ変換器の構成回路の中でも電力消費に関し占
める割合が非常に大きい。従来、標本化回路はＡ−Ｄ変
換器全体の１／５程度の消費電力を占めていたが、最近
では、比較器の消費電力が回路の工夫により大幅に下げ
られており、標本化回路の消費電力はＡ−Ｄ変換器全体
の１／２を占めるようになってきている。

【０００５】バイポーラ回路を基本とした標本化回路に
代表される標本化動作においては、出力電圧が入力電圧
に対応して変動する回路構成である場合、その標本化動
作による消費電力が保持動作と比較して大きくなる。ま
た、ＭＯＳプロセスを基本とし、酸化膜を多結晶シリコ
ンで挟んだ容量とアナログスイッチとからなるスイッチ
トキャパシタ回路を使用した標本化回路においても、同
様に、標本化動作による消費電力が保持動作と比較して
大きくなる。

【０００６】そこで、スイッチトキャパシタ型標本化回
路を複数個使用して分散型標本化回路列を構成し、１個
当たりの標本化回路の消費電力を下げることによって、
全体としての消費電力を下げるといった方法がある。こ
の分散型標本化回路列では、標本化動作による消費電力
が全体に占める割合が、他の標本化回路構成と比べて大
きくなる。

【０００７】前記従来のパイプライン型Ａ−Ｄ変換器に
おいては、直列に接続された複数個の標本化回路のそれ
ぞれがクロックの１／２周期毎に標本化動作と保持動作
とを交互に行なう。このため、３段のパイプライン動作
では、１周期に３個の標本化動作が含まれることにな
る。標本化回路の消費電力の大部分は１周期当たりの標
本化動作数で決まる。したがって、消費電力が大きいと
いう問題点がある。

【０００８】また、従来のパイプライン型Ａ−Ｄ変換器
においては、その内部に複数個の内部Ａ−Ｄ変換器を備
えることにより分割変換処理が行なわれ比較器の個数が
低減されている。内部Ａ−Ｄ変換器の個数を増やすこと
は比較器の個数を低減するために有効な方法であるが、
複数個の内部Ａ−Ｄ変換器に対して標本化回路は同数必
要になる。このため、比較器の個数を低減しても標本化
回路の個数が増加し、消費電力の低減に限界がある。

【０００９】さらに、従来のパイプライン型Ａ−Ｄ変換
器においては、複数個の標本化回路が直列に接続されて
ため、前段の標本化回路の保持電圧の誤差が後段の標本
化回路の保持電圧に伝達され誤差が累積されていく。し
たがって、各標本化回路の動作精度を高くしなければ初
段の保持電圧と最終段の保持電圧との間に大きな誤差が
生じる。このため、標本化回路の個数が増加するに従い
各標本化回路の動作精度を高く設計しなければならな
い。標本化回路の動作精度を高めるためには、高い電源
電圧が必要となり消費電流が増大するので、結果、消費
電力を増大させることになる。

【００１０】本発明は、前記に鑑みなされたものであっ
て、低消費電力のＡ−Ｄ変換器及びＤ−Ａ変換器を提供
することを目的とする。

【００１１】

【課題を解決するための手段】前記の目的を達成するた
め、具体的に請求項１の発明が講じた解決手段は、値が
時間に対して変動するアナログ電圧をデジタル値に量子
化するアナログ−デジタル変換器を対象とし、前記アナ
ログ電圧の電圧領域を分割して標本化し保持する複数個
の標本化回路が並列に設けられてなる第１の標本化回路
列と、それぞれが前記第１の標本化回路列から出力され
た第１の出力電圧群を標本化し保持する複数個の第２の
標本化回路列と、前記複数個の第２の標本化回路列から
出力された複数個の第２の出力電圧群を入力し該複数個
の第２の出力電圧群の中から何れかを複数個のスイッチ
により選択するスイッチ列と、それぞれが前記スイッチ
列により選択された第２の出力電圧群を参照電圧群と比
較し比較結果を出力する複数個の電圧比較器列とを備
え、該複数個の電圧比較器列から出力された複数個の比
較結果に基づき前記デジタル値を求める構成とするもの
である。

【００１２】請求項２の発明は、具体的には、請求項１
の発明の構成に、前記複数個の電圧比較器列から出力さ
れる複数個の比較結果を論理演算に適した電圧列に変換
する複数個の論理回路と、該複数個の論理回路から出力
される電圧列に対して演算に適当な遅延を付加し演算を
行なうことによって前記デジタル値を求める演算回路と
をさらに備えている構成を付加するものである。

【００１３】請求項３の発明は、具体的には、請求項１
の発明の構成に、前記第２の標本化回路列の個数をｎ個
とすると、ｎは３以上の整数であり、前記電圧比較器列
の個数は（２ｎ−１）個であるという構成を付加するも
のである。

【００１４】請求項４の発明は、具体的には、請求項１
の発明の構成に、前記電圧比較器列の個数をｍ個とする
と、前記複数個の第２の標本化回路列のそれぞれはその
標本化電圧群を基本クロックのｍ／２周期の期間保持す
るという構成を付加するものである。

【００１５】請求項５の発明は、具体的には、請求項１
の発明の構成に、前記第１の標本化回路列と前記複数個
の第２の標本化回路列との間に設けられ、前記複数個の
第２の標本化回路列の中から何れかを複数個のスイッチ
により選択し、選択された第２の標本化回路列に前記第
１の標本化回路列の第１の出力電圧群を供給するスイッ
チ列をさらに備えている構成を付加するものである。

【００１６】請求項６の発明は、具体的には、請求項１
の発明の構成に、前記電圧比較器列の個数をｍ個とする
と、ｍは３以上の整数であり、ｍ個の電圧比較器列のう
ちの第１、第２及び第３の電圧比較器列にそれぞれ第
１、第２及び第３の参照電圧群を供給するデジタル−ア
ナログ変換部をさらに備え、該デジタル−アナログ変換
部は、電圧源間の電圧を粗く分割する複数個の第１の分
割点と、隣り合う第１の分割点毎にその両者間の電圧を
粗く分割する複数個の第２の分割点とを持つ第１の基準
抵抗列と、前記第１の基準抵抗列の複数個の第１の分割
点にそれぞれ対応して設けられその複数個の第１の分割
点の電圧を前記第１の参照電圧群として出力する複数個
の第１の出力端子と、前記第１の基準抵抗列における隣
り合う第１の分割点毎のその両者間の複数個の第２の分
割点の電圧の中から何れかを前記第１の電圧比較器列の
比較結果を用いて複数個のスイッチにより選択する第１
のスイッチ列と、該第１のスイッチ列により選択され
た、隣り合う第１の分割点間の複数個の第２の分割点の
電圧を前記第２の参照電圧群として出力する複数個の第
２の出力端子と、前記第１の基準抵抗列における隣り合
う第１の分割点毎のその両者間の電圧の中から何れかを
前記第１の電圧比較器列の比較結果を用いて複数個のス
イッチにより選択する第２のスイッチ列と、該第２のス
イッチ列により選択された、隣り合う第１の分割点間の
電圧を前記第１の基準抵抗列の複数個の第２の分割点よ
りも細かく分割する複数個の第３の分割点を持つ第２の
基準抵抗列と、該第２の基準抵抗列における連続する複
数個の第３の分割点毎のその複数個の第３の分割点の電
圧の中から何れかを前記第２の電圧比較器列の比較結果
を用いて複数個のスイッチにより選択する第３のスイッ
チ列と、該第３のスイッチ列により選択された、連続す
る複数個の第３の分割点の電圧を前記第３の参照電圧群
として出力する複数個の第３の出力端子とを有している
構成を付加するものである。

【００１７】また、具体的に請求項７の発明が講じた解
決手段は、デジタルデータをアナログ電圧に変換するデ
ジタル−アナログ変換器を対象とし、電圧源間の電圧を
粗く分割する複数個の第１の分割点と、隣り合う第１の
分割点毎にその両者間の電圧を粗く分割する複数個の第
２の分割点とを持つ第１の基準抵抗列と、前記第１の基
準抵抗列の複数個の第１の分割点にそれぞれ対応して設
けられその複数個の第１の分割点の電圧を外部に出力す
る複数個の第１の出力端子と、前記第１の基準抵抗列に
おける隣り合う第１の分割点毎のその両者間の複数個の
第２の分割点の電圧の中から何れかを前記デジタルデー
タを用いて複数個のスイッチにより選択する第１のスイ
ッチ列と、該第１のスイッチ列により選択された、隣り
合う第１の分割点間の複数個の第２の分割点の電圧を外
部に出力する複数個の第２の出力端子と、前記第１の基
準抵抗列における隣り合う第１の分割点毎のその両者間
の電圧の中から何れかを前記デジタルデータを用いて複
数個のスイッチにより選択する第２のスイッチ列と、該
第２のスイッチ列により選択された、隣り合う第１の分
割点間の電圧を前記第１の基準抵抗列の複数個の第２の
分割点よりも細かく分割する第２の基準抵抗列とを備え
ている構成とするものである。

【００１８】また、具体的に請求項８の発明が講じた解
決手段は、値が時間に対して変動するアナログ電圧をデ
ジタル値に量子化するアナログ−デジタル変換器を対象
とし、前記アナログ電圧を標本化し保持する第１の標本
化回路と、それぞれが前記第１の標本化回路から出力さ
れた第１の出力電圧を標本化し保持する複数個の第２の
標本化回路と、前記複数個の第２の標本化回路から出力
された複数個の第２の出力電圧を入力し該複数個の第２
の出力電圧の中から何れかを複数個のスイッチにより選
択するスイッチ列と、それぞれが前記スイッチ列により
選択された第２の出力電圧を参照電圧群と比較し比較結
果を出力する複数個の電圧比較器列と、該複数個の電圧
比較器列から出力される複数個の比較結果を論理演算に
適した電圧列に変換する複数個の論理回路と、該複数個
の論理回路から出力される電圧列に対して演算に適当な
遅延を付加し演算を行なうことによって前記デジタル値
を求める演算回路とを備えている構成とするものであ
る。

【００１９】

【作用】請求項１、２の発明の構成により、被Ａ−Ｄ変
換電圧を複数個の標本化回路により分割して標本化する
第１の標本化回路列の保持電圧群を、後段に並列に配置
された複数個の第２の標本化回路列が標本化する。複数
個の第２の標本化回路列は、同時に、第１の標本化回路
列の保持電圧群を標本化するのではなく、例えば基本ク
ロックの１周期毎に出力される第１の標本化回路列の保
持電圧群を順番に標本化していく。複数個の第２の標本
化回路列のそれぞれの保持電圧群はスイッチ列により所
定期間だけ遅延して選択され複数個の電圧比較器列に順
次入力される。複数個の電圧比較器列のそれぞれの比較
結果は対応する論理回路によって論理符号に変換され
る。各論理符号は例えば１／２周期ずつ遅れて出力され
るため、演算回路において、その遅延機能を使用してク
ロック周期を合わせ込んだ後に論理演算を行ない最終的
なＡ−Ｄ変換結果としてのデジタル値を得る。

【００２０】ここで、各電圧比較器列に入力される一の
電圧群は、これに対応する一の被Ａ−Ｄ変換電圧に対し
て１個の標本化回路列（従来例の標本化回路に相当す
る）が保持している。従来の構成のように、直列に接続
された複数個の標本化回路が一の被Ａ−Ｄ変換電圧に対
応する電圧を保持する必要がなく、動作精度を従来より
も緩和できるため、電源電圧を下げることが可能で消費
電流を低減でき、低消費電力動作が可能となる。また、
クロック周期を短くしても正常に動作を行なうことがで
き、十分な精度を得ることができるので高速化が可能で
ある。さらに、従来困難であった、分散型標本化回路を
使用したパイプライン型Ａ−Ｄ変換器を実現することが
できる。

【００２１】また、１周期当たりの標本化動作数は、従
来の構成では内部Ａ−Ｄ変換器の個数と同数となり内部
Ａ−Ｄ変換器の増加に従い増えるのに対して、本発明で
は内部Ａ−Ｄ変換器としての電圧比較器列を増やしても
１周期当たりの標本化動作数は常に２個にすることが可
能であり、低消費電力化に対して極めて有効である。請
求項３の発明の構成により、例えば、第２の標本化回路
列の個数が３個すなわち標本化回路列の総数が４個の場
合に、内部Ａ−Ｄ変換器としての電圧比較器列の個数は
５個となり、内部Ａ−Ｄ変換器数に対する標本化回路列
数の比率（従来例における内部Ａ−Ｄ変換器数に対する
標本化回路数の比率に相当する）を従来の構成と比較し
て低減することができ、消費電力を低減することが可能
である。

【００２２】請求項４の発明の構成において、例えば、
電圧比較器列は３個であり、第２の標本化回路列の保持
電圧群を上位参照電圧群と比較する上位電圧比較器列
と、中位参照電圧群と比較する中位電圧比較器列と、下
位参照電圧群と比較する下位電圧比較器列とが設けられ
ているとする。ここで、下位電圧比較器列、中位電圧比
較器列、上位電圧比較器列は、この順に第２の標本化回
路列の保持電圧に対して精度の高さを求める。したがっ
て、第２の標本化回路列が保持電圧群を３／２周期保持
する間に、この保持電圧群を、上位電圧比較器列、中位
電圧比較器列、下位電圧比較器列がこの順に標本化する
ことによって、駆動能力の低い第２の標本化回路列を使
用でき、第２の標本化回路列の消費電力を従来に比べ約
１／３に低減できる。

【００２３】請求項５の発明の構成により、第１の標本
化回路列と複数個の第２の標本化回路列との間に設けら
れたスイッチ列を切り換えることによって、第１の標本
化回路列に１個の第２の標本化回路列を順に接続してい
くことができる。これにより、第１の標本化回路列の負
荷容量を小さくすることができるため、駆動能力の低い
第１の標本化回路列を使用でき消費電力をさらに低減で
きる。

【００２４】請求項６、７の発明の構成により、上位参
照電圧群の比較結果（デジタルデータ）に基づいて中位
参照電圧群だけでなく下位参照電圧群も発生させること
ができ、中位参照電圧群が決定されるのを待たずに下位
参照電圧群を得ることができる。このため、下位参照電
圧群を早い時点で出力することができセトリング時間を
大きめに確保することができる。したがって、第２のス
イッチ列と第２の基準抵抗列との間に緩衝増幅器を設け
る場合にも、低い駆動能力のもので十分であり、低消費
電力で参照電圧群を得ることが可能である。

【００２５】請求項８の発明の構成により、集中型標本
化回路を用いた場合にも、低消費電力のＡ−Ｄ変換器を
実現することができる。

【００２６】

【実施例】

（実施例１）以下、本発明の実施例１を図面に基づいて
説明する。

【００２７】図１は実施例１に係るＡ−Ｄ変換器の構成
を示すブロック図である。図１において、Ａ−Ｄ変換器
は標本化回路列１３ａ，１３ｂ，１３ｃを備えており、
標本化回路列１３ａは被Ａ−Ｄ変換電圧を分割して標本
化し保持する複数個の標本化回路からなり、標本化回路
列１３ｂ，１３ｃは標本化回路列１３ａの保持電圧群を
標本化し保持する複数個の標本化回路からなり、各標本
化回路列は分散型標本化回路列を構成している。標本化
回路列１３ａの出力端子は標本化回路列１３ｂの入力端
子と標本化回路列１３ｃの入力端子とに接続されてい
る。標本化回路列１３ｂ及び標本化回路列１３ｃの各出
力端子は、後段の内部Ａ−Ｄ変換器としての、上位電圧
比較器列２ａ、中位電圧比較器列２ｂ及び下位電圧比較
器列２ｃにスイッチ列１６により選択的に接続される。
上位電圧比較器列２ａ、中位電圧比較器列２ｂ、下位電
圧比較器列２ｃの出力端子は、それぞれ、上位論理回路
３ａ、中位論理回路３ｂ、下位論理回路３ｃの入力端子
に接続されている。上位電圧比較器列２ａ、中位電圧比
較器列２ｂ、下位電圧比較器列２ｃは、それぞれ、上位
参照電圧群入力端子１０ａ、中位参照電圧群入力端子１
０ｂ、下位参照電圧群入力端子１０ｃを有している。上
位論理回路３ａ、中位論理回路３ｂ及び下位論理回路３
ｃの出力端子は遅延回路を含む演算回路６に接続されて
いる。なお、１はアナログ信号入力端子、７はＡ−Ｄ変
換出力端子を示している。

【００２８】また、デジタル−アナログ変換部（以下、
Ｄ−Ａ変換部と記す）４９は、各電圧比較器におけるそ
の標本化電圧群の比較対象となる参照電圧群を発生させ
るＤ−Ａ変換器を構成している。上位電圧比較器列２ａ
に供給される上位参照電圧群は、基準電圧源３６，３７
間の電圧を基準抵抗列４１が分割することにより生成さ
れ、上位参照電圧群出力端子４２から出力される。中位
電圧比較器列２ｂに供給される中位参照電圧群は、基準
抵抗列４１における基準電圧源３６，３７間の電圧の分
割点に接続されたスイッチ列４０により上位電圧比較器
列２ａの比較結果に従い選択され、中位参照電圧群出力
端子３９から出力される。下位電圧比較器列２ｃに供給
される下位参照電圧群は、基準抵抗列４１における基準
電圧源３６，３７間の電圧の分割点に接続されたスイッ
チ列４３が上位電圧比較器列２ａの比較結果に従い中位
参照電圧群を選択し、スイッチ列４３にバッファ４４，
４５を介して接続された基準抵抗列４６がその中位参照
電圧群の中位参照電圧同士の間の電圧を分割して生成さ
れ、基準抵抗列４６におけるバッファ４４，４５間の電
圧の分割点に接続されたスイッチ列４８により中位電圧
比較器列２ｂの比較結果に従い選択され、下位参照電圧
群出力端子４７から出力される。

【００２９】図２は分散型標本化回路列としての標本化
回路列１３ａの構成の一例を示す概念図である。ここで
は、５個の標本化回路が分散して配置された例を示す。
なお、標本化回路列１３ｂ，１３ｃも同様に構成されて
いる。図２に示すように、集中型と比較して、増幅器６
１の個数が多くなるため、総消費電流を増加させないた
めに各々での電流量は小さく設計される。その結果、負
荷を駆動する能力は低いと言える。

【００３０】図３はＤ−Ａ変換部４９の構成の具体例を
示す概念図である。ここで、Ｄ−Ａ変換部４９は、上位
電圧比較器列２ａ及び中位電圧比較器列２ｂの比較結果
（デジタルデータ）に従って、上位参照電圧を２ビッ
ト、中位参照電圧を２ビット、下位参照電圧を２ビット
発生させるＤ−Ａ変換器である。

【００３１】図３において、基準電圧源３６，３７間の
電圧は基準抵抗列４１により１６分割される。各分割点
にスイッチ列４０のスイッチＳ２１〜Ｓ３２の入力端子
が接続されている。スイッチ列４０のスイッチの出力端
子は２つおきに接続され、２ビットの出力（中位参照電
圧群）が中位参照電圧群出力端子３９から出力される。
基準電圧源３６，３７間の電圧が基準抵抗列４１の４等
分点により４分割された電圧は、２ビットの出力（上位
参照電圧群）として上位参照電圧群出力端子４２から出
力される。基準抵抗列４１の両端子と４等分点とはスイ
ッチ列４３のスイッチＳ４１〜Ｓ４８に接続されてお
り、スイッチ列４３のスイッチＳ４１，Ｓ４８の出力電
圧はそれぞれバッファ４４，４５を通り、基準抵抗列４
６を駆動する。基準抵抗列４６はその両端子間の電圧を
８等分する。基準抵抗列４６の８等分点にはスイッチ列
４８のスイッチＳ５１〜Ｓ５６の入力端子が接続されて
おり、スイッチ列４８のスイッチＳ５１〜Ｓ５６の出力
端子は２つおきに接続され、２ビットの出力（下位参照
電圧群）が下位参照電圧群出力端子４７から出力され
る。

【００３２】Ｄ−Ａ変換部４９の動作を説明する。上位
電圧比較器列２ａの比較結果（すなわち上位論理回路３
ａからの制御出力）に従って、中位参照電圧群を出力す
るために、スイッチ列４０における、スイッチＳ２１〜
Ｓ２３、スイッチＳ２４〜Ｓ２６、スイッチＳ２７〜Ｓ
２９及びスイッチＳ３０〜Ｓ３２のうちの何れか１組の
スイッチが閉じられる。さらに、上位電圧比較器列２ａ
の比較結果に従って、スイッチ列４３のスイッチが選択
され、バッファ４４，４５は被Ａ−Ｄ変換電圧値をその
間に含む２つの上位参照電圧を出力する。次に、中位電
圧比較器列２ｂの比較結果（すなわち中位論理回路３ｂ
からの制御出力）に従って、スイッチ列４８における、
スイッチＳ５１〜Ｓ５３及びスイッチＳ５４〜Ｓ５６の
うちの何れか１組のスイッチが選択されて２ビットの下
位参照電圧群が出力される。

【００３３】図４は図１に示す実施例１のＡ−Ｄ変換器
の動作を示すタイミング図である。図４に示すように、
第１のクロック期間Ｔ１で、標本化回路列１３ａは被Ａ
−Ｄ変換電圧を標本化する。第２のクロック期間Ｔ２
で、標本化回路列１３ａは標本化電圧を保持し、標本化
回路列１３ｂは標本化回路列１３ａの保持電圧を標本化
する。

【００３４】第３のクロック期間Ｔ３で、標本化回路列
１３ｂは標本化電圧を保持する。標本化回路列１３ｂの
保持電圧は３クロック期間保持され、３クロック期間の
うちの最初の１クロック期間において、標本化回路列１
３ｂの出力端子はスイッチ列１６により上位電圧比較器
列２ａの入力端子に接続され（図４中でＭ１と記述され
たスイッチ状態）、上位電圧比較器列２ａが標本化回路
列１３ｂの保持電圧を標本化する。次の１クロック期間
において、標本化回路列１３ｂの出力端子の接続はスイ
ッチ列１６により上位電圧比較器列２ａの入力端子から
中位電圧比較器列２ｂの入力端子に切り替わる（図４中
でＭ２と記述されたスイッチ状態）。上位電圧比較器列
２ａはその標本化電圧と上位参照電圧群とを比較し、中
位電圧比較器列２ｂは標本化回路列１３ｂの保持電圧を
標本化する。最後の１クロック期間において、標本化回
路１３ｂの出力端子の接続はスイッチ列１６により中位
電圧比較器列２ｂの入力端子から下位電圧比較器列２ｃ
の入力端子に切り替わる（図４中でＭ３と記述されたス
イッチ状態）。中位電圧比較器列２ｂはその標本化電圧
と中位参照電圧群とを比較し、下位電圧比較器列２ｃは
標本化回路列１３ｂの保持電圧を標本化する。下位電圧
比較器列２ｃの標本化電圧は、次の１クロック期間にお
いて、下位参照電圧群と比較される。このように、１ク
ロック期間毎に出力される各電圧比較器列２ａ，２ｂ，
２ｃの比較結果は、それぞれ、１クロック期間毎遅れ
て、上位論理回路３ａ、中位論理回路３ｂ、下位論理回
路３ｃに入力され、論理演算に適した論理符号に変換さ
れる。各論理回路３ａ，３ｂ，３ｃから１クロック期間
毎に順次出力される論理符号は、遅延回路を含む演算回
路６によって、クロック周期が一致するように遅延され
た後演算され、最終のＡ−Ｄ変換結果が出力される。

【００３５】第４のクロック期間Ｔ４では、第３のクロ
ック期間Ｔ３で被Ａ−Ｄ変換電圧を標本化した標本化回
路列１３ａが出力する保持電圧を標本化回路列１３ｃが
標本化する。第５のクロック期間Ｔ５で標本化回路列１
３ｃの標本化電圧は３クロック期間保持され、上述の通
りに、各電圧比較器２ａ，２ｂ，２ｃと、それ以降の回
路が動作し、最終のＡ−Ｄ変換結果を出力する。

【００３６】図５は、以上のようなＡ−Ｄ変換器の動作
のうち、特に、各参照電圧群を発生させるＤ−Ａ変換部
４９の動作とアナログ−デジタル変換動作との関係を示
すタイミング図である。

【００３７】Ｄ−Ａ変換部４９は、その基準抵抗列４１
により基準電圧源３６，３７間の電圧を等分割（１６分
割）し、１６分割された電圧のうち、上位電圧比較器列
２ａへの上位参照電圧群として、４等分点の電圧を出力
する。そして、上位電圧比較器列２ａにより上位参照電
圧群と直前のクロック期間で標本化されたアナログ電圧
とが比較される。これにより、上位参照電圧間の電圧領
域のうちの何れの電圧領域にアナログ電圧が含まれてい
るかが分かる。その結果は、上位電圧比較器列２ａから
出力され上位論理回路３ａによりＤ−Ａ変換部４９のス
イッチ列４０に伝えられる。Ｄ−Ａ変換部４９において
は、上位電圧比較器列２ａの出力に従い、スイッチ列４
０における、スイッチＳ２１〜Ｓ２３、スイッチＳ２４
〜Ｓ２６、スイッチＳ２７〜Ｓ２９、スイッチＳ３０〜
Ｓ３２のうちの何れか１組のスイッチが選択される。例
えば、アナログ電圧が上位参照電圧間の電圧領域のうち
の２番目の電圧領域に含まれるならば、スイッチ列４０
におけるスイッチＳ２４〜Ｓ２６が選択される。する
と、その２番目の電圧領域をさらに４分割した電圧が中
位参照電圧群として中位電圧比較器列２ｂに供給され
る。同時に、上位電圧比較器列２ａの出力に従いスイッ
チ列４３により上位参照電圧間の２番目の電圧領域が選
択されこの２番目の電圧領域を構成する上位参照電圧が
基準抵抗列４６の両端にバッファ４４，４５を介して送
られる。そうすると、基準抵抗列４６によって、上位参
照電圧間の２番目の電圧領域をさらに８分割した電圧を
発生させることができる。これにより、消費電力の低減
のためにバッファ４４，４５の駆動能力を小さくして
も、早いタイミングで電圧が基準抵抗列４６に送られる
のでセトリング時間を大きめに確保してやることができ
る。さらに、アナログ電圧が中位参照電圧間の何れの電
圧領域に含まれるかが判明するのを待たずして下位参照
電圧群を得ることができる。

【００３８】中位電圧比較器列２ｂは中位参照電圧群と
直前のクロック期間で標本化したアナログ電圧とを比較
する。これにより、中位参照電圧間の電圧領域のうちの
何れの電圧領域にアナログ電圧が含まれているかが分か
る。中位電圧比較器列２ｂの比較結果により、Ｄ−Ａ変
換部４９におけるスイッチ列４８のスイッチＳ５１〜Ｓ
５３又はスイッチＳ５４〜Ｓ５６が選択される。例え
ば、アナログ電圧が中位参照電圧間の１番目の電圧領域
に含まれる場合には、スイッチ列４８におけるスイッチ
Ｓ５１〜Ｓ５３が選択され下位参照電圧群が出力され
る。そして、下位電圧比較器列２ｃが下位参照電圧群と
直前のクロック期間で標本化したアナログ電圧とを比較
する。

【００３９】図６は図１に示す実施例１のＡ−Ｄ変換器
に標本化回路列１３ｄを加えた場合の構成を示すブロッ
ク図であり、図７はその動作を示すタイミング図であ
る。図６において、標本化回路列１３ｂ，１３ｃ，１３
ｄは、標本化回路１３ａの保持電圧を５クロック期間保
持する。第１位電圧比較器列１８ａは、Ｄ−Ａ変換部
（図示省略）から第１位参照電圧群が供給される第１位
参照電圧群群入力端子２０ａを有しており、標本化回路
列１３ｂ〜１３ｄの標本化電圧と第１位参照電圧群とを
比較する。１８ｂ，１８ｃ，１８ｄ，１８ｅは、それぞ
れ、第２位電圧比較器列、第３位電圧比較器列、第４位
電圧比較器列、第５位電圧比較器列を示しており、第２
位電圧比較器列１８ｂ、第３位電圧比較器列１８ｃ、第
４位電圧比較器列１８ｄ、第５位電圧比較器列１８ｅは
第１位電圧比較器列１８ａと同様のものであり、それぞ
れ、第２位参照電圧群入力端子２０ｂ、第３位参照電圧
群入力端子２０ｃ、第４位参照電圧群入力端子２０ｄ、
第５位参照電圧群入力端子２０ｅを有している。また、
第１位論理回路１９ａは、第１位電圧比較器列１８ａの
比較結果を論理演算に適した論理符号に変換する。１９
ｂ，１９ｃ，１９ｄ，１９ｅは、それぞれ、第２位論理
回路、第３位論理回路、第４位論理回路、第５位論理回
路を示しており、第１位論理回路１９ａと同様に、対応
する電圧比較器列の比較結果を論理演算に適した論理符
号に変換する。なお、図１に示すものと同様のものに
は、同一の符号を付して説明を省略する。

【００４０】このように、標本化回路列１３ａの保持電
圧を順次標本化するために並列に配置された２つの標本
化回路列１３ｂ，１３ｃに、さらに標本化回路列１３ｄ
を加えることによって電圧比較器列の個数を増やすこと
ができる。これは、図７に示すように、標本化回路列１
３ｂ，１３ｃ，１３ｄが標本化回路１３ａの保持電圧を
５クロック期間保持することができるためである。動作
タイミングについては、第２位電圧比較器列１８ｂ及び
第３位電圧比較器列１８ｃの動作と同一の動作を、第４
位電圧比較器列１８ｄ及び第５位電圧比較器列１８ｅが
１周期遅れて２クロック期間行なう。従って、最終のＡ
−Ｄ変換結果の出力時間は図１に示すＡ−Ｄ変換器とは
異なるが、動作の順序は同じである。

【００４１】図８は図６に示すＡ−Ｄ変換器にさらにス
イッチ列２１を加えた場合の構成を示すブロック図であ
る。図８に示すように、標本化回路列１３ａの出力端子
と標本化回路列１３ｂ，１３ｃ，１３ｄの各入力端子と
の間にスイッチ列２１を設ける。スイッチ列２１は、標
本化回路列１３ａの保持電圧を後段の標本化回路列１３
ｂ，１３ｃ，１３ｄが標本化するときに、標本化回路列
１３ａを標本化状態にある標本化回路列に接続し、その
ほかの標本化回路列から切り離す。これによって、標本
化回路列１３ａの出力端子の負荷容量を低減することが
できる。

【００４２】（実施例２）以下、本発明の実施例２を図
面に基づいて説明する。

【００４３】図９は実施例２に係るＡ−Ｄ変換器の構成
を示すブロック図である。図２に示すように、図１に示
す実施例１のＡ−Ｄ変換器における標本化回路列１３ａ
が標本化回路２５ａに、標本化回路列１３ｂが標本化回
路２５ｂに、標本化回路列１３ｃは標本化回路２５ｃに
置き換えられている。標本化回路２５ａ，２５ｂ，２５
ｃはそれぞれ増幅器２６ａ，２６ｂ，２６ｃを有してお
り、入力電圧を単一の標本化回路が標本化し保持する集
中型標本化回路である。スイッチ列２２はスイッチＳ１
〜Ｓ４から構成されており、実施例１のスイッチ列１６
と置き換えられている。スイッチＳ１，Ｓ２の入力端子
は標本化回路２５ｂの出力端子に接続されており、スイ
ッチＳ３，Ｓ４の入力端子は標本化回路２５ｃの出力端
子に接続されている。スイッチＳ１，Ｓ３の出力端子は
上位電圧比較器列２ａの入力端子に接続されている。ス
イッチＳ２，Ｓ４の出力端子は中位電圧比較器列２ｂの
入力端子と下位電圧比較器列２ｃの入力端子とに接続さ
れている。なお、図１に示す実施例１と同様のものには
同一の符号を付して説明を省略する。

【００４４】図１０は集中型標本化回路としての標本化
回路２５ａの詳細な構成の一例を示す概念図である。な
お、標本化回路２５ａ，２５ｂも同様に構成されてい
る。図１０において、標本化回路２５ａの増幅器２６ａ
は、さらに要素分類すると、入力増幅器５９と出力バッ
ファ６０とに分割される。特に、出力バッファ６０は、
入力増幅器５９と比較して大きい電流量を使用すること
によって負荷を駆動する能力を高めるように設計され
る。

【００４５】図１１は図９に示す実施例２のＡ−Ｄ変換
器の動作を示すタイミング図である。図１１に示すよう
に、標本化回路２５ａ〜２５ｃの標本化動作及び保持動
作のタイミングは、実施例１の標本化回路列１３ａ〜１
３ｃと同じである。また、上位電圧比較器列２ａ及び上
位論理回路３ａと、中位電圧比較器列２ｂ及び中位論理
回路３ｂと、下位電圧比較器列２ｃ及び下位論理回路３
ｃと、遅延回路を含む演算回路６の動作のタイミングに
ついても同じである。スイッチ列２２のスイッチ動作が
実施例１のスイッチ列１６と異なる。実施例１と同一の
動作タイミングを実施例２に適用することもできる。実
施例２では、上述した実施例１の動作タイミングに加え
て、他の動作タイミングが適用できることを説明する。
この動作タイミングは実施例１に対しても適用できるこ
とは自明である。

【００４６】図１１に示すように、第３のクロック期間
Ｔ３で、標本化回路２５ｂは保持動作に入ると標本化電
圧を３クロック期間保持する。最初の１クロック期間
で、スイッチ列２２のスイッチＳ１は閉じられ、標本化
回路２５ｂは上位電圧比較器列２ａに接続される。上位
電圧比較器列２ａは標本化回路２５ｂの保持電圧を標本
化する。次の１クロック期間では、スイッチＳ１は開放
され、スイッチＳ２は閉じられる。標本化回路２５ｂの
保持電圧を中位電圧比較器列２ｂが標本化し、上位電圧
比較器列２ａはその標本化電圧を上位参照電圧群と比較
する。最後の１クロック期間では、スイッチＳ１，Ｓ２
は直前の１クロック期間と同じ状態を保ち、下位電圧比
較器列２ｃは標本化回路２５ｂの保持電圧を標本化す
る。中位電圧比較器列２ｂはその標本化電圧を中位参照
電圧群と比較する。次の第６のクロック期間Ｔ６では、
下位電圧比較器列２ｃはその標本化電圧を下位参照電圧
群と比較する。

【００４７】第５のクロック期間Ｔ５で、標本化回路２
５ｃは保持動作に入ると標本化電圧を３クロック期間保
持する。この３クロック期間におけるスイッチ列２２の
スイッチＳ３，Ｓ４の動作及び各電圧比較器列２ａ，２
ｂ，２ｃの動作は、上述の標本化回路２５ｂが保持動作
に入ってから行なう動作と同じであり、この動作を１周
期遅れて行なう。

【００４８】図１２は図９に示す実施例２のＡ−Ｄ変換
器に標本化回路列２５ｄを加えた場合の構成を示すブロ
ック図であり、図１３はその動作を示すタイミング図で
ある。図１２において、標本化回路列２５ｂ，２５ｃ，
２５ｄは、標本化回路２５ａの保持電圧を５クロック期
間保持する。また、スイッチ列２３はスイッチＳ５〜Ｓ
１３から構成されている。スイッチＳ５，Ｓ６，Ｓ７の
入力端子は標本化回路２５ｂの出力端子に接続され、ス
イッチＳ８，Ｓ９，Ｓ１０の入力端子は標本化回路２５
ｃの出力端子に接続され、スイッチＳ１１，Ｓ１２，Ｓ
１３の入力端子は標本化回路２５ｄの出力端子に接続さ
れている。スイッチＳ５，Ｓ８，Ｓ１１の出力端子は第
１位電圧比較器列１８ａの入力端子に接続されている。
スイッチＳ６，Ｓ９，Ｓ１２の出力端子は第２位電圧比
較器列１８ｂの入力端子と第３位電圧比較器列１８ｃの
入力端子とに接続され、同様に、スイッチＳ７，Ｓ１
０，Ｓ１３の出力端子は第４位電圧比較器列１８ｄの入
力端子と第５位電圧比較器列１８ｅの入力端子とに接続
されている。なお、図６及び図９に示すものと同様のも
のには同一の符号を付して説明を省略する。

【００４９】このように、標本化回路２５ａの保持電圧
を順次標本化するために並列に配置された２つの標本化
回路２５ｂ，２５ｃに、さらに標本化回路２５ｄを加え
ることによって、電圧比較器列の個数を増やすことがで
きる。これは、図１３に示すように、標本化回路２５
ｂ，２５ｃ，２５ｄが標本化回路２５ａの保持電圧を５
クロック期間保持することができるためである。動作タ
イミングについては、第２位電圧比較器列１８ｂ及び第
３位電圧比較器列１８ｃの動作と同一の動作を、第４位
電圧比較器列１８ｄ及び第５位電圧比較器列１８ｅが１
周期遅れて行なう。従って、最終のＡ−Ｄ変換結果の出
力時間は図９に示す実施例２のＡ−Ｄ変換器とは異なる
が、動作の順序は同じである。

【００５０】

【発明の効果】以上説明したように、請求項１、２の発
明に係るＡ−Ｄ変換器によると、各電圧比較器列に入力
される一の電圧群は、これに対応する一の被Ａ−Ｄ変換
電圧に対して１個の標本化回路列（従来例の標本化回路
に相当する）が保持している。このため、従来の構成の
ように、直列に接続された複数個の標本化回路が単一の
被Ａ−Ｄ変換電圧に対応する電圧を保持する必要がな
く、動作精度を緩和できるので電源電圧を下げ消費電流
を低減でき低消費電力動作が可能となる。また、クロッ
ク周期を短くしても正常に動作を行なうことができ、十
分な精度を得ることができるので高速化が可能である。
さらに、従来困難であった、分散型標本化回路列を使用
したパイプライン型Ａ−Ｄ変換器を実現することができ
る。

【００５１】また、１周期当たりの標本化動作数を常に
２個にすることが可能であり、低消費電力化に対して極
めて有効である。

【００５２】請求項３の発明に係るＡ−Ｄ変換器による
と、内部Ａ−Ｄ変換器数に対する標本化回路列数の比率
（従来例における内部Ａ−Ｄ変換器数に対する標本化回
路数の比率に相当する）を従来の構成と比較して低減す
ることができ、消費電力を低減することが可能である。

【００５３】請求項４の発明に係るＡ−Ｄ変換器による
と、駆動能力の低い第２の標本化回路列を使用でき、第
２の標本化回路列の低消費電力化を図ることができる。

【００５４】請求項５の発明に係るＡ−Ｄ変換器による
と、第１の標本化回路列の負荷容量を小さくすることが
できるため、駆動能力の低い第１の標本化回路列を使用
でき消費電力をさらに低減できる。

【００５５】請求項６の発明に係るＡ−Ｄ変換器のＤ−
Ａ変換部又は請求項７の発明に係るＤ−Ａ変換器による
と、中位参照電圧群が決定されるのを待たずに下位参照
電圧群を得ることができるため、下位参照電圧群を早い
時点で出力することができセトリング時間を大きめに確
保することができる。したがって、第２のスイッチ列と
第２の基準抵抗列との間に緩衝増幅器を設ける場合に
も、低い駆動能力のもので十分であり、低消費電力で参
照電圧群を得ることが可能である。

【００５６】請求項８の発明に係るＡ−Ｄ変換器による
と、集中型標本化回路を用いた場合にも、低消費電力の
Ａ−Ｄ変換器を実現することができる。

【００５７】以上のように、本発明によると、低消費電
力のＡ−Ｄ変換器及びＤ−Ａ変換器を提供することが可
能である。

【図面の簡単な説明】

【図１】本発明の実施例１に係るＡ−Ｄ変換器の構成を
示すブロック図である。

【図２】実施例１に係るＡ−Ｄ変換器の標本化回路列の
構成を示す概念図である。

【図３】実施例１に係るＡ−Ｄ変換器のＤ−Ａ変換部の
詳細な構成を示す概念図である。

【図４】実施例１に係るＡ−Ｄ変換器の動作を示すタイ
ミング図である。

【図５】実施例１に係るＡ−Ｄ変換器のＤ−Ａ変換部の
スイッチ列動作を示すタイミング図である。

【図６】実施例１に係るＡ−Ｄ変換器にさらに標本化回
路列を加えた場合のＡ−Ｄ変換器の構成を示すブロック
図である。

【図７】図６に示すＡ−Ｄ変換器の動作を示すタイミン
グ図である。

【図８】図６に示すＡ−Ｄ変換器にさらにスイッチ列を
加えた場合のＡ−Ｄ変換器の構成を示すブロック図であ
る。

【図９】本発明の実施例２に係るＡ−Ｄ変換器の構成を
示すブロック図である。

【図１０】実施例２に係るＡ−Ｄ変換器の標本化回路の
構成を示す概念図である。

【図１１】実施例２に係るＡ−Ｄ変換器の動作を示すタ
イミング図である。

【図１２】実施例２に係るＡ−Ｄ変換器にさらに標本化
回路を加えた場合のＡ−Ｄ変換器の構成を示すブロック
図である。

【図１３】図１２に示すＡ−Ｄ変換器の動作を示すタイ
ミング図である。

【符号の説明】

２ａ 上位電圧比較器列 ２ｂ 中位電圧比較器列 ２ｃ 下位電圧比較器列 ３ａ 上位論理回路 ３ｂ 中位論理回路 ３ｃ 下位論理回路 ６ 遅延回路を含む演算回路 １３ａ〜１３ｄ 標本化回路列 １６，２１，２２，２３ スイッチ列 １８ａ 第１位電圧比較器列 １８ｂ 第２位電圧比較器列 １８ｃ 第３位電圧比較器列 １８ｄ 第４位電圧比較器列 １８ｅ 第５位電圧比較器列 １９ａ 第１位論理回路 １９ｂ 第２位論理回路 １９ｃ 第３位論理回路 １９ｄ 第４位論理回路 １９ｅ 第５位論理回路 ２５ａ〜２５ｄ 標本化回路 ４０，４３，４８ スイッチ列 ４１，４６ 基準抵抗列 ４４，４５ バッファ ４９ Ｄ−Ａ変換部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 値が時間に対して変動するアナログ電圧
   をデジタル値に量子化するアナログ−デジタル変換器で
   あって、 前記アナログ電圧の電圧領域を分割して標本化し保持す
   る複数個の標本化回路が並列に設けられてなる第１の標
   本化回路列と、 それぞれが前記第１の標本化回路列から出力された第１
   の出力電圧群を標本化し保持する複数個の第２の標本化
   回路列と、 前記複数個の第２の標本化回路列から出力された複数個
   の第２の出力電圧群を入力し該複数個の第２の出力電圧
   群の中から何れかを複数個のスイッチにより選択するス
   イッチ列と、 それぞれが前記スイッチ列により選択された第２の出力
   電圧群を参照電圧群と比較し比較結果を出力する複数個
   の電圧比較器列とを備え、 該複数個の電圧比較器列から出力された複数個の比較結
   果に基づき前記デジタル値を求めるように構成されてい
   ることを特徴とするアナログ−デジタル変換器。
2. 【請求項２】 前記複数個の電圧比較器列から出力され
   る複数個の比較結果を論理演算に適した電圧列に変換す
   る複数個の論理回路と、該複数個の論理回路から出力さ
   れる電圧列に対して演算に適当な遅延を付加し演算を行
   なうことによって前記デジタル値を求める演算回路とを
   さらに備えていることを特徴とする請求項１に記載のア
   ナログ−デジタル変換器。
3. 【請求項３】 前記第２の標本化回路列の個数をｎ個と
   すると、ｎは３以上の整数であり、前記電圧比較器列の
   個数は（２ｎ−１）個であることを特徴とする請求項１
   に記載のアナログ−デジタル変換器。
4. 【請求項４】 前記電圧比較器列の個数をｍ個とする
   と、前記複数個の第２の標本化回路列のそれぞれはその
   標本化電圧群を基本クロックのｍ／２周期の期間保持す
   ることを特徴とする請求項１に記載のアナログ−デジタ
   ル変換器。
5. 【請求項５】 前記第１の標本化回路列と前記複数個の
   第２の標本化回路列との間に設けられ、前記複数個の第
   ２の標本化回路列の中から何れかを複数個のスイッチに
   より選択し、選択された第２の標本化回路列に前記第１
   の標本化回路列の第１の出力電圧群を供給するスイッチ
   列をさらに備えていることを特徴とする請求項１に記載
   のアナログ−デジタル変換器。
6. 【請求項６】 前記電圧比較器列の個数をｍ個とする
   と、ｍは３以上の整数であり、ｍ個の電圧比較器列のう
   ちの第１、第２及び第３の電圧比較器列にそれぞれ第
   １、第２及び第３の参照電圧群を供給するデジタル−ア
   ナログ変換部をさらに備え、 該デジタル−アナログ変換部は、電圧源間の電圧を粗く
   分割する複数個の第１の分割点と、隣り合う第１の分割
   点毎にその両者間の電圧を粗く分割する複数個の第２の
   分割点とを持つ第１の基準抵抗列と、 前記第１の基準抵抗列の複数個の第１の分割点にそれぞ
   れ対応して設けられその複数個の第１の分割点の電圧を
   前記第１の参照電圧群として出力する複数個の第１の出
   力端子と、 前記第１の基準抵抗列における隣り合う第１の分割点毎
   のその両者間の複数個の第２の分割点の電圧の中から何
   れかを前記第１の電圧比較器列の比較結果を用いて複数
   個のスイッチにより選択する第１のスイッチ列と、 該第１のスイッチ列により選択された、隣り合う第１の
   分割点間の複数個の第２の分割点の電圧を前記第２の参
   照電圧群として出力する複数個の第２の出力端子と、 前記第１の基準抵抗列における隣り合う第１の分割点毎
   のその両者間の電圧の中から何れかを前記第１の電圧比
   較器列の比較結果を用いて複数個のスイッチにより選択
   する第２のスイッチ列と、 該第２のスイッチ列により選択された、隣り合う第１の
   分割点間の電圧を前記第１の基準抵抗列の複数個の第２
   の分割点よりも細かく分割する複数個の第３の分割点を
   持つ第２の基準抵抗列と、 該第２の基準抵抗列における連続する複数個の第３の分
   割点毎のその複数個の第３の分割点の電圧の中から何れ
   かを前記第２の電圧比較器列の比較結果を用いて複数個
   のスイッチにより選択する第３のスイッチ列と、 該第３のスイッチ列により選択された、連続する複数個
   の第３の分割点の電圧を前記第３の参照電圧群として出
   力する複数個の第３の出力端子とを有していることを特
   徴とする請求項１に記載のアナログ−デジタル変換器。
7. 【請求項７】 デジタルデータをアナログ電圧に変換す
   るデジタル−アナログ変換器であって、 電圧源間の電圧を粗く分割する複数個の第１の分割点
   と、隣り合う第１の分割点毎にその両者間の電圧を粗く
   分割する複数個の第２の分割点とを持つ第１の基準抵抗
   列と、 前記第１の基準抵抗列の複数個の第１の分割点にそれぞ
   れ対応して設けられその複数個の第１の分割点の電圧を
   外部に出力する複数個の第１の出力端子と、 前記第１の基準抵抗列における隣り合う第１の分割点毎
   のその両者間の複数個の第２の分割点の電圧の中から何
   れかを前記デジタルデータを用いて複数個のスイッチに
   より選択する第１のスイッチ列と、 該第１のスイッチ列により選択された、隣り合う第１の
   分割点間の複数個の第２の分割点の電圧を外部に出力す
   る複数個の第２の出力端子と、 前記第１の基準抵抗列における隣り合う第１の分割点毎
   のその両者間の電圧の中から何れかを前記デジタルデー
   タを用いて複数個のスイッチにより選択する第２のスイ
   ッチ列と、 該第２のスイッチ列により選択された、隣り合う第１の
   分割点間の電圧を前記第１の基準抵抗列の複数個の第２
   の分割点よりも細かく分割する第２の基準抵抗列とを備
   えていることを特徴とするデジタル−アナログ変換器。
8. 【請求項８】 値が時間に対して変動するアナログ電圧
   をデジタル値に量子化するアナログ−デジタル変換器で
   あって、 前記アナログ電圧を標本化し保持する第１の標本化回路
   と、 それぞれが前記第１の標本化回路から出力された第１の
   出力電圧を標本化し保持する複数個の第２の標本化回路
   と、 前記複数個の第２の標本化回路から出力された複数個の
   第２の出力電圧を入力し該複数個の第２の出力電圧の中
   から何れかを複数個のスイッチにより選択するスイッチ
   列と、 それぞれが前記スイッチ列により選択された第２の出力
   電圧を参照電圧群と比較し比較結果を出力する複数個の
   電圧比較器列と、 該複数個の電圧比較器列から出力される複数個の比較結
   果を論理演算に適した電圧列に変換する複数個の論理回
   路と、該複数個の論理回路から出力される電圧列に対し
   て演算に適当な遅延を付加し演算を行なうことによって
   前記デジタル値を求める演算回路とを備えていることを
   特徴とするアナログ−デジタル変換器。