JP6700566B2 - 等化回路、受信回路、及び半導体集積回路 - Google Patents

Description

本発明は、等化回路、受信回路、及び半導体集積回路に関する。

受信したデータ信号のビット列の影響によって生じる符号間干渉（ＩＳＩ：Inter Symbol Interference）による信号損失を補償する等化回路の一つに、判定帰還型等化回路（ＤＦＥ：Decision Feedback Equalizer）がある（例えば、特許文献１、２参照）。判定帰還型等化回路における補償は、過去のビット列の判定結果を基に行われ、フローティングタップ判定帰還型等化回路は、ビット列の内の任意のビットによる影響を補償することができる。

フローティングタップ判定帰還型等化回路は、図７に一例を示すように、加算回路７０１、比較回路７０２、複数のＤラッチ回路７０３、選択回路（マルチプレクサ）７０４、及びデジタルアナログ（ＤＡ）変換回路７０５を有する。加算回路７０１は、過去のビット列の内から選択したビットに応じてＤＡ変換回路７０５から出力される補償信号ＳＧ１を入力データ信号ＩＤＴに加算する。比較回路７０２は、加算回路７０１の出力に対する２値判定を行い、判定結果を出力データ信号ＯＤＴとして出力する。

複数のＤラッチ回路７０３は、図示しないクロック信号により駆動され、図７に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図７には、８個のＤラッチ回路７０３−１〜７０３−８を有する（タップ数が８）例を示しており、過去の８ビットを保持することができる。比較回路７０２から出力される出力データ信号ＯＤＴがＤラッチ回路７０３−１に入力され、Ｄラッチ回路７０３−ｉ（ｉ＝１〜７の整数）の出力がＤラッチ回路７０３−（ｉ＋１）に入力される。

マルチプレクサ７０４は、複数のＤラッチ回路７０３の出力が入力され、選択したビットに対応するＤラッチ回路７０３の出力を選択して出力する。ＤＡ変換回路７０５は、補償強度に応じた係数に従ってマルチプレクサ７０４の出力をデジタルアナログ変換して補償信号ＳＧ１を生成し出力する。

図７に示すフローティングタップ判定帰還型等化回路７００は、Ｄラッチ回路７０３により保持した過去のビット列をマルチプレクサ７０４により選択することで補償する位置を選択し、ＤＡ変換回路７０５で補償強度を決定して、加算回路７０１へのフィードバックを行う。例えば、５ＵＩ（ユニットインターバル）前のデータ信号による影響を補償する場合、Ｄラッチ回路（Ｌ５）７０３−５の出力がマルチプレクサ７０４で選択されＤＡ変換回路７０５に出力される。このようにして、フローティングタップ判定帰還型等化回路７００は、入力データ信号ＩＤＴに過去のデータ信号の影響を反映させ、符号間干渉による信号損失を補償する。

図７に示した従来のフローティングタップ判定帰還型等化回路７００において、ＤＡ変換回路７０５への入力は、図８に示すようにＤラッチ回路７０３による遅延Ｔ_cdとマルチプレクサ７０４による遅延Ｔ_muxとを合わせた遅延量（Ｔ_cd＋Ｔ_mux）だけ遅延する。そのため、回路の動作速度が高速になると、加算回路７０１に補償信号ＳＧ１をフィードバックするタイミングが厳しくなる。

また、図７に示した従来のフローティングタップ判定帰還型等化回路７００は、Ｄラッチ回路７０３の数を増加させることで補償範囲を広げることが可能であるが、Ｄラッチ回路７０３の数を増加させるとマルチプレクサ７０４の負荷が増加し遅延Ｔ_muxが大きくなる。その結果、加算回路７０１に補償信号ＳＧ１をフィードバックするタイミングが厳しくなる。

特開２０１５−１９２２００号公報 特開２０００−４９６６４号公報

本発明の目的は、補償信号の遅延を短縮し、加算回路へのフィードバックタイミングを緩和することができる等化回路を提供することにある。

等化回路の一態様は、入力信号と補償信号とを加算する加算回路と、加算回路の出力信号を所定のしきい値と比較する比較回路と、比較回路の出力信号を保持する、縦続接続された複数の第１のラッチ回路と、比較回路及び各々の第１のラッチ回路の出力信号を受けて何れか１つを選択して出力する選択回路と、選択回路の出力信号を保持する第２のラッチ回路と、第２のラッチ回路の出力信号に基づいて補償信号を生成するデジタルアナログ変換回路とを有する。

開示の等化回路は、補償信号を生成するデジタルアナログ変換回路への入力に係る遅延を短縮し、補償信号をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。

図１は、第１の実施形態における等化回路の構成例を示す図である。 図２は、第１の実施形態における補償位置選択処理の例を示すフローチャートである。 図３は、第１の実施形態における等化回路の動作例を示すタイミングチャートである。 図４は、第１の実施形態における等化回路での遅延を説明する図である。 図５は、第２の実施形態における等化回路の構成例を示す図である。 図６は、本実施形態における半導体集積回路の構成例を示す図である。 図７は、従来の等化回路の構成例を示す図である。 図８は、従来の等化回路での遅延を説明する図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における等化回路１００の構成例を示す図である。等化回路１００は、過去のビット列の内の任意のビットによる影響を補償するフローティングタップ判定帰還型等化回路である。フローティングタップ判定帰還型等化回路１００は、加算回路１０１、比較回路１０２、複数のＤラッチ回路１０３、選択回路（マルチプレクサ）１０４、Ｄラッチ回路１０５、デジタルアナログ（ＤＡ）変換回路１０６、及びロジック回路１０７を有する。

加算回路１０１は、過去のビット列の内から選択したビットに応じてＤＡ変換回路１０６から出力される補償信号ＳＧ１を入力データ信号ＩＤＴに加算して出力する。比較回路１０２は、加算回路１０１の出力を比較する。比較回路１０２は、加算回路１０１の出力に対する２値判定を行い、判定結果を出力データ信号ＯＤＴとして出力する。

複数のＤラッチ回路１０３は、図示しないクロック信号により駆動され、図１に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図１には、７個のＤラッチ回路１０３−１〜１０３−７を有する例を示しており、過去の７ビットを保持することができる。比較回路１０２から出力される出力データ信号ＯＤＴがＤラッチ回路１０３−１に入力され、Ｄラッチ回路１０３−ｉ（ｉ＝１〜６の整数）の出力がＤラッチ回路１０３−（ｉ＋１）に入力される。なお、Ｄラッチ回路１０３の数は、これに限定されるものではなく、等化回路におけるタップ数よりも１少ない数である。言い換えれば、Ｄラッチ回路１０３とＤラッチ回路１０５とを合わせた回路の総数が等化回路におけるタップ数と等しい。

マルチプレクサ１０４は、比較回路１０２の出力（出力データ信号ＯＤＴ）及び各々のＤラッチ回路１０３−１〜１０３−７の出力が入力される。マルチプレクサ１０４は、比較回路１０２の出力及び各々のＤラッチ回路１０３−１〜１０３−７の出力の内から、ロジック回路１０７による制御に従って１つを選択して出力する。

Ｄラッチ回路１０５は、図示しないクロック信号により駆動され、マルチプレクサ１０４の出力を保持する。ＤＡ変換回路１０６は、補償強度に応じてロジック回路１０７から供給される係数に従ってＤラッチ回路１０５の出力をデジタルアナログ変換して補償信号ＳＧ１を生成し出力する。

ロジック回路１０７は、補償位置選択処理を行い、マルチプレクサ１０４による選択動作及びＤＡ変換回路１０６に供給する補償強度に応じた係数を制御する。ロジック回路１０７は、等化回路における各タップでの符号間干渉（ＩＳＩ）に対する補償強度（調整値）の情報を保持するレジスタ１０８を有する。補償強度（調整値）の情報は、実際に通信を行う前、例えば起動時等に予め測定することで取得されレジスタ１０８に格納される。

ロジック回路１０７は、レジスタ１０８に保持されている情報に基づき、補償強度が最も大きいタップ位置を検出して、マルチプレクサ１０４による選択動作及びＤＡ変換回路１０６に供給する補償強度に応じた係数を制御する。本実施形態では、マルチプレクサ１０４の後段にＤラッチ回路１０５を配置しているので、ロジック回路１０７は、マルチプレクサ１０４において補償強度が最も大きいタップ位置よりも１つ前の位置のタップが選択されるように制御する。

図２は、第１の実施形態における補償位置選択処理の例を示すフローチャートである。補償位置選択処理は、実際に通信を行う前、例えば起動時等に行われる。まず、ステップＳ２０１にて、ロジック回路１０７は、タップ位置として１番目のタップ（タップ１）を選択する。

ステップＳ２０２にて、ロジック回路１０７は、ＤＡ変換回路１０６に与える係数の調整を行う。次に、ステップＳ２０３にて、等化回路１００に入力データ信号ＩＤＴとして試験データパターン等を入力し、ロジック回路１０７は、選択したタップ位置での符号間干渉（ＩＳＩ）の大きさを計算する。続いて、ステップＳ２０４にて、ロジック回路１０７は、ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下であるか否かを判定する。

ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下でないとロジック回路１０７が判定した場合、ステップＳ２０２に戻り、ＤＡ変換回路１０６に与える係数を変更して、前述した処理を行う。一方、ステップＳ２０３において求められた符号間干渉（ＩＳＩ）の大きさが基準値以下であるとロジック回路１０７が判定した場合、ステップＳ２０５にて、ロジック回路１０７は、ＤＡ変換回路１０６に与えた係数（調整値）をレジスタ１０８に保持する。

次に、ステップＳ２０６にて、ロジック回路１０７は、選択しているタップ位置が最後であるｎ番目のタップ（タップｎ）であるか、すなわち未選択のタップ位置があるかを判断する。その結果、選択しているタップ位置がｎ番目のタップでない、すなわち未選択のタップ位置がある場合、ステップＳ２０７にて、ロジック回路１０７は、タップ位置として次のタップを選択し、ステップＳ２０２以降の処理を行う。一方、選択しているタップ位置がｎ番目のタップである、すなわち未選択のタップ位置がない場合、ステップＳ２０８へ進む。

ステップＳ２０８にて、ロジック回路１０７は、レジスタ１０８に保持している情報を参照して、ＤＡ変換回路１０６に与えた係数（調整値）が最も大きいタップから１つ前の位置のタップを選択し、それを補償に用いるタップに決定して処理を終了する。

第１の実施形態におけるフローティングタップ判定帰還型等化回路１００は、前述したようにして決定したタップのビットをマルチプレクサ１０４により選択してＤＡ変換回路１０６で補償信号ＳＧ１を生成し、加算回路１０１へのフィードバックを行う。このようにして、フローティングタップ判定帰還型等化回路１００は、入力データ信号ＩＤＴに過去のデータ信号の影響を反映させ、符号間干渉による信号損失を補償する。

例えば、５ＵＩ（ユニットインターバル）前のデータ信号による影響を補償する場合、図３に示すようにＤラッチ回路（Ｌ４）１０３−４の出力がマルチプレクサ１０４で選択され、Ｄラッチ回路１０５を介してＤＡ変換回路１０６に出力される。例えば、図３に示すデータ（Ｄ８）３１１の補償を行う場合、５ＵＩ前のデータ（Ｄ３）３１２を用いて補償を行うことになる。この場合、マルチプレクサ１０４によりＤラッチ回路（Ｌ４）１０３−４の出力を選択することで、時刻ｔ３０１にＤラッチ回路１０５から出力されるデータ（Ｄ３）３１３に応じた補償信号ＳＧ１が生成され、データ（Ｄ８）３１１の補償が行われる。

ここで、本実施形態では、ＤＡ変換回路１０６に対して、Ｄラッチ回路１０５を介してマルチプレクサ１０４の出力を供給するので、図４に示すようにマルチプレクサ１０４による遅延Ｔ_muxはキャンセルされ、ＤＡ変換回路１０６への入力はＤラッチ回路１０５による遅延Ｔ_cdだけ遅延する。したがって、本実施形態によれば、加算回路１０１に補償信号ＳＧ１をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図５は、第２の実施形態における等化回路５００の構成例を示す図である。等化回路５００は、過去のビット列の内の任意のビットによる影響を補償するフローティングタップ判定帰還型等化回路である。フローティングタップ判定帰還型等化回路５００は、複数の加算回路５０１、複数の比較回路５０２、選択回路（マルチプレクサ）５０３、複数のＤラッチ回路５０４、複数のデジタルアナログ（ＤＡ）変換回路５０５、及びロジック回路５０６を有する。

加算回路５０１−ｊ（ｊは１〜４の整数）は、ＤＡ変換回路５０５−ｊから出力される補償信号を入力データ信号ＩＤＴに加算して出力する。比較回路５０２−ｊは、加算回路５０１−ｊの出力を比較する。比較回路５０２−ｊは、加算回路５０１−ｊの出力に対する２値判定を行い、判定結果を出力する。

マルチプレクサ５０３は、比較回路５０２−１〜５０２−４の出力が入力され、ロジック回路５０６による制御に従って１つを選択し出力データ信号ＯＤＴとして出力する。Ｄラッチ回路５０４は、図示しないクロック信号により駆動され、図５に示すように縦続接続されて出力データ信号ＯＤＴを保持する。図５には、４個のＤラッチ回路５０４−１〜５０４−４を有する例を示しており、過去の４ビットを保持することができる。マルチプレクサ５０３から出力される出力データ信号ＯＤＴがＤラッチ回路５０４−１に入力され、Ｄラッチ回路５０４−ｉ（ｉ＝１〜３の整数）の出力がＤラッチ回路５０４−（ｉ＋１）に入力される。

ＤＡ変換回路５０５−ｊは、補償強度に応じてロジック回路５０６から供給される係数に従ってＤラッチ回路５０４−ｊの出力をデジタルアナログ変換して補償信号を生成し出力する。ロジック回路５０６は、前述した補償位置選択処理を行い、マルチプレクサ５０３による選択動作及びＤＡ変換回路５０５に供給する補償強度に応じた係数を制御する。ロジック回路５０６は、等化回路における各タップでの符号間干渉（ＩＳＩ）に対する補償強度（調整値）の情報を保持するレジスタ５０７を有する。補償強度（調整値）の情報は、実際に通信を行う前、例えば起動時等に予め測定することで取得されレジスタ５０７に格納される。

ロジック回路５０６は、レジスタ５０７に保持されている情報に基づき、補償強度が最も大きいタップ位置を検出して、マルチプレクサ５０３による選択動作及びＤＡ変換回路５０５に供給する補償強度に応じた係数を制御する。本実施形態では、ロジック回路５０６は、マルチプレクサ５０３において補償強度が最も大きいタップ位置に対応する比較回路５０２の出力が選択されるように制御する。

第２の実施形態においても、ＤＡ変換回路５０５への入力は、Ｄラッチ回路５０４による遅延Ｔ_cdだけ遅延するので、加算回路５０１に補償信号ＳＧ１をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。

図６は、前述した各実施形態における等化回路を含む半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路６０１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路６０２、及び受信回路６０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路６１１を有する。

受信回路６０２は、フロントエンド部６０３、ロジック回路６０７、及びクロック生成部６１０を有する。フロントエンド部６０３は、バッファ６０４、判定帰還型等化回路６０５、及びデマルチプレクサ６０６を有する。バッファ６０４は、伝送路等を介して伝送された入力シリアル信号ＲＸＩＮを受ける。判定帰還型等化回路６０５は、例えば図１や図５に示した判定帰還型等化回路であり、入力シリアル信号の符号（データ）を判定する。デマルチプレクサ６０６は、判定帰還型等化回路６０５の出力に対してシリアル・パラレル変換を行い、パラレル信号ＲＸＯＵＴとして出力するとともに受信データクロックＲＸＣＬＫを出力する。

ロジック回路６０７は、イコライザロジック回路６０８及びクロックデータリカバリロジック回路６０９を有する。イコライザロジック回路６０８は、判定帰還型等化回路６０５に係る制御を行い、例えば選択回路の動作やＤＡ変換回路に与える係数を制御する。クロックデータリカバリロジック回路６０９は、デマルチプレクサ６０６の出力信号（パラレル信号ＲＸＯＵＴ）に基づいてクロック生成部６１０が出力するクロック信号の位相を適切に制御する。

クロック生成部６１０が出力するクロック信号を用いて、判定帰還型等化回路６０５が適切なタイミングで入力シリアル信号のサンプリングを行う。受信回路６０２から出力されるパラレル信号ＲＸＯＵＴは、受信データクロックＲＸＣＬＫで動作するフリップフロップ６１２によって内部回路６１１に取り込まれ処理等が行われる。

また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明によれば、補償信号を生成するＤＡ変換回路への入力に係る遅延が小さくなり、補償信号をフィードバックするタイミングを緩和することができ、回路の動作マージンを向上させることができる。

Claims (11)

1. 入力信号と補償信号とを加算する加算回路と、
   前記加算回路の出力信号を所定のしきい値と比較する比較回路と、
   前記比較回路の出力信号を保持する、縦続接続された複数の第１のラッチ回路と、
   前記比較回路及び各々の前記第１のラッチ回路の出力信号を受けて何れか１つを選択して出力する選択回路と、
   前記選択回路の出力信号を保持する第２のラッチ回路と、
   前記第２のラッチ回路の出力信号に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする等化回路。
2. 前記複数の第１のラッチ回路の個数は、前記等化回路のタップ数より１だけ小さいことを特徴とする請求項１記載の等化回路。
3. 入力信号と前記入力信号よりｎ（ｎは３以上の自然数）ユニットインターバル前のデータ信号に基づく補償信号とを加算する加算回路と、
   前記加算回路の出力信号を所定のしきい値と比較する比較回路と、
   前記比較回路の出力信号を保持する、縦続接続された少なくとも（ｎ−１）個の第１のラッチ回路と、
   前記比較回路及び各々の前記第１のラッチ回路の出力信号から、前記入力信号より（ｎ−１）ユニットインターバル前のデータ信号を選択して出力する選択回路と、
   前記選択回路の出力信号を保持する第２のラッチ回路と、
   前記第２のラッチ回路の出力信号に基づいて前記補償信号を生成するデジタルアナログ変換回路とを有することを特徴とする等化回路。
4. 入力信号と補償信号とを加算する複数の加算回路と、
   前記加算回路と同数設けられ、対応する前記加算回路の出力信号を対応する所定のしきい値と比較する複数の比較回路と、
   各々の前記比較回路の出力信号の内から１つを選択して出力する選択回路と、
   前記加算回路と同数設けられ、前記選択回路の出力信号を保持する、縦続接続された複数のラッチ回路と、
   前記加算回路と同数設けられ、それぞれ、前記複数のラッチ回路の内の対応する前記ラッチ回路の出力信号に基づいて、対応する前記加算回路に供給する前記補償信号を生成する複数のデジタルアナログ変換回路とを有することを特徴とする等化回路。
5. 前記第１のラッチ回路と前記第２のラッチ回路を合わせたラッチ回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項１〜３の何れか１項に記載の等化回路。
6. クロック信号を用いてシリアル信号を入力信号としてサンプリングし、前記シリアル信号のデータを判定して出力する、請求項１または２記載の等化回路と、
   前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
   前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有することを特徴とする受信回路。
7. クロック信号を用いてシリアル信号を入力信号としてサンプリングし、前記シリアル信号のデータを判定して出力する、請求項３記載の等化回路と、
   前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
   前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路とを有することを特徴とする受信回路。
8. 前記第１のラッチ回路と前記第２のラッチ回路を合わせたラッチ回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項６または７記載の受信回路。
9. クロック信号を用いてシリアル信号を入力信号としてサンプリングし、前記シリアル信号のデータを判定して出力する、請求項１または２記載の等化回路と、
   前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
   前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
   前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有することを特徴とする半導体集積回路。
10. クロック信号を用いてシリアル信号を入力信号としてサンプリングし、前記シリアル信号のデータを判定して出力する、請求項３記載の等化回路と、
    前記等化回路の出力信号に対してシリアル・パラレル変換を行いパラレル信号を出力するデマルチプレクサと、
    前記デマルチプレクサの出力信号に基づいて前記クロック信号の位相を制御するクロックデータリカバリ回路と、
    前記デマルチプレクサからの前記パラレル信号を受けて処理動作を行う内部回路とを有することを特徴とする半導体集積回路。
11. 前記第１のラッチ回路と前記第２のラッチ回路を合わせたラッチ回路の総数は、前記等化回路のタップ数に等しいことを特徴とする請求項９または１０記載の半導体集積回路。

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