JP2000049664A

JP2000049664A - 判定帰還等化器

Info

Publication number: JP2000049664A
Application number: JP10215308A
Authority: JP
Inventors: Tatsuji Matsuura; 達治松浦; Nobuaki Nakai; 信明中井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】帰還等化器の動作クロック周波数を高速化す
る。【解決手段】判定帰還等化器（１）の動作上、演算手
段（３）がディジタル・アナログ変換手段（７）の出力
を必要とする以前に、換言すれば、判定手段（４）の所
要の出力が確定する前に判定手段による判定結果が採り
得る各場合につきディジタル帰還量を予め複数のフィル
タ演算ユニット（５ａＡ〜５ｂＢ）に演算させ、得られ
たディジタル帰還量を予め複数のディジタル・アナログ
変換ユニット（７ａ、７ｂ）でアナログ帰還量に変換す
る。その後、判定手段の判定結果に従って選択回路
（８）でアナログ帰還量を選択して演算手段に与える。
フィルタ演算及びディジタル・アナログ変換を従来の動
作タイミングに比べて先行させるから、判定手段の出力
に応答したアナログ帰還量を即座に演算手段に供給でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理集積回路
に係り、さらに詳しくは、高速動作に適応する、通信や
ハードデイスク信号処理に用いる判定帰還等化器（ディ
シジョンフィードバックイコライザ）に関する。

【０００２】

【従来の技術】データ通信やハードデイスクのディジタ
ル記録では、記録されている論理値１、０の信号を正確
に読み出すことが必要である。従来、記録する信号の密
度が低く、記録された符号の間隔が長かったときは、ピ
ークディテクトと呼ばれる独立波形を識別する方法で十
分に信号の論理値１、０を判別できたが、近年記録密度
が上がり、論理値１、０の信号間隔が短くなると、アナ
ログ的な読み出し信号がなまるため論理値１、０符号間
の干渉（シンボル間干渉）が起き、信号の判別が難しく
なっている。そのため、パーシャルレスポンスマキシマ
リーライクリーフッド（ＰＲＭＬ）と呼ばれる符号間干
渉を積極的に利用して記録された符号を判別する方式
や、ディシジョンフィードバックイコライザー（ＤＦ
Ｅ：Decision Feedback Equalizer）と呼ばれる一旦決
めた論理値１、０の判定結果を用いて符号間干渉を取り
除く等化器（判定帰還等化器）が実用化されている。

【０００３】

【発明が解決しようとする課題】本発明者はＤＦＥの処
理速度について検討した。ここで、図９にＤＦＥの原理
的な構成を示す。ＤＦＥは、判定器４、フィードフォワ
ードフィルタ２、フィードバックフィルタ３０、ディジ
タル・アナログ変換器３１、及び引算器３で構成され
る。

【０００４】ＤＦＥは次のように動作する。符号間干渉
を起こしている入力波形Ａをフィードフォワードフィル
タ２で、信号の後ろ側にだけ干渉を起こすインパルス応
答波形のような波形Ｂに整形する。ここで判定器４は正
しい論理値１、０の信号ａｋを順次出力していると仮定
すると、その判定器４の出力信号ａｋの系列を使って、
フィードバックフィルタ３０が重み付け係数W1,W2,....
Ｗnを用いて入力信号ａｋのパルス列に数１で示される
コンボリューションを採り、これをディジタル・アナロ
グ変換器３１で変換することによって符号間干渉の推定
波形Eを作り出す。それを波形Ｂから引き算して、干渉
の無くなったきれいな波形Ｃを作り出し、それを判定器
４に入れ、論理値１、０の判定を行い、ディジタルデー
タＤが再生される。さきほど仮定した正しい論理値１、
０の信号としてこの再生した信号Ｄを用いる。尚、前記
数１のコンボリューション演算の演算区間はｍ＝１から
ｍ＝Ｍ（ｍ＝１〜Ｍ）とされる。

【０００５】

【数１】ｙ_k＝Σ_(m=1〜M)Ｗ_m・ａ_k-m

【０００６】上記構成のＤＦＥには速度ネックの問題点
がある。ＤＦＥ全体はクロックに同期して動作する。す
なわち判定器４がクロックに同期して判定結果を出力す
ると、フィードバックフィルタ３０が符号間干渉の推定
波形Ｅを作り、それを波形Ｂから引き算した波形を判定
器４に入れ、判定器４は次のクロックでこの判定結果を
出さなくてはならない。すなわち、１クロックの間に、
判定器４から出力を出し、フィードバックフィルタ３
０、引き算器３を通って判定器４の入力まで信号が到達
しなければならない。従ってＤＦＥの高速動作には難し
い面がある。

【０００７】ＤＦＥの回路実現方法には全部をアナログ
で実現する方法や、全部をディジタルで実現する手法、
それにアナログとディジタルを混在させて実現する方法
がある。図９はアナログとディジタルを混在させる構成
を代表例とする構成であり、フィードバックフィルタ３
０の出力結果をディジタル・アナログ変換器（Ｄ／Ａ変
換器）３１でアナログに直し、これをフィードフォワー
ドフィルタ２のアナログ出力から引算器３で引算する。
ディジタルフィードバックフィルタ３０はディジタルの
ためばらつきが無く、高速な引算はアナログで実現され
ている。Ｄ／Ａ３１は例えば電圧ポテンショメータ型の
構成とされ、ディジタル入力信号をデコードするデコー
ダと、デコーダの出力に従って抵抗分圧電圧を選択する
スイッチアレイとを有している。

【０００８】図１０にはＤＦＥをアナログ・ディジタル
混載で構成したときのＤＦＥの動作タイミング図が示さ
れる。判定器４の出力が出ると、その結果を受けてディ
ジタルフィードバックフィルタ３０が演算結果を選択し
Ｄ／Ａ３１に出力すべきディジタルデータを渡す。Ｄ／
Ａ３１はこのデータをデコードし、デコード結果に従っ
てアナログの信号を引き算器３に出力する。

【０００９】図１０のタイミングから分かるように、最
高のクロック周波数は、判定器４の出力動作時間、ディ
ジタルフィードバックフィルタ３０の演算結果出力時
間、Ｄ／Ａ３１のデコード時間、Ｄ／Ａ３１の整定時間
（スイッチアレイによる分圧電圧選択動作の確定時間）
の和で決まり、全体的な処理時間が長いため、最高のク
ロック周波数は９０ＭＨｚ程度にしか上げられなかっ
た。

【００１０】このようなＤＦＥに対しては、フィードバ
ックフィルタの演算出力時間を短縮するため、ディジタ
ルのルックアヘッド手法が使われている。この方法は米
国IEEE(The Institute of Electrical and Electronics
Engineers, Inc.) Journalof Solid-State Circuits,
Vol. 32, No. 5, pp. 713-721 May, 1997 "A Mixed-Sig
nal RAM Decision-Feedback Equalizer for Disk Drive
s" で述べられている。すなわち、判定器出力結果が来
てから数１に示されるコンボリューション演算を行って
いたのではディジタルフィードバックフィルタによる結
果を出すのが遅くなる。そのため、ディジタルフィード
バックフィルタ３０に、判定器４によるその時々の判定
結果が論理値１になる場合と、論理値０になる場合とに
応じて、数２(ａｋ＝１の場合）と数３（ａｋ＝０の場
合）で示される２通りのディジタル演算結果を予め計算
させておき、判定器４が論理値１又は論理値０の結果を
出した時点で、どちらのディジタル結果を出力するかセ
レクタで選択して出力させるものである。

【００１１】

【数２】 if ak=1 ｙ_k＝Σ_(m=2〜M)Ｗ_m・ａ_k-m＋Ｗ₁・１

【００１２】

【数３】 if ak=0 ｙ_k＝Σ_(m=2〜M)Ｗ_m・ａ_k-m＋Ｗ₁・０

【００１３】上述の技術では、ディジタル的な演算処理
に関してルックアヘッド手法で高速化を実現しているた
め、ディジタルフィードバックフィルタの演算結果を出
力するまでの時間を短縮できる。しかしながら、Ｄ／Ａ
デコード時間、Ｄ／Ａ整定時間の短縮については考慮さ
れておらず、この点で更に高速化の余地が有り。これを
改善しない限り、更にクロック周波数を上げることはで
きず、ＤＦＥの高速化に限界があった。

【００１４】本発明の目的は、高速動作可能な判定帰還
等化器を提供することにある。

【００１５】本発明の別の目的は、記録密度向上のため
の記録情報転送速度の高速化に寄与する判定帰還等化器
を提供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】すなわち、判定帰還等化器（１）は、入力
信号の論理値を判定する判定手段（４）と、前記判定手
段による判定結果の系列よりディジタル帰還量を発生す
るフィードバックフィルタ手段（５）と、前記ディジタ
ル帰還量をアナログ帰還量に変換するディジタル・アナ
ログ変換手段（７）と、符号間干渉を有する信号波形を
整形するフィードフォワードフィルタ手段（２）と、フ
ィードフォワードフィルタ手段の出力に対して逆極性の
前記アナログ帰還量をフィードフォワードフィルタ手段
の出力に加算し、又は、フィードフォワードフィルタ手
段の出力に対して同極性の前記アナログ帰還量をフィー
ドフォワードフィルタ手段の出力から減算する演算手段
（３）とを有する。前記フィードバックフィルタ手段
は、前記判定手段による判定結果が採り得る各場合につ
きディジタル帰還量を予め演算する複数のフィルタ演算
ユニット（５ａＡ〜５ｄＢ）を有する。そして、前記デ
ィジタル・アナログ変換手段は前記フィルタ演算ユニッ
トで演算されたディジタル帰還量をアナログ帰還量に変
換する複数のディジタル・アナログ変換ユニット（７ａ
〜７ｄ）を有する。前記複数のディジタル・アナログ変
換ユニットの出力を、前記判定手段の判定結果に従って
選択して前記演算手段に供給する選択回路（８）が設け
られている。

【００１９】上記によれば、判定帰還等化器の動作上、
演算手段が前記ディジタル・アナログ変換手段の出力を
必要とするタイミング以前に、換言すれば、判定手段の
出力の所要の出力が確定する前に、前記判定手段による
判定結果が採り得る各場合につきディジタル帰還量を予
め演算する複数のフィルタ演算ユニットに演算動作をさ
せ、夫々演算されたディジタル帰還量を予め前記複数の
ディジタル・アナログ変換ユニットでアナログ帰還量に
変換する。そして、判定手段の出力が確定すると、その
判定結果に従ってセレクタでアナログ帰還量を選択し
て、即座に当該アナログ帰還量を演算手段に与えること
ができる。このように、フィードバックフィルタ演算及
びディジタル・アナログ変換動作を従来の動作タイミン
グに比べて先行させるから、判定手段の出力に応答した
アナログ帰還量を即座に演算手段に供給でき、帰還等化
器の動作クロック周波数を従来に比べ大幅に向上させる
ことができる。即ち、判定帰還等化器の動作を更に高速
化することができる。

【００２０】判定帰還等化器の更に詳しい態様を述べ
る。第１の態様は、図１に例示されるように、前記複数
のフィルタ演算ユニットは一つ前の判定結果と今回の判
定結果とが採り得る４通りの場合につきディジタル帰還
量を夫々予め演算可能な第１フィルタ演算グループ（５
Ｇ１）と第２フィルタ演算グループ（５Ｇ２）に分けら
れる。前記ディジタル・アナログ変換ユニットは第１フ
ィルタ演算グループのフィルタ演算ユニットが演算した
ディジタル帰還量をアナログ帰還量に変換する第１変換
グループ（７Ｇ１）と第２フィルタ演算グループのフィ
ルタ演算ユニットが演算したディジタル帰還量をアナロ
グ帰還量に変換する第２変換グループ（７Ｇ２）とに分
けられる。前記第１フィルタ演算グループによる演算に
並行して前記第２変換グループの出力動作が行なわれ、
前記第２フィルタ演算グループによる演算に並行して前
記第１変換グループの出力動作が行なわれる。

【００２１】前記第１フィルタ演算グループは、これに
よる演算に並行して動作される前記第２変換グループの
出力を選択するための判定結果に基づいて、一つ前の判
定結果と今回の判定結果とが採り得る４通りのディジタ
ル帰還量の内から前記一つ前の判定結果に応ずる２通り
のディジタル帰還量を選択して第１変換グループに与え
るものであり、また、前記第２フィルタ演算グループ
は、これによる演算に並行して動作される前記第１変換
グループの出力を選択するための判定結果に基づいて、
一つ前の判定結果と今回の判定結果とが採り得る４通り
のディジタル帰還量の内から前記一つ前の判定結果に応
ずる２通りのディジタル帰還量を選択して第２変換グル
ープに与えるものである。

【００２２】判定帰還等化器の更に詳しい第２態様で
は、図４に例示されるように、前記複数のフィルタ演算
ユニットは２個１組として３組設けられ、前記ディジタ
ル・アナログ変換ユニットは前記各組から選択された一
方のフィルタ演算ユニットの出力に１づつ接続可能にさ
れる。前記３組のフィルタ演算ユニットの内２組のフィ
ルタ演算ユニットを用いて一つ前の判定結果と今回の判
定結果とが採り得る４通りの場合につきディジタル帰還
量を予め演算し、これに並行して、残り一組のフィルタ
演算ユニットに接続されるディジタル・アナログ変換ユ
ニットの出力動作が行われる。

【００２３】ディジタル帰還量を予め演算する２組のフ
ィルタ演算ユニットは、これに並行して出力動作される
一つのディジタル・アナログ変換ユニットの出力を選択
するための判定結果に基づいて、一つ前の判定結果と今
回の判定結果とが採り得る４通りのディジタル帰還量の
内から一つ前の判定結果に応ずる２通りのディジタル帰
還量を選択して残り２つのディジタル・アナログ変換ユ
ニットに与える。

【００２４】前記判定帰還等化器は、１個の半導体チッ
プに形成することができる。例えば、前記符号間干渉を
有する信号波形を出力するアンプと、記判定器の出力を
復号する復号回路を有し、記録ディスクから読み取られ
た信号を再生するための再生信号処理に用いられる半導
体集積回路（ＬＳＩ）として構成することができる。

【００２５】

【発明の実施の形態】図１には本発明に係る判定帰還等
化器１の第１の例が示される。同図に示される判定帰還
等化器は帰還フィルタ演算並びにディジタル・アナログ
変換に関し先見型（ルックアヘッド）の構成を備えてい
る。

【００２６】判定帰還等化器１は、フィードフォワード
フィルタ２、引算器３、判定器４、フィードバックフィ
ルタ５、セレクタ６ａ〜６ｄ、ディジタル・アナログ変
換回路７、選択回路８、及び制御回路９を有する。

【００２７】フィードフォワードフィルタ２は、図９に
基づいて説明したように、符号間干渉を起こしている入
力信号Ａ（図９の入力波形Ａ参照）を信号の後ろ側にだ
け干渉を起こす信号Ｂ（図９の波形Ｂ参照）に整形す
る。前記判定器４は正しい論理値１、０の信号を順次出
力していると仮定すると、その判定器４の出力信号の系
列を使って、フィードバックフィルタ５が重み付け係数
を用いて入力信号のパルス列とコンボリューション演算
を行ってディジタル帰還量を発生し、これをディジタル
・アナログ変換回路７でアナログ帰還量に変換し、前記
信号Ｂの後ろ側に存在する干渉波形要素に応ずる符号間
干渉の推定信号Ｅ（図９の推定波形E参照）を作り出
す。それを引算器で信号Ｂから引き算して、干渉の無く
なったきれいな信号Ｃを作り出し、それを判定器４に供
給して、入力波形対する論理値１、０の判定を行い、デ
ィジタルデータＤを再生する。前記仮定した正しい論理
値１、０の信号として前記ディジタル信号Ｄが用いられ
る。

【００２８】前記フィードバックフィルタ５は、前記判
定器４による判定結果が採り得る論理値１，０の各場合
につきディジタル帰還量を予め演算する複数のフィルタ
演算ユニット５ａＡ，５ａＢ〜５ｄＡ，５ｄＢを有す
る。４個のフィルタ演算ユニット５ａＡ，５ａＢと５ｂ
Ａ，５ｂＢは第１フィルタ演算グループ（ＦＢＦ−Ｓｅ
ｔＡ）５Ｇ１を構成し、４個のフィルタ演算ユニット５
ｃＡ，５ｃＢと５ｄＡ，５ｄＢは第２フィルタ演算グル
ープ（ＦＢＦ−ＳｅｔＢ）５Ｇ２を構成する。各フィル
タ演算グループ５Ｇ１，５Ｇ２では、夫々４個のフィル
タ演算ユニットを並列的に用いて、一つ前の判定結果と
今回の判定結果とが採り得る４通りの場合につきディジ
タル帰還量を夫々予め演算する。例えば、第１グループ
５Ｇ１のフィルタ演算ユニット５ａＡは今回の判定結果
と一つ前の判定結果とが“００…”の場合、５ａＢは
“１０…”の場合、５ｂＡは“０１…”の場合、５ｂＢ
は“１１…”の場合を想定して予め演算を行う。同様に
第２グループ５Ｇ２のフィルタ演算ユニット５ｃＡは今
回の判定結果と一つ前の判定結果とが“００…”の場
合、５ｃＢは“１０…”の場合、５ｄＡは“０１…”の
場合、５ｄＢは“１１…”の場合を想定して予め演算を
行う。

【００２９】セレクタ６ａはフィルタ演算ユニット５ａ
Ａ，５ａＢの一方を選択する。セレクタ６ｂはフィルタ
演算ユニット５ｂＡ，５ｂＢの一方を選択する。セレク
タ６ｃはフィルタ演算ユニット５ｃＡ，５ｃＢの一方を
選択する。セレクタ６ｄはフィルタ演算ユニット５ｄ
Ａ，５ｄＢの一方を選択する。

【００３０】前記ディジタル・アナログ変換回路７は前
記フィルタ演算ユニット５ａＡ，５ａＢ〜５ｄＡ，５ｄ
Ｂで演算されてセレクタ６ａ〜６ｄで選択されたディジ
タル帰還量を、アナログ帰還量に変換する複数のディジ
タル・アナログ変換ユニット（ＤＡＣ）７ａ〜７ｄを有
する。前記各ＤＡＣ７ａ〜７ｄは、特に制限されない
が、公知の電圧ポテンショ型ディジタル・アナログ変換
器によって構成され、入力ディジタルデータのデコード
動作と、デコード結果に従って分圧電圧を選択して確定
させる整定動作とを行う。前記ＤＡＣ７ａ，７ｂは第１
変換グループ（ＤＡＣ−ＳｅｔＡ）７Ｇ１を構成し、Ｄ
ＡＣ７ｃ，７ｄは第２変換グループ（ＤＡＣ−Ｓｅｔ
Ｂ）７Ｇ２を構成する。

【００３１】前記選択回路８はセレクタ８ａ〜８ｃを有
する。前記セレクタ８ａは前記ＤＡＣ７ａ、７ｂの出力
を選択する。前記セレクタ８ｂは前記ＤＡＣ７ｃ、７ｄ
の出力を選択する。セレクタ８ｃはセレクタ８ａ，８ｂ
の出力を選択して、前記引算器３に供給する。

【００３２】前記制御回路９は前記判定器４による一つ
前の判定結果並びに今回の判定結果に基づき、動作基準
クロック信号に同期して、前記セレクタ８ａ，８ｂ，８
ｃの選択動作及びセレクタ６ａ〜６ｄの選択動作を制御
する。

【００３３】図２にはフィードバックフィルタ５及びデ
ィジタル・アナログ変換回路７の動作タイミングの代表
例が示される。図２においてｉ−１〜ｉ＋２の夫々は判
定帰還等化器１の動作クロックサイクルである。第１フ
ィルタ演算グループ（ＦＢＦ−ＳｅｔＡ）５Ｇ１による
フィルタ演算と前記第１変換グループ（ＤＡＣ−Ｓｅｔ
Ａ）７Ｇ１による変換準備（ディジタルデータのデコー
ド等）及びＤＡＣ出力動作は２クロックサイクルを1単
位として繰り返される。同様に第２フィルタ演算グルー
プ（ＦＢＦ−ＳｅｔＢ）５Ｇ２によるフィルタ演算と前
記第２変換グループ（ＤＡＣ−ＳｅｔＢ）７Ｇ２による
変換準備及びＤＡＣ出力動作も２クロックサイクルを1
単位として繰り返される。但し、前者と後者は１クロッ
クサイクルずれている。従って、前記第１フィルタ演算
グループ（ＦＢＦ−ＳｅｔＡ）５Ｇ１による演算が行な
われるクロックサイクルでは、前記第１変換グループ
（ＤＡＣ−ＳｅｔＡ）７Ｇ１はディジタルデータのデコ
ードなどに関する出力動作の準備を行い、他方の前記第
２変換グループ（ＤＡＣ−ＳｅｔＢ）７Ｇ２は出力動作
を行う。同様に、前記第２フィルタ演算グループ（ＦＢ
Ｆ−ＳｅｔＢ）５Ｇ２による演算が行なわれるクロック
サイクルでは、前記第２変換グループ（ＤＡＣ−Ｓｅｔ
Ｂ）７Ｇ２はディジタルデータのデコードなどに関する
出力動作の準備を行い、他方の前記第１変換グループ
（ＤＡＣ−ＳｅｔＡ）７Ｇ１はＤＡＣ出力動作を行う。

【００３４】上記動作において、例えばクロックサイク
ルｉにおいて、ＦＢＦ−ＳｅｔＡによる演算処理（Ｓ
１）では、ＤＡＣ−ＳｅｔＢの出力動作による判定器出
力データＤ_iは確定していない。当然、Ｄ_i+1も確定して
いない。この状態において、フィルタ演算ユニット５ａ
ＡはＤ_i＝０、Ｄ_i+1＝０を仮定してディジタル帰還量を
演算する。フィルタ演算ユニット５ａＢはＤ_i＝１、Ｄ
_i+1＝０を仮定してディジタル帰還量を演算する。フィ
ルタ演算ユニット５ｂＡはＤ_i＝０、Ｄ_i+1＝１を仮定し
てディジタル帰還量を演算する。フィルタ演算ユニット
５ｂＢはＤ_i＝１、Ｄ_i+1＝１を仮定してディジタル帰還
量を演算する。当該クロックサイクルｉにおいては、い
ずれＤＡＣ―ＳｅｔＢにおける出力動作が確定される
（Ｓ２）。この出力動作結果を制御部９が受けて、セレ
クタ６ａ、６ｂによる選択動作を行う。例えば処理Ｓ２
の出力がＤ_i＝１とすれば、５ａＢ，５ｂＢの出力がセ
レクタ６ａ，６ｂによって選択され、選択されたディジ
タル帰還量がＤＡＣ７ａ、７ｂに供給される。これによ
り、ＤＡＣ７ａは、Ｄ_i＝１、Ｄ_i+1＝０を仮定して得ら
れたディジタル帰還量を予めアナログ帰還量に変換し、
同様に、ＤＡＣ７ｂは、Ｄ_i＝１、Ｄ_i+1＝１を仮定して
得られたディジタル帰還量を予めアナログ帰還量に変換
する（Ｓ３）。そして次のクロックサイクルｉ＋１にお
いて判定器４の出力が確定すると（Ｓ４）、制御部９は
それに応じてＤＡＣ７ａ、７ｂの何れか一方の出力を選
択する。例えば、出力処理Ｓ４の出力がＤ_i+1＝０とす
れば、制御回路９はセレクタ８ａ，８ｃを制御して、Ｄ
ＡＣ７ａの出力（Ｄ_i＝１、Ｄ_i+1＝０を仮定して予め得
られたアナログ帰還量）を引算器３に供給する。

【００３５】図３には専らＤＡＣの動作に着目した判定
帰還等化器１の動作タイミングの一例が全体的に示され
ている。ＤＡＣ−ＳｅｔＡとＤＡＣ−ＳｅｔＢは交互に
クロックサイクルに同期して引算器３に向けて出力を行
う。従って、ＤＡＣ−ＳｅｔＢが引算器３に出力してい
る間、ＤＡＣ−ＳｅｔＡは出力動作を行う必要はない。
この間にＤＡＣ−ＳｅｔＡは、次の判定器４の出力が論
理値１か０かに応じた出力を出す準備を行う。次のクロ
ックサイクルが来たとき、判定器４は論理値１か０の出
力を出すので、この結果に応じてセレクタ８ａはＤＡＣ
−ＳｅｔＡに含まれるＤＡＣ７ａ，７ｂのどちらの出力
を引算器３に出すかを選択する。セレクタ８ｃはクロッ
クサイクルに同期してＤＡＣ−ＳｅｔＡとＤＡＣ−Ｓｅ
ｔＢとを交互に選択している。

【００３６】図３において、クロック信号の下の段に示
すように、判定器４の出力は毎クロックサイクル毎に出
力される。３段目、４段目に示すように、セレクタ８ｃ
はＤＡＣ−ＳｅｔＡとＤＡＣ−ＳｅｔＢを交互に引算器
３につなげて、ＤＡＣ−ＳｅｔＡとＤＡＣ−ＳｅｔＢが
クロックサイクル毎に準備期間と出力期間を交互に採り
得るように制御している。図３の５段目には接続された
引算器の反転入力端子がＤＡＣ−ＳｅｔＡとＤＡＣ−Ｓ
ｅｔＢのどちらになっているかを示している。

【００３７】ＤＡＣ−ＳｅｔＡの準備期間ではＤＡＣ−
ＳｅｔＢの二つのＤＡＣ７ｃ、７ｄが、判定器４による
本来の判定結果の論理値０／１が決まるタイミングで、
論理値１であるときと、論理値０であるときの、双方の
出力を準備している。すなわちフィードバックフィルタ
５の出力はＤＡＣ−ＳｅｔＡの一方のＤＡＣの入力とし
て次に１が来たときのフィードバックフィルタ５の出力
（上記数２の式）を前もって計算して当該一方のＤＡＣ
に与え、また、ＤＡＣ−ＳｅｔＡの他方のＤＡＣの入力
として次に０が来たときのフィードバックフィルタ５の
出力（上記数３の式）を前もって計算して当該他方のＤ
ＡＣに与える。こうして、まだ判定器４が１か０の判定
結果を出す前に、１の時の結果と０の時の結果をそれぞ
れ計算して二つのＤＡＣに出力信号としてすでに出させ
ておく。

【００３８】更に詳しく説明すると、図２に基づいて説
明したように、判定器４による一つ前の判定結果が出た
時点でフィードバックフィルタ５の出力がセレクタ６
ａ、６ｂ（６ｃ、６ｄ）で選択されてＤＡＣ７ａ、７ｂ
（７ｃ、７ｄ）によるデコードが開始できる。即ち、フ
ィードバックフィルタ５の出力も同様に、前もって１が
来る場合の計算値と０が来る場合の計算値を計算してお
き、一つ前の判定結果が出た時点で１の場合の出力か０
の場合の出力かが選択される。

【００３９】上記によりＤＡＣのデコードとそれに引き
続くＤＡＣの整定が１クロック前から始められるので、
ＤＡＣデコード時間が変換速度のネックになることがな
い。また、ＤＡＣの大振幅の整定もすでに開始されてい
るので、ほとんど整定が終わっている状況で判定器４の
論理値１／０の出力を待つことになり、整定時間のネッ
クも解消される。

【００４０】上記整定動作において、本来の判定結果が
出たときセレクタ８ａ（８ｂ）で論理値１側のＤＡＣ出
力を採用するか、論理値０側の出力を採用するかが選択
され、どちらかの出力が引算器３に与えられる。引算器
３の入力ノードの寄生容量が前のタイミングの出力電圧
に充電されており、その電圧を充放電するため、つない
だＤＡＣの出力電圧がわずかに変動するキックバック現
象が起きる。このキックバックによる変動は充分小さい
ので、整定時間を遅延させることはない。

【００４１】以上により、図1に示す判定帰還等化器１
によれば、図２及び図３に示すように、判定器４の本来
の出力が出る時点より前にＤＡＣ７ａ，７ｂ（７ｃ，７
ｄ）のデコードとＤＡＣ７ａ，７ｂ（７ｃ，７ｄ）の整
定を開始させることができる。これにより、判定帰還等
化器の動作速度及びクロック周波数を大幅に向上させる
ことができる。

【００４２】図１に示される判定帰還等化器１は、１個
の半導体チップに形成することができる。例えば、前記
符号間干渉を有する信号波形を出力するＡＧＣ（オート
ゲインコントロール）機能付きのアンプ１０と、記判定
器４の出力を復号する復号回路１１を有し、記録ディス
クから読み取られた信号を再生するための再生信号処理
に用いられる半導体集積回路ＬＳＩとして構成すること
ができる。

【００４３】図４には本発明に係る判定帰還等化器の第
２の例が示される。同図に示される判定帰還等化器は、
図１の構成に比べてＤＡＣやフィルタ演算ユニットの数
が減らされている。すなわち、フィードバックフィルタ
５αは、２個１組として３組設の、フィルタ演算ユニッ
ト５ａＡ，５ａＢと、フィルタ演算ユニット５ｂＡ，５
ｂＢと、フィルタ演算ユニット５ｃＡ，５ｃＢとを有
し、組毎にセレクタ６ａ〜６ｃで一つのフィルタ演算ユ
ニットが選択される。ディジタル・アナログ変換回路７
αは、セレクタ６ａ〜６ｃの出力をディジタル入力とし
て受けるＤＡＣ（ディジタル・アナログ変換ユニット）
７ａ〜７ｃが設けられている。選択回路８αはＤＡＣ７
ａ〜７ｃの出力を一つ選択して前記引算器３に供給す
る。

【００４４】制御回路９αは、前記判定器４による一つ
前の判定結果並びに今回の判定結果に基づき、動作基準
クロック信号に同期して、前記セレクタ６ａ〜６ｃ、８
αの選択動作並びにフィードバックフィルタ５α及びデ
ィジタル・アナログ変換回路７αの動作を制御する。そ
の制御内容を概略的に説明すれば、前記３組６個のフィ
ルタ演算ユニットの内、２組４個のフィルタ演算ユニッ
トを用いて一つ前の判定結果と今回の判定結果とが採り
得る４通りの場合につきディジタル帰還量を予め演算さ
せ、これに並行して、残り１組のフィルタ演算ユニット
に接続されるディジタル・アナログ変換ユニットの出力
動作を行わせるものである。前記ディジタル帰還量を予
め演算する２組４個ののフィルタ演算ユニットは、これ
に並行して出力動作される一つのディジタル・アナログ
変換ユニットの出力を選択するための判定結果を入力し
て、一つ前の判定結果と今回の判定結果とが採り得る４
通りのディジタル帰還量の内から一つ前の判定結果に応
ずる２通りのディジタル帰還量を選択して残り２つのデ
ィジタル・アナログ変換ユニットに与えるものである。

【００４５】図５にはフィードバックフィルタ５α及び
ディジタル・アナログ変換回路７αの動作タイミングの
代表例が示される。図５においてｉ−１〜ｉ＋２の夫々
は判定帰還等化器１の動作クロックサイクルである。フ
ィルタ演算ユニット５ａＡ，５ａＢとＤＡＣ７ａの第１
グループＧｒ１、フィルタ演算ユニット５ｂＡ，５ｂＢ
とＤＡＣ７ｂの第２グループＧｒ２、フィルタ演算ユニ
ット５ｃＡ，５ｃＢとＤＡＣ７ｃの第３グループＧｒ３
は、何れかの２グループがフィルタ演算（演算）とディ
ジタル・アナログ変換準備（準備）を行い、残りの１グ
ループがディジタル・アナログ変換結果の出力動作（出
力）を行う。前記演算、準備、出力の動作は２クロック
サイクルを費やして一単位の動作を行い、例えば時系列
に並べられた夫々１単位の動作は図５において、、
で分類されている。、、で分類された各単位動
作は相互に１クロックサイクルずらされている。

【００４６】図５の上記動作において、例えばクロック
サイクルｉにおいて、第２グループＧｒ２及び第３グル
ープＧｒ３のフィルタ演算ユニット５ｂＡ，５ｂＢ，５
ｃＡ，５ｃＢによる演算処理（Ｓ１１）では、第１グル
ープＧｒ１のＤＡＣ７ａの出力動作による判定器出力デ
ータＤ_iは確定していない。当然、Ｄ_i+1も確定していな
い。この状態において、５ｂＡはＤ_i＝０、Ｄ_i+1＝０を
仮定してディジタル帰還量を演算する。５ｂＢはＤ_i＝
１、Ｄ_i+1＝０を仮定してディジタル帰還量を演算す
る。５ｃＡはＤ_i＝０、Ｄ_i+1＝１を仮定してディジタル
帰還量を演算する。５ｃＢはＤ_i＝１、Ｄ_i+1＝１を仮定
してディジタル帰還量を演算する。当該クロックサイク
ルｉにおいては、いずれＤＡＣ７ａにおける出力動作が
確定される（Ｓ１２）。この出力動作結果を制御部９α
が受けて、セレクタ６ｂ、６ｃにる選択動作を行う。例
えば処理Ｓ１２の出力がＤ_i＝１とすれば、５ｂＢ，５
ｃＢの出力がセレクタ６ｂ，６ｃによって選択され、選
択されたディジタル帰還量がＤＡＣ７ｂ、７ｃに供給さ
れる。これにより、ＤＡＣ７ｂは、Ｄ_i＝１、Ｄ_i+1＝０
を仮定して得られたディジタル帰還量を予めアナログ帰
還量に変換し、同様に、ＤＡＣ７ｃは、Ｄ_i＝１、Ｄ_i+1
＝１を仮定して得られたディジタル帰還量を予めアナロ
グ帰還量に変換する（Ｓ１３）。そして次のクロックサ
イクルｉ＋１において判定器４の出力が確定すると、制
御部９αはそれに応じてセレクタ８αでＤＡＣ７ｂ、７
ｃの何れか一方の出力を選択する（Ｓ１４）。例えば、
出力処理Ｓ１４の出力がＤ_i+1＝０とすれば、制御回路
９αは選択回路８αを制御して、ＤＡＣ７ｂの出力（Ｄ
_i＝１、Ｄ_i+1＝０を仮定して予め得られたアナログ帰還
量）を引算器に供給する。クロックサイクルｉ＋１にお
けいて、処理系列の出力処理（Ｓ１４）を行う第２グ
ループＧｒ２以外は、出力処理を行う必要はないから、
次の処理系列のための演算及び準備処理を行う。

【００４７】図６には専らＤＡＣの動作に着目した判定
帰還等化器１の動作タイミングの一例が全体的に示され
ている。判定器４の出力が論理値１か０に確定するま
で、ＤＡＣは論理値１と０の両方に応ずるディジタル帰
還量をデコードする（準備期間）ため、少なくとも２個
のＤＡＣが必要である。但し、一旦判定器４の出力が確
定してしまえば、予めその出力の論理値１に応ずるディ
ジタル帰還量をアナログ変換するＤＡＣと予めその出力
の論理値０に応ずるディジタル帰還量をアナログ変換す
るＤＡＣとの何れか一方の変換結果は不用になる。その
ため、変換結果を必要としなくなった方のＤＡＣを、次
のタイミングの準備期間用のＤＡＣとして用いるように
すれば、一つのＤＡＣの出力動作期間中、合わせて２個
のＤＡＣを次のディジタル・アナログ変換のための準備
動作に利用できる。即ち、３個のＤＡＣ７ａ〜７ｃの
内、どの２個を準備に用い、どの１個を出力動作に用い
るかを動的に割り当てる。

【００４８】図６において、３個のＤＡＣ７ａ、ＤＡＣ
７ｂ、ＤＡＣ７ｃの内、例えば初めの期間にＤＡＣ７
ｃが引算器３への出力を行っているとする。その間ＤＡ
Ｃ７ａとＤＡＣ７ｂは次の判定結果ａｋが論理値０の場
合と１の場合に応じて予め演算されたディジタル帰還量
を受け、それをデコードしてアナログ変換動作を始め
る。次の期間に判定結果が、例えばａｋ＝０であると判
明すると、ＤＡＣ７ａとＤＡＣ７ｂの内、ａｋ＝０の場
合にディジタル帰還量をデコードしていたＤＡＣ７ａの
出力を選択回路８αが引算器３の入力につなげて出力さ
せる。他方のａｋ＝１に応ずるディジタル帰還量をデコ
ードをしていたＤＡＣ７ｂの変換結果は不用になるた
め、次の先見動作のための演算の準備に入る。すなわ
ち、ＤＡＣ７ｂとＤＡＣ７ｃとにより次の判定結果ａ
（ｋ＋１）＝０の場合のディジタル帰還量のデコードと
１の場合のディジタル帰還量のデコード動作を始める。

【００４９】このように３個のＤＡＣ７ａ〜７ｃを判定
器４による判定結果に従って順繰りに使用すれば、前記
図１で説明したのと同様の先見デコード処理を実現する
ことができる。ただしＤＡＣを使うタイミングが複雑な
ので制御回路９αはＤＡＣを制御する負担が増える。

【００５０】図７は本発明をマルチレベルの判定帰還等
化器（ＭＤＦＥ：マルチレベル・ディシジョン・フィー
ドバック・イコライザ）に適用した場合の例が示され
る。

【００５１】マルチレベル・ディシジョン・フィードバ
ック・イコライザはJ. G. KennyとMMelasが " Pipelini
g for Speed Doubling in MDFE" (ICC '96:IEEE Intern
ational Conference of Comunication) pp561-565で提
案しているように、フィードバックフィルタの第１タッ
プ係数ｗ１をゼロ（＝０）にできるため、最も直近の判
定結果をフィードバックしなくて良い。そのためフィー
ドバックフィルタの処理を２系統(ｏｄｄ／ｅｖｅｎ)に
分けて交互動作（インターリーブ動作又はピンポン動
作）処理することができ、高速化に適している。

【００５２】図７に示されるマルチレベルの判定帰還等
化器は、ｏｄｄ／ｅｖｅｎ２系統の回路１odd、１even
に分けられている。ｏｄｄ／ｅｖｅｎの各系統の回路１
odd、１evenは、図１で説明した回路と同様にＤＡＣ−
ＳｅｔＡ、ＤＡＣ−ＳｅｔＢを有し、それを交互に動
作させる。出力を出していない方のＤＡＣ−Ｓｅｔは準
備期間で、一方のＤＡＣには判定器４の出力論理値が０
のときのディジタル帰還量のアナログ変換動作を準備さ
せ、他方のＤＡＣには判定器４の出力論理値が１のとき
のディジタル帰還量に対するアナログ変換動作を準備さ
せる。準備期間の動作も図１と同様であり、例えばＤＡ
Ｃ−ＳｅｔＡ，ＦＢＦ−ＳｅｔＡが準備期間であれば、
判定器４による前の判定結果に従ってセレクタ６ａ，６
ｂが選択動作されて、ＤＡＣ７ａ、７ｂは判定器４の今
回の判定結果を先見してデコード動作を先行させる。そ
して回路１ｏｄｄの判定器４が判定結果を出すと、その
論理値１、０の結果に従って、ＤＡＣ７ａ、７ｂの一方
の変換結果がセレクタ８で選択されて引算器３に供給さ
れる。こうして、準備の期間の時間を、クリテイカルな
最後の動作時間に含めなくて良いので高速化が可能にな
る。

【００５３】図７において、インターリーブしていない
図1の構成との違いは判定器４による今回の判定結果と
前回の判定結果としてｏｄｄ側、ｅｖｅｎ側双方の回路
の判定器の出力を利用することである。例えば、ｏｄｄ
側回路１oddの判定器４による今回の判定結果に対して
一つ前の判定結果はｅｖｅｎ側回路１evenの判定器４に
よる判定結果である。よって、ｏｄｄ側回路１oddのＤ
ＡＣ７ａ〜７ｄの前のセレクタ６ａ〜６ｄは、ｅｖｅｎ
側回路１evenの判定器の出力に基づいて選択制御され
る。図示はしないが、同様に、ｅｖｅｎ側回路１evenの
ＤＡＣ７ａ〜７ｄの前のセレクタ６ａ〜６ｄは、ｏｄｄ
側回路１oddの判定器の出力に基づいて選択制御され
る。図７には、便宜上制御回路を図示しておらず、選択
回路８を制御する判定器の所在と、セレクタ６ａ〜６ｄ
を制御する判定器出力の所在との相異を理解し易いよう
に作図されている。

【００５４】図８には図７のＭＤＦＥの動作タイミング
の一例が示される。図１の構成では２クロックサイクル
毎にＤＡＣのデコードと整定を終わらせなければならな
い。図７の場合には、マスタークロック（ＭＣＬＫ）の
３サイクル毎にＤＡＣの整定を終了させればよい。した
がって、図７の構成においてはクロック信号を更に高速
化することが可能になる。すなわち図８のようにＤＡＣ
セットを用意し、ＤＡＣが使われない準備期間の間に１
の入力が来たときの出力と、０が来たときの出力をそれ
ぞれ用意しておいて、例えばｏｄｄ側回路１oddにおい
て、最終のodd判定器出力が来たとき、準備されている
論理値１または０に対する出力を選択するようにすれ
ば、ＤＡＣルックアヘッドによる高速化が可能である。
尚、２サイクルの出力動作における後半の出力動作サイ
クル（Ａ出力＊、Ｂ出力＊）は、判定器が入力をサンプ
ルしてホールドする形式であれば、不定又は休止でよ
い。

【００５５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５６】例えば、ＤＡＣは、電流出力、電圧出力の
何れの構成も採用できる。また、抵抗ラダー回路で分圧
電圧を出力する電圧出力型のＤＡＣの場合は、多数ある
ＤＡＣの間で抵抗ラダー回路を共有するか、または抵抗
ラダー回路の両端の電圧を共通化することができる。こ
れにより、ＤＡＣ間のばらつきの影響を受けず、ＤＡＣ
を切り替えても精度上の問題が出ないので好都合であ
る。

【００５７】また、ルックアヘッドの段数は１段先読み
について実施例で述べた。すなわち、次に来るべきデー
タを１か０かを先行してＤＡＣに出させるものを例とし
て述べた。しかし、ＤＡＣデコード速度およびＤＡＣ整
定時間に対してさらに速いクロックが必要な場合、回路
規模は増大するが、２段先読みも可能である。

【００５８】すなわち、二つの時刻のデータａｋ,ａｋ
−１を先に仮定してＤＡＣに準備させる方法である。ａ
ｋ，ａｋ−１＝００,０１,１０,１１の４通りの場合が
考えられ、４つのＤＡＣに準備動作に入らせ、ａｋ−１
の時点でａｋ−１が決まるので、４つの内二つが不要に
なり、二つはさらに準備を続けさせる。つぎにａｋが決
まった時点で最終の出力を出させる方式である。ＤＡＣ
デコードとＤＡＣ整定に３クロック掛けられるため、回
路は十分に整定し、精度よく演算結果を出すことができ
る。

【００５９】また、マルチレベルディシジョンフィード
バックイコライザーに適用した場合は４クロック時間を
ＤＡＣデコード、ＤＡＣ整定に費やすことができる。

【００６０】更に、前記引算器３を加算器に変更するこ
とができる。その場合には、アナログ帰還量の極性を今
までの説明とは逆極性にすればよい。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６２】すなわち、フィードバックフィルタ演算及
びディジタル・アナログ変換動作を従来の動作タイミン
グに比べて先行させることができるから、判定手段の出
力に応答したアナログ帰還量を即座に演算手段に供給で
きる。換言すれば、動作速度が有限なディジタル・アナ
ログ変換手段を用いた帰還等化処理において、ディジタ
ル・アナログ変換手段によるデコード時間および整定時
間を見掛け上無視することができる。これにより、判定
帰還等化器に大幅に高速な動作クロック周波数を用いる
ことが可能になる。

【００６３】判定帰還等化器を、記録ディスクから読み
取られた信号を再生する再生信号処理に適用される場合
には、記録情報転送速度の高速化に寄与することができ
る。

【００６４】また、見方を変えれば、低速だが低電力な
ディジタル・アナログ変換手段を用いても必要な動作ク
ロック周波数が得られるように判定帰還等化器を設計す
ることが可能であり、低電力の判定帰還等化器を設計す
ることが容易になる。

【図面の簡単な説明】

【図１】本発明に係る判定帰還等化器の第１の例を示す
ブロック図である。

【図２】フィードバックフィルタ及びディジタル・アナ
ログ変換回路の動作タイミングを代表的に示すタイミン
グ図である。

【図３】専らＤＡＣの動作に着目した判定帰還等化器の
動作タイミングの一例を全体的に示すタイミング図であ
る。

【図４】本発明に係る判定帰還等化器の第２の例を示す
ブロック図である。

【図５】第２の例におけるフィードバックフィルタ及び
ディジタル・アナログ変換回路の動作タイミングを代表
的に示すタイミング図である。

【図６】第２の例において専らＤＡＣの動作に着目した
判定帰還等化器１の動作タイミングの一例を全体的に示
すタイミング図である。

【図７】マルチレベルの判定帰還等化器の例を示すブロ
ック図である。

【図８】図７のＭＤＦＥの動作タイミングの一例を示す
タイミング図である。

【図９】ＤＦＥの原理的な構成を示すブロック図であ
る。

【図１０】アナログ・ディジタル混載回路で構成したＤ
ＦＥの動作タイミングの一例を示すタイミング図であ
る。

【符号の説明】

１判定帰還等化器２フィードフォワードフィルタ３引算器４判定器５フィードバックフィルタ５α フィードバックフィルタ５ａＡ，５ａＢ〜５ｄＡ，５ｄＢフィルタ演算ユニッ
ト５Ｇ１第１フィルタ演算グループ（ＦＢＦ−Ｓｅｔ
Ａ）５Ｇ２第２フィルタ演算グループ（ＦＢＦ−Ｓｅｔ
Ｂ）６ａ〜６ｄセレクタ７ディジタル・アナログ変換回路７α ディジタル・アナログ変換回路７ａ〜７ｄディジタル・アナログ変換ユニット７Ｇ１第１変換グループ（ＤＡＣ−ＳｅｔＡ）７Ｇ２第２変換グループ（ＤＡＣ−ＳｅｔＢ）８、８α 選択回路８ａ〜８ｃセレクタ９制御回路９α 制御回路１０アンプ１１復号回路

Claims

【特許請求の範囲】

【請求項１】入力信号の論理値を判定する判定手段
と、前記判定手段による判定結果の系列よりディジタル
帰還量を発生するフィードバックフィルタ手段と、前記
ディジタル帰還量をアナログ帰還量に変換するディジタ
ル・アナログ変換手段と、符号間干渉を有する信号波形
を整形するフィードフォワードフィルタ手段と、前記フ
ィードフォワードフィルタ手段の出力に対して逆極性の
前記アナログ帰還量を前記フィードフォワードフィルタ
手段の出力に加算し、又は、前記フィードフォワードフ
ィルタ手段の出力に対して同極性の前記アナログ帰還量
を前記フィードフォワードフィルタ手段の出力から減算
する演算手段とを有する判定帰還等化器であって、前記フィードバックフィルタ手段は、前記判定手段によ
る判定結果が採り得る各場合につきディジタル帰還量を
予め演算する複数のフィルタ演算ユニットを有し、前記ディジタル・アナログ変換手段は前記フィルタ演算
ユニットで演算されたディジタル帰還量をアナログ帰還
量に変換する複数のディジタル・アナログ変換ユニット
を有し、前記複数のディジタル・アナログ変換ユニットの出力
を、前記判定手段の判定結果に従って選択して前記演算
手段に供給する選択回路が設けられて成るものであるこ
とを特徴とする判定帰還等化器。
【請求項２】前記複数のフィルタ演算ユニットは一つ
前の判定結果と今回の判定結果とが採り得る４通りの場
合につきディジタル帰還量を夫々予め演算可能な第１フ
ィルタ演算グループと第２フィルタ演算グループに分け
られ、前記ディジタル・アナログ変換ユニットは前記第１フィ
ルタ演算グループのフィルタ演算ユニットが演算したデ
ィジタル帰還量をアナログ帰還量に変換する第１変換グ
ループと前記第２フィルタ演算グループのフィルタ演算
ユニットが演算したディジタル帰還量をアナログ帰還量
に変換する第２変換グループとに分けられ、前記第１フィルタ演算グループによる演算に並行して前
記第２変換グループの出力動作が行なわれ、前記第２フ
ィルタ演算グループによる演算に並行して前記第１変換
グループの出力動作が行なわれるものであることを特徴
とする請求項１記載の判定帰還等化器。
【請求項３】前記第１フィルタ演算グループは、これ
による演算に並行して動作される前記第２変換グループ
の出力を選択するための判定結果に基づいて、一つ前の
判定結果と今回の判定結果とが採り得る４通りのディジ
タル帰還量の内から前記一つ前の判定結果に応ずる２通
りのディジタル帰還量を選択して第１変換グループに与
えるものであり、また、前記第２フィルタ演算グループ
は、これによる演算に並行して動作される前記第１変換
グループの出力を選択するための判定結果に基づいて、
一つ前の判定結果と今回の判定結果とが採り得る４通り
のディジタル帰還量の内から前記一つ前の判定結果に応
ずる２通りのディジタル帰還量を選択して第２変換グル
ープに与えるものであることを特徴とする請求項２記載
の判定帰還等化器。
【請求項４】前記複数のフィルタ演算ユニットは２個
１組として３組設けられ、前記ディジタル・アナログ変
換ユニットは前記各組から選択された一方のフィルタ演
算ユニットの出力に１づつ接続可能にされ、前記３組のフィルタ演算ユニットの内２組のフィルタ演
算ユニットを用いて一つ前の判定結果と今回の判定結果
とが採り得る４通りの場合につきディジタル帰還量を予
め演算し、これに並行して、残り一組のフィルタ演算ユ
ニットに接続されるディジタル・アナログ変換ユニット
の出力動作が行われるものであることを特徴とする請求
項１記載の判定帰還等化器。
【請求項５】ディジタル帰還量を予め演算する２組の
フィルタ演算ユニットは、これに並行して出力動作され
る一つのディジタル・アナログ変換ユニットの出力を選
択するための判定結果に基づいて、一つ前の判定結果と
今回の判定結果とが採り得る４通りのディジタル帰還量
の内から一つ前の判定結果に応ずる２通りのディジタル
帰還量を選択して残り２つのディジタル・アナログ変換
ユニットに与えるものであることを特徴とする請求項４
記載の判定帰還等化器。
【請求項６】請求項１乃至５の何れか１項記載の判定
帰還等化器が１個の半導体チップに形成されて成るもの
であることを特徴とする半導体集積回路。
【請求項７】前記符号間干渉を有する信号波形を出力
するアンプを更に有し、前記判定器の出力を復号する復
号回路を有し、記録ディスクから読み取られた信号を再
生するための再生信号処理に用いられるものであること
を特徴とする請求項６記載の半導体集積回路。