CN109417399A - 均衡电路、接收电路以及半导体集成电路 - Google Patents

均衡电路、接收电路以及半导体集成电路 Download PDF

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Abstract

具有：加法电路(101)，将输入信号和补偿信号相加；比较电路(102)，对加法电路的输出进行比较；第一锁存电路(103)，数量是比均衡电路的抽头数少一个的数量，并对比较电路的输出进行保持；选择电路(104)，选择比较电路以及每个第一锁存电路的输出内的一个并输出；第二锁存电路(105)，对选择电路的输出进行保持；以及数字模拟变换电路(106)，基于第二锁存电路的输出来生成补偿信号，使得将选择电路的输出经由第二锁存电路供给至数字模拟变换电路，缩短补偿信号的延迟，缓和向加法电路的反馈定时。

Description

均衡电路、接收电路以及半导体集成电路
技术领域
本发明涉及均衡电路、接收电路以及半导体集成电路。
背景技术
对因接收到的数据信号的位串的影响而产生的码间串扰(ISI：Inter SymbolInterference)所造成的信号损失进行补偿的均衡电路之一有判决反馈式均衡电路(DFE：Decision Feedback Equalizer)(例如，参照专利文献1、2)。判决反馈式均衡电路中的补偿是基于过去的位串的判定结果来进行的，浮动抽头判决反馈式均衡电路能够对位串内的任意的位所造成的影响进行补偿。
浮动抽头判决反馈式均衡电路如图7中表示一个例子那样，具有加法电路701、比较电路702、多个D锁存电路703、选择电路(多路分配器)704以及数字模拟(DA)变换电路705。加法电路701根据从过去的位串内选择的位来将从DA变换电路705输出的补偿信号SG1加到输入数据信号IDT上。比较电路702进行针对加法电路701的输出的二进制判定，并将判定结果作为输出数据信号ODT而输出。
多个D锁存电路703由未图示的时钟信号驱动，如图7所示，被级联连接，并对输出数据信号ODT进行保持。图7示出具有8个D锁存电路703－1～703－8(抽头数为8)的例子，能够保持过去的8位。将从比较电路702输出的输出数据信号ODT输入至D锁存电路703－1，将D锁存电路703－i(i＝1～7的整数)的输出输入至D锁存电路703－(i+1)。
多路分配器704被输入多个D锁存电路703的输出，选择与选择的位对应的D锁存电路703的输出并输出。DA变换电路705按照与补偿强度对应的系数对多路分配器704的输出进行数字模拟变换来生成补偿信号SG1并输出。
图7所示的浮动抽头判决反馈式均衡电路700通过利用多路分配器704来选择由D锁存电路703保持的过去的位串来选择补偿的位置，通过DA变换电路705决定补偿强度，进行向加法电路701的反馈。例如，在对5UI(单位间隔)前的数据信号所造成的影响进行补偿的情况下，利用多路分配器704选择D锁存电路(L5)703－5的输出，并输出至DA变换电路705。这样，浮动抽头判决反馈式均衡电路700使输入数据信号IDT反映过去的数据信号的影响，并对码间串扰所造成的信号损失进行补偿。
在图7所示的以往的浮动抽头判决反馈式均衡电路700中，向DA变换电路705的输入延迟如图8所示，延迟将由D锁存电路703所造成的延迟T cd和由多路分配器704造成的延迟T mux加在一起的延迟量(T cd+Tmux)。因此，当电路的动作速度变高时，则将补偿信号SG1反馈到加法电路701的定时变得严格。
另外，图7所示的以往的浮动抽头判决反馈式均衡电路700能够通过使D锁存电路703的数量增加来扩大补偿范围，但若使D锁存电路703的数量增加则多路分配器704的负荷增加，延迟T mux变大。结果将补偿信号SG1反馈到加法电路701的定时变得严格。
专利文献1:日本特开2015－192200号公报
专利文献2:日本特开2000－49664号公报。
发明内容
本发明的目的在于提供能够缩短补偿信号的延迟，并缓和向加法电路的反馈定时的均衡电路。
均衡电路的一个方式具有：加法电路，将输入信号和补偿信号相加；比较电路，对加法电路的输出进行比较；第一锁存电路，数量是比均衡电路的抽头数少一个的数量，并对比较电路的输出进行保持；选择电路，接受比较电路以及每个第一锁存电路的输出，选择任意一个并输出；第二锁存电路，对选择电路的输出进行保持；以及数字模拟变换电路，基于第二锁存电路的输出来生成补偿信号。
公开的均衡电路能够缩短向生成补偿信号的数字模拟变换电路的输入所涉及的延迟，缓和反馈补偿信号的定时，并能够提高电路的动作余量。
附图说明
图1是表示第一实施方式中的均衡电路的构成例的图。
图2是表示第一实施方式中的补偿位置选择处理的例子的流程图。
图3是表示第一实施方式中的均衡电路的动作例的时间图。
图4是对第一实施方式中的均衡电路处的延迟进行说明的图。
图5是表示第二实施方式中的均衡电路的构成例的图。
图6是表示本实施方式中的半导体集成电路的构成例的图。
图7是表示以往的均衡电路的构成例的图。
图8是对以往的均衡电路处的延迟进行说明的图。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。
(第一实施方式)
对本发明的第一实施方式进行说明。
图1是表示第一实施方式中的均衡电路100的构成例的图。均衡电路100是对过去的位串内的任意的位所造成的影响进行补偿的浮动抽头判决反馈式均衡电路。浮动抽头判决反馈式均衡电路100具有加法电路101、比较电路102、多个D锁存电路103、选择电路(多路分配器)104、D锁存电路104、数字模拟(DA)变换电路106以及逻辑电路107。
加法电路101根据从过去的位串内选择的位将从DA变换电路106输出的补偿信号SG1加到输入数据信号IDT上并输出。比较电路102对加法电路101的输出进行比较。比较电路102进行针对加法电路101的输出的二进制判定，并输出判定结果作为输出数据信号ODT。
多个D锁存电路103由未图示的时钟信号驱动，如图1所示，级联连接，并对输出数据信号ODT进行保持。图1示出具有7个D锁存电路103－1～103－7的例子，能够保持过去的7位。将从比较电路102输出的输出数据信号ODT输入至D锁存电路103－1，将D锁存电路103－i(i＝1～6的整数)的输出输入至D锁存电路103－(i+1)。此外，D锁存电路103的数量并不限于此，是比均衡电路中的抽头数少一个的数量。换言之，将D锁存电路103和D锁存电路105加在一起的电路的总数与均衡电路中的抽头数相等。
多路分配器104被输入比较电路102的输出(输出数据信号ODT)以及每个D锁存电路103－1～103－7的输出。多路分配器104从比较电路102的输出以及每个D锁存电路103－1～103－7的输出内按照逻辑电路107的控制选择一个并输出。
D锁存电路105由未图示的时钟信号驱动，并对多路分配器104的输出进行保持。DA变换电路106根据补偿强度，按照从逻辑电路107供给的系数对D锁存电路105的输出进行数字模拟变换来生成补偿信号SG1生成并输出。
逻辑电路107进行补偿位置选择处理，对多路分配器104的选择动作以及与向DA变换电路106供给的补偿强度对应的系数进行控制。逻辑电路107具有寄存器108，该寄存器保持针对均衡电路中的各抽头处的码间串扰(ISI)的补偿强度(调整值)的信息。对于补偿强度(调整值)的信息，在实际进行通信前，例如在起动时等预先通过测量来获取并储存至寄存器108中。
逻辑电路107基于保持在寄存器108中的信息来检测补偿强度最大的抽头位置，并对多路分配器104的选择动作以及与向DA变换电路106供给的补偿强度对应的系数进行控制。在本实施方式中，由于在多路分配器104的后段配置有D锁存电路105，所以逻辑电路107进行控制，使得在选择多路分配器104中选择补偿强度最大的抽头位置的前一个的位置的抽头。
图2是表示第一实施方式中的补偿位置选择处理的例子的流程图。在实际进行通信前，例如在起动时等进行补偿位置选择处理。首先，在步骤S201中，逻辑电路107选择第一个抽头(抽头1)作为抽头位置。
在步骤S202中，逻辑电路107进行向DA变换电路106给予的系数的调整。接下来，在步骤S203中，将试验数据模式等作为输入数据信号IDT输入至均衡电路100输入，逻辑电路107计算选择的抽头位置处的码间串扰(ISI)的大小。接着，在步骤S204中，逻辑电路107判定在步骤S203中所求出的码间串扰(ISI)的大小是否是基准值以下。
在逻辑电路107判定为在步骤S203中所求出的码间串扰(ISI)的大小不是基准值以下的情况下，返回到步骤S202，对向DA变换电路106给予的系数进行变更，进行前述的处理。另一方面，在逻辑电路107判定为步骤S203中所求出的码间串扰(ISI)的大小是基准值以下的情况下，在步骤S206中，逻辑电路107将给予到DA变换电路106的系数(调整值)保持至寄存器108。
接下来，在步骤S206中，逻辑电路107判断选择的抽头位置是否是最后即第n个抽头(抽头n)，即是否存在未选择的抽头位置。结果在选择的抽头位置不是第n个抽头，即存在未选择的抽头位置的情况下，在步骤S207中，逻辑电路107选择下一个抽头作为抽头位置，进行步骤S202以下的处理。而在选择的抽头位置为第n个抽头，即不存在未选择的抽头位置的情况下，进入步骤S208。
在步骤S208中，逻辑电路107参照在寄存器108中保持的信息，从给予到DA变换电路106的系数(调整值)最大的抽头选择前一个位置的抽头，并将该抽头决定为使用于补偿的抽头，结束处理。
第一实施方式中的浮动抽头判决反馈式均衡电路100通过多路分配器104选择如前述那样决定的抽头的位，通过DA变换电路106生成补偿信号SG1，进行向加法电路101的反馈。这样，浮动抽头判决反馈式均衡电路100使输入数据信号IDT反映过去的数据信号的影响，对码间串扰所造成的信号损失进行补偿。
例如，在对5UI(单位间隔)前的数据信号所造成的影响进行补偿的情况下，如图3所示，通过多路分配器104选择D锁存电路(L4)103－4的输出，并经由D锁存电路105输出至DA变换电路106。例如，在进行图3所示的数据(D8)311的补偿的情况下，使用5UI前的数据(D3)312来进行补偿。该情况下，通过利用多路分配器104选择D锁存电路(L4)103－4的输出，从而在时刻t301生成与从D锁存电路105输出的数据(D3)313对应的补偿信号SG1，进行数据(D8)311的补偿。
此处，在本实施方式中，由于经由D锁存电路105对DA变换电路106供给多路分配器104的输出，所以如图4所示，多路分配器104延迟T mux被消除，向DA变换电路106的输入延迟由D锁存电路105所造成的延迟T cd。因此，根据本实施方式，能够缓和将补偿信号SG1反馈到加法电路101的定时，能够提高电路的动作余量。
(第二实施方式)
接下来，对本发明的第二实施方式进行说明。
图5是表示第二实施方式中的均衡电路500的构成例的图。均衡电路500是对过去的位串内的任意的位所造成从影响进行补偿的浮动抽头判决反馈式均衡电路。浮动抽头判决反馈式均衡电路500具有多个加法电路501、多个比较电路502、选择电路(多路分配器)503、多个D锁存电路504、多个数字模拟(DA)变换电路505以及逻辑电路506。
加法电路501－j(j为1～4的整数)将从DA变换电路505－j输出的补偿信号加到输入数据信号IDT上并输出。比较电路502－j对加法电路501－j的输出进行比较。比较电路502－j进行针对加法电路501－j的输出的二进制判定，输出判定结果。
多路分配器503被输入比较电路502－1～502－4的输出，按照逻辑电路506的控制选择一个并作为输出数据信号ODT而输出。D锁存电路504由未图示的时钟信号驱动，如图5所示，被级联连接，并对输出数据信号ODT进行保持。图5示出具有四个D锁存电路504－1～504－4的例子，能够保持过去的4位。将从多路分配器503输出的输出数据信号ODT输入至D锁存电路504－1，将D锁存电路504－i(i＝1～3的整数)的输出输入至D锁存电路504－(i+1)。
DA变换电路505－j根据补偿强度，并按照从逻辑电路506供给的系数对D锁存电路504－j的输出进行数字模拟变换来生成补偿信号并输出。逻辑电路506进行前述的补偿位置选择处理，对多路分配器503的选择动作以及与向DA变换电路505供给的补偿强度对应的系数进行控制。逻辑电路506具有对针对均衡电路中的各抽头处的码间串扰(ISI)的补偿强度(调整值)的信息进行保持的寄存器507。在实际进行通信前，例如在起动时等预先测量补偿强度(调整值)的信息来获取，被储存至寄存器507。
逻辑电路506基于保持在寄存器507中的信息来检测补偿强度最大的抽头位置，对多路分配器503的选择动作以及与向DA变换电路505供给的补偿强度对应的系数进行控制。在本实施方式中，逻辑电路506进行控制，使得在多路分配器503中选择与补偿强度最大的抽头位置对应的比较电路502的输出。
在第二实施方式中，向DA变换电路505的输入延迟由D锁存电路504所造成的延迟Tcd，能够将补偿信号SG1反馈到加法电路501的定时，能够提高电路的动作余量。
图6是表示包括前述的各实施方式中的均衡电路的半导体集成电路的构成例的图。本实施方式中的半导体集成电路601具备具有将输入串行信号变换为并行信号的解串器电路的功能；以及接受来自接收电路602的并行信号(数据)来进行处理动作的逻辑电路等的内部电路611。
接收电路602具有前端部603、逻辑电路607以及时钟生成部610。前端部603具有缓冲器604、判决反馈式均衡电路605以及多路分配器606。缓冲器604接受经由传送路等传送的输入串行信号RXIN。判决反馈式均衡电路605例如是图1或图5所示的判决反馈式均衡电路，判定输入串行信号的代码(数据)。多路分配器606对判决反馈式均衡电路605的输出进行串行/并行变换，并作为并行信号RXOUT而输出，且输出接收数据时钟RXCLK。
逻辑电路607具有均衡器逻辑电路608以及时钟数据恢复逻辑电路609。均衡器逻辑电路608进行判决反馈式均衡电路605所涉及的控制，例如对选择电路的动作、向DA变换电路给予的系数进行控制。时钟数据恢复逻辑电路609基于多路分配器606的输出信号(并行信号RXOUT)来适当地控制时钟生成部610输出的时钟信号的相位。
使用时钟生成部610输出的时钟信号，判决反馈式均衡电路605在适当的定时进行输入串行信号的取样。从接收电路602输出的并行信号RXOUT由以接收数据时钟RXCLK进行动作的触发器612进行取入到内部电路611的处理等。
另外，上述实施方式都仅是表示了实施本发明的具体化的一个例子而已，不能用它们限定性地解释本发明的技术范围。即，本发明能够在不脱离其技术思想或其主要特征的情况下以各种方式实施。
工业上的利用可能性
根据本发明，向生成补偿信号的DA变换电路的输入所涉及的延迟变小，能够缓和反馈补偿信号的定时，能够提高电路的动作余量。

Claims (18)

1.一种均衡电路，其特征在于，具有：
加法电路，将输入信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，数量是比均衡电路的抽头数少一个的数量，并对上述比较电路的输出进行保持；
选择电路，接受上述比较电路以及每个上述第一锁存电路的输出，选择任意一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
2.一种均衡电路，其特征在于，具有：
加法电路，将输入信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
多个第一锁存电路，被级联连接，并对上述比较电路的输出进行保持；
选择电路，具有上述比较电路的输出节点、以及分别与每个上述第一锁存电路的输出节点电耦合的多个输入节点，选择向上述多个输入节点的输入内的一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
3.一种均衡电路，其特征在于，具有：
加法电路，将输入信号和基于n单位间隔前的数据的补偿信号相加，其中，n为自然数；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，对上述比较电路的输出进行保持；
选择电路，从上述比较电路以及每个上述第一锁存电路的输出选择(n－1)单位间隔前的数据并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
4.一种均衡电路，其特征在于，具有：
多个加法电路，将输入信号和补偿信号相加；
多个比较电路，以与上述加法电路相同数量设置，并对对应的上述加法电路的输出进行比较；
选择电路，从每个上述比较电路的输出内选择一个并输出；
多个锁存电路，被级联连接，并对上述选择电路的输出进行保持；以及
多个数字模拟变换电路，以与上述加法电路相同数量设置，并基于上述锁存电路的输出来生成向对应的上述加法电路供给的上述补偿信号。
5.根据权利要求1～4中的任意一项所述的均衡电路，其特征在于，
具有逻辑电路，上述逻辑电路对上述选择电路的选择处理以及上述数字模拟变换电路的上述补偿信号的生成处理进行控制。
6.根据权利要求1～3中的任意一项所述的均衡电路，其特征在于，
将上述第一锁存电路和上述第二锁存电路加在一起的电路的总数与上述均衡电路的抽头数相等。
7.根据权利要求1或者3所述的均衡电路，其特征在于，
设置多个上述第一锁存电路，
多个上述第一锁存电路被级联连接。
8.根据权利要求1～7中的任意一项所述的均衡电路，其特征在于，
上述比较电路对上述加法电路的输出进行二进制判定并将判定结果输出至上述第一锁存电路。
9.一种接收电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换，并输出并行信号；以及
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位，
上述均衡电路具有：
加法电路，将上述输入串行信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，数量是比均衡电路的抽头数少一个的数量，并对上述比较电路的输出进行保持；
选择电路，接受上述比较电路以及每个上述第一锁存电路的输出，选择任意一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
10.一种接收电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换，并输出并行信号；以及
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位，
上述均衡电路具有：
加法电路，将上述输入串行信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
多个第一锁存电路，被级联连接，并对上述比较电路的输出进行保持；
选择电路，具有上述比较电路的输出节点、以及分别与每个上述第一锁存电路的输出节点电耦合的多个输入节点，选择向上述多个输入节点的输入内的一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
11.一种接收电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；以及
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位，
上述均衡电路具有：
加法电路，将上述输入串行信号和基于n单位间隔前的数据的补偿信号相加，其中，n为自然数；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，对上述比较电路的输出进行保持；
选择电路，从上述比较电路以及每个上述第一锁存电路的输出选择(n－1)单位间隔前的数据并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
12.一种接收电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；以及
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位，
上述均衡电路具有：
多个加法电路，将上述输入串行信号和补偿信号相加；
多个比较电路，以与上述加法电路相同数量设置，并对对应的上述加法电路的输出进行比较；
选择电路，从每个上述比较电路的输出内选择一个并输出；
多个锁存电路，被级联连接，并对上述选择电路的输出进行保持；以及
多个数字模拟变换电路，以与上述加法电路相同数量设置，并基于上述锁存电路的输出来生成向对应的上述加法电路供给的上述补偿信号。
13.根据权利要求9～11中的任意一项所述的接收电路，其特征在于，
将上述第一锁存电路和上述第二锁存电路加在一起的电路的总数与上述均衡电路的抽头数相等。
14.一种半导体集成电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位；以及
内部电路，接受来自上述多路分配器的上述并行信号来进行处理动作，
上述均衡电路具有：
加法电路，将上述输入串行信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，数量是比均衡电路的抽头数少一个的数量，并对上述比较电路的输出进行保持；
选择电路，接受上述比较电路以及每个上述第一锁存电路的输出来选择任意一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
15.一种半导体集成电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位；以及
内部电路，接受来自上述多路分配器的上述并行信号来进行处理动作，
上述均衡电路具有：
加法电路，将上述输入串行信号和补偿信号相加；
比较电路，对上述加法电路的输出进行比较；
多个第一锁存电路，被级联连接，并对上述比较电路的输出进行保持；
选择电路，具有上述比较电路的输出节点、以及分别与每个上述第一锁存电路的输出节点电耦合的多个输入节点，选择向上述多个输入节点的输入内的一个并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
16.一种半导体集成电路，其特征在于，
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位；以及
内部电路，接受来自上述多路分配器的上述并行信号来进行处理动作，
上述均衡电路具有：
加法电路，将上述输入串行信号和基于n单位间隔前的数据的补偿信号相加，其中，n为自然数；
比较电路，对上述加法电路的输出进行比较；
第一锁存电路，对上述比较电路的输出进行保持；
选择电路，从上述比较电路以及每个上述第一锁存电路的输出选择(n－1)单位间隔前的数据并输出；
第二锁存电路，对上述选择电路的输出进行保持；以及
数字模拟变换电路，基于上述第二锁存电路的输出来生成上述补偿信号。
17.一种半导体集成电路，其特征在于，具有：
均衡电路，使用时钟信号来对输入串行信号进行取样，判定上述输入串行信号的数据并输出；
多路分配器，对上述均衡电路的输出信号进行串行/并行变换并输出并行信号；
时钟数据恢复电路，基于上述多路分配器的输出信号来控制上述时钟信号的相位；以及
内部电路，接受来自上述多路分配器的上述并行信号来进行处理动作，
上述均衡电路具有：
多个加法电路，将上述输入串行信号和补偿信号相加；
多个比较电路，以与上述加法电路相同数量设置，并对对应的上述加法电路的输出进行比较；
选择电路，从每个上述比较电路的输出内选择一个并输出；
多个锁存电路，被级联连接，并对上述选择电路的输出进行保持；以及
多个数字模拟变换电路，以与上述加法电路相同数量设置，并基于上述锁存电路的输出来生成向对应的上述加法电路供给的上述补偿信号。
18.根据权利要求14～16中的任意一项所述的半导体集成电路，其特征在于，
将上述第一锁存电路和上述第二锁存电路加在一起的电路的总数与上述均衡电路的抽头数相等。
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