KR100663361B1 - 지연 회로 및 이를 구비한 반도체 장치 - Google Patents

지연 회로 및 이를 구비한 반도체 장치 Download PDF

Info

Publication number
KR100663361B1
KR100663361B1 KR1020050041322A KR20050041322A KR100663361B1 KR 100663361 B1 KR100663361 B1 KR 100663361B1 KR 1020050041322 A KR1020050041322 A KR 1020050041322A KR 20050041322 A KR20050041322 A KR 20050041322A KR 100663361 B1 KR100663361 B1 KR 100663361B1
Authority
KR
South Korea
Prior art keywords
delay
unit
output signal
signal
control signal
Prior art date
Application number
KR1020050041322A
Other languages
English (en)
Other versions
KR20060118892A (ko
Inventor
조영철
김정열
김성훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050041322A priority Critical patent/KR100663361B1/ko
Priority to US11/332,148 priority patent/US7304520B2/en
Priority to CN200610071488A priority patent/CN100586013C/zh
Publication of KR20060118892A publication Critical patent/KR20060118892A/ko
Application granted granted Critical
Publication of KR100663361B1 publication Critical patent/KR100663361B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 지연 회로 및 이를 구비한 반도체 장치를 공개한다. 그 지연 회로는 직렬 연결된 복수개의 지연 가변 수단들과, 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고, 복수개의 지연 가변 수단들 각각은 제어 신호에 따라 지연 동작이 인에이블되면, 앞단의 출력 신호를 지연한 후 뒷단의 지연 가변 수단으로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력 신호를 구동부로 전송하는 것을 특징으로 한다. 따라서 지연 가변 수단들의 개수가 증가되더라도 최소 지연 시간을 일정하게 유지하고 입력 신호를 선택된 지연 가변 수단들만을 통해 지연하여, 반도체 장치의 고속 동작을 안정적으로 지원하고 신호들간의 특성 마진을 안정적으로 최적화시켜 준다.

Description

지연 회로 및 이를 구비한 반도체 장치{delay circuit and semiconductor device comprising the same}
도1은 종래의 기술에 따른 지연 회로의 블록도이다.
도2는 도1의 지연회로의 상세회로도이다.
도3은 도2의 지연회로의 동작 타이밍도이다.
도4는 본 발명의 일실시예에 따른 지연 회로의 블록도이다.
도5는 도4의 지연회로의 상세회로도이다.
도6은 도5의 지연회로의 동작 타이밍도이다.
도7은 본 발명의 다른 실시예에 따른 지연 회로의 블록도이다.
도8은 도7의 지연회로의 상세회로도이다.
도9는 도8의 지연회로의 동작 타이밍도이다.
도10은 본 발명의 일실시예에 따른 지연 회로를 이용하는 반도체 장치의 블록도이다.
본 발명은 지연 회로에 관한 것으로, 특히 지연 가변 수단들의 개수가 증가 되더라도 최소 지연 시간을 일정하게 유지하고, 입력 신호를 선택된 지연 가변 수단들만을 통해 지연시키는 것이 가능한 지연회로에 관한 것이다.
반도체 장치가 고속화되어감에 따라 칩(chip)내의 신호들간의 특성 마진의 중요성도 증가되고 있다. 이에 최근의 반도체 장치는 회로 설계시에 신호 경로에 복수개의 지연 가변부들을 구비하는 지연회로를 구성하고, 제어신호에 따라 복수개의 지연 가변부들을 제어함으로써 지연회로의 지연시간을 조절하여 신호들간의 특성 마진을 최적화하도록 하였다.
도1은 종래의 기술에 따른 지연 회로의 블록도이다.
도1을 참조하면, 직렬 연결된 복수개의 지연 가변부들(11~1n)을 구비하고, 복수개의 지연 가변부들(11~1n) 각각은 스위치(111~1n1)와 단위 지연 셀(112~1n2)과 드라이버(113~1n3)를 구비한다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
각 지연 가변부(11~1n)는 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면, 앞단의 출력신호(또는 입력 신호)를 지연한 후 뒷단의 지연 가변부(12~1n)로 전송하고, 지연 동작이 디스에이블되면, 앞단의 출력신호를 뒷단의 지연 가변부(12~1n)로 전송한다.
이를 위해 각 스위치(111~1n1)는 드라이버(113~1n3)와 직접 연결되는 제1 전송 경로(P111~P1n1)와 단위 지연 셀(112~1n2)을 거쳐 드라이버(113~1n3)와 연결되는 제2 전송 경로(P112~P1n2)를 구비하고, 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면 앞단의 출력신호를 제 2 전송 경로(P112~P1n2)로 전송하고, 지연 동작 이 디스에이블되면 앞단의 출력신호를 제 1 전송 경로(P112~P1n2)로 전송한다. 각 단위 지연 셀(112~1n2)은 제2 전송 경로(P112~P1n2) 및 드라이버(113~1n3)와 연결되어, 제2 전송 경로(P112~P1n2)로부터 전송되는 신호를 단위 시간만큼 지연한 후 드라이버(113~1n3)로 전송하고, 각 드라이버(113~1n3)는 제1 전송경로(P111~P1n1) 및 제2 전송 경로(P112~P1n2)를 통해 전송되는 신호들을 조합하여 출력 신호를 발생하고, 발생된 출력 신호를 뒷단의 지연 가변부(12~1n)로 전송한다.
여기서, 제어신호(F1~Fn)는 퓨즈(fuse) 프로그램에 의해서 발생되는 신호이거나 반도체 메모리 장치의 경우에서는 모드 설정 동작에 의해서 설정되어 발생되는 신호일 수 있다.
도2는 도1의 지연회로의 상세회로도이다.
도2를 참조하면, 각 스위치(111~1n1)는 제어신호(F1~Fn)를 반전하는 인버터(I11~I1n)와, 반전된 제어신호(/F1~/Fn)와 앞단의 출력신호를 낸드조합하고 제1 전송경로(P111~P1n1)로 출력신호를 전송하는 제1 낸드 게이트(N111~N1n1)와, 제어신호(F1~Fn)와 앞단의 출력신호를 낸드조합하고 제2 전송 경로(P112~P1n2)로 출력신호를 전송하는 제2 낸드 게이트(N112~N1n2)로 구성되고, 각 단위 지연 셀(112~1n2)은 입력된 신호를 단위 시간 지연시키는 소자들(미도시)로 구성된다.
그리고 각 드라이버(113~1n3)는 제1 전송경로(P111~P1n1)와 제2 전송 경로(P112~P1n2)를 통해 전송되는 신호를 낸드조합하고, 뒷단의 지연 가변부(12~1n)로 출력 신호를 전송하는 제3 낸드 게이트(N113~N1n3)로 구성된다.
이하, 도3을 참조하여 도2에 나타낸 회로의 동작을 설명하도록 한다.
이때, 지연 동작을 인에이블시키기 위한 제어신호는 하이 레벨을 가지고, 지연 동작을 디스에이블시키기 위한 제어신호는 로우 레벨을 가진다고 가정한다. 그리고 "dn"은 낸드 게이트에 의한 지연시간을, "du"은 단위 지연 셀에 의한 지연시간을 각각 나타낸다.
먼저, 로우 레벨을 가지는 제1 내지 제n 제어신호들(F1~Fn)을 입력받아 제1 내지 제n 지연 가변부들(11~1n)이 모두 디스에이블되면, 입력 신호는 다음과 같이 지연된다.
제1 지연 가변부(11)는 입력 신호를 입력받아 제1 낸드 게이트(N111)를 통해 "dn" 시간 지연되고 반전된 입력 신호를 발생하고, 제3 낸드 게이트(N113)를 통해 "dn×2"시간 지연된 입력 신호를 발생하여, 출력노드(N1)로 "dn×2"시간 지연된 입력 신호를 전송한다. 나머지 제2 내지 제n 지연 가변부(12~1n)는 제1 지연 가변부(11)와 동일하게 동작하여, 입력 신호를 "dn×2"시간씩 누적하여 지연한 후 출력노드(N2~Nn)로 전송한다.
이에 모든 지연 가변부들(11~1n)이 디스에이블되더라도, 입력 신호는 제1 내지 제n 지연 가변부들(11~1n)의 제 1 및 제 3 낸드 게이트들(N111~N1n1, N113~N1n3)을 거쳐 전송되어, "dn×2n"시간 지연된다.
즉, 지연 회로의 "최소 지연 시간"은 제1 내지 제n 지연 가변부들(11~1n)의 제 1 및 제 3 낸드 게이트들(N111~N1n1, N113~N1n3)에 의해 "dn×2n"시간이 된다.
여기서, "최소 지연 시간"이란 모든 지연 가변부들(11~1n)이 디스에이블될 때의 지연 회로가 입력 신호를 지연하는 시간을 의미한다.
이어서, 제1 제어신호(F1)가 하이 레벨로 천이되어 제1 지연 가변부(11)가 인에이블되면, 입력 신호는 다음과 같이 지연된다.
제1 지연 가변부(11)는 입력 신호를 입력받아 제2 낸드 게이트(N112) 및 단위 지연 셀(112)을 통해 "dn+du" 시간 지연되고 반전된 입력 신호를 발생하고, 제3 낸드 게이트(N113)를 통해 "(dn×2)+du" 시간 지연된 입력 신호를 발생하여, 출력노드(N1)로 "(dn×2)+du" 시간 지연된 입력 신호를 전송한다. 나머지 제2 내지 제n 지연 가변부들(12~1n)은 상기에서와 동일하게 동작하여 입력 신호를 "dn×2"시간씩 누적하여 지연한 후 출력노드(N2~Nn)로 전송한다.
이에 지연 회로에 입력된 입력 신호는 제1 내지 제n 지연 가변부들(11~1n)을 통해 전송되면서 낸드 게이트들(N112, N121~N1n1, N113~N1n3)과 단위 지연 셀(112)에 의해 "dn×2n+du" 만큼 지연된 후 출력된다.
또한 지연 회로는 상기와 동일한 방법으로 제어신호들에 따라 m(m은 1 이상이고 n 이하인 자연수)개의 지연 가변부(11~1m)를 인에이블되면, 입력 신호를 모든 지연 가변부들의 낸드 게이트들(N112~1m2, N1(m+1)1~N1n1, N113~N1n3)과, 인에이블된 지연 가변부들의 단위 지연 셀들(112~1m2)을 통해 전송하여 "dn×2n+du×m" 시간 지연시킨다.
이와 같이 종래의 지연 회로는 복수개의 지연 가변 수단들을 직렬연결하고, 인에이블되는 지연 가변 수단의 개수를 조정하여 입력된 신호를 필요한 시간만큼 지연하였었다.
그러나 복수개의 지연 가변 수단들이 직렬 연결된 구조에 따라, 종래의 지연 회로는 입력된 신호를 모든 지연 가변 수단들을 통해 전송하였었다.
이에 지연 회로가 지연 동작을 수행하지 않는 경우에도, 지연 회로에 입력된 신호가 모든 지연 가변 수단들을 거쳐 전송되어 "최소 지연 시간"만큼 불필요하게 지연되는 문제가 발생한다.
또한 지연회로의 "최소 지연 시간"은 지연회로가 구비하는 지연 가변 수단들의 개수에 비례하여 증가되므로, 지연 가변 수단들의 개수가 증가되면 "최소 지연 시간"도 증가되는 문제가 발생하였다.
본 발명의 목적은 지연 가변 수단들의 개수가 증가되더라도 최소 지연 시간을 일정하게 유지하고, 입력 신호를 선택된 지연 가변 수단들만을 통해 지연시키는 것이 가능한 지연회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기의 목적들을 달성하기 위한 지연 회로를 이용하는 반도체 장치를 제공하는 것이다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명의 제1형태에 따른 지연 회로는 직렬 연결된 복수개의 지연 가변 수단들과, 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고, 복수개의 지연 가변 수단들 각각은 제어 신호에 따라 지연 동작이 인에이블되면, 앞단의 출력 신호를 지연한 후 뒷단의 지연 가변 수단으로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력 신호를 구동부로 전송하는 것을 특징으로 한다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명의 제2형태에 따른 지연 회 로는 직렬 연결된 복수개의 지연 가변 수단들과, 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고, 복수개의 지연 가변 수단들 각각은 제어 신호에 따라 지연 동작이 인에이블되면 앞단의 출력 신호를 뒷단의 지연 가변 수단으로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력 신호를 지연한 후 구동 수단으로 전송하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 복수개의 제어 신호들에 따라 복수개의 지연 가변 수단들 중 소정개의 지연 가변 수단들을 선택하고, 선택된 지연 가변 수단들을 통해 입력 신호를 지연시키는 지연회로와, 소정개의 지연 가변 수단들을 선택하는 복수개의 제어 신호들을 발생하는 제어 신호 발생부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 지연 회로 및 이를 이용하는 반도체 장치를 설명하면 다음과 같다.
도4는 본 발명의 일실시예에 따른 지연 회로의 블록도이다.
도4를 참조하면, 지연 회로는 직렬 연결된 복수개의 지연 가변부들(21~2n)과 복수개의 지연 가변부들(21~2n)과 병렬 연결된 구동부(30)를 구비하고, 복수개의 지연 가변부들(21~2n) 각각은 스위치(211~2n1)와 단위 지연 셀(212~2n2)을 구비한다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
복수개의 지연 가변부들(21~2n) 각각은 구동부(30)와 직접 연결되는 제1 전 송 경로(P211~2n1)와 뒷단의 지연 가변부(22~2n)와 연결되는 제2 전송 경로(P212~P2n2)를 구비하고, 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면 앞단의 출력신호를 지연한 후 뒷단의 지연 가변부(12~1n)로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력신호를 그대로 구동부(30)로 전송한다.
이를 위해, 각 스위치(211~2n1)는 제1 전송 경로(P211~P2n1)와 단위 지연 셀(212~2n2)과 연결되어, 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면 앞단의 출력신호를 단위 지연 셀(212~2n2)로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력신호를 제 1 전송 경로(P211~P2n1)로 전송한다. 각 단위 지연 셀(212~2n2)은 스위치(211~2n1) 및 제2 전송 경로(P212~P2n2)와 연결되어, 스위치(211~2n1)로부터 전송되는 신호를 단위 시간 지연한 후 제2 전송 경로(P212~P2n2)로 전송한다. 이때, 마지막단에 연결된 지연 가변부(2n)는 뒷단에 연결되는 지연 가변부를 구비하지 않으므로, 제2 전송 경로(P2n2)를 구동부(30)와 연결한다.
구동부(30)는 각 지연 가변부(21~2n)의 제1 전송 경로들(P211~P2n1) 및 마지막에 연결된 지연 가변부(2n)의 제2 전송 경로(P2n2)와 병렬 연결되고, 병렬 연결된 전송 경로들(P211~P2n1, P2n2)을 통해 전송되는 신호들을 조합하여, 소정 시간 지연된 출력신호를 발생한다.
도5는 도4의 지연회로의 상세회로도이다.
도5를 참조하면, 각 지연 가변부(21~2n)의 스위치(211~2n1)는 제어신호(F1~Fn)를 반전시키는 인버터(I21~I2n)와, 반전된 제어신호(/F1~/Fn)와 앞단의 출력신호를 낸드조합하고 제1 전송 경로(P211~P2n1)로 출력신호를 전송하는 제1 낸드 게이트(N211~2n1)와, 제어신호(F1~Fn)와 앞단의 출력신호를 낸드조합하고 제2 전송 경로(P212~P2n2)로 출력신호를 전송하는 제2 낸드 게이트(N212~2n2)로 구성되고, 각 지연 가변부(21~2n)의 단위 지연 셀(212~2n2)은 입력된 신호를 단위 시간 지연시키는 소자들(미도시)로 구성된다.
구동부(30)는 지연 가변부(21~2n) 각각에 대응되며, 대응되는 지연 가변부(21~2n)의 제1 전송 경로(P211~P2n1)로부터 전송되는 신호와 뒷단의 제3 낸드 게이트(N32~N3n)로부터 전송되는 신호를 낸드조합하여 출력 신호를 발생하는 제31 내지 제3n 낸드 게이트(N31~N3n)로 구성된다. 이때, 마지막단에 연결된 지연 가변부(2n)에 대응되는 제3n 낸드 게이트(N3n)는 뒷단에 연결된 제3 낸드 게이트를 구비하지 않으므로, 마지막단에 연결된 지연 가변부(2n)의 제1 전송 경로(P2n1)와 제2 전송 경로(P2n2)를 통해 전송되는 신호들을 낸드조합하여 출력신호를 발생한다.
이하, 도6을 참조하여 도5에 나타낸 회로의 동작을 설명하도록 한다.
이때, 지연 동작을 인에이블시키기 위한 제어신호는 하이 레벨을 가지고, 지연 동작을 디스에이블시키기 위한 제어신호는 로우 레벨을 가진다고 가정한다. 그리고 "dn"은 낸드 게이트에 의한 지연시간을, "du"은 단위 지연 셀에 의한 지연시간을 각각 나타낸다.
먼저, 로우 레벨을 가지는 제1 내지 제n 제어신호들(F1~Fn)을 입력받아 제1 내지 제n 지연 가변부(21~2n)가 모두 디스에이블되면, 입력 신호는 다음과 같이 지연된다.
제1 지연 가변부(21)는 입력 신호를 입력받아 제1 낸드 게이트(N211)를 통해 "dn"시간 지연되고 반전된 입력 신호를 발생하여 제1 전송 경로(P211)로 전송하고, 제2 낸드 게이트(N212) 및 단위 지연 셀(212)을 통해 하이 신호를 발생하여 제2 전송 경로(P212)로 하이 신호를 전송한다.
제2 지연 가변부(22)는 하이 신호를 입력받아 제1 낸드 게이트(N221)를 통해 로우 신호를 발생하여 제1 전송 경로(P221)로 전송하고, 제2 낸드 게이트(N222) 및 단위 지연 셀(222)을 통해 하이 신호를 발생하여 제2 전송 경로(P222)로 전송한다.
제3 내지 제n 지연 가변부들(23~2n) 각각은 하이 신호를 입력받고 제2 지연 가변부(22)와 동일하게 동작하여, 제1 전송 경로(P231~P2n1)로 로우 신호를 전송하고, 제2 전송 경로(P232~P2n2)로 하이 신호를 전송한다.
그러면 구동부(30)는 제32 내지 제3n 낸드 게이트들(N32~N3n)을 통해 하이 신호를 발생하고, 제31 낸드 게이트(N31)를 통해 "dn×2" 시간 지연된 입력 신호를 발생한다.
이에 모든 지연 가변부들(21~2n)이 디스에이블되면, 입력 신호는 제 1 지연 가변부(21)와 구동부(30)의 제 31 낸드 게이트(N31)만을 거쳐 전송되어, "dn×2" 시간 지연된다.
즉, 지연 회로의 "최소 지연 시간"은 제 1 지연 가변부(21)의 제 1 낸드 게이트(N211)와 구동부(30)의 제 31 낸드 게이트(N31)에 의해 "dn×2"가 된다.
이어서, 제1 제어신호(F1)가 하이 레벨로 천이되어 제1 지연 가변부(21)가 인에이블되면, 입력 신호는 다음과 같이 지연된다.
제1 지연 가변부(21)는 입력 신호를 입력받아, 제1 낸드 게이트(N211)를 통 해 하이 신호를 발생하여 제1 전송 경로(P211)로 전송하고, 제2 낸드 게이트(N212) 및 단위 지연 셀(212)을 통해 "dn+du" 시간 지연되고 반전된 입력 신호를 발생하여 제2 전송 경로(P212)로 전송한다.
그러면 제2 지연 가변부(22)는 "dn+du" 시간 지연되고 반전된 입력 신호를 입력받아, 제1 낸드 게이트(N221)를 통해 "dn×2+du"시간 지연된 입력 신호를 발생하여 제1 전송 경로(P221)로 전송하고, 제2 낸드 게이트(N222) 및 단위 지연 셀(222)을 통해 하이 신호를 발생하여 제2 전송 경로(P222)로 전송한다.
제3 내지 제n 지연 가변부들(23~2n) 각각은 하이 신호를 입력받고 상기에서와 동일하게 동작하여, 제1 전송 경로(P231~P2n1)로 로우 신호를 전송하고, 제2 전송 경로(P232~P2n2)로 하이 신호를 전송한다.
그러면 구동부(30)는 제33 내지 제3n 낸드 게이트들(N33~N3n)을 통해 하이 신호를 발생하고, 제32 낸드 게이트(N32)를 통해 "dn×3+du" 시간 지연되고 반전된 입력 신호를 발생하고, 제31 낸드 게이트(N31)를 통해 "dn×4+du" 시간 지연된 입력 신호를 발생한다.
이에 제 1 가변부(21)가 인에이블되면, 입력 신호는 인에이블된 제 1 지연 가변부(21), 제 1 지연 가변부(21)의 뒷단에 연결된 제 2 지연 가변부(22), 및 구동부(30)의 낸드 게이트들(N212, N221, N31, N32) 및 단위 지연 셀(212)을 거쳐 전송되면서, "dn×4+du" 시간 지연된다.
또한 지연 회로는 상기와 동일한 방법으로 제어신호들에 따라 m개(m은 1이상 n이하인 자연수)의 지연 가변부(21~2m)를 인에이블시키고, 입력 신호를 인에이블된 지연 가변부들(21~2m), 인에이블된 지연 가변부들(21~2m)의 뒷단에 연결된 지연 가변부(2(m+1)), 및 구동부(30)의 낸드 게이트들(N212~N2(m)2, N2(m+1)1, N31~N3(m)) 및 단위 지연 셀(212~2(m)2)을 통해 전송하여 "dn×2(m+1)+du×m" 시간 지연시킨다.
도7은 본 발명의 다른 실시예에 따른 지연 회로의 블록도이다.
도7을 참조하면, 지연 회로는 스위칭부(40)와, 직렬 연결된 복수개의 지연 가변부들(51~5n)과, 스위칭부(40) 및 복수개의 지연 가변부들(51~5n)과 병렬 연결된 구동부(60)를 구비하고, 복수개의 지연 가변부들(51~5n) 각각은 스위치(511~5n1)와 지연 셀(512~5n2)을 구비한다.
도7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
스위칭부(40)는 구동부(60)와 직접 연결되는 제1 전송 경로(P41)와 복수개의 지연 가변부들(51~5n)과 연결되는 제2 전송 경로(P42)를 구비하고, 제어신호(F(n+1))에 따라 지연회로 전체의 지연 동작 여부를 선택한다. 즉, 제어신호(F(n+1))에 따라 지연 동작이 디스에이블되면 입력 신호를 제1 전송 경로(P41)를 통해 구동부(60)로 전송하고, 제어신호(F(n+1))에 따라 지연 동작이 인에이블되면 입력 신호를 제2 전송 경로(P42)를 통해 복수개의 지연 가변부들(51~5n)로 전송한다.
복수개의 지연 가변부들(51~5n) 각각은 구동부(60)와 직접 연결되는 제1 전송 경로(P511~P5n1)와 뒷단의 지연 가변부(52~5n)와 연결되는 제2 전송 경로(P512~P5n2)를 구비하고, 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면 앞단 의 출력신호를 그대로 뒷단의 지연 가변부(52~5n)로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력신호를 지연시킨 후 구동부(60)로 전송한다.
이를 위해 각 스위치(511~5n1)는 제1 전송 경로(P511~P5n1)와 지연 셀(512~5n2)과 연결되며, 제어신호(F1~Fn)에 따라 지연 동작이 인에이블되면 앞단의 출력신호를 단위 지연 셀(512~5n2)로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력신호를 제 1 전송 경로(P511~P5n1)로 전송한다. 각 지연 셀(512~5n2)은 스위치(511~5n1) 및 제2 전송 경로(P512~P5n2)와 연결되어, 스위치(511~5n1)로부터 전송되는 앞단의 출력신호를 소정 시간 지연한 후 제2 전송 경로(P512~P5n2)로 전송한다. 이때, 마지막단에 연결된 지연 가변부(5n)는 뒷단에 연결되는 지연 가변부를 구비하지 않으므로, 제2 전송 경로(P5n2)를 구동부(60)와 연결한다.
구동부(60)는 스위칭부(40)의 제1 전송 경로(P41)와, 각 지연 가변부(51~5n)의 제1 전송 경로들(P511~P5n1)과 마지막단에 연결된 지연 가변부(5n)의 제 2 전송 경로(P5n2)와 병렬 연결되어, 병렬 연결된 전송 경로들(P41, p511~P5n1, p5n2)을 통해 전송되는 신호들을 조합하여, 소정 시간 지연된 출력신호를 발생한다.
도7에서, 각 지연 가변부(51~5n)에 구비되는 지연 셀들은 서로 다른 지연 시간을 제공한다. 물론 필요에 따라 동일한 지연 시간을 제공할 수 도 있다.
도8은 도7의 지연회로의 상세회로도이다.
도8을 참조하면, 스위칭부(40)는 제어신호(F(n+1))를 반전시키는 인버터(I4)와, 반전된 제어신호(/F(n+1))와 입력 신호를 낸드조합하고 제1 전송 경로(P41)로 출력신호를 전송하는 제41 낸드 게이트(N41)와, 제어신호(F(n+1))와 입력 신호를 낸드조합하고 제2 전송 경로(P42)로 출력신호를 전송하는 제42 낸드 게이트(N42)로 구성된다.
각 지연 가변부(51~5n)의 스위치(511~5n1)는 제어신호(F1~Fn)를 반전시키는 제2 인버터(I51~I5n)와, 반전된 제어신호(/F1~/Fn)와 앞단의 출력신호를 낸드조합하고 제1 전송 경로(P511~P5n1)로 출력신호를 전송하는 제1 낸드 게이트(N511~N5n1)와, 제어신호(F1~Fn)와 앞단의 출력신호를 낸드조합하고 제2 전송 경로(P512~P5n2)로 출력신호를 전송하는 제4 낸드 게이트(N512~N5n2)로 구성되고, 각 지연 가변부(51~5n)의 지연 셀(512~5n2)은 입력된 신호를 소정 시간 지연시키는 소자들(미도시)로 구성된다.
그리고 구동부(60)는 스위칭부(40) 또는 지연 가변부(51~5n) 각각에 대응되며, 대응되는 스위칭부(40) 또는 지연 가변부(51~5n)의 제1 전송 경로(P41, p511~P5n1)로부터 전송되는 신호와 뒷단의 제61내지 제6n 낸드 게이트(N61~N6n)로부터 전송되는 신호를 낸드조합하여 출력 신호를 발생하는 제61내지 제6n+1 낸드 게이트(N61~N(6n+1))로 구성된다. 이때, 마지막단에 연결된 제6n 낸드 게이트(N6n)는 뒷단의 지연 가변부에 대응되는 낸드 게이트가 없으므로, 마지막단에 연결된 지연 가변부(5n)의 제1 전송 경로(P5n1)와 제2 전송 경로(P5n2)를 통해 전송되는 신호들을 낸드조합하여 출력신호를 발생한다.
이하, 도9를 참조하여 도8에 나타낸 회로의 동작을 설명하도록 한다.
이때, 지연 동작을 인에이블시키기 위한 제어신호는 하이 레벨을 가지고, 지연 동작을 디스에이블시키기 위한 제어신호는 로우 레벨을 가진다고 가정한다. 그 리고 "dn"은 낸드 게이트에 의한 지연시간을, "duk(k는 1 이상이고 n 이하인 자연수))"는 제k 지연 가변부(5k) 단위 지연 셀(5k2)에 의한 지연시간을 각각 나타낸다.
먼저, 로우 레벨을 가지는 제1내지 제n+1 제어신호(F1~F(n+1))를 입력받아, 스위칭부(40) 및 제1 내지 제n 지연 가변부(51~52)가 모두 디스에이블되면, 입력 신호는 다음과 같이 지연된다.
스위칭부(40)는 입력 신호를 입력받아, 제41 낸드 게이트(N41)를 통해 "dn"시간 지연되고 반전된 입력 신호를 발생하여 제 1 전송경로(P41)로 전송하고, 제42 낸드 게이트(N42)를 통해 하이 신호를 발생하여 제2 전송 경로(P42)로 하이 신호를 전송한다.
제1 내지 제2 지연 가변부(51~5n)는 하이 신호를 입력받고, 이에 따라 제1 낸드 게이트(N511~N5n1) 및 지연 셀(511~5n2)을 통해 로우 신호를 발생하여 제1 전송 경로(P511~P5n1)로 전송하고, 제2 낸드 게이트(N512~N5n2)를 통해 하이 신호를 발생하여 제2 전송 경로(P512~P5n2)로 전송한다.
그러면 구동부(60)는 제61내지 제6n 낸드 게이트들(N61~N6n)을 통해 하이 신호들을 발생하고, 제6n+1 낸드 게이트(N(6n+1))를 통해 "dn×2" 시간 지연된 입력 신호를 발생한다. 즉, 구동부(60)는 낸드 게이트들(N41, N(6n+1))에 의해 "dn×2" 시간 지연된 입력 신호를 발생한다.
이에 스위칭부(40) 및 모든 지연 가변부들(51~5n)이 디스에이블되면, 입력 신호는 스위칭부(40)와 구동부(30)의 제6n+1 낸드 게이트(N(6n+1))만을 거쳐 전송 되어, "dn×2" 시간 지연된다.
즉, 지연 회로의 "최소 지연 시간"은 스위칭부(40)의 제 1 낸드 게이트(N41)와 구동부(60)의 제6n+1 낸드 게이트(N(6n+1))에 의해 "dn×2"가 된다.
이어서, 제n+1 제어신호(F(n+1))가 하이 레벨로 천이되어 스위칭부(40)가 인에이블되면, 입력 신호는 다음과 같이 지연된다.
스위칭부(40)는 입력 신호를 입력받아, 제41 낸드 게이트(N41)를 통해 하이 신호를 발생하여 제1 전송 경로(P41)로 전송하고, 제42 낸드 게이트(N42)를 통해 "dn"시간 지연되고 반전된 입력 신호를 발생하여 제2 전송 경로(P42)로 전송한다.
제1 지연 가변부(51)는 dn"시간 지연되고 반전된 입력 신호를 입력 받아, 제1 낸드 게이트(N511) 및 지연 셀(512)을 통해 "dn×2+du1" 시간 지연된 입력 신호를 발생하여 제1 전송 경로(P511)로 전송하고, 제2 낸드 게이트(N51)를 통해 하이 신호를 발생하여 제2 전송 경로(P512)로 전송한다.
제2 내지 제n 지연 가변부들(52~5n)은 하이 신호를 입력받고 상기에서와 동일하게 동작하여, 제1 전송 경로(P521~P5n1)로 로우 신호를 전송하고, 제2 전송 경로(P522~P5n2)로 하이 신호를 전송한다.
그러면 구동부(60)는 제62 내지 제6n 낸드 게이트들(N62~N6n)을 "dn×3+du1" 시간 지연되고 반전된 입력 신호를 발생하고, 제6n+1 낸드 게이트(N(6n+1))를 통해 "dn×4+du1" 시간 지연된 입력 신호를 발생한다.
이에 스위칭부(40)가 인에이블되면, 입력 신호는 인에이블된 스위칭부(40), 이의 뒷단에 연결된 제 1지연 가변부(51)와, 및 구동부(60)의 낸드 게이트들 (N41,N511, N61, N6(n+1)) 및 지연 셀(512)을 거쳐 전송되면서, "dn×4+du1" 시간 지연된다.
이어서, 제1 제어신호(F1)가 하이 레벨로 천이되어 제 1 지연 가변부(51)가 더 인에이블되면, 입력 신호는 다음과 같이 지연된다.
스위칭부(40)는 상기에서와 같이 동작하여 제1 전송 경로(P41)로 하이 신호를 전송하고, 제2 전송 경로(P42)로 "dn"시간 지연되고 반전된 입력 신호를 전송한다.
제1 지연 가변부(51)는 "dn"시간 지연되고 반전된 입력 신호를 입력받아, 제1 낸드 게이트(N511) 및 지연 셀(512)을 통해 로우 신호를 발생하여 제1 전송 경로(P511)로 전송하고, 제2 낸드 게이트(N512)를 통해 "dn×2"시간 지연된 입력 신호를 발생하여 제 2 전송 경로(P512)로 전송한다.
제2 지연 가변부(52)는 "dn×2"시간 지연된 입력 신호를 입력받아, 제1 낸드 게이트(N521) 및 지연 셀(522)을 통해 "dn×3+du2" 시간 지연되고 반전된 입력 신호를 발생하여 제1 전송 경로(P521)로 전송하고, 제2 낸드 게이트(N522)를 통해 하이 신호 발생하여 제2 전송 경로(P522)로 전송한다.
제3 내지 제n 지연 가변부들(53~5n)은 하이 신호를 입력받고 상기에서와 동일하게 동작하여, 제1 전송 경로(P531~P5n1)로 로우 신호를 전송하고, 제2 전송 경로(P532~P5n2)로 하이 신호를 전송한다.
그러면 구동부(60)는 제63 내지 제6n 낸드 게이트들(N63~N6n)을 통해 하이 신호들을 발생하고, 제62 낸드 게이트들(N62)을 통해 "dn×4+du2" 시간 지연된 입 력 신호를 발생하고, 제61 낸드 게이트들(N61)을 통해 "dn×5+du2" 시간 지연되고 반전된 입력 신호를 발생하고, 제6n+1 낸드 게이트(N(6n+1))를 통해 "dn×6+du2" 시간 지연된 입력 신호를 발생한다.
이에 스위칭부(40) 및 제1 지연가변부(51)가 인에이블되면, 입력 신호는 인에이블된 스위칭부(40)와 제1 지연가변부(51), 제1 지연가변부(51)의 뒷단에 연결된 제2 지연 가변부(52), 및 구동부(60)의 낸드 게이트들(N42,N512,N521,N61,N62,N6(n+1)) 및 지연 셀(522)을 거쳐 전송되면서, "dn×6+du2" 시간 지연된다.
또한 지연 회로는 상기와 동일한 방법으로 제어신호들에 따라 스위칭부(40)와 m개(m은 1이상 n이하인 자연수)의 지연 가변부(51~5m)를 인에이블시키고, 입력 신호를 인에이블된 스위칭부(40), 인에이블된 지연 가변부들(51~5m), 인에이블된 지연 가변부들(51~5m)의 뒷단에 연결된 지연 가변부(5(m+1)), 및 구동부(60)의 낸드 게이트들(N42,N512~N5(m)2,N5(m+1)1,N61~N6(m+1),N6(n+1)) 및 단위 지연 셀(5(m+1)2)을 통해 전송하여 "(dn×2)×(m+2)+(du(m+1))" 시간 지연시킨다.
도10은 본 발명의 일실시예에 따른 지연 회로를 이용하는 반도체 장치의 블록도로, 반도체 장치는 제어신호 발생회로(70)와 도4와 같이 구성되는 지연 회로(80)를 구비한다.
도10에서, 도4의 지연 회로와 동일하게 구성되는 지연 회로(80)에 대해서는 상세한 설명은 생략하기로 한다.
제어신호 발생회로(70)는 반도체 메모리 장치의 경우에서는 모드 레지스터 셋 회로(Mode Register Set)로 구현되며, 모드 레지스터 셋 회로는 외부로부터 전송되는 코딩 신호들(coding signals)(예를 들어, 커맨드 신호들 및 어드레스 신호들)에 응답하여, 지연 회로(80)의 지연 성분을 가변하기 위한 복수개의 제어신호들(F1~Fn)을 발생한다.
지연 회로(80)는 복수개의 제어 신호들(F1~Fn)에 따라 인에이블되는 지연 가변부들의 개수를 가변하여 지연회로(80)의 지연 시간을 가변하고, 입력 신호(in)를 가변된 지연 시간에 따라 지연하여 출력 신호(out)를 발생한다. 즉, 지연회로(80)는 입력 신호(in)를 도 4에서 설명된 바와 같이 인에이블된 지연 가변부들과 인에이블된 지연 가변부들의 뒷단에 연결된 지연 가변부를 통해 전송하여, 소정 시간 지연시켜 출력 신호(out)를 발생한다.
이에 도10의 반도체 장치는 제어 신호들(F1~Fn)을 이용하여 지연 회로의 지연 시간을 가변하고, 가변된 지연 시간에 따라 입력 신호를 지연하여 준다.
그리고 도10에서는 제어신호 발생회로(70)를 모드 레지스터 셋 회로를 통해 구현하였지만, 필요에 따라서는 복수개의 퓨즈 회로들을 통해 제어신호 발생회로(70)를 구현하여 줄 수 있음은 당연하다. 즉, 복수개의 퓨즈 회로들을 구비하고, 복수개의 퓨즈 회로들을 퓨즈(fuse) 프로그램에 따라 제어하여 복수 제어 신호들을 발생하여 줄 수 있음은 당연하다.
또한 도10에서는 지연 회로(80)의 실시예로 도 4의 지연 회로를 채택하여 설명하였지만, 필요에 따라서는 도 7의 지연 회로를 채택할 수 있음은 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기 술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 지연 회로는 입력된 신호를 선택된 지연 가변 수단들만을 통해 전송시킴으로써, 불필요하게 지연 시간이 증가되는 것을 방지하여, 반도체 장치의 고속 동작을 안정적으로 지원하여 준다.
그리고 본 발명의 지연 회로는 구비되는 지연 가변 수단의 개수에 상관없이 "최소 지연 시간"을 일정하게 유지하여, 지연 가변 수단들을 개수를 필요한 만큼 증대할 수 있도록 한다. 이에 지연 회로에 입력된 신호를 필요한 만큼 지연시킬 수 있도록 하여 반도체 장치 내의 신호들간의 특성 마진을 안정적으로 최적화하여 준다.

Claims (24)

  1. 직렬 연결된 복수개의 지연 가변 수단들; 및
    상기 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고,
    상기 복수개의 지연 가변 수단들 각각은
    상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 뒷단의 지연 가변 수단으로 전송하는 단위 지연부; 및
    상기 제어 신호에 따라 지연 동작이 인에이블되면 상기 앞단의 출력 신호를 상기 단위 지연부로 전송하고, 지연 동작이 디스에이블되면 상기 앞단의 출력 신호를 상기 구동부로 전송하는 스위칭부를 구비하는 것을 특징으로 하는 지연 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 복수개의 지연 가변 수단들의 마지막단에 연결된 지연 가변 수단의 상기 단위 지연부는 상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 구동 수단으로 전송하는 것을 특징으로 하는 지연 회로.
  4. 제1항에 있어서, 상기 복수개의 지연 가변 수단들 각각의 상기 스위칭부는
    상기 제어신호를 반전하는 인버터;
    상기 반전된 제어신호와 상기 앞단의 출력 신호를 논리조합하여 출력 신호를 발생하고 상기 구동 수단으로 전송하는 제1 논리 게이트; 및
    상기 제어신호와 상기 앞단의 출력 신호를 논리조합하여 출력 신호를 발생하고 상기 단위 지연부로로 전송하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 지연 회로.
  5. 제1항에 있어서, 상기 구동 수단은
    상기 복수개의 지연 가변 수단들 각각에 대응되는 복수개의 제3 논리 게이트들을 구비하고,
    상기 제3 논리 게이트는
    대응되는 지연 가변 수단의 상기 스위칭부와 뒷단의 지연 가변부에 대응되는 상기 제3 논리 게이트로부터 전송되는 신호들을 논리조합하여 출력신호를 발생하는 것을 특징으로 하는 지연 회로.
  6. 제5항에 있어서, 상기 복수개의 지연 가변 수단들의 마지막단에 연결된 지연 가변 수단에 대응되는 상기 제3 논리 게이트는 상기 마지막단에 연결된 지연 가변 수단의 상기 스위칭부와 상기 단위 지연부로부터 전송되는 신호들을 논리조합하여 출력신호를 발생하는 것을 특징으로 하는 지연 회로.
  7. 직렬 연결된 복수개의 지연 가변 수단들; 및
    상기 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고,
    상기 복수개의 지연 가변 수단들 각각은
    상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 뒷단의 지연 가변 수단으로 전송하는 지연부; 및
    상기 제어 신호에 따라 지연 동작이 인에이블되면 상기 앞단의 출력 신호를 상기 단위 지연부로 전송하고, 지연 동작이 디스에이블되면 상기 앞단의 출력 신호를 상기 구동부로 전송하는 스위칭부를 구비하는 것을 특징으로 하는 지연 회로.
  8. 제7항에 있어서, 상기 지연 회로는
    상기 제어 신호에 따라 지연 동작이 인에이블되면 입력 신호를 상기 복수개의 지연 가변 수단들로 전송하고, 지연 동작이 디스에이블되면 상기 입력 신호를 상기 구동 수단으로 전송하는 스위칭 수단을 더 구비하는 것을 특징으로 하는 지연 회로.
  9. 제8항에 있어서, 상기 스위칭 수단은
    상기 제어신호를 반전하는 인버터;
    상기 반전된 제어신호와 상기 앞단의 출력 신호를 논리조합하여 상기 구동 수단으로 전송하는 제1 논리 게이트; 및
    상기 제어신호와 상기 앞단의 출력 신호를 논리조합하여 상기 복수개의 지연 가변 수단들로 전송하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 지연 회로.
  10. 삭제
  11. 제9항에 있어서, 상기 복수개의 지연 가변 수단들 각각의 상기 지연부는 서로 다른 지연 시간을 제공하는 것을 특징으로 하는 지연 회로.
  12. 제9항에 있어서, 상기 복수개의 지연 가변 수단들 각각의 상기 지연부는 동일한 지연 시간을 제공하는 것을 특징으로 하는 지연 회로.
  13. 제9항에 있어서, 상기 복수개의 지연 가변 수단들의 마지막단에 연결된 지연 가변 수단의 지연부는 상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 구동 수단으로 전송하는 것을 특징으로 하는 지연 회로.
  14. 제12항에 있어서, 상기 스위칭부는
    상기 제어신호를 반전하는 인버터;
    상기 반전된 제어신호와 상기 앞단의 출력 신호를 논리조합하여 상기 구동 수단으로 전송하는 제1 논리 게이트; 및
    상기 제어신호와 상기 앞단의 출력 신호를 논리조합하여 상기 단위 지연부로로 전송하는 제2 논리 게이트를 구비하는 것을 특징으로 하는 지연 회로.
  15. 제9항에 있어서, 상기 구동 수단은
    상기 스위칭 수단 및 상기 복수개의 지연 가변 수단들 각각에 대응되는 복수개의 제3 논리 게이트들을 구비하고,
    상기 제3 논리 게이트는
    대응되는 스위칭 수단 또는 지연 가변 수단의 상기 스위칭부와 뒷단의 지연 가변부에 대응되는 상기 제3 논리 게이트로부터 전송되는 신호들을 논리조합하여 출력신호를 발생하는 것을 특징으로 하는 지연 회로.
  16. 제15항에 있어서, 상기 복수개의 지연 가변 수단들의 마지막단에 연결된 지연 가변 수단에 대응되는 상기 제3 논리 게이트는 상기 마지막단에 연결된 지연 가변 수단의 상기 스위칭부와 상기 단위 지연부로부터 전송되는 신호들을 논리조합하여 출력신호를 발생하는 것을 특징으로 하는 지연 회로.
  17. 복수개의 제어 신호들에 따라 복수개의 지연 가변 수단들 중 소정개의 지연 가변 수단들을 선택하고, 상기 선택된 지연 가변 수단들을 통해 입력 신호를 지연시키는 지연회로; 및
    상기 소정개의 지연 가변 수단들을 선택하는 상기 복수개의 제어 신호들을 발생하는 제어 신호 발생부를 구비하고,
    상기 지연회로는
    상기 복수개의 지연 가변 수단들; 및
    상기 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하며,
    상기 복수개의 지연 가변 수단들 각각은
    상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 뒷단의 지연 가변 수단으로 전송하는 단위 지연부; 및
    상기 제어 신호에 따라 지연 동작이 인에이블되면 상기 앞단의 출력 신호를 상기 단위 지연부로 전송하고, 지연 동작이 디스에이블되면 상기 앞단의 출력 신호를 상기 구동부로 전송하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제어 신호 발생부는
    외부의 코딩 신호들에 따라 복수개의 제어 신호를 발생하는 모드 레지스터 셋 회로인 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 제어 신호 발생부는
    퓨즈(fuse) 프로그램에 따라 제어 신호를 발생하는 복수개의 퓨즈 회로들인 것을 특징으로 하는 반도체 장치.
  20. 삭제
  21. 삭제
  22. 복수개의 제어 신호들에 따라 복수개의 지연 가변 수단들 중 소정개의 지연 가변 수단들을 선택하고, 상기 선택된 지연 가변 수단들을 통해 입력 신호를 지연시키는 지연회로; 및
    상기 소정개의 지연 가변 수단들을 선택하는 상기 복수개의 제어 신호들을 발생하는 제어 신호 발생부를 구비하고,
    상기 지연회로는
    상기 복수개의 지연 가변 수단들; 및
    상기 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고,
    상기 복수개의 지연 가변 수단들 각각은
    상기 앞단의 출력 신호를 소정 시간 지연한 후 상기 뒷단의 지연 가변 수단으로 전송하는 단위 지연부; 및
    상기 제어 신호에 따라 지연 동작이 인에이블되면 상기 앞단의 출력 신호를 상기 단위 지연부로 전송하고, 지연 동작이 디스에이블되면 상기 앞단의 출력 신호를 상기 구동부로 전송하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 제어 신호 발생부는
    외부의 코딩 신호들에 따라 복수개의 제어 신호를 발생하는 모드 레지스터 셋 회로인 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서, 상기 제어 신호 발생부는
    퓨즈(fuse) 프로그램에 따라 제어 신호를 발생하는 복수개의 퓨즈 회로들인 것을 특징으로 하는 반도체 장치.
KR1020050041322A 2005-05-17 2005-05-17 지연 회로 및 이를 구비한 반도체 장치 KR100663361B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050041322A KR100663361B1 (ko) 2005-05-17 2005-05-17 지연 회로 및 이를 구비한 반도체 장치
US11/332,148 US7304520B2 (en) 2005-05-17 2006-01-17 Delay circuit and semiconductor device including same
CN200610071488A CN100586013C (zh) 2005-05-17 2006-03-24 延迟电路和包含延迟电路的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050041322A KR100663361B1 (ko) 2005-05-17 2005-05-17 지연 회로 및 이를 구비한 반도체 장치

Publications (2)

Publication Number Publication Date
KR20060118892A KR20060118892A (ko) 2006-11-24
KR100663361B1 true KR100663361B1 (ko) 2007-01-02

Family

ID=37425638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050041322A KR100663361B1 (ko) 2005-05-17 2005-05-17 지연 회로 및 이를 구비한 반도체 장치

Country Status (3)

Country Link
US (1) US7304520B2 (ko)
KR (1) KR100663361B1 (ko)
CN (1) CN100586013C (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286198B2 (en) 2005-04-21 2016-03-15 Violin Memory Method and system for storage of data in non-volatile media
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US9582449B2 (en) 2005-04-21 2017-02-28 Violin Memory, Inc. Interconnection system
EP2383661A1 (en) 2005-04-21 2011-11-02 Violin Memory, Inc. Interconnection system
US8452929B2 (en) 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
US8112655B2 (en) 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
US8028186B2 (en) * 2006-10-23 2011-09-27 Violin Memory, Inc. Skew management in an interconnection system
JP4575420B2 (ja) * 2007-12-05 2010-11-04 株式会社東芝 半導体装置
CN101500094B (zh) * 2008-01-29 2011-06-29 华晶科技股份有限公司 标准移动影像架构规范下用于调整相位的延迟装置
KR101156031B1 (ko) * 2008-12-26 2012-06-18 에스케이하이닉스 주식회사 지연회로 및 가변지연회로
CN101718621B (zh) * 2009-11-26 2011-12-14 北京航空航天大学 声光可调谐滤波器参数定标系统
CN103036555B (zh) * 2012-11-23 2015-07-01 南京理工大学 一种基于fpga的可编程精确时钟电路
CN103019134B (zh) * 2012-11-23 2015-07-01 南京理工大学 一种基于fpga的纳秒级数字可编程延时电路
CN103050146B (zh) * 2013-01-11 2015-09-16 昆山慧凝微电子有限公司 高占空比ddr2数字延迟链电路
TWI562543B (en) * 2015-02-12 2016-12-11 Silicon Motion Inc Digital delay unit and signal delay circuit
KR102285702B1 (ko) * 2019-11-26 2021-08-04 엘아이지넥스원 주식회사 무선 네트워크 모의 시스템 및 무선 네트워크 모의 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052838A (ko) * 1996-10-28 2000-08-25 돈 리사 로얄 Ｎ,ｎ-디메틸포름아미드 및 구리(염) 없이 (ｅ)-메틸 2-[2-(6-(2-시아노페녹시)-피리미딘-4-일옥시)페닐]-3-메톡시프로페노에이트를 제조하는 방법
JP2003008412A (ja) 2001-06-26 2003-01-10 Hitachi Commun Syst Inc 可変遅延回路および可変遅延回路を用いた集積回路
JP2003008411A (ja) 2001-06-26 2003-01-10 Nec Microsystems Ltd 遅延同期回路用遅延調整回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129911A (ja) 1991-10-31 1993-05-25 Nec Ic Microcomput Syst Ltd 論理回路
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
US5521499A (en) * 1992-12-23 1996-05-28 Comstream Corporation Signal controlled phase shifter
EP0720291B1 (en) * 1994-12-20 2002-04-17 Nec Corporation Delay circuit device
KR19980025567A (ko) 1996-10-02 1998-07-15 김광호 반도체 메모리 장치의 지연회로
KR19980082862A (ko) 1997-05-09 1998-12-05 윤종용 반도체 메모리 장치의 지연 회로
US6154079A (en) * 1997-06-12 2000-11-28 Lg Semicon Co., Ltd. Negative delay circuit operable in wide band frequency
KR19990018191A (ko) 1997-08-26 1999-03-15 윤종용 지연시간조정회로
US6169438B1 (en) * 1999-09-20 2001-01-02 Oak Technology, Inc. Circuit and method for selectively delaying electrical signals
JP3984412B2 (ja) * 2000-05-26 2007-10-03 富士通株式会社 可変遅延回路および可変遅延回路を有する半導体集積回路
JP2002042466A (ja) 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置および半導体記憶装置
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路
JP2002290217A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法
KR100520678B1 (ko) 2003-04-25 2005-10-11 주식회사 하이닉스반도체 퓨즈를 포함하는 지연회로, 이를 이용한 반도체 집적회로및 반도체 메모리 장치
US7205803B2 (en) * 2004-06-29 2007-04-17 Lsi Logic Corporation High speed fully scaleable, programmable and linear digital delay circuit
US7173468B2 (en) * 2004-09-27 2007-02-06 Synopsys, Inc. Multiple-input, single-exit delay line architecture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052838A (ko) * 1996-10-28 2000-08-25 돈 리사 로얄 Ｎ,ｎ-디메틸포름아미드 및 구리(염) 없이 (ｅ)-메틸 2-[2-(6-(2-시아노페녹시)-피리미딘-4-일옥시)페닐]-3-메톡시프로페노에이트를 제조하는 방법
JP2003008412A (ja) 2001-06-26 2003-01-10 Hitachi Commun Syst Inc 可変遅延回路および可変遅延回路を用いた集積回路
JP2003008411A (ja) 2001-06-26 2003-01-10 Nec Microsystems Ltd 遅延同期回路用遅延調整回路

Also Published As

Publication number Publication date
CN100586013C (zh) 2010-01-27
KR20060118892A (ko) 2006-11-24
US20060273839A1 (en) 2006-12-07
US7304520B2 (en) 2007-12-04
CN1866739A (zh) 2006-11-22

Similar Documents

Publication Publication Date Title
KR100663361B1 (ko) 지연 회로 및 이를 구비한 반도체 장치
US7917875B1 (en) Clock tree adjustable buffer
US7932765B2 (en) Digital delay lines
KR100911197B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
KR100400145B1 (ko) 클럭 생성 회로를 내장하는 반도체 장치
KR980011424A (ko) 디지털 신호 전달 장치
CN103107808A (zh) 占空比失真校正电路系统
KR20010019333A (ko) 지연회로 및 이를 이용한 반도체 메모리 장치
KR100593451B1 (ko) 데이터 출력 드라이버 및 이를 구비한 반도체 메모리 장치
CN110807295A (zh) 集成电路时钟树综合优化方法
CN109417399A (zh) 均衡电路、接收电路以及半导体集成电路
US6285229B1 (en) Digital delay line with low insertion delay
KR100689837B1 (ko) 지연 동기 회로
KR20050058915A (ko) 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법
KR100605512B1 (ko) 반도체 메모리 장치 및 이를 구비한 메모리 시스템
US7265590B2 (en) Semiconductor apparatus for monitoring critical path delay characteristics of a target circuit
KR20100064851A (ko) 지연라인
JP4871636B2 (ja) 波形幅調整回路
KR101053523B1 (ko) 반도체 집적 회로의 지연 장치 및 그 제어 방법
US7969220B2 (en) Delay circuit
US20070279083A1 (en) Buffer circuit with output signal slope control means
JPH11261388A (ja) 可変遅延回路
JP5610058B2 (ja) 集積回路
KR100881748B1 (ko) 고속으로 데이터를 출력하기 위한 메모리 장치
JP2018195909A (ja) パルス生成回路、記憶回路、演算回路及びパルス幅の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee