KR20010019333A - 지연회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

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KR20010019333A
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Abstract

본 발명은 지연회로 및 이를 이용한 반도체 메모리 장치를 공개한다. 이 회로는 입력신호의 상승 천이 또는 하강 천이의 기울기를 조절하기 위한 기울기 조절회로, 및 기울기 조절수단의 출력신호에 응답하여 상승 천이 또는 하강 천이시의 지연 시간을 조절하기 위한 지연시간 조절회로로 구성되어 있다. 또한, 이를 이용한 반도체 메모리 장치는 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서, 신호 지연회로들 각각이 입력신호의 상승 천이 또는 하강 천이의 기울기를 조절하기 위한 기울기 조절회로, 및 기울기 조절회로의 출력신호의 상승 천이 또는 하강 천이시에 지연 시간을 조절하기 위한 지연시간 조절회로로 구성되어 있다.
따라서, 기울기 조절회로 및 지연시간 조절회로를 구성하는 트랜지스터들의 크기를 조절함에 의해서 지연시간을 미세하게 조절할 수 있다.

Description

지연회로 및 이를 이용한 반도체 메모리 장치{delay circuit and semiconductor memory device using this circuit}
본 발명은 지연회로에 관한 것으로, 특히 지연시간의 미세 조정이 가능한 지연회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
종래의 지연회로는 2개씩 직렬 연결된 인버터들로 구성된 지연기들을 종속적으로 연결하여 입력신호를 지연하여 출력하였다. 즉, 2개의 직렬 연결된 인버터들로 구성된 지연기들을 연결하면 지연시간이 길어지게 되고, 2개의 직렬 연결된 인버터들로 구성된 지연기들의 연결을 끊으면 지연시간이 상대적으로 짧아지게 된다.
그런데, 종래의 지연회로는 2개의 직렬 연결된 인버터들로 구성된 지연기가 가지는 지연시간의 소정수 배로 지연시간을 조절할 수 있도록 되어 있음으로 인해서 지연시간을 미세하게 조절하는 것이 불가능하다는 문제점이 있었다.
이러한 지연회로는 반도체 메모리 장치에도 적용이 되는데, 반도체 메모리 장치가 고속화됨에 따라서 반도체 메모리 장치 내부의 제어신호들의 발생 시점이 고속 동작을 수행하는데 있어서 중요한 관건이 되고 있다.
예를 들어 설명하면, 반도체 메모리 장치 내의 비트 라인 센스 증폭기들의 인에이블 시점을 비트 라인쌍들의 레벨 차이가 센스 증폭기들이 감지할 수 있는 레벨이 되었을 때 정확하게 인에이블될 수 있도록 제어신호를 발생하는 것이 중요하다. 그런데, 종래의 반도체 메모리 장치의 센스 증폭기 인에이블 신호 발생회로는 인에이블 시점을 조절하기 위하여 상술한 바와 같은 2개의 종속 연결된 인버터들로 구성된 지연기를 사용하여 구성함으로써 지연 시간의 미세 조절이 불가능하다는 문제점이 있었다.
도1은 종래의 지연회로의 실시예의 회로도로서, 스위치들(SW1, SW2, ..., SW(n)), 및 2개의 직렬 연결된 인버터들((I1, I2), (I3, I4), ..., (I(2n-1), I(2n)), (I(2n+1), I(2n+2))로 구성된 지연기들(D1, D2, ..., D(n+1))로 구성되어 있다.
그리고, 지연기들(D1, D2, ..., D(n))은 스위치들(SW1, SW2, ..., SW(n)) 각각에 병렬로 연결되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
만일, 지연시간을 지연기(D(n+1))의 지연시간만큼 지연하기를 원한다면, 스위치들(SW1, SW2, ..., SW(n))을 온한다. 그리고, 지연시간을 최대화하기를 원한다면, 즉, 지연기들(D1, D2, ..., Dn, D(n+1))의 지연시간만큼 지연하기를 원한다면, 스위치들(SW1, SW2, ..., SW(n))을 오프한다. 그리고, 지연시간을 지연기들(D1, D(n+1))의 지연시간만큼 지연하기를 원한다면, 스위치(SW1)를 오프하고, 스위치들(SW2, SW3, ..., SW(n))을 온한다.
따라서, 도1에 나타낸 지연회로는 지연시간을 조절할 때, 2개의 인버터들로 구성된 지연기의 지연시간만큼 지연시간을 늘리거나 줄이는 것이 가능하다. 그러나, 지연시간을 아주 미세하게 조절하여야 하는 경우에는 정확한 조절이 불가능하다는 단점이 있다.
예를 들어, 도1에 나타낸 지연회로를 반도체 메모리 장치에 적용하여, 센스 증폭기 인에이블 신호 발생회로로부터 발생되는 센스 증폭기 인에이블 신호의 인에이블 시점을 조절하는 경우에, 센스 증폭기 인에이블 신호의 인에이블 시점을 미세하게 조절하는 것이 불가능하다는 단점이 있다.
본 발명의 목적은 지연시간을 미세하게 조절하는 것이 가능한 지연회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 지연회로를 이용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 지연회로는 입력신호의 상승 천이 또는 하강 천이의 기울기를 조절하기 위한 기울기 조절수단, 및 상기 기울기 조절수단의 출력신호의 상승 천이 또는 하강 천이시에 지연 시간을 조절하기 위한 적어도 하나이상의 지연시간 조절수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 지연회로를 이용한 반도체 메모리 장치는 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서, 상기 신호 지연회로들 각각이 입력신호의 상승 천이 또는 하강 천이의 기울기를 조절하기 위한 기울기 조절수단, 및 상기 기울기 조절수단의 출력신호의 상승 천이 또는 하강 천이시에 지연 시간을 조절하기 위한 지연시간 조절수단을 구비한 것을 특징으로 한다.
도1은 종래의 지연회로의 실시예의 구성을 나타내는 블록도이다.
도2는 본 발명의 지연회로의 일실시예의 블록도이다.
도3은 본 발명의 지연회로의 상세 블록도이다.
도4는 본 발명의 지연회로의 실시예의 회로도이다.
도5 및 6은 도4에 나타낸 지연회로의 동작을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 지연회로의 다른 실시예의 블록도이다.
도8은 본 발명의 지연회로의 또 다른 실시예의 블럭도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 지연회로 및 이 회로를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도2는 본 발명의 지연회로의 블록도로서, 기울기 조절회로(10), 및 지연시간 조절회로(20)로 구성되어 있다.
도2에 나타낸 회로의 각 블록의 기능을 설명하면 다음과 같다.
기울기 조절회로(10)는 입력신호(IN)의 상승 천이 또는 하강 천이의 기울기를 조절하여 신호(A)를 발생한다. 지연시간 조절회로(20)는 신호(A)를 입력하여 지연시간을 미세하게 조절하여 출력신호(OUT)를 발생한다.
도3은 본 발명의 지연회로의 실시예의 블록도로서, 기울기 조절회로(10)는 n개의 선택신호들(MS1, MS2, ..., MSn)에 응답하여 각각 인에이블되는 n개의 3상태 인버터들(10-1, 10-2, ..., 10-n)로 구성되고, 지연시간 조절회로(20)는 m개의 선택신호들(FS1, FS2, ..., FSm)에 응답하여 각각 인에이블되는 m개의 3상태 인버터들(20-1, 20-2, ..., 20-m)로 구성되어 있다.
도3에 나타낸 블록도의 동작을 설명하면 다음과 같다.
만일, 입력신호(IN)의 하강 천이의 기울기를 조절하고자 한다면, 기울기 조절회로(10)는 n개의 선택신호들(MS1, MS2, ..., MSn)의 상태를 달리함에 의해서 입력신호(IN)의 하강 천이 시점에서 상승하는 2(n-1)개의 다양한 기울기를 가진 다양한 신호(A)를 발생한다. 이는 3상태 인버터들(10-1, 10-2, ..., 10-n)을 구성하는 두 개의 NMOS트랜지스터들의 크기를 동일한 크기로 고정하고, 두 개의 PMOS트랜지스터들의 크기를 각각 달리하여 구성함으로써 가능하다.
그리고, 지연시간 조절회로(20)는 m개의 선택신호들(FS1, FS2, ..., FSm)의 상태를 달리함에 의해서 신호(A)의 상승 천이의 레벨에 따라 하강하는 2(m-1)개의 다양한 지연시간을 가진 출력신호(OUT)를 발생한다. 이는 3상태 인버터들(20-1, 20-2, ..., 20-m)을 구성하는 두 개의 PMOS트랜지스터들의 크기를 동일한 크기로 고정하고, 두 개의 NMOS트랜지스터들의 크기를 각각 달리하여 구성함으로써 가능하다.
반대로, 만일, 입력신호(IN)의 상승 천이의 기울기를 조절하고자 한다면, 기울기 조절회로(10)의 3상태 인버터들(10-1, 10-2, ..., 10-n)을 구성하는 두 개의 PMOS트랜지스터들의 크기를 동일한 크기로 고정하고, 두 개의 NMOS트랜지스터들의 크기를 각각 달리하여 구성하고, n개의 선택신호들(MS1, MS2, ..., MSn)의 상태를 달리함으로써 가능하다.
그리고, 지연시간 조절회로(20)의 3상태 인버터들(20-1, 20-2, ..., 20-m)을 구성하는 두 개의 NMOS트랜지스터들의 크기를 동일한 크기로 고정하고, 두 개의 PMOS트랜지스터들의 크기를 각각 달리하여 구성하고, m개의 선택신호들(FS1, FS2, ..., FSm)의 상태를 달리함으로써 가능하다.
즉, 상술한 바와 같이 3상태 인버터들을 구성하는 트랜지스터들의 크기를 달리함에서 의해서 기울기 및 지연시간을 조절하는 것이 가능하다.
그리고, 도3에서는 3상태 인버터들을 사용하여 구성한 것을 나타내었으나, 3상태 인버터들을 슈미트 트리거로 대체하여 구성하는 것도 가능하다.
도4는 도3에 나타낸 본 발명의 지연회로의 실시예의 회로도로서, 3개의 3상태 인버터들(10-1, 10-2, 10-3)로 구성된 기울기 조절회로(10), 및 3개의 3상태 인버터들(20-1, 20-2, 20-3)로 구성된 지연시간 조절회로(20)로 구성되어 있다.
그리고, 3상태 인버터들(10-1, 10-2, 10-3, 20-1, 20-2, 20-3) 각각은 2개의 PMOS트랜지스터들, 2개의 NMOS트랜지스터들, 및 인버터(I)로 구성되어 있다.
도4에서, 3상태 인버터들(10-1, 10-2, 10-3)을 구성하는 PMOS트랜지스터들(P1, P2, P3, P4, P5, P6)의 크기를 고정하고, NMOS트랜지스터들(LN1, LN2)의 크기는 크게, NMOS트랜지스터들(ML1, ML2)의 크기는 중간으로, NMOS트랜지스터들(SN1, SN2)의 크기는 작게 구성되고, 3상태 인버터들(20-1, 20-2, 20-3)을 구성하는 NMOS트랜지스터들(N1, N2, N3, N4, N5, N6)의 크기를 고정하고, PMOS트랜지스터들(LP1, LP2)의 크기는 크게, PMOS트랜지스터들(MP1, MP2)의 크기는 중간으로, PMOS트랜지스터들(SP1, SP2)의 크기는 작게 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
입력신호(IN)가 상승 천이하면, 신호(A)는 선택신호들(MS1, MS2, MS3)의 상태에 따라서, 기울기가 변화된다. 즉, 선택신호들(MS1, MS2, MS3)이 모두 "로우"레벨이면 3개의 3상태 인버터들(10-1, 10-2, 10-3)이 모두 인에이블되어 NMOS트랜지스터들(LN1, LN2, MN1, MN2, SN1, SN2)이 모두 온됨으로 신호(A)의 하강 천이시의 기울기가 커진다. 반면에, 선택신호들(MS1, MS2, MS3)이 "하이", "하이", "로우"레벨이면 2개의 3상태 인버터들(10-1, 10-2)은 디스에이블되고, 1개의 3상태 인버터(10-3)가 인에이블되어 신호(A)의 하강 천이시의 기울기가 완만하게 된다. 그리고, 선택신호들(MS1, MS2, MS3)이 모두 "하이"레벨인 경우에는 입력신호(IN)를 전송하지 못하게 되므로 이 경우를 제외하면, 도4에 나타낸 기울기 조절회로(10)는 7개의 다양한 기울기를 가지는 신호(A)를 발생하는 것이 가능하다.
그리고, 신호(A)가 하강 천이하면, 출력신호(OUT)는 선택신호들(FS1, FS2, FS3)의 상태에 따라 신호(A)의 하강 천이시의 지연시간이 달라지게 된다. 즉, 선택신호들(FS1, FS2, FS3)이 모두 "로우"레벨인 경우에는 3상태 인버터들(20-1, 20-2, 20-3)이 모두 인에이블되고 PMOS트랜지스터들(LP1, LP2, MP1, MP2, SP1, SP2)이 모두 온됨으로써 풀업 트랜지스터의 크기가 커지게 되어 신호(A)가 하강 천이시에 큰 레벨에서 출력신호(OUT)가 "하이"레벨로 천이한다. 즉, 출력신호(OUT)의 지연시간이 작아지게 된다. 그리고, 선택신호들(FS1, FS2, FS3)이 "하이", "하이", "로우"레벨인 경우에는 3상태 인버터들(20-1, 20-2)이 디스에이블되고 3상태 인버터(20-3)가 인에이블되어 PMOS트랜지스터들(SP1, SP2)이 온됨으로써 풀업 트랜지스터의 크기가 작아지게 되어 신호(A)가 하강 천이시에 낮은 레벨에서 출력신호(OUT)가 "하이"레벨로 천이한다. 즉, 출력신호(OUT)의 지연시간이 커지게 된다. 그리고, 선택신호들(FS1, FS2, FS3)이 모두 "하이"레벨인 경우에는 신호(A)를 전송하지 못하게 되므로 이 경우를 제외하면, 도4에 나타낸 지연시간 조절회로(20)는 7개의 다양한 기울기를 가지는 출력신호(OUT)를 발생하는 것이 가능하다.
즉, 도4에 나타낸 회로는 기울기 조절회로(10)와 지연시간 조절회로(20)를 각각 3개의 3상태 인버터들로 구성함으로써 49개의 다양한 지연시간을 가진 출력신호(OUT)를 발생할 수 있다.
상술한 실시예에서는 입력신호가 상승 천이하는 경우의 지연시간을 조절하기 위한 지연회로를 나타내는 것이고, 만일 입력신호가 하강 천이하는 경우의 지연시간을 조절하기 위한 지연회로를 구성하려고 하면, 기울기 조절회로(10)를 구성하는 3상태 인버터들의 PMOS트랜지스터들의 크기를 각각 달리하고, NMOS트랜지스터들의 크기를 동일하게 구성하고, 지연시간 조절회로(20)를 구성하는 3상태 인버터들의 NMOS트랜지스터들의 크기를 각각 달리하고, PMOS트랜지스터들의 크기를 동일하게 구성하면 된다.
도5는 도4에 나타낸 기울기 조절회로의 동작을 설명하기 위한 동작 타이밍도로서, 입력신호(IN)가 상승 천이하는 경우의 지연시간을 조절하기 위한 경우의 동작 타이밍도이다.
즉, 기울기 조절회로(10)를 구성하는 3상태 인버터들로 인가되는 선택신호들의 상태를 달리함에 의해서 입력신호(IN)를 입력하여 실선, 점선, 및 일점 쇄선으로 표시한 것과 같은 기울기를 가지는 신호(A)를 발생한다. 3상태 인버터들이 많이 선택되면 신호(A)는 점선으로 표시한 것과 같은 기울기를 가지게 되고, 3상태 인버터들이 적게 선택되면 신호(A)는 일점 쇄선으로 표시한 것과 같은 기울기를 가지게 된다.
그리고, 지연시간 조절회로(20)를 구성하는 3상태 인버터들로 인가되는 선택신호들의 상태를 달리함에 의해서 신호(A)를 입력하여 다양한 지연시간을 가진 출력신호(OUT)를 발생한다. 도5에서, 실선으로 표시한 기울기를 가지는 신호(A)의 ①, ②, ③, ④지점에서 상승 천이하는 출력신호(OUT)를 발생한다.
도6은 도4에 나타낸 기울기 조절회로의 동작을 설명하기 위한 동작 타이밍도로서, 입력신호(IN)가 하강 천이하는 경우의 지연시간을 조절하기 위한 경우의 동작 타이밍도이다.
즉, 기울기 조절회로(10)는 실선, 점선, 및 일점 쇄선으로 표시한 것과 같은 기울기를 가지는 신호(A)를 발생한다.
그리고, 지연시간 조절회로(20)는 실선으로 표시한 기울기를 가지는 신호(A)의 ⑤, ⑥, ⑦, ⑧지점에서 하강 천이하는 출력신호(OUT)를 발생한다.
도4의 회로의 경우에 신호(A)는 상승 천이 또는 하강 천이시에 7개의 다양한 기울기를 가지게 되고, 출력신호(OUT)는 신호(A)의 각각의 기울기에 대하여 7개의 다양한 기울기를 가지게 된다. 따라서, 상술한 바와 같이, 도4에 나타낸 지연회로는 49개의 다양한 지연시간을 가지는 출력신호(OUT)를 발생할 수 있게 된다. 그러나, 도5 및 6에서, 이들을 모두 도시하지 않고 단지 몇가지 경우에 대해서만 나타내었다.
도7은 본 발명의 지연회로의 다른 실시예의 블록도로서, 도2에 나타낸 기울기 조절회로(10)의 출력신호(A) 발생단자와 접지전압사이에 스위치(SW)와 캐패시터(C)를 직렬 연결하여 구성되어 있다.
따라서, 만일 기울기 조절회로(10)의 출력신호(A)의 기울기를 더 완만하게 만들려고 한다면 스위치(SW)를 온하여 신호(A) 발생단자와 접지전압사이에 캐패시터(C)를 추가함으로써 신호(A)의 기울기를 추가적으로 조절할 수 있다.
도8은 본 발명의 지연회로의 또 다른 실시예의 블록도로서, 기울기 조절회로(10), 및 k개의 지연시간 조절회로들(30-1, 30-2 , ..., 30-k)로 구성되어 있다.
도8에 나타낸 지연시간 조절회로들(30-1, 30-2, ..., 30-k) 각각은 소정수의 3상태 인버터들을 병렬로 연결하여 구성되어 있다.
도8에 나타낸 블록도의 동작을 설명하면 다음과 같다.
기울기 조절회로(10)는 입력신호(IN)의 상승 천이 또는 하강 천이의 기울기를 조절하여 신호(A)를 발생한다. 지연시간 조절회로들(30-1, 30-2, ..., 30-k)은 신호(A)의 지연시간을 각각 조절하여 출력신호들(OUT1, OUT2, ..., OUTk)을 발생한다.
즉, 기울기 조절회로(10)와 지연시간 조절회로들(30-1, 30-2, ..., 30-k)사이의 라인의 길이가 각각 다른 경우에 이들 라인들에 존재하는 기생 캐패시턴스의 값이 각각 다르다. 따라서, 이 경우에는 지연시간 조절회로들(30-1, 30-2, ..., 30-k)로 신호(A)가 입력되는 시간이 다르게 된다. 그래서, 지연시간 조절회로들(30-1, 30-2, ..., 30-k)의 지연시간을 동일하게 가져가는 경우에는 출력신호들(OUT1, OUT2, ..., OUTk)의 발생 시점이 모두 다르게 된다. 이 경우에는 지연시간 조절회로들(30-1, 30-2, ..., 30-k)의 지연시간을 각각 다르게 하여야 한다. 그래서, 도8에서는 지연시간 조절회로들(30-1, 30-2, ..., 30-k)의 지연시간을 다르게 가져가는 경우의 실시예를 나타내는 것이다.
따라서, 상술한 바와 같은 지연회로를 반도체 메모리 장치에 적용함으로써 센스 증폭기 인에이블 제어신호, 및 데이터 출력 버퍼를 제어하기 위한 제어신호와 같은 제어신호들의 인에이블 시점을 미세하게 조정하여 고속 동작을 수행하는 것이 가능하다.
그리고, 반도체 메모리 장치에 적용시에는 반도체 메모리 장치의 패키지 전에 제어신호들의 상태를 달리함에 의해서 동작을 수행하여 가장 적절한 지연시간을 찾아 제어신호들의 상태를 고정시켜 두면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경할 수 있다.
따라서, 본 발명의 지연회로는 입력신호의 상승 천이 또는 하강 천이의 지연시간을 미세하게 조절할 수 있다.
또한, 본 발명의 지연회로를 이용한 반도체 메모리 장치는 제어신호들의 지연시간을 미세하게 조절함으로써 고속 동작을 수행할 수 있다.

Claims (24)

  1. 입력신호의 상승 천이의 기울기를 조절하기 위한 기울기 조절수단; 및
    상기 기울기 조절수단의 출력신호의 하강 천이시에 지연 시간을 조절하기 위한 적어도 하나이상의 지연시간 조절수단을 구비한 것을 특징으로 하는 지연회로.
  2. 제1항에 있어서, 상기 기울기 조절수단은
    복수개의 제1선택신호들 각각에 응답하는 병렬 연결된 복수개의 제1 3상태 인버터들로 구성된 것을 특징으로 하는 지연회로.
  3. 제1항에 있어서, 상기 지연시간 조절수단은
    복수개의 제2선택신호들 각각에 응답하는 병렬 연결된 복수개의 제2 3상태 인버터들로 구성된 것을 특징으로 하는 지연회로.
  4. 제2항에 있어서, 상기 복수개의 제1 3상태 인버터들 각각은
    상기 제1선택신호에 응답하여 인에이블되는 제1풀업 트랜지스터;
    상기 제1선택신호의 반전된 신호에 응답하여 인에이블되는 제1풀다운 트랜지스터;
    전원전압과 상기 제1풀업 트랜지스터사이에 연결되고 상기 입력신호를 풀업하기 위한 제2풀업 트랜지스터; 및
    상기 제1풀다운 트랜지스터와 접지전압사이에 연결되고 상기 입력신호를 풀다운하기 위한 제2풀다운 트랜지스터를 구비하고,
    상기 복수개의 제1 3상태 인버터들 각각의 상기 제1, 2풀업 트랜지스터들의 크기가 고정되고, 상기 제1, 2풀다운 트랜지스터들의 크기가 다른 것을 특징으로 하는 지연회로.
  5. 제3항에 있어서, 상기 복수개의 제2 3상태 인버터들은
    상기 제2선택신호에 응답하여 인에이블되는 제3풀업 트랜지스터;
    상기 제2선택신호의 반전된 신호에 응답하여 인에이블되는 제3풀다운 트랜지스터;
    전원전압과 상기 제3풀업 트랜지스터사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀업하기 위한 제4풀업 트랜지스터; 및
    상기 제3풀다운 트랜지스터와 접지전압사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀다운하기 위한 제4풀다운 트랜지스터를 구비하고,
    상기 복수개의 제2 3상태 인버터들 각각의 상기 제3, 4풀업 트랜지스터들의 크기가 고정되고, 상기 제3, 4풀다운 트랜지스터들의 크기가 다른 것을 특징으로 하는 지연회로.
  6. 제1항에 있어서, 상기 기울기 조절수단과 상기 지연시간 조절수단사이에 캐패시터를 더 구비한 것을 특징으로 하는 지연회로.
  7. 입력신호의 하강 천이의 기울기를 조절하기 위한 기울기 조절수단; 및
    상기 기울기 조절수단의 출력신호의 상승 천이시에 지연 시간을 조절하기 위한 적어도 하나이상의 지연시간 조절수단을 구비한 것을 특징으로 하는 지연회로.
  8. 제8항에 있어서, 상기 기울기 조절수단은
    복수개의 제1선택신호들 각각에 응답하는 병렬 연결된 복수개의 제1 3상태 인버터들로 구성된 것을 특징으로 하는 지연회로.
  9. 제7항에 있어서, 상기 지연시간 조절수단은
    복수개의 제2선택신호들 각각에 응답하는 병렬 연결된 복수개의 제2 3상태 인버터들로 구성된 것을 특징으로 하는 지연회로.
  10. 제8항에 있어서, 상기 복수개의 제1 3상태 인버터들 각각은
    상기 제1선택신호에 응답하여 인에이블되는 제1풀업 트랜지스터;
    상기 제1선택신호의 반전된 신호에 응답하여 인에이블되는 제1풀다운 트랜지스터;
    전원전압과 상기 제1풀업 트랜지스터사이에 연결되고 상기 입력신호를 풀업하기 위한 제2풀업 트랜지스터; 및
    상기 제1풀다운 트랜지스터와 접지전압사이에 연결되고 상기 입력신호를 풀다운하기 위한 제2풀다운 트랜지스터를 구비하고,
    상기 복수개의 제1 3상태 인버터들 각각의 상기 제1, 2풀업 트랜지스터들의 크기가 다르고, 상기 제1, 2풀다운 트랜지스터들의 크기가 동일한 것을 특징으로 하는 지연회로.
  11. 제9항에 있어서, 상기 복수개의 제2 3상태 인버터들은
    상기 제2선택신호에 응답하여 인에이블되는 제3풀업 트랜지스터;
    상기 제2선택신호의 반전된 신호에 응답하여 인에이블되는 제3풀다운 트랜지스터;
    전원전압과 상기 제3풀업 트랜지스터사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀업하기 위한 제4풀업 트랜지스터; 및
    상기 제3풀다운 트랜지스터와 접지전압사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀다운하기 위한 제4풀다운 트랜지스터를 구비하고,
    상기 복수개의 제2 3상태 인버터들 각각의 상기 제3, 4풀업 트랜지스터들의 크기가 다르고, 상기 제3, 4풀다운 트랜지스터들의 크기가 동일한 것을 특징으로 하는 지연회로.
  12. 제7항에 있어서, 상기 기울기 조절수단과 상기 지연시간 조절수단사이에 캐패시터를 더 구비한 것을 특징으로 하는 지연회로.
  13. 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서,
    상기 신호 지연회로들 각각이
    상기 입력 신호의 상승 천이의 기울기를 조절하기 위한 기울기 조절수단; 및
    상기 기울기 조절수단의 출력신호의 하강 천이시에 지연 시간을 조절하기 위한 지연시간 조절수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 기울기 조절수단은
    복수개의 제1선택신호들 각각에 응답하는 병렬 연결된 복수개의 제1 3상태 인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 지연시간 조절수단은
    복수개의 제2선택신호들 각각에 응답하는 병렬 연결된 복수개의 제2 3상태 인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 복수개의 제1 3상태 인버터들 각각은
    상기 제1선택신호에 응답하여 인에이블되는 제1풀업 트랜지스터;
    상기 제1선택신호의 반전된 신호에 응답하여 인에이블되는 제1풀다운 트랜지스터;
    전원전압과 상기 제1풀업 트랜지스터사이에 연결되고 상기 입력신호를 풀업하기 위한 제2풀업 트랜지스터; 및
    상기 제1풀다운 트랜지스터와 접지전압사이에 연결되고 상기 입력신호를 풀다운하기 위한 제2풀다운 트랜지스터를 구비하고,
    상기 복수개의 제1 3상태 인버터들 각각의 상기 제1, 2풀업 트랜지스터들의 크기가 고정되고, 상기 제1, 2풀다운 트랜지스터들의 크기가 다른 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 복수개의 제2 3상태 인버터들은
    상기 제2선택신호에 응답하여 인에이블되는 제3풀업 트랜지스터;
    상기 제2선택신호의 반전된 신호에 응답하여 인에이블되는 제3풀다운 트랜지스터;
    전원전압과 상기 제3풀업 트랜지스터사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀업하기 위한 제4풀업 트랜지스터; 및
    상기 제3풀다운 트랜지스터와 접지전압사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀다운하기 위한 제4풀다운 트랜지스터를 구비하고,
    상기 복수개의 제2 3상태 인버터들 각각의 상기 제3, 4풀업 트랜지스터들의 크기가 고정되고, 상기 제3, 4풀다운 트랜지스터들의 크기가 다른 것을 특징으로 하는 반도체 메모리 장치.
  18. 제13항에 있어서, 상기 기울기 조절수단과 상기 지연시간 조절수단사이에 캐패시터를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 복수개의 신호 지연회로들을 구비한 반도체 메모리 장치에 있어서,
    상기 신호 지연회로들 각각이
    상기 입력 신호의 하강 천이의 기울기를 조절하기 위한 기울기 조절수단; 및
    상기 기울기 조절수단의 출력신호의 상승 천이시에 지연 시간을 조절하기 위한 지연시간 조절수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 기울기 조절수단은
    복수개의 제1선택신호들 각각에 응답하는 병렬 연결된 복수개의 제1 3상태 인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 지연시간 조절수단은
    복수개의 제2선택신호들 각각에 응답하는 병렬 연결된 복수개의 제2 3상태 인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 복수개의 제1 3상태 인버터들 각각은
    상기 제1선택신호에 응답하여 인에이블되는 제1풀업 트랜지스터;
    상기 제1선택신호의 반전된 신호에 응답하여 인에이블되는 제1풀다운 트랜지스터;
    전원전압과 상기 제1풀업 트랜지스터사이에 연결되고 상기 입력신호를 풀업하기 위한 제2풀업 트랜지스터; 및
    상기 제1풀다운 트랜지스터와 접지전압사이에 연결되고 상기 입력신호를 풀다운하기 위한 제2풀다운 트랜지스터를 구비하고,
    상기 복수개의 제1 3상태 인버터들 각각의 상기 제1, 2풀업 트랜지스터들의 크기가 다르고, 상기 제1, 2풀다운 트랜지스터들의 크기가 고정된 것을 특징으로 하는 반도체 메모리 장치.
  23. 제21항에 있어서, 상기 복수개의 제2 3상태 인버터들은
    상기 제2선택신호에 응답하여 인에이블되는 제3풀업 트랜지스터;
    상기 제2선택신호의 반전된 신호에 응답하여 인에이블되는 제3풀다운 트랜지스터;
    전원전압과 상기 제3풀업 트랜지스터사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀업하기 위한 제4풀업 트랜지스터; 및
    상기 제3풀다운 트랜지스터와 접지전압사이에 연결되고 상기 기울기 조절수단의 출력신호를 풀다운하기 위한 제4풀다운 트랜지스터를 구비하고,
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  24. 제19항에 있어서, 상기 기울기 조절수단과 상기 지연시간 조절수단사이에 캐패시터를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
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