KR20130131993A - 전압 스위칭 회로 - Google Patents

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Abstract

본 기술에 따른 전압 스위칭 회로는 제어신호를 고정적으로 지연한 제 1 전압 인에이블 신호 및 상기 제어신호를 가변적으로 지연한 제 2 전압 인에이블 신호를 출력하는 전압 인에이블 신호 생성부; 및 상기 제 1 및 제 2 전압 인에이블 신호에 응답하여 제 1 전압 또는 제 2 전압을 출력하는 스위치 제어 회로부; 및 입력신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부를 포함한다.

Description

전압 스위칭 회로{Voltage Switching Circuit}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 반도체 집적회로의 전압 스위칭 회로에 관한 것이다.
종래 기술에 따른 전압 스위칭 회로(10)를 도 1a 내지 도 1b를 참조하여 설명하면 다음과 같다.
도 1a에서, 전압 스위칭 회로(10)는 제어신호 생성부(11) 및 스위치 제어 회로부(12)를 포함한다.
제어신호 생성부(11)는 입력신호(IN)에 응답하여 제어신호(OUT)를 생성한다. 도 1b에서, 스위치 제어 회로부(12)는 제어신호(OUT)를 반전하는 제 7인버터(IV7), 제 7 인버터(IV7)의 출력신호를 반전하는 제 8 인버터(IV8), 제 1 전압(VBB)와 노드 A 사이에 연결되고, 제 7 인버터(IV7)의 출력신호에 응답하여 노드 A에 제 1 전압(VBB)을 출력하는 제 1 스위치(SW1) 및 제 2 전압(VSS)와 노드 A 사이에 연결되고, 제 8 인버터(IV8)의 출력신호에 응답하여 노드 A에 제 2 전압(VSS)을 출력하는 제 2 스위치(SW2)를 포함한다.
종래 기술에 따른 전압 스위칭 회로(10)는 제 7 인버터(IV7) 및 제 8 인버터(IV8)를 통과한 제어신호(OUT)에 응답하여 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 제어하여 노드 A에 제 1 전압(VBB) 또는 제 2 전압(VSS)을 출력한다. 이때, 종래 기술에 따른 전압 스위칭 회로(10)는 제 7 인버터(IV7)의 신호 지연량과 제 8 인버터(IV8)의 신호 지연량이 고정적이여서 제 7 인버터(IV7) 및 제 8 인버터(IV8)의 출력신호의 타이밍 마진을 확보하지 못해 노드 A에 제 1 전압(VBB) 또는 제 2 전압(VSS)이 동시에 출력되어 과전류가 발생되는 문제점이 있다.
본 발명은 이종 전압이 동시에 연결되는 것을 방지하여, 과전류를 감소시키는 전압 스위칭 회로를 제공한다.
본 발명의 실시예에 따른 전압 스위칭 회로는 제어신호를 고정적으로 지연한 제 1 전압 인에이블 신호 및 상기 제어신호를 가변적으로 지연한 제 2 전압 인에이블 신호를 출력하는 전압 인에이블 신호 생성부; 및 상기 제 1 및 제 2 전압 인에이블 신호에 응답하여 제 1 전압 또는 제 2 전압을 출력하는 스위치 제어 회로부; 및 입력신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 전압 스위칭 회로는 고정적인 논리 레벨 천이 시간을 갖는 제 1 전압 인에이블 신호 및 상기 제어신호의 논리 레벨 천이에 따라 가변적인 논리 레벨 천이 시간을 갖는 제 2 전압 인에이블 신호를 생성하는 전압 인에이블 신호 생성부; 및 상기 제 1 및 제 2 전압 인에이블 신호에 응답하여 제 1 전압 또는 제 2 전압을 출력하는 스위치 제어 회로부; 및 입력신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부를 포함한다.
본 발명에 의하면, 이종 전압이 동시에 연결되는 것을 방지하여 과전류를 방지함으로써 불필요한 전류를 감소시킬 수 있으며, 과전류로 인한 반도체 장치의 손상을 방지할 수 있다.
도 1a 내지 도 1b는 종래 기술에 따른 전압 스위칭 회로,
도 2는 본 발명의 실시예에 따른 전압 스위칭 회로의 블록도,
도 3은 본 발명의 실시예에 따른 전압 스위칭 회로의 회로도,
도 4는 본 발명의 실시예에 따른 전압 스위칭 회로의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 전압 스위칭 회로(100)의 블록도이다.
도 2를 참조하여 본 발명의 실시예에 따른 전압 스위칭 회로(100)는 다음과 같다.
전압 스위칭 회로(100)는 제어신호 생성부(110) 및 스위치 제어 회로부(120)를 포함한다. 스위치 제어 회로부(120)는 전압 인에이블 신호 생성부(121) 및 스위치부(122)를 포함하며, 전압 인에이블 신호 생성부(121)는 제 1 지연부(1221) 및 제 2 지연부(1222)를 포함한다.
제어신호 생성부(110)는 입력신호(IN)에 응답하여 제어신호(OUT)를 생성한다. 입력신호(IN)는 테스트 모드 신호일 수 있다. 제어신호 생성부(110)는 본 발명의 실시예에서 입력신호(IN)를 입력받아 동일하게 논리 레벨이 천이되는 제어신호(OUT)를 생성하며, 일종의 버퍼(buffer) 동작을 수행한다.
스위치 제어 회로부(120)는 제어신호(OUT)에 응답하여 제 1 전압(VBB) 또는 제 2 전압(VSS)을 선택적으로 출력한다.
전압 인에이블 신호 생성부(121)는 제어신호(OUT)에 응답하여 제 1 및 제 2 전압 인에이블 신호(VBBEN, VSSEN)를 생성한다. 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)는 어느 한 신호가 하이레벨이면 다른 한 신호는 로우레벨이다. 즉, 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)는 상보적 관계에 있다. 전압 인에이블 신호 생성부(121)는 제 1 전압 인에이블 신호(VBBEN)의 논리 레벨 천이 시간을 고정하여 출력하지만, 제 2 전압 인에이블 신호(VSSEN)는 전압 인에이블 신호 생성부(121)의 논리 레벨 천이 시간을 가변하여 출력한다. 전압 인에이블 신호 생성부(121)는 제 1 전압 인에이블 신호(VBBEN)의 논리 레벨 천이 시간은 고정하고, 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간을 가변함으로써, 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)가 논리 레벨 천이로 인하여 동시에 같은 논리 레벨을 출력하는 것을 방지한다.
제 1 지연부(1221)는 제어신호(OUT)를 지연하여 제어신호(OUT)와 상보적인 제 1 전압 인에이블 신호(VBBEN)를 생성한다. 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이하면 제 1 전압 인에이블 신호(VBBEN)는 하이 레벨에서 로우 레벨로 천이하고, 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이하면 제 1 전압 인에이블 신호(VBBEN)는 로우 레벨에서 하이 레벨로 천이한다. 제 1 지연부(1221)는 제 1 전압 인에이블 신호(VBBEN)의 논리 레벨 천이 시간이 동일하도록 고정된다.
제 2 지연부(1222)는 제어신호(OUT) 및 제 1 전압 인에이블 신호(VBBEN)에 응답하여 제어신호(OUT)와 동일하게 논리 레벨이 천이되는 제 2 전압 인에이블 신호(VSSEN)를 생성한다. 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이하면 제 2 전압 인에이블 신호(VSSEN)는 로우 레벨에서 하이 레벨로 천이하고, 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이하면 제 2 전압 인에이블 신호(VSSEN)는 하이 레벨에서 로우 레벨로 천이한다.
제 1 전압 인에이블 신호(VBBEN)가 스위치부(122)에서 제 1 전압(VBB)을 출력하도록 논리 레벨이 천이되면, 제 2 지연부(1222)는 제 1 전압 인에이블 신호(VBBEN)의 논리 레벨 천이 전에 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨을 천이한다.
제 1 전압 인에이블 신호(VBBEN)가 스위치부(122)에서 제 1 전압(VBB)을 출력하는 것을 중단하도록 논리 레벨의 천이가 시작되면, 제 2 지연부(1222)는 제 1 전압 인에이블 신호(VBBEN)에 응답하여 제 1 전압 인에이블 신호(VBBEN)가 논리 레벨 천이를 완료한 소정 시간 후에 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이를 완료한다.
도 3은 본 발명의 실시예에 따른 전압 스위칭 회로(100)의 회로도이다.
도 3을 참고하여 본 발명의 실시예에 따른 전압 스위칭 회로(100)를 설명하면 다음과 같다.
전압 스위칭 회로(100)는 제어신호 생성부(110) 및 스위치 제어 회로부(120)를 포함한다.
제어신호 생성부(110)는 입력신호(IN)를 반전하는 제 1 인버터(IV1), 제 1 노드(n1)와 전원전압(VDD) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 입력신호(IN)를 입력받는 제 1 PMOS 트랜지스터(P1), 제 2 노드(n2)와 전원전압(VDD) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 제 1 인버터(IV1)의 출력신호를 입력받는 제 2 PMOS 트랜지스터(P2), 제 1 노드(n1)와 제 3 노드(n3) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 제 2 전압(VSS)을 입력받는 제 3 PMOS 트랜지스터(P3), 제 2 노드(n2)와 제 4 노드(n4) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 제 2 전압(VSS)을 입력받는 제 4 PMOS 트랜지스터(P4), 제 3 노드(n3)와 제 5 노드(n5) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 입력신호(IN)를 입력받는 제 1 NMOS 트랜지스터(N1), 제 4 노드(n4)와 제 6 노드(n6) 사이에 연결되며 벌크단에 전원전압(VDD)을 입력받고 게이트단에 제 1 인버터(IV1)의 출력신호를 입력받는 제 2 NMOS 트랜지스터(N2), 제 5 노드(n5)와 제 1 전압(VBB) 사이에 연결되며 벌크단에 제 1 전압(VBB)를 입력받고 게이트단에 제 4 노드(n4)의 출력신호를 입력받는 제 5 NMOS 트랜지스터(N5) 및 제 6 노드(n6)와 제 1 전압(VBB) 사이에 연결되며 벌크단에 제 1 전압(VBB)을 입력받고 게이트단에 제 3 노드(n3)의 출력신호를 입력받는 제 4 NMOS 트랜지스터(N4)를 포함한다.
본 발명의 실시예에서 제 2 전압(VSS)은 접지전압이며, 제 1 전압(VBB)은 로우 백 바이어스 전압(LVBB; Low Back Gate Bias)인 -3V 이하의 전압이다. 여기서, 제 1 전압(VBB)는 내부 전압 발생기에서 공급되는 전압이다.
도 3을 참조하여 제어신호 생성부(110)의 동작을 설명하면 다음과 같다.
제어신호 생성부(110)는 입력신호(IN)에 응답하여 제어신호(OUT)를 출력한다. 제어신호 생성부(110)는 입력신호(IN)가 로직 하이로 입력되면 하이 레벨의 제어신호(OUT)를 출력하고, 입력신호(IN)가 로직 로우로 입력되면 로우 레벨의 제어신호(OUT)를 출력한다. 본 발명의 실시예에서 입력신호(IN)는 테스트 모드 신호일 수 있다.
제어신호 생성부(110)에 입력신호(IN)가 로직 하이로 입력되면, 제 1 인버터(IV1)는 입력신호(IN)를 반전하여 로직 로우의 신호를 출력한다. 로우 레벨의 제 1 인버터(IV1) 출력신호를 입력받은 제 2 PMOS 트랜지스터(P2)는 턴온(Turn On)되어 제 2 노드(n2)에 전원전압(VDD)을 출력한다. 제 2 전압(VSS)은 접지전압 레벨이므로 제 4 PMOS 트랜지스터(P4)는 턴온되고, 로우 레벨의 제 1 인버터(IV1) 출력신호를 입력받은 제 2 NMOS 트랜지스터(N2)는 턴오프(Turn Off)된다. 이때, 제 4 노드(n4)의 출력신호는 하이 레벨이 되고, 제 4 노드(n4)의 출력신호인 제어신호(OUT)는 로직 하이가 된다.
하이 레벨의 입력신호(IN)를 입력받는 제 1 PMOS 트랜지스터(P1)는 턴오프된다. 제 2 전압(VSS)을 입력받는 제 3 PMOS 트랜지스터(P3), 하이 레벨의 입력신호(IN)를 입력받는 제 1 NMOS 트랜지스터(N1) 및 하이 레벨의 제 4 노드(n4) 출력신호를 입력받는 제 3 NMOS 트랜지스터(N3)는 턴온된다. 제 1 NMOS 트랜지스터(N1) 및 제 3 NMOS 트랜지스터(N3)가 턴온되어 전류를 제 3 노드(n3)에서 제 1 전압(VBB) 방향으로 풀다운하여 제 3 노드(n3)의 출력신호를 로직 로우로 만든다.
제 4 NMOS 트랜지스터(N4)는 로직 로우의 제 3 노드(n3) 출력신호가 입력되면 턴오프되어 제 4 노드(n4)의 출력신호가 제 1 전압(VBB) 방향으로 풀다운되는 것을 차단한다.
다음으로, 제어신호 생성부(110)에 입력신호(IN)가 로직 로우로 입력되면, 제 1 인버터(IV1)는 입력신호(IN)를 반전하여 로직 하이의 신호를 출력한다. 로우 레벨의 입력신호(IN)를 입력받는 제 1 PMOS 트랜지스터(P1)는 턴온되어 제 1 노드(n1)에 전원전압(VDD)을 출력한다. 제 2 전압(VSS)을 입력받는 제 3 PMOS 트랜지스터(P3)는 턴온되고, 하이 레벨의 입력신호(IN)를 입력받는 제 1 NMOS 트랜지스터(N1)는 턴오프되어 제 3 노드(n3)에 하이 레벨의 신호를 출력한다.
하이 레벨의 제 1 인버터(IV1) 출력신호를 입력받는 제 2 PMOS 트랜지스터(P2)는 턴오프된다. 제 2 전압(VSS)을 입력받는 제 4 PMOS 트랜지스터(P4), 하이 레벨의 제 1 인버터(IV1) 출력신호를 입력받는 제 2 NMOS 트랜지스터(N2) 및 하이 레벨의 제 3 노드(n3) 출력신호를 입력받는 제 4 NMOS 트랜지스터(N4)는 턴온된다. 제 2 NMOS 트랜지스터(N2) 및 제 4 NMOS 트랜지스터(N4)는 턴온되어 전류를 제 4 노드(n4)에서 제 1 전압(VBB) 방향으로 풀다운한다. 이때, 제 4 노드(n4)의 출력신호는 로우 레벨이 되고, 제 4 노드(n4)의 출력신호인 제어신호(OUT)는 로직 로우가 된다.
제 3 NMOS 트랜지스터(N3)는 로직 로우의 제 4 노드(n4) 출력신호가 입력되면 턴오프된다.
도 3을 참고하여 본 발명의 실시예에 따른 스위치 제어 회로부(120)를 설명하면 다음과 같다.
스위치 제어 회로부(120)는 전압 인에이블 신호 생성부(121) 및 스위치부(122)를 포함한다.
전압 인에이블 신호 생성부(121)는 제어신호(OUT)를 반전하는 제 2 인버터(IV2), 제 1 지연부(1211) 및 제 2 지연부(1212)를 포함한다.
제 1 지연부(1211)는 제 2 인버터(IV2)의 출력신호를 반전하는 제 3 인버터(IV3), 제 3 인버터(IV3)의 출력신호를 반전하는 제 4 인버터(IV4), 제 4 인버터의 출력신호를 반전하는 제 5 인버터(IV5), 전원전압(VDD)과 제 7 노드(n7) 사이에 연결되고 제 5 인버터(IV5)의 출력신호를 입력받는 제 5 PMOS 트랜지스터(P5) 및 제 7 노드(n7)와 제 1 전압(VBB) 사이에 연결되며 벌크단에 제 1 전압(VBB)을 입력받고 게이트단에 제 5 인버터(IV5)의 출력신호를 입력받는 제 5 NMOS 트랜지스터(N5)를 포함한다.
제 2 지연부(1212)는 제 2 인버터(IV2)의 출력신호 및 제 7 노드(n7)의 출력신호를 논리 연산하는 제 1 노아게이트(NR1), 제 1 노아게이트(NR1)의 출력신호를 반전하는 제 6 인버터(IV6), 전원전압(VDD)과 제 8 노드(n8) 사이에 연결되며 제 6 인버터(IV6)의 출력신호를 입력받는 제 6 PMOS 트랜지스터(P6) 및 전원전압(VDD)과 제 1 전압(VBB) 사이에 연결되며 벌크단에 제 1 전압(VBB)을 입력받고 게이트단에 제 6 인버터(IV6)를 입력받는 제 6 NMOS 트랜지스터(N6)를 포함한다.
본 발명의 실시예에서 제 7 노드(n7)의 출력신호는 제 1 전압 인에이블 신호(VBBEN)이고, 제 8 노드(n8)의 출력신호는 제 2 전압 인에이블 신호(VSSEN)이다.
스위치부(122)는 제 1 전압 인에이블 신호(VBBEN)에 응답하여 제 1 전압(VBB)을 출력하는 제 1 스위치회로(1221) 및 제 2 전압 인에이블 신호(VSSEN)에 응답하여 제 2 전압(VSS)을 출력하는 제 2 스위치회로(1222)를 포함한다.
제 1 스위치회로(1221)는 제 1 전압(VBB)과 출력노드(B) 사이에 연결되며 벌크단에 제 1 전압(VBB)을 입력받고 게이트단에 제 1 전압 인에이블 신호(VBBEN)를 입력받는 제 7 NMOS 트랜지스터(N7)로 구성될 수 있다.
제 2 스위치회로(1222)는 제 2 전압(VSS)과 출력노드(B) 사이에 연결되며 벌크단에 제 1 전압(VBB)을 입력받고 게이트단에 제 2 전압 인에이블 신호(VSSEN)를 입력받는 제 8 NMOS 트랜지스터(N8)로 구성될 수 있다.
도 4는 본 발명의 실시예에 따른 전압 스위칭 회로(100)의 타이밍도이다.
도 3 내지 도 4를 참조하여 본 발명의 실시예에 따른 스위치 제어 회로부(120)의 동작을 설명하면 다음과 같다.
도 3을 참조하면, 본 발명의 실시예에서 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이할 때 스위치 제어 회로부(120)의 동작은 다음과 같다.
전압 스위칭 회로(100)가 제 1 전압(VBB)의 출력을 중단하고 제 2 전압(VSS)을 출력하려는 경우, 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이된다.
스위치 제어 회로부(120)에서, 제 2 인버터(IV2)는 하이 레벨의 제어신호(OUT)가 입력되면 반전하여 로우 레벨의 신호를 출력한다.
제 1 지연부(1211)에서 로우 레벨의 제 2 인버터(IV2)의 출력신호가 제 3 내지 제 5 인버터(IV3~IV5)를 통과하면 제 5 인버터(IV5)의 출력신호가 하이 레벨이 된다. 이때, 하이 레벨의 제 5 인버터(IV5)의 출력신호를 입력받는 제 5 PMOS 트랜지스터(P5)는 턴오프되고, 제 5 NMOS 트랜지스터(N5)는 턴온되어 제 7 노드(n7)에 로우 레벨의 제 1 전압 인에이블 신호(VBBEN)를 출력한다.
제 2 지연부(1212)에서 제 1 노아게이트(NR1)는 로우 레벨의 제 2 인버터(IV2) 출력신호 및 로우 레벨의 제 1 전압 인에이블 신호(VBBEN)를 논리 연산하여 하이 레벨의 신호를 출력한다. 제 6 인버터(IV6)는 제 1 노아게이트(NR1)의 출력신호를 반전하여 로우 레벨의 신호를 출력한다. 이때, 로우 레벨의 제 6 인버터(IV6)의 출력신호를 입력받는 제 6 PMOS 트랜지스터(P6)는 턴온되고, 제 6 NMOS 트랜지스터(N6)는 턴오프되어 제 8 노드(n8)에 하이 레벨의 제 2 전압 인에이블 신호(VSSEN)를 출력한다.
스위치부(122)는 로우 레벨의 제 1 전압 인에이블 신호(VBBEN) 및 하이 레벨의 제 2 전압 인에이블 신호(VSSEN)에 응답하여 제 2 전압(VSS)을 출력노드(B)에 출력한다.
도 4를 참조하면 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이되면, 제 1 전압 인에이블 신호(VBBEN)는 제 2 내지 제 5 인버터(IV5) 및 제 5 NMOS 트랜지스터(N5)의 신호 지연량만큼 지연되어 하이 레벨에서 로우 레벨로 천이된다. 또, 제 2 전압 인에이블 신호(VSSEN)는 제 1 전압 인에이블 신호(VBBEN)가 로우 레벨로 천이된 후 제 1 노아게이트(NR1), 제 6 인버터(IV6) 및 제 6 PMOS 트랜지스터(P6)의 신호 지연량만큼 지연되어 로우 레벨에서 하이 레벨로 천이된다. 즉, 제어신호(OUT)가 로우 레벨에서 하이 레벨로 천이될 때, 제 1 지연부(1211) 및 제 2 지연부(1212)는 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간을 제 1 전압 인에이블 신호(VBBEN)보다 지연시킨다.
여기서, 각각의 인버터와 제 1 노아게이트(NR1)의 신호 지연량이 동일하고, 제 5 내지 제 6 PMOS 트랜지스터(P5, P6) 및 제 5 내지 제 6 NMOS 트랜지스터(N5, N6)의 신호 지연량은 동일하다.
다음으로, 도 3을 참조하면 본 발명의 실시예에서 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이할 때 스위치 제어 회로부(120)의 동작은 다음과 같다.
전압 스위칭 회로(100)가 제 2 전압(VSS)의 출력을 중단하고 제 1 전압(VBB)을 출력하려는 경우, 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이된다.
전압 인에이블 신호 생성부(121)에서, 제 2 인버터(IV2)는 로우 레벨의 제어신호(OUT)가 입력되면 반전하여 하이 레벨의 신호를 출력한다.
제 1 지연부(1211)에서 하이 레벨의 제 2 인버터(IV2)의 출력신호가 제 3 내지 제 5 인버터(IV3~IV5)를 통과하면 제 5 인버터(IV5)의 출력신호가 로우 레벨이 된다.
이때, 로우 레벨의 제 5 인버터(IV5)의 출력신호를 입력받는 제 5 PMOS 트랜지스터(P5)는 턴온되고, 제 5 NMOS 트랜지스터(N5)는 턴오프되어 제 7 노드(n7)에 하이 레벨의 제 1 전압 인에이블 신호(VBBEN)를 출력한다.
제 2 지연부(1212)에서 제 1 노아게이트(NR1)는 하이 레벨의 제 2 인버터(IV2) 출력신호에 응답하여 로우 레벨의 신호를 출력한다. 제 6 인버터(IV6)는 제 1 노아게이트(NR1)의 출력신호를 반전하여 하이 레벨의 신호를 출력한다. 이때, 하이 레벨의 제 6 인버터(IV6)의 출력신호를 입력받는 제 6 PMOS 트랜지스터(P6)는 턴오프되고, 제 6 NMOS 트랜지스터(N6)는 턴온되어 제 8 노드(n8)에 로우 레벨의 제 2 전압 인에이블 신호(VSSEN)를 출력한다.
제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이할 때, 제 2 지연부(1212)는 제 1 전압 인에이블 신호(VBBEN)의 출력신호에 관계없이 제 2 인버터(IV2)의 출력신호에 응답하여 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨을 천이시킨다.
즉, 스위치 회로 제어부(120)는 제어신호(OUT) 논리 레벨 천이에 따라 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간을 조정한다. 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간을 조정하여, 제 1 전압 인에이블 신호(VBBEN) 및 제 2 전압 인에이블 신호(VSSEN)에 응답하는 스위치부(122)가 동시에 제 1 전압(VBB) 및 제 2 전압(VSS)이 출력노드(B)에 인가되어 과전류가 흐르는 것을 방지한다.
제 1 전압 인에이블 신호(VBBEN)의 논리 레벨 천이 시간은 제 2 내지 제 5 인버터(IV2~IV5) 및 제 5 PMOS 트랜지스터(P5) 또는 제 5 NMOS 트랜지스터(N5)의 신호 지연량으로 고정된다.
그러나, 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간은 길게는 제 1 노아게이트(NR1), 제 2 내지 제 6 인버터(IV2~IV6), 제 5 PMOS 트랜지스터(P5) 또는 제 5 NMOS 트랜지스터(N5) 및 제 6 PMOS 트랜지스터(P6) 또는 제 6 NMOS 트랜지스터(N6)의 신호 지연량만큼 길어지거나 짧게는 제 1 노아게이트(NR1), 제 2 및 제 6 인버터(IV2, IV6) 및 제 6 PMOS 트랜지스터(P6) 또는 제 6 NMOS 트랜지스터(N6)의 신호 지연량만큼 짧아진다.
도 4를 참조하면 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이되면, 제 1 전압 인에이블 신호(VBBEN)는 제 2 내지 제 5 인버터(IV5) 및 제 5 PMOS 트랜지스터(P5)의 신호 지연량만큼 지연되어 로우 레벨에서 하이 레벨로 천이된다. 또, 제 2 전압 인에이블 신호(VSSEN)는 제 1 전압 인에이블 신호(VBBEN)가 하이 레벨로 천이되기 전에 제 1 노아게이트(NR1), 제 6 인버터(IV6) 및 제 6 NMOS 트랜지스터(N6) 의 신호 지연량만큼 지연되어 하이 레벨에서 로우 레벨로 천이된다. 즉, 제어신호(OUT)가 하이 레벨에서 로우 레벨로 천이될 때, 제 1 지연부(1211) 및 제 2 지연부(1212)는 제 2 전압 인에이블 신호(VSSEN)의 논리 레벨 천이 시간을 제 1 전압 인에이블 신호(VBBEN)보다 선행시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 전압 스위칭 회로 11: 제어신호 생성부
12: 스위치 제어 회로부 100: 전압 스위칭 회로
110: 제어신호 생성부 120: 스위치 제어 회로부
121: 전압 인에이블 신호 생성부 1211: 제 1 지연부
1212: 제 2 지연부 122: 스위치부
1221: 제 1 스위치 회로 1222: 제 2 스위치 회로

Claims (12)

  1. 제어신호를 고정적으로 지연한 제 1 전압 인에이블 신호 및 상기 제어신호를 가변적으로 지연한 제 2 전압 인에이블 신호를 출력하는 전압 인에이블 신호 생성부; 및
    상기 제 1 및 제 2 전압 인에이블 신호에 응답하여 제 1 전압 또는 제 2 전압을 출력하는 스위치 제어 회로부; 및
    입력신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부를 포함하는 전압 스위칭 회로.
  2. 제 1항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 전압 레벨이 낮은 것을 특징으로 하는 전압 스위칭 회로.
  3. 제 1항에 있어서,
    상기 제어신호 생성부는
    상기 입력신호를 버퍼링하여 상기 제어신호를 출력하는 것을 특징으로 하는 전압 스위칭 회로.
  4. 제 3항에 있어서,
    상기 입력신호는
    테스트 모드 신호인 것을 특징으로 하는 전압 스위칭 회로.
  5. 제 2항에 있어서,
    상기 스위치 제어 회로부는
    상기 제 1 전압 인에이블 신호에 응답하여 상기 제 1 전압을 출력하는 제 1 스위치 회로; 및
    상기 제 2 전압 인에이블 신호에 응답하여 상기 제 2 전압을 출력하는 제 2 스위치 회로를 포함하는 전압 스위칭 회로.
  6. 제 2항에 있어서,
    상기 전압 인에이블 신호 생성부는
    상기 제어신호를 지연하여 상기 제 1 전압 인에이블 신호를 출력하는 제 1 지연부; 및
    상기 제어신호 및 상기 제 1 전압 인에이블 신호를 지연하여 상기 제 2 전압 인에이블 신호를 출력하는 제 2 지연부를 포함하는 전압 스위칭 회로.
  7. 제 6항에 있어서,
    상기 제 2 지연부는
    상기 스위치 제어 회로부가 상기 제어신호에 응답하여 상기 제 1 전압의 출력을 중단하고 상기 제 2 전압을 출력하려는 경우, 상기 제 1 지연부에서 상기 제 1 전압 인에이블 신호의 지연을 완료한 후에 상기 제 2 전압 인에이블 신호를 출력하는 것을 특징으로 하는 전압 스위칭 회로.
  8. 제 6항에 있어서,
    상기 제 2 지연부는
    상기 스위치 제어 회로부가 상기 제어신호에 응답하여 상기 제 2 전압의 출력을 중단하고 상기 제 1 전압을 출력하려는 경우, 상기 제 1 지연부에서 상기 제 1 전압 인에이블 신호의 지연을 시작하기 전에 상기 상기 제 2 전압 인에이블 신호를 출력하는 것을 특징으로 하는 전압 스위칭 회로.
  9. 고정적인 논리 레벨 천이 시간을 갖는 제 1 전압 인에이블 신호 및 상기 제어신호의 논리 레벨 천이에 따라 가변적인 논리 레벨 천이 시간을 갖는 제 2 전압 인에이블 신호를 생성하는 전압 인에이블 신호 생성부; 및
    상기 제 1 및 제 2 전압 인에이블 신호에 응답하여 제 1 전압 또는 제 2 전압을 출력하는 스위치 제어 회로부; 및
    입력신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부를 포함하는 전압 스위칭 회로.
  10. 제 9항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 전압 레벨이 낮은 것을 특징으로 하는 전압 스위칭 회로.
  11. 제 10항에 있어서,
    상기 전압 인에이블 신호 생성부는
    상기 스위치 제어 회로부가 상기 제어신호에 응답하여 상기 제 1 전압의 출력을 중단하고 상기 제 2 전압을 출력하려는 경우, 상기 제 2 전압 인에이블 신호의 논리 레벨 천이 시간이 상기 제 1 전압 인에이블 신호의 논리 레벨 천이 시간보다 긴 것을 특징으로 하는 전압 스위칭 회로.
  12. 제 9항에 있어서,
    상기 전압 인에이블 신호 생성부는
    상기 스위치 제어 회로부가 상기 제어신호에 응답하여 상기 제 2 전압의 출력을 중단하고 상기 제 1 전압을 출력하려는 경우, 상기 제 2 전압 인에이블 신호의 논리 레벨 천이 시간이 상기 제 1 전압 인에이블 신호의 논리 레벨 천이 시간보다 짧은 것을 특징으로 하는 전압 스위칭 회로.
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