KR20180112460A - 반도체 장치 - Google Patents

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Abstract

입력 신호를 반전시켜 출력하는 제 1 입력 신호 반전 회로; 상기 제 1 입력 신호 반전 회로의 출력 신호를 반전시켜 출력하는 제 2 입력 신호 반전 회로; 상기 제 1 및 제 2 입력 신호 반전 회로의 출력 신호들에 응답하여 제 1 출력 노드의 전압 레벨을 결정하는 제 1 레벨 쉬프팅 회로; 및 상기 제 1 및 제2 입력 신호 반전 회로의 출력 신호들에 응답하여 상기 제 2 출력 노드의 전압 레벨을 결정하는 제 2 레벨 쉬프팅 회로를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 외부로부터 신호를 송수신하도록 설계된다. 또한 반도체 내부 회로와 내부 회로 사이에도 신호가 송수신되도록 설계된다.
신호를 송수신하는 경우 불가피하게 신호의 최대 전압 레벨과 최소 전압 레벨을 가변 시켜야 할 경우도 발생한다.
안정적으로 신호의 최대 전압 레벨과 최소 전압 레벨을 가변시킬 수 있는 회로가 필요하다.
본 발명은 안정적으로 신호의 최대 전압 레벨과 최소 전압 레벨을 동시에 가변시킬 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 입력 신호를 반전시켜 출력하는 제 1 입력 신호 반전 회로; 상기 제 1 입력 신호 반전 회로의 출력 신호를 반전시켜 출력하는 제 2 입력 신호 반전 회로; 상기 제 1 및 제 2 입력 신호 반전 회로의 출력 신호들에 응답하여 제 1 출력 노드의 전압 레벨을 결정하는 제 1 레벨 쉬프팅 회로; 및 상기 제 1 및 제2 입력 신호 반전 회로의 출력 신호들에 응답하여 상기 제 2 출력 노드의 전압 레벨을 결정하는 제 2 레벨 쉬프팅 회로를 포함한다.
본 발명에 따른 반도체 장치는 신호의 최대 전압 레벨과 최소 전압 레벨을 동시에 안정적으로 가변시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 제 1 입력 신호 반전 회로(110), 제 2 입력 신호 반전 회로(120), 제 1 레벨 쉬프팅 회로(200), 제 2 레벨 쉬프팅 회로(300), 제 1 출력 회로(410), 및 제 2 출력 회로(420)를 포함할 수 있다.
상기 제 1 입력 신호 반전 회로(110)는 입력 신호(IN_s)를 반전시켜 제 1 입력 노드(N_inA)에 출력할 수 있다.
상기 제 1 입력 신호 반전 회로(110)는 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 외부 전압(VDD)과 접지 전압(VSS)을 인가 받기 때문에 상기 제 1 인버터(IV1)의 출력 신호의 최대 전압 레벨은 외부 전압(VDD)이고 최소 전압 레벨은 접지 전압(VSS)이다.
상기 제 2 입력 신호 반전 회로(120)는 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 반전시켜 제 2 입력 노드(N_inB)에 출력할 수 있다.
상기 제 2 입력 신호 반전 회로(120)는 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 외부 전압(VDD)과 상기 접지 전압(VSS)을 인가 받기 때문에 상기 제 2 인버터(IV2)의 출력 신호의 최대 전압 레벨은 외부 전압(VDD)이고 최소 전압 레벨은 접지 전압(VSS)이다.
상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB)의 각 전압 레벨에 응답하여 제 1 출력 노드(N_outA)의 전압 레벨을 결정할 수 있다. 이때, 상기 제 1 레벨 쉬프팅 회로(200)는 펌핑 전압(VPP)을 인가 받아 동작한다. 예를 들어, 상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 펌핑 전압(VPP)로 상승시킨다. 또한 상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 출력 노드(N_inA)의 전압 레벨을 접지 전압(VSS) 레벨로 형성한다.
상기 제 1 레벨 쉬프팅 회로(200)는 제 1 신호 전달 회로(210) 및 제 1 래치 회로(220)를 포함할 수 있다.
상기 제 1 신호 전달 회로(210)는 상기 제 1입력 노드(N_inA)의 전압 레벨과 상기 제 2 입력 노드(N_inB)의 전압 레벨에 응답하여 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB) 중 하나의 입력 노드의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다. 예를 들어, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB)의 전압 레벨 중 작은 전압 레벨을 갖는 입력 노드의 전압을 상기 제 1 래치 회로(220)에 전달할 수 있다. 더욱 상세히 설명하면, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다. 또한 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다.
상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 게이트에 외부 전압(VDD)을 인가 받고 드레인과 소오스에 각각 상기 제 1 입력 노드(N_inA)와 상기 제 1 래치 회로(220)가 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 외부 전압(VDD)을 인가 받고 드레인과 소오스에 각각 상기 제 2 입력 노드(N_inB)와 상기 제 1 래치 회로(220)가 연결된다.
상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 전달되는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 하나의 입력 노드 전압 레벨에 응답하여 제 1 출력 노드(N_outA)의 전압 레벨을 결정한다. 예를 들어, 상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 상기 제 1 입력 노드(N_inA)의 접지 전압(VSS)이 전달될 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 접지 전압(VSS) 레벨로 형성한다. 또한 상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 상기 제 2 입력 노드(N_inB)의 접지 전압(VSS)이 전달될 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 펌핑 전압(VPP) 레벨로 형성한다.
상기 제 1 래치 회로(220)는 제 3 및 제 4 트랜지스터(P1, P2)를 포함할 수 있다. 상기 제 3 트랜지스터(P1)는 게이트에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 2 트랜지스터(N2)가 연결되고 소오스에 펌핑 전압(VPP)을 인가 받으며 드레인에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 1 트랜지스터(N1)가 연결된다. 상기 제 4 트랜지스터(P2)는 게이트에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 1 트랜지스터(N1)가 연결되고, 소오스에 펌핑 전압(VPP)을 인가 받으며 드레인에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 2 트랜지스터(N2)가 연결된다.
상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB)의 각 전압 레벨에 응답하여 제 2 출력 노드(N_outB)의 전압 레벨을 결정할 수 있다. 이때, 상기 제 2 레벨 쉬프팅 회로(300)는 음 전압(VNN)을 인가 받아 동작한다. 예를 들어, 상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 외부 전압(VDD)로 상승시킨다. 또한 상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 2 출력 노드(N_inB)의 전압 레벨을 음 전압(VSS) 레벨로 낮춘다.
상기 제 2 레벨 쉬프팅 회로(300)는 제 2 신호 전달 회로(310) 및 제 2 래치 회로(320)를 포함할 수 있다.
상기 제 2 신호 전달 회로(310)는 상기 제 1입력 노드(N_inA)의 전압 레벨과 상기 제 2 입력 노드(N_inB)의 전압 레벨에 응답하여 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB) 중 하나의 입력 노드의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다. 예를 들어, 상기 제 2 신호 전달 회로(220)는 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB)의 전압 레벨 중 큰 전압 레벨을 갖는 입력 노드의 전압을 상기 제 2 래치 회로(320)에 전달할 수 있다. 더욱 상세히 설명하면, 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다. 또한 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다.
상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함할 수 있다. 상기 제 5 트랜지스터(P3)는 게이트에 접지 전압(VSS)을 인가 받고 드레인과 소오스에 각각 상기 제 1 입력 노드(N_inA)와 상기 제 2 래치 회로(320)가 연결된다. 상기 제 6 트랜지스터(P4)는 게이트에 접지 전압(VSS)을 인가 받고 드레인과 소오스에 각각 상기 제 2 입력 노드(N_inB)와 상기 제 2 래치 회로(320)가 연결된다.
상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 전달되는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 하나의 입력 노드 전압 레벨에 응답하여 제 2 출력 노드(N_outB)의 전압 레벨을 결정한다. 예를 들어, 상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 상기 제 1 입력 노드(N_inA)의 외부 전압(VDD)이 전달될 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 외부 전압(VDD) 레벨로 형성한다. 또한 상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 상기 제 2 입력 노드(N_inB)의 외부 전압(VSS)이 전달될 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 음 전압(VNN) 레벨로 형성한다.
상기 제 2 래치 회로(320)는 제 7 및 제 8 트랜지스터(N3, N4)를 포함할 수 있다. 상기 제 7 트랜지스터(N3)는 게이트에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 8 트랜지스터(P4)가 연결되고 소오스에 음 전압(VNN)을 인가 받으며 드레인에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 5 트랜지스터(P3)가 연결된다. 상기 제 8 트랜지스터(P4)는 게이트에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 6 트랜지스터(P4)가 연결되고, 소오스에 음 전압(VNN)을 인가 받으며 드레인에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 8 트랜지스터(P4)가 연결된다.
상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨에 응답하여 제 1 출력 신호(OUT_sA)를 생성할 수 있다. 예를 들어, 상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 펌핑 전압(VPP) 레벨을 갖는 상기 제 1 출력 신호(OUT_sA)를 생성할 수 있다. 상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨이 펌핑 전압(VPP) 레벨일 경우 접지 전압(VSS) 레벨을 갖는 상기 제 1 출력 신호(OUT_sA)를 생성할 수 있다.
상기 제 1 출력 회로(410)는 제 3 인버터(IV3)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 상기 제 1 출력 노드(N_outA)의 전압 레벨을 반전시켜 상기 제 1 출력 신호(OUT_sA)를 출력할 수 있다. 상기 제 3 인버터(IV3)는 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받아 동작한다.
상기 제 2 출력 회로(420)는 상기 제 2 출력 노드(N_outB)의 전압 레벨에 응답하여 제 2 출력 신호(OUT_sB)를 생성할 수 있다. 예를 들어, 상기 제 2 출력 회로(410)는 상기 제 2 출력 노드(N_outB)의 전압 레벨이 음 전압(VNN) 레벨일 경우 외부 전압(VDD) 레벨을 갖는 상기 제 2 출력 신호(OUT_sB)를 생성할 수 있다. 상기 제 2 출력 회로(420)는 상기 제 2 출력 노드(N_outB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 음 전압(VNN) 레벨을 갖는 상기 제 2 출력 신호(OUT_sB)를 생성할 수 있다.
상기 제 2 출력 회로(420)는 제 4 인버터(IV4)를 포함할 수 있다. 상기 제 4 인버터(IV4)는 상기 제 2 출력 노드(N_outB)의 전압 레벨을 반전시켜 상기 제 2 출력 신호(OUT_sB)를 출력할 수 있다. 상기 제 4 인버터(IV4)는 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받아 동작한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
입력 신호(IN_s)가 하이 레벨인 경우, 제 1 입력 신호 반전 회로(110)는 접지 전압(VSS) 레벨의 출력 신호를 출력하고, 제 2 입력 신호 반전 회로(120)는 외부 전압(VDD) 레벨의 출력 신호를 출력한다. 그러므로, 제 1 입력 노드(N_inA)는 접지 전압(VSS) 레벨이 되고, 제 2 입력 노드(N_inB)는 외부 전압(VDD) 레벨이 된다.
제 1 신호 전달 회로(210)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 작은 입력 노드의 전압 레벨을 제 1 래치 회로(220)에 전달한다. 그러므로, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달한다.
상기 제 1 신호 전달 회로(210)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함한다. 상기 제 1 트랜지스터(N1)와 상기 제 2 트랜지스터(N2)는 게이트에 항상 외부 전압(VDD)을 인가 받으므로, 소오스에 입력되는 입력 노드의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 트랜지스터(N1)는 턴온되고 상기 제 2 트랜지스터(N2)는 턴오프된다. 그러므로, 턴온된 상기 제 1 트랜지스터(N1)를 통해 상기 제 1 입력 노드(N_inA)의 전압 레벨이 상기 제 1 래치 회로(220)에 전달된다.
상기 제 1 래치 회로(220)가 접지 전압(VSS) 레벨인 상기 제 1 입력 노드(N_inA)의 전압 레벨을 전달 받으면 상기 제 4 트랜지스터(P2)가 턴온되어 상기 제 3 트랜지스터(P1)가 턴오프된다. 그러므로, 상기 제 1 출력 노드(N_outA)는 상기 제 1 입력 노드(N_inA)와 연결된 형태로 상기 제 1 출력 노드(N_outA)의 전압 레벨은 접지 전압(VSS) 레벨이 된다.
상기 제 1 출력 노드(N_outA)의 전압 레벨이 접지 전압(VSS) 레벨이 되면 제 1 출력 회로(410)는 펌핑 전압(VPP) 레벨의 제 1 출력 신호(OUT_sA)를 출력한다.
앞서 설명한 바와 같이, 상기 입력 신호(IN_s)가 하이 레벨인 경우, 상기 제 1 입력 노드(N_inA)는 접지 전압(VSS) 레벨이 되고, 상기 제 2 입력 노드(N_inB)는 외부 전압(VDD) 레벨이 된다.
제 2 신호 전달 회로(310)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 큰 입력 노드의 전압 레벨을 제 2 래치 회로(320)에 전달한다. 그러므로, 상기 제 2 신호 전달 회로(310)는 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달한다.
상기 제 2 신호 전달 회로(310)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함한다. 상기 제 5 트랜지스터(P3)와 상기 제 6 트랜지스터(P4)는 게이트에 항상 접지 전압(VSS)을 인가 받으므로, 소오스에 입력되는 입력 노드의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 6 트랜지스터(P4)는 턴온되고 상기 제 5 트랜지스터(P3)는 턴오프된다. 그러므로, 턴온된 상기 제 6 트랜지스터(P4)를 통해 상기 제 2 입력 노드(N_inB)의 전압 레벨이 상기 제 2 래치 회로(320)에 전달된다.
상기 제 2 래치 회로(320)가 외부 전압(VDD) 레벨인 상기 제 2 입력 노드(N_inB)의 전압 레벨을 전달 받으면 상기 제 7 트랜지스터(N3)가 턴온되어 상기 제 2 출력 노드(N_outB)의 전압 레벨은 음 전압(VNN) 레벨이 된다.
상기 제 2 출력 노드(N_outB)의 전압 레벨이 음 전압(VNN) 레벨이 되면 제 2 출력 회로(420)는 외부 전압(VDD) 레벨의 제 2 출력 신호(OUT_sB)를 출력한다.
상기 입력 신호(IN_s)가 로우 레벨인 경우, 상기 제 1 입력 신호 반전 회로(110)는 외부 전압(VDD) 레벨의 출력 신호를 출력하고, 상기 제 2 입력 신호 반전 회로(120)는 접지 전압(VSS) 레벨의 출력 신호를 출력한다. 그러므로, 상기 제 1 입력 노드(N_inA)는 외부 전압(VDD) 레벨이 되고, 제 2 입력 노드(N_inB)는 접지 전압(VSS) 레벨이 된다.
상기 제 1 신호 전달 회로(210)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 작은 입력 노드의 전압 레벨을 제 1 래치 회로(220)에 전달한다. 그러므로, 상기 제 1 신호 전달 회로(210)는 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달한다.
상기 제 1 신호 전달 회로(210)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함한다. 상기 제 1 트랜지스터(N1)와 상기 제 2 트랜지스터(N2)는 게이트에 항상 외부 전압(VDD)을 인가 받으므로, 소오스에 입력되는 입력 노드의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 트랜지스터(N1)는 턴오프되고 상기 제 2 트랜지스터(N2)는 턴온된다. 그러므로, 턴온된 상기 제 2 트랜지스터(N2)를 통해 상기 제 2 입력 노드(N_inB)의 전압 레벨이 상기 제 1 래치 회로(220)에 전달된다.
상기 제 1 래치 회로(220)가 접지 전압(VSS) 레벨인 상기 제 2 입력 노드(N_inB)의 전압 레벨을 전달 받으면 상기 제 3 트랜지스터(P1)가 턴온되어 상기 제 1 출력 노드(N_outA)의 전압 레벨은 펌핑 전압(VPP) 레벨이 된다.
상기 제 1 출력 노드(N_outA)의 전압 레벨이 펌핑 전압(VPP) 레벨이 되면 상기 제 1 출력 회로(410)는 접지 전압(VSS) 레벨의 상기 제 1 출력 신호(OUT_sA)를 출력한다.
앞서 설명한 바와 같이, 상기 입력 신호(IN_s)가 로우 레벨인 경우, 상기 제 1 입력 노드(N_inA)는 외부 전압(VDD) 레벨이 되고, 상기 제 2 입력 노드(N_inB)는 접지 전압(VSS) 레벨이 된다.
상기 제 2 신호 전달 회로(310)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 큰 입력 노드의 전압 레벨을 제 2 래치 회로(320)에 전달한다. 그러므로, 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달한다.
상기 제 2 신호 전달 회로(310)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함한다. 상기 제 5 트랜지스터(P3)와 상기 제 6 트랜지스터(P4)는 게이트에 항상 접지 전압(VSS)을 인가 받으므로, 소오스에 입력되는 입력 노드의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 5 트랜지스터(P3)는 턴온되고 상기 제 6 트랜지스터(P4)는 턴오프된다. 그러므로, 턴온된 상기 제 5 트랜지스터(P3)를 통해 상기 제 1 입력 노드(N_inA)의 전압 레벨이 상기 제 2 래치 회로(320)에 전달된다.
상기 제 2 래치 회로(320)가 외부 전압(VDD) 레벨인 상기 제 1 입력 노드(N_inA)의 전압 레벨을 전달 받으면 상기 제 8 트랜지스터(N4)가 턴온되어 상기 제 7 트랜지스터(N3)를 턴오프시켜 상기 제 2 출력 노드(N_outB)는 상기 제 1 입력 노드(N_inA)와 연결된 형태가 되며 상기 제 2 출력 노드(N_outB)의 전압 레벨은 외부 전압(VDD) 레벨이 된다.
상기 제 2 출력 노드(N_outB)의 전압 레벨이 외부 전압(VDD) 레벨이 되면 제 2 출력 회로(420)는 음 전압(VNN) 레벨의 상기 제 2 출력 신호(OUT_sB)를 출력한다.
이와 같이 본 발명의 실시예에 따른 반도체 장치는 하나의 입력 신호(IN_s)에 응답하여 최대 전압 레벨과 최소 전압 레벨이 각각 다른 두 개의 출력 신호를 생성할 수 있으며, 제 1 및 제 2 신호 전달 회로(210, 310)에 포함된 턴오프된 제 1 또는 제 2 트랜지스터(N1, N2) 및 제 5 또는 제 6 트랜지스터(P3, P4) 각각의 게이트에 인가되는 전압과 소오스에 인가되는 전압이 외부 전압과 접지 전압이므로 제 1 및 제 2 신호 전달 회로(210, 330)가 포함하는 트랜지스터들에 게이트-소오스간 스트레스 및 드레인-소오스간 스트레스를 덜 줄 수 있다. 또한 본 발명의 실시예에 따른 반도체 장치는 제 1 및 제 2 신호 전달 회로(210, 310)가 포함하는 트랜지스터들의 턴온/턴오프 제어에 있어서 게이트가 아닌 소오스의 전압 레벨 변화로 제어하는 특징이 있다.
본 발명의 실시예에 따른 반도체 장치는 도 2에 도시된 바와 같이, 제 1 입력 신호 반전 회로(110), 제 2 입력 신호 반전 회로(120), 제 1 레벨 쉬프팅 회로(200), 제 2 레벨 쉬프팅 회로, 제 1 출력 회로(410), 및 제 2 출력 회로(420)를 포함할 수 있다.
상기 제 1 입력 신호 반전 회로(110)는 입력 신호(IN_s)를 반전시켜 제 1 입력 노드(N_inA)에 출력할 수 있다.
상기 제 1 입력 신호 반전 회로(110)는 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 외부 전압(VDD)과 접지 전압(VSS)을 인가 받기 때문에 상기 제 1 인버터(IV1)의 출력 신호의 최대 전압 레벨은 외부 전압(VDD)이고 최소 전압 레벨은 접지 전압(VSS)이다.
상기 제 2 입력 신호 반전 회로(120)는 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 반전시켜 제 2 입력 노드(N_inB)에 출력할 수 있다.
상기 제 2 입력 신호 반전 회로(120)는 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 외부 전압(VDD)과 상기 접지 전압(VSS)을 인가 받기 때문에 상기 제 2 인버터(IV2)의 출력 신호의 최대 전압 레벨은 외부 전압(VDD)이고 최소 전압 레벨은 접지 전압(VSS)이다.
상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB)의 각 전압 레벨에 응답하여 제 1 출력 노드(N_outA)의 전압 레벨을 결정할 수 있다. 이때, 상기 제 1 레벨 쉬프팅 회로(200)는 펌핑 전압(VPP)을 인가 받아 동작한다. 예를 들어, 상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 펌핑 전압(VPP)로 상승시킨다. 또한 상기 제 1 레벨 쉬프팅 회로(200)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 출력 노드(N_inA)의 전압 레벨을 접지 전압(VSS) 레벨로 형성한다.
상기 제 1 레벨 쉬프팅 회로(200)는 제 1 신호 전달 회로(210) 및 제 1 래치 회로(220)를 포함할 수 있다.
상기 제 1 신호 전달 회로(210)는 상기 제 1입력 노드(N_inA)의 전압 레벨과 상기 제 2 입력 노드(N_inB)의 전압 레벨에 응답하여 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB) 중 하나의 입력 노드의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다. 예를 들어, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB)의 전압 레벨 중 작은 전압 레벨을 갖는 입력 노드의 전압을 상기 제 1 래치 회로(220)에 전달할 수 있다. 더욱 상세히 설명하면, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다. 또한 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달할 수 있다.
상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받고 드레인과 소오스에 각각 상기 제 1 입력 노드(N_inA)와 상기 제 1 래치 회로(220)가 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 제 1입력 신호 반전 회로(110)의 출력 신호를 입력 받고 드레인과 소오스에 각각 상기 제 2 입력 노드(N_inB)와 상기 제 1 래치 회로(220)가 연결된다.
상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 전달되는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 하나의 입력 노드 전압 레벨에 응답하여 제 1 출력 노드(N_outA)의 전압 레벨을 결정한다. 예를 들어, 상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 상기 제 1 입력 노드(N_inA)의 접지 전압(VSS)이 전달될 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 접지 전압(VSS) 레벨로 형성한다. 또한 상기 제 1 래치 회로(220)는 상기 제 1 신호 전달 회로(210)로부터 상기 제 2 입력 노드(N_inB)의 접지 전압(VSS)이 전달될 경우 상기 제 1 출력 노드(N_outA)의 전압 레벨을 펌핑 전압(VPP) 레벨로 형성한다.
상기 제 1 래치 회로(220)는 제 3 및 제 4 트랜지스터(P1, P2)를 포함할 수 있다. 상기 제 3 트랜지스터(P1)는 게이트에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 2 트랜지스터(N2)가 연결되고 소오스에 펌핑 전압(VPP)을 인가 받으며 드레인에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 1 트랜지스터(N1)가 연결된다. 상기 제 4 트랜지스터(P2)는 게이트에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 1 트랜지스터(N1)가 연결되고, 소오스에 펌핑 전압(VPP)을 인가 받으며 드레인에 상기 제 1 신호 전달 회로(210)에 포함된 상기 제 2 트랜지스터(N2)가 연결된다.
상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB)의 각 전압 레벨에 응답하여 제 2 출력 노드(N_outB)의 전압 레벨을 결정할 수 있다. 이때, 상기 제 2 레벨 쉬프팅 회로(300)는 음 전압(VNN)을 인가 받아 동작한다. 예를 들어, 상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 외부 전압(VDD)로 상승시킨다. 또한 상기 제 2 레벨 쉬프팅 회로(300)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고, 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 음 전압(VNN) 레벨로 낮춘다.
상기 제 2 레벨 쉬프팅 회로(300)는 제 2 신호 전달 회로(310) 및 제 2 래치 회로(320)를 포함할 수 있다.
상기 제 2 신호 전달 회로(310)는 상기 제 1입력 노드(N_inA)의 전압 레벨과 상기 제 2 입력 노드(N_inB)의 전압 레벨에 응답하여 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB) 중 하나의 입력 노드의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다. 예를 들어, 상기 제 2 신호 전달 회로(220)는 상기 제 1 입력 노드(N_inA)와 상기 제 2 입력 노드(N_inB)의 전압 레벨 중 큰 전압 레벨을 갖는 입력 노드의 전압을 상기 제 2 래치 회로(320)에 전달할 수 있다. 더욱 상세히 설명하면, 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다. 또한 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달할 수 있다.
상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함할 수 있다. 상기 제 5 트랜지스터(P3)는 게이트에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받고 드레인과 소오스에 각각 상기 제 1 입력 노드(N_inA)와 상기 제 2 래치 회로(320)가 연결된다. 상기 제 6 트랜지스터(P4)는 게이트에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받고 드레인과 소오스에 각각 상기 제 2 입력 노드(N_inB)와 상기 제 2 래치 회로(320)가 연결된다.
상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 전달되는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 하나의 입력 노드 전압 레벨에 응답하여 제 2 출력 노드(N_outB)의 전압 레벨을 결정한다. 예를 들어, 상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 상기 제 1 입력 노드(N_inA)의 외부 전압(VDD)이 전달될 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 외부 전압(VDD) 레벨로 형성한다. 또한 상기 제 2 래치 회로(320)는 상기 제 2 신호 전달 회로(310)로부터 상기 제 2 입력 노드(N_inB)의 외부 전압(VSS)이 전달될 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 음 전압(VNN) 레벨로 형성한다.
상기 제 2 래치 회로(320)는 제 7 및 제 8 트랜지스터(N3, N4)를 포함할 수 있다. 상기 제 7 트랜지스터(N3)는 게이트에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 8 트랜지스터(P4)가 연결되고 소오스에 음 전압(VNN)을 인가 받으며 드레인에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 5 트랜지스터(P3)가 연결된다. 상기 제 8 트랜지스터(P4)는 게이트에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 6 트랜지스터(P4)가 연결되고, 소오스에 음 전압(VNN)을 인가 받으며 드레인에 상기 제 2 신호 전달 회로(310)에 포함된 상기 제 8 트랜지스터(P4)가 연결된다.
상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨에 응답하여 제 1 출력 신호(OUT_sA)를 생성할 수 있다. 예를 들어, 상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 펌핑 전압(VPP) 레벨을 갖는 상기 제 1 출력 신호(OUT_sA)를 생성할 수 있다. 상기 제 1 출력 회로(410)는 상기 제 1 출력 노드(N_outA)의 전압 레벨이 펌핑 전압(VPP) 레벨일 경우 접지 전압(VSS) 레벨을 갖는 상기 제 1 출력 신호(OUT_sA)를 생성할 수 있다.
상기 제 1 출력 회로(410)는 제 3 인버터(IV3)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 상기 제 1 출력 노드(N_outA)의 전압 레벨을 반전시켜 상기 제 1 출력 신호(OUT_sA)를 출력할 수 있다. 상기 제 3 인버터(IV3)는 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받아 동작한다.
상기 제 2 출력 회로(420)는 상기 제 2 출력 노드(N_outB)의 전압 레벨에 응답하여 제 2 출력 신호(OUT_sB)를 생성할 수 있다. 예를 들어, 상기 제 2 출력 회로(410)는 상기 제 2 출력 노드(N_outB)의 전압 레벨이 음 전압(VNN) 레벨일 경우 외부 전압(VDD) 레벨을 갖는 상기 제 2 출력 신호(OUT_sB)를 생성할 수 있다. 상기 제 2 출력 회로(420)는 상기 제 2 출력 노드(N_outB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 음 전압(VNN) 레벨을 갖는 상기 제 2 출력 신호(OUT_sB)를 생성할 수 있다.
상기 제 2 출력 회로(420)는 제 4 인버터(IV4)를 포함할 수 있다. 상기 제 4 인버터(IV4)는 상기 제 2 출력 노드(N_outB)의 전압 레벨을 반전시켜 상기 제 2 출력 신호(OUT_sB)를 출력할 수 있다. 상기 제 4 인버터(IV4)는 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받아 동작한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
입력 신호(IN_s)가 하이 레벨인 경우, 제 1 입력 신호 반전 회로(110)는 접지 전압(VSS) 레벨의 출력 신호를 출력하고, 제 2 입력 신호 반전 회로(120)는 외부 전압(VDD) 레벨의 출력 신호를 출력한다. 그러므로, 제 1 입력 노드(N_inA)는 접지 전압(VSS) 레벨이 되고, 제 2 입력 노드(N_inB)는 외부 전압(VDD) 레벨이 된다.
제 1 신호 전달 회로(210)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 작은 입력 노드의 전압 레벨을 제 1 래치 회로(220)에 전달한다. 그러므로, 상기 제 1 신호 전달 회로(210)는 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달한다.
상기 제 1 신호 전달 회로(210)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받고 소오스에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받으며 상기 제 2 트랜지스터(N2)는 게이트에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력받고 소오스에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받으므로, 상기 입력 신호(IN_s)의 전압 레벨에 따라 상기 제 1 및 제 2 트랜지스터(N1, N2) 중 하나가 턴온된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 1 트랜지스터(N1)는 턴온되고 상기 제 2 트랜지스터(N2)는 턴오프된다. 그러므로, 턴온된 상기 제 1 트랜지스터(N1)를 통해 상기 제 1 입력 노드(N_inA)의 전압 레벨이 상기 제 1 래치 회로(220)에 전달된다.
상기 제 1 래치 회로(220)가 접지 전압(VSS) 레벨인 상기 제 1 입력 노드(N_inA)의 전압 레벨을 전달 받으면 상기 제 4 트랜지스터(P2)가 턴온되어 상기 제 3 트랜지스터(P1)가 턴오프된다. 그러므로, 상기 제 1 출력 노드(N_outA)는 상기 제 1 입력 노드(N_inA)와 연결된 형태로 상기 제 1 출력 노드(N_outA)의 전압 레벨은 접지 전압(VSS) 레벨이 된다.
상기 제 1 출력 노드(N_outA)의 전압 레벨이 접지 전압(VSS) 레벨이 되면 제 1 출력 회로(410)는 펌핑 전압(VPP) 레벨의 제 1 출력 신호(OUT_sA)를 출력한다.
앞서 설명한 바와 같이, 상기 입력 신호(IN_s)가 하이 레벨인 경우, 상기 제 1 입력 노드(N_inA)는 접지 전압(VSS) 레벨이 되고, 상기 제 2 입력 노드(N_inB)는 외부 전압(VDD) 레벨이 된다.
제 2 신호 전달 회로(310)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 큰 입력 노드의 전압 레벨을 제 2 래치 회로(320)에 전달한다. 그러므로, 상기 제 2 신호 전달 회로(310)는 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달한다.
상기 제 2 신호 전달 회로(310)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함한다. 상기 제 5 트랜지스터(P3)는 게이트에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받고 소오스에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받으며, 상기 제 6 트랜지스터(P4)는 게이트에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받고 소오스에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받는다. 그러므로, 상기 제 5 및 제 6 트랜지스터(P3, P4)는 상기 입력 신호(IN_s)의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 접지 전압(VSS) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 외부 전압(VDD) 레벨일 경우 상기 제 6 트랜지스터(P4)는 턴온되고 상기 제 5 트랜지스터(P3)는 턴오프된다. 그러므로, 턴온된 상기 제 6 트랜지스터(P4)를 통해 상기 제 2 입력 노드(N_inB)의 전압 레벨이 상기 제 2 래치 회로(320)에 전달된다.
상기 제 2 래치 회로(320)가 외부 전압(VDD) 레벨인 상기 제 2 입력 노드(N_inB)의 전압 레벨을 전달 받으면 상기 제 7 트랜지스터(N3)가 턴온되어 상기 제 2 출력 노드(N_outB)의 전압 레벨은 음 전압(VNN) 레벨이 된다.
상기 제 2 출력 노드(N_outB)의 전압 레벨이 음 전압(VNN) 레벨이 되면 제 2 출력 회로(420)는 외부 전압(VDD) 레벨의 제 2 출력 신호(OUT_sB)를 출력한다.
상기 입력 신호(IN_s)가 로우 레벨인 경우, 상기 제 1 입력 신호 반전 회로(110)는 외부 전압(VDD) 레벨의 출력 신호를 출력하고, 상기 제 2 입력 신호 반전 회로(120)는 접지 전압(VSS) 레벨의 출력 신호를 출력한다. 그러므로, 상기 제 1 입력 노드(N_inA)는 외부 전압(VDD) 레벨이 되고, 제 2 입력 노드(N_inB)는 접지 전압(VSS) 레벨이 된다.
상기 제 1 신호 전달 회로(210)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 작은 입력 노드의 전압 레벨을 제 1 래치 회로(220)에 전달한다. 그러므로, 상기 제 1 신호 전달 회로(210)는 상기 제 2 입력 노드(N_inB)의 전압 레벨을 상기 제 1 래치 회로(220)에 전달한다.
상기 제 1 신호 전달 회로(210)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 1 신호 전달 회로(210)는 제 1 및 제 2 트랜지스터(N1, N2)를 포함한다. 상기 제 1 입력 노드(N_inA)의 전압 레벨 즉, 상기 제 1 입력 신호 반전 회로(110)의 출력 신호의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨 즉, 상기 제 2 입력 신호 반전 회로(120)의 출력 신호의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 1 트랜지스터(N1)는 턴오프되고 상기 제 2 트랜지스터(N2)는 턴온된다. 그러므로, 턴온된 상기 제 2 트랜지스터(N2)를 통해 상기 제 2 입력 노드(N_inB)의 전압 레벨이 상기 제 1 래치 회로(220)에 전달된다.
상기 제 1 래치 회로(220)가 접지 전압(VSS) 레벨인 상기 제 2 입력 노드(N_inB)의 전압 레벨을 전달 받으면 상기 제 3 트랜지스터(P1)가 턴온되어 상기 제 1 출력 노드(N_outA)의 전압 레벨은 펌핑 전압(VPP) 레벨이 된다.
상기 제 1 출력 노드(N_outA)의 전압 레벨이 펌핑 전압(VPP) 레벨이 되면 상기 제 1 출력 회로(410)는 접지 전압(VSS) 레벨의 상기 제 1 출력 신호(OUT_sA)를 출력한다.
앞서 설명한 바와 같이, 상기 입력 신호(IN_s)가 로우 레벨인 경우, 상기 제 1 입력 노드(N_inA)는 외부 전압(VDD) 레벨이 되고, 상기 제 2 입력 노드(N_inB)는 접지 전압(VSS) 레벨이 된다.
상기 제 2 신호 전달 회로(310)는 상기 제 1 및 제 2 입력 노드(N_inA, N_inB) 중 전압 레벨이 큰 입력 노드의 전압 레벨을 제 2 래치 회로(320)에 전달한다. 그러므로, 상기 제 2 신호 전달 회로(310)는 상기 제 1 입력 노드(N_inA)의 전압 레벨을 상기 제 2 래치 회로(320)에 전달한다.
상기 제 2 신호 전달 회로(310)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 2 신호 전달 회로(310)는 제 5 및 제 6 트랜지스터(P3, P4)를 포함한다. 상기 제 5 트랜지스터(P3)는 게이트에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받고 소오스에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받으며, 상기 제 6 트랜지스터(P4)는 게이트에 상기 제 1 입력 신호 반전 회로(110)의 출력 신호를 입력 받고 소오스에 상기 제 2 입력 신호 반전 회로(120)의 출력 신호를 입력 받는다. 그러므로 상기 제 5 및 제 6 트랜지스터(P3, P4)는 상기 입력 신호의 전압 레벨에 따라 턴온 여부가 결정된다. 상기 제 1 입력 노드(N_inA)의 전압 레벨이 외부 전압(VDD) 레벨이고 상기 제 2 입력 노드(N_inB)의 전압 레벨이 접지 전압(VSS) 레벨일 경우 상기 제 5 트랜지스터(P3)는 턴온되고 상기 제 6 트랜지스터(P4)는 턴오프된다. 그러므로, 턴온된 상기 제 5 트랜지스터(P3)를 통해 상기 제 1 입력 노드(N_inA)의 전압 레벨이 상기 제 2 래치 회로(320)에 전달된다.
상기 제 2 래치 회로(320)가 외부 전압(VDD) 레벨인 상기 제 1 입력 노드(N_inA)의 전압 레벨을 전달 받으면 상기 제 8 트랜지스터(N4)가 턴온되어 상기 제 7 트랜지스터(N3)를 턴오프시켜 상기 제 2 출력 노드(N_outB)는 상기 제 1 입력 노드(N_inA)와 연결된 형태가 되며 상기 제 2 출력 노드(N_outB)의 전압 레벨은 외부 전압(VDD) 레벨이 된다.
상기 제 2 출력 노드(N_outB)의 전압 레벨이 외부 전압(VDD) 레벨이 되면 제 2 출력 회로(420)는 음 전압(VNN) 레벨의 상기 제 2 출력 신호(OUT_sB)를 출력한다.
이와 같이 본 발명의 실시예에 따른 반도체 장치는 하나의 입력 신호(IN_s)에 응답하여 최대 전압 레벨과 최소 전압 레벨이 각각 다른 두 개의 출력 신호를 생성할 수 있으며, 제 1 및 제 2 신호 전달 회로(210, 310)에 포함된 제 1 및 제 2 트랜지스터(N1, N2) 및 제 5 및 제 6 트랜지스터(P3, P4) 각각의 게이트에 인가되는 전압과 소오스에 인가되는 전압이 외부 전압과 접지 전압이므로 제 1 및 제 2 신호 전달 회로(210, 330)가 포함하는 트랜지스터들에 스트레스를 덜 줄 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 입력 신호를 반전시켜 출력하는 제 1 입력 신호 반전 회로;
    상기 제 1 입력 신호 반전 회로의 출력 신호를 반전시켜 출력하는 제 2 입력 신호 반전 회로;
    상기 제 1 및 제 2 입력 신호 반전 회로의 출력 신호들에 응답하여 제 1 출력 노드의 전압 레벨을 결정하는 제 1 레벨 쉬프팅 회로; 및
    상기 제 1 및 제2 입력 신호 반전 회로의 출력 신호들에 응답하여 상기 제 2 출력 노드의 전압 레벨을 결정하는 제 2 레벨 쉬프팅 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 출력 노드의 최대 전압 레벨 및 최소 전압 레벨은
    상기 제 2 출력 노드의 최대 전압 레벨 및 최소 전압 레벨과 서로 다른 레벨인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력 신호 반전 회로 각각은
    인버터를 포함하며,
    상기 인버터는 외부 전압과 접지 전압을 인가 받아 동작하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 레벨 쉬프팅 회로는
    상기 제 1 입력 신호 반전 회로의 출력 신호와 상기 제 2 입력 신호 반전 회로의 출력 신호에 응답하여 상기 제 1 및 제 2 입력 신호 반전 회로 중 하나의 입력 신호 반전 회로의 출력 신호를 래치 회로에 전달하는 신호 전달 회로, 및
    상기 신호 전달 회로로부터 입력 받은 신호의 전압 레벨에 응답하여 상기 제 1 출력 노드의 전압 레벨을 결정하는 상기 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 신호 전달 회로는
    상기 제 1 및 제2 입력 신호 반전 회로의 출력 신호들 중 전압 레벨이 낮은 출력 신호를 상기 래치 회로에 전달하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 신호 전달 회로는
    게이트에 외부 전압을 인가 받고, 소오스에 상기 제 1 입력 신호 반전 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 1 트랜지스터, 및
    게이트에 외부 전압을 인가 받고, 소오스에 제 2 입력 신호 반전 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 신호 전달 회로는
    게이트에 상기 제 2 입력 신호 전달 회로의 출력 신호를 입력 받고, 소오스에 상기 제 1 입력 신호 전달 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 1 트랜지스터, 및
    게이트에 상기 제 1 입력 신호 전달 회로의 출력 신호를 입력 받고 소오스에 상기 제 2 입력 신호 전달 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 래치 회로는
    펌핑 전압을 인가 받고 상기 신호 전달 회로의 출력 신호의 전압 레벨에 응답하여 상기 제 1 출력 노드를 펌핑 전압과 접지 전압 레벨 중 하나의 전압 레벨로 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 레벨 쉬프팅 회로는
    상기 제 1 입력 신호 반전 회로의 출력 신호와 상기 제 2 입력 신호 반전 회로의 출력 신호에 응답하여 상기 제 1 및 제 2 입력 신호 반전 회로 중 하나의 입력 신호 반전 회로의 출력 신호를 래치 회로에 전달하는 신호 전달 회로, 및
    상기 신호 전달 회로로부터 입력 받은 신호의 전압 레벨에 응답하여 상기 제 2 출력 노드의 전압 레벨을 결정하는 상기 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 신호 전달 회로는
    상기 제 1 및 제2 입력 신호 반전 회로의 출력 신호들 중 전압 레벨이 낮은 출력 신호를 상기 래치 회로에 전달하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 신호 전달 회로는
    게이트에 접지 전압을 인가 받고, 소오스에 상기 제 1 입력 신호 반전 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 1 트랜지스터, 및
    게이트에 접지 전압을 인가 받고, 소오스에 제 2 입력 신호 반전 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 신호 전달 회로는
    게이트에 상기 제 2 입력 신호 전달 회로의 출력 신호를 입력 받고, 소오스에 상기 제 1 입력 신호 전달 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 1 트랜지스터, 및
    게이트에 상기 제 1 입력 신호 전달 회로의 출력 신호를 입력 받고 소오스에 상기 제 2 입력 신호 전달 회로의 출력 신호를 입력 받으며 드레인에 상기 래치 회로가 연결되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 래치 회로는
    음 전압을 인가 받고, 상기 신호 전달 회로의 출력 신호의 전압 레벨에 응답하여 상기 제 2 출력 노드를 외부 전압과 음 전압 레벨 중 하나의 전압 레벨로 형성하는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 제 1 출력 노드의 전압 레벨에 응답하여 펌핑 전압과 접지 전압 중 하나의 전압 레벨로 출력 신호를 생성하는 제 1 출력 회로, 및
    상기 제 2 출력 노드의 전압 레벨에 응답하여 외부 전압과 음 전압 중 하나의 전압 레벨로 출력 신호를 생성하는 제 2 출력 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 출력 회로는
    펌핑 전압과 접지 전압을 인가 받아 동작하는 제 1 인버터를 포함하고,
    상기 제 2 출력 회로는
    외부 전압과 음 전압을 인가 받아 동작하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
KR101230313B1 (ko) * 2006-07-05 2013-02-06 재단법인서울대학교산학협력재단 레벨 시프터 및 그의 구동 방법
KR100815177B1 (ko) * 2006-07-20 2008-03-19 주식회사 하이닉스반도체 반도체 장치
KR20130050776A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 반도체 장치와 반도체 장치를 포함하는 반도체 시스템 및 그 동작방법
US9553584B2 (en) * 2014-12-23 2017-01-24 International Business Machines Corporation Level-shifting latch

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