TW201605174A - 高速時脈比較器與其方法 - Google Patents

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Abstract

一種高速時脈比較器。高速時脈比較器包含有一電壓/電流轉換器、一第一自閘極疊接電路、一第二自閘極疊接電路、以及一閂鎖電路。電壓/電流轉換器接收第一電壓和第二電壓，且依據一時脈訊號輸出一第一電流與一第二電流。第一自閘極疊接電路，接收第一電流依據時脈訊號輸出一第三電流。第二自閘極疊接電路接收該第二電流，依據時脈訊號輸出一第四電流。閂鎖電路，接收第三電流與第四電流，建立一第三電壓與一第四電壓來表示第三電流與第四電流之間的解析。其中第一自閘極疊接電路依據該第三電壓的準位有條件地關閉，及該第二自閘極疊接電路依據該第四電壓的準位有條件地關閉。其中第一自閘極疊接電路包含一個內部回授路徑，而內部回授路徑包含：一疊接閘控元件，其閘極接收一第一內部電壓，疊接閘控元件讓第一電流流過，輸出第三電流給閂鎖電路，以讓閂鎖電路建立第三電壓，一激活開關被時脈訊號控制，用以耦接第三電壓至第二內部電壓；以及一反相器 接收第二內部電壓和輸出第一內部電壓。

Description

高速時脈比較器與其方法
本發明係關於一種比較器，且特別是關於一種高速時脈比較器。
熟悉本領域之技術者將能夠理解本發明所使用的用語以及相關微電子學基本概念，例如P型通道金屬氧化物半導體電晶體(p-channel metal-oxide semiconductor，PMOS)、N型通道金屬氧化半導體電晶體(n-channel metal-oxide semiconductor，NMOS)和、“閘極”、“源極”、“汲極”、“電壓”、“電流”、“電路”、“電路節點”、“電源供應”、“接地”、"差動對"、"偽差動對"、"時脈"、"比較器"、"反相器"、以及"閂鎖"。這些用語的基本概念是現有技術，例如揭露於教科書：“類比CMOS積體電路設計”，貝赫拉扎維，麥格羅-希爾(ISBN0-07-118839-8)，因此將不再詳細解釋說明。
時脈比較器係一種依據一時脈定義的時序訊號來以偵測差動訊號之現象(Sign)。差動訊號包含第一端和第二端。時脈比較 器依據時序訊號接收差動訊號以及輸出邏輯判斷。其中，一個時脈的相位中，差動訊號的第一端準位和差動訊號的第二端準位比較()後，產生一分析比較的結果的邏輯判斷。如果第一端準位為高於第二端準位，邏輯判斷被設定為”高”；如果第一端準位為低於第二端準位，邏輯判斷被設定為”低”。時脈比較的優點，有兩個不可忽視因素：速度和功率消耗。時脈比較器的速度方面係在於如何快速分析出一個小的差動訊號，於此差動訊號的第一端準位非常接近第二端準位。時脈比較器之功率消耗方面是指實現該比較函數之所需功耗。實際上，速度和功率消耗之間會有一些權衡折衷之現象。現有技術中，比較一個小的差動訊號會比比較一個大的差動訊號需要更長的時間分析。因此，需使用前置放大器實現高速處理功效，放大差動訊號達成分析比較結果之功能。然而，使用前置放大器將增加整體功率的消耗。
本發明之目的之一係提供一具有高速處理和低功率消耗的比較器。
本發明之目的之一係使一個比較器能夠快速分析兩個訊號之間的比較結果，比較器分析後自動關閉以節省功率。
本發明之一實施例提供了一種高速時脈比較器。高速時脈 比較器包含有一電壓/電流轉換器、一第一自閘極疊接電路、一第二自閘極疊接電路、以及一閂鎖電路。電壓/電流轉換器接收第一電壓和第二電壓，且依據一時脈訊號輸出一第一電流與一第二電流。第一自閘極疊接電路，接收第一電流依據時脈訊號輸出一第三電流。第二自閘極疊接電路接收該第二電流，依據時脈訊號輸出一第四電流。閂鎖電路，接收第三電流與第四電流，建立一第三電壓與一第四電壓來表示第三電流與第四電流之間的解析。其中第一自閘極疊接電路依據該第三電壓的準位有條件地關閉(Shut off)，及該第二自閘極疊接電路依據該第四電壓的準位有條件地關閉。其中第一自閘極疊接電路包含一個內部回授路徑，而內部回授路徑包含：一疊接閘控元件，其閘極接收一第一內部電壓，疊接閘控元件讓第一電流流過，輸出第三電流給閂鎖電路，以讓閂鎖電路建立第三電壓；一激活開關被時脈訊號控制，用以耦接第三電壓至第二內部電壓；以及一反相器接收第二內部電壓和輸出第一內部電壓。需注意，第一自閘極疊接電路用來複製第二自閘極疊接電路，且第一電流、第三電流、和第三電壓分別被第二電流、第四電流、第四電壓取代。
本發明之一實施例提供了一種高速時脈比較方法。高速時脈比較方法包含有下列步驟：接收一第一電壓與一第二電壓； 接收包含一第一相位與一第二相位之一時脈訊號；其中於第一相位時，預先設定一電壓/電流轉換器、一第一自閘極疊接電路、以及一第二自閘極疊接電路至一待機狀態；其中於第二相位時，利用電壓/電流轉換器將第一電壓與第二電壓轉換為第一電流與第二電流，第一電流與第二電流分別透過第一自閘極疊接電路與第二自閘極疊接電路通過閂鎖電路，其中由閂鎖電路分析出第一電流和第二電流之比較結果；且依據比較結果之分析，第一自閘極疊接電路與第二自閘極疊接電路其中之一自動被關閉。
100‧‧‧高速時脈比較器
110、200‧‧‧電壓電流轉換器
140、400‧‧‧閂鎖電路
120、130、300‧‧‧自閘極疊接電路
181‧‧‧時脈1低準位，時脈2高準位
182‧‧‧時脈1高準位，時脈2低準位
231、232、241、242‧‧‧PMOS電晶體
211、221、222、411、412‧‧‧NMOS電晶體
210、341‧‧‧主動開關
220‧‧‧差動對
230‧‧‧偽差動對
240、330‧‧‧上拉
350、360‧‧‧下拉
320‧‧‧反相器
310‧‧‧疊接元件
第1A圖顯示依據本發明一實施例時脈比較器之功能方塊圖。
第1B圖顯示第1A圖時脈比較器時脈訊號之時序圖。
第2圖顯示適用於第1A圖時脈比較器的電壓電流轉換器之電路圖。
第3圖顯示適用於第1A圖時脈比較器之第一自閘極疊接電路之電路圖。
第4圖顯示適用於第1A圖時脈比較器之閂鎖電路之電路圖。
本發明之實施例係關於比較器。雖然說明書描述了本發明的幾個實施例子，但應可理解本發明可以用多種方式來實現，且不限於以下特定實施例或該些實施例所實施採用的任何特定方式特徵。在其它實施例中，不再贅述本領域技術通知之技術細節以避免模糊本發明。
揭露資訊：“VDD”表示電源供應電路節點(或簡單之電源供應節點)；邏輯訊號係一種訊號，無論“高”或“低”；它認為係“高”時，該邏輯訊號為高電壓準位等於電源供應節點之電壓準位(在此揭露標示為VDD)；它被認為“低”時，該邏輯訊號為低電壓準位等於接地節點之電壓準位，但是應可理解，在此揭露資訊，“等於”為工程認知。例如，如果第一電壓A和第二電壓B之間差小於指定容忍誤差，該工程認知這個差被認為可忽略而結果與第一電壓A被認為等於第二電壓(即實際目標)。同樣，“零”在此揭露資訊也是工程認知；例如，如果電流小於指定容忍誤差，該電流被認為可忽略因此被認為係工程認知上之零。此外，邏輯訊號也許暫時不是“高”或“低”；這種情況，例如，當邏輯訊號從“高”到“低”或“低”到“高”，或分析判斷過程。無論如何，因為暫態之處理或解析只是暫時的，該邏 輯訊號天性上仍稱為“邏輯”。
第1A圖顯示依據本發明一實施例時脈比較器100之功能方塊圖。時脈比較器100包含一電壓/電流轉換器110、一第一自閘極疊接電路120、一第二自閘極疊接電路130、以及一閂鎖電路140。電壓/電流轉換器110接收一第一電壓V1和一第二電壓V2，並依據時脈訊號CLK所定義的時序輸出一第一電流I1和一第二電流I2。第一自閘極疊接電路120依據時脈訊號CLK所定義的時序接收第一電流I1和輸出第三電流I3。第二自閘極疊接電路130依據時脈訊號CLK所定義的時序接收所述第二電流I2和輸出第四電流I4。閂鎖電路接收第三電流I3和第四電流I4並建立第三電壓V3和第四電壓V4。這裡，時脈訊號CLK是一個循環切換之電壓訊號在低準位(一實施例可為接地準位)和高準位(一實施例可為電源供應準位)之間。一實施例中，低準位可為接地準位，高準位可為電源供應準位，但本發明不限於此。
此外，時脈訊號CLK包含第一時脈CK1和第二時脈CK2。其中第二時脈CK2係第一時脈CK1之互補(邏輯反轉)，如第1B圖顯示之時序圖所示。時脈訊號CLK定義時脈比較器100之相位。當CK1為低準位且CK2為高準位(如區塊181)，時脈比較器100係位於一預備狀態，其中時脈比較器100某些電路節 點之電壓在係預設為一定準位(Certain level)；而當CK1為高準位，且CK2為低準位(如區塊182)，時脈比較器100在主動相位進行比較工作。於時脈比較器100進入主動相位時，電壓-/電流轉換器110開始進行電壓至電流之轉換(即CK1從低準位切換到高準位，而CK2從高準位切換至低準位)。由電壓電流轉換之結果，產生第一電流I1與第二電流I2，利用第一電流I1和第二電流I2之間的差值來表示第一電壓V1和第二電壓V2之間的差值。 第一電流I1和第二電流I2分別經過第一自閘極疊接電路120和第二自閘極疊接電路130成為第三電流I3和第四電流I4並傳輸至閂鎖電路140。閂鎖電路140轉換第三電流I3和第四電流I4成為第三電壓V3和第四電壓V4，這是邏輯之性質，以表示第三電流I3和第四電流I4之間比較之分析。分析比較之前，兩個自閘極疊接電路120和130完全導通以最大化I3和I4，讓閂鎖電路140以最快的比較速度進行分析。分析比較之後，第三電壓V3和第四電壓V4其中一個振幅變成高準位另一個電壓的振幅變為低準位。自閘極疊接電路120(130)感測第三(第四)電壓V3(V4)之準位，並有條件關閉(Shut off)以確保第三(第四)電流I3(I4)在比較分析後為零，(如前所述，於此“零”為工程認知；例如，一實施例中，若電流比1奈安培(nA)小，則第三電流I3 被稱為零，)。因此，時脈比較器100可以同時實現高速和低功率消耗之功效。
第2圖顯示一適用於實施第1A圖電壓/電流轉換器200之電路之示意圖。電壓/電流轉換器200包含一差動對220、一偽差動對230、一激活開關210、上拉電路240。差動對220包含用以分別接收第一電壓V1、第二電壓V2並輸出中間電壓VX1、VX2之NMOS電晶體221和222；偽差動對230包含用以分別接收中間電壓VX1、VX2並分別輸出第一電流I1、第二電流I2之PMOS電晶體231和232。激活開關210包含一NMOS電晶體211；包含PMOS晶體管241和242之上拉電路240。差動對220可以實現放大功能使VX1和VX2之間的差大於V1和V2之間的差；當CK1為高準位時啟動此放大功能，當CK1為低準位時關閉(deactivated)這個放大功能。偽差動對230轉換中間電壓VX1和VX2產生第一電流I1和第二電流I2。當CK1為低準位，電壓/電流轉換器200處於預設之相位，在此期間，激活開關210關閉，中間電壓VX1、VX2由上拉電路240拉升至高準位，且因此第一電流I1和第二電流I2係處於關閉狀態。當CK1為高準位，電壓/電流轉換器200處於激活狀態，在此期間，激活開關210導通，中間電壓VX1和VX2之準位分別被NMOS電晶體221和222下拉，下拉之速度由 分別由電壓V1、V2決定，結果產生第一電流I1與第二電流I2。 電流I1和I2之間的差值用以表示電壓VX1和VX2之間的差值，也因此可以表示電壓V1和V2之間的差。
第3圖顯示適用於實施第1A圖自閘極疊接電路120之自閘極疊接電路300之示意圖。一自閘極疊接電路300包含一回授路徑、。回授路徑包含一疊接電路元件310(包含PMOS電晶體311)、一激活開關340(包含NMOS電晶體341)、一反相器320、一上拉電路330(包含PMOS電晶體331)、一下拉電路350(包含NMOS電晶體351)、以及另一下拉電路360(包含NMOS電晶體361)。疊接裝置310用以接收第一電流I1，且依據第一內部電壓VY輸出第三電流I3。激活開關340用以耦接第三電壓V3與第二內部電壓VZ。反相器320用以接收第二內部電壓VZ並輸出第一內部電壓VY。在預備狀態期間CK1為低準位、CK2為高準位，激活開關340關閉而回授路徑被有效率地中斷；同時，電路節點301被下拉電路360下拉至接地，第三電壓V3被下拉電路350下拉至接地，第二內部電壓VZ被上拉電路330上拉至VDD，結果第一內部電壓VY被反相器320下拉至接地。進入激活狀態時，CK1為高準位以及CK2為低準位，第一電流I1被電壓/電流轉換器導通(參照第2圖)，並且在電路節點301上的電壓迅速上升到 VDD，於是疊接裝置310被導通；第三電流I3大約等於第一電流I1，且第三電流I3被傳輸至閂鎖電路(第1A圖之元件140)進行比較分析。在閂鎖電路進行比較分析後，第三電壓V3可為高準位或低準位。如果V3為高準位，則VZ為高準位、VY低準位，且電路節點301之電壓為高準位。依此方式，疊接裝置310維持導通，但I1和I3都接近零，因為PMOS電晶體311之汲極-源極電壓幾近於零。如果V3為低準位，則VZ為低準位、VY高準位，依此方式，疊接裝置310關閉(shut off)，I1和I3都接近零。在上述任一例子中，電流I1與I3都接近零，如此符合減少功率消耗之目標，且同時允許高速之比較，這歸功於疊接裝置310在分析比較之前疊接裝置310被導通，在之後有需要時有條件地關閉(turned off)。
一實施例，反相器320為一CMOS反相器，CMOS反相器包含PMOS電晶體與一NMOS電晶體，此為本領域之習知技術，因此將不再詳細解釋說明。
當使用一自閘極疊接電路300來實施第1A圖之自閘極疊接電路120，同樣可以使用自閘極疊接電路300來實施第1A圖自閘極疊接電路130，而電流I1、I3和V3可被電流I2、I4和V4取代。
第4圖顯示適用於實施第1A圖閂鎖電路140之閂鎖電路400一實施例之示意圖。閂鎖電路400包含一對交叉耦接之NMOS電晶體411、412。當預備狀態，CK2為高準位時，電壓V3和V4被下拉到接地，且第一自閘極疊接電路和第二自閘極疊接電路分別關閉電流I3和I4。進入激活狀態時，由第一自閘極疊接電路電路和第二自閘極疊接電路分別導通I3和I4，且交叉耦接對410分析電流I3和I4之間的差。若電流I3大於I4，則電壓V3上升到高準位、V4下降到低準位，，否則V4上升到高準位、V3下降到低準位。
第1A圖時脈比較器100利用第2圖之電壓/電流轉換器200實施、第3圖之自閘極疊接電路300、第4圖之閂鎖器電路400，在與例如V3，VZ，VY，第3圖電路節點301相關之節點被預設高準位或低準位後，預備狀態消耗功率幾乎等於零(即CK1為低準位、CK2為高準位)。而在使用自閘極疊接電路進行比較分析後，主動相位消耗功率幾乎為零(即CK1為高準位、CK2為低準位)。結果，整體功率消耗較低。此外，預備狀態時，相關之電路節點係預先設定在某種程度上的“待機”狀態，使得相關之電晶體(例如，NMOS電晶體221和222和第2圖PMOS電晶體231和232，和第3圖PMOS電晶體311)，可以迅速進入主 動相位做出反應。依此方式，可以快速得到比較分析之結果，且高速和低功率消耗兩者都可以實現。
熟悉本領域之技術人員可容易理解關於本發明教導與許多修改和元件變動的方法。據此，上述揭露之內容不應解釋為申請專利範圍之限制。任何修改與變更，均應落入本發明之申請專利範圍。
100‧‧‧高速時脈比較器
110‧‧‧電壓電流轉換器
140‧‧‧閂鎖電路
120、130‧‧‧自閘極疊接電路

Claims (10)

  1. 一種高速時脈比較器，包含有：一電壓/電流轉換器，接收第一電壓和第二電壓，且依據一時脈訊號輸出一第一電流與一第二電流；一第一自閘極疊接電路，接收該第一電流，依據該時脈訊號輸出一第三電流；一第二自閘極疊接電路，接收該第二電流，依據該時脈訊號輸出一第四電流；一閂鎖電路，接收該第三電流與該第四電流，建立一第三電壓與一第四電壓來表示該第三電流與該第四電流之間的解析，其中該第一自閘極疊接電路會依據該第三電壓的準位有條件地關閉(Shut off)，以及該第二自閘極疊接電路會依據該第四電壓的準位有條件地關閉。
  2. 如申請專利範圍第1項所述之電路，其中該第一自閘極疊接電路包含一個內部回授路徑。
  3. 如申請專利範圍第2項所述之電路，其中該內部回授路徑包含：一疊接閘控元件，其閘極接收一第一內部電壓，該疊接閘控元件讓該第一電流流過且輸出該第三電流給該閂鎖電路，以讓該閂鎖電路建立該第三電壓；一激活開關，受時脈訊號控制，耦接該第三電壓至該第二內部電壓； 以及一反相器，接收該第二內部電壓和輸出該第一內部電壓。
  4. 如申請專利範圍第1項所述之電路，其中該時脈訊號包含一第一相位和一第二相位。
  5. 如申請專利範圍第4項所述之電路，其中該時脈訊號之該第一相位，該電壓/電流轉換器，該第一自閘極疊接電路，該第二自閘極疊接電路係預設為不消耗功率之待機狀態。
  6. 如申請專利範圍第5項所述之電路，其中該些電路之電晶體係預設為待機狀態，以在進入該第二相位時能迅速反應。
  7. 一種高速時脈比較方法，包含有：接收一第一電壓與一第二電壓；接收包含一第一相位與一第二相位之一時脈訊號；其中於該第一相位時，預先設定一電壓/電流轉換器、一第一自閘極疊接電路、以及一第二自閘極疊接電路至一待機狀態；其中於該第二相位時，利用該電壓/電流轉換器將該第一電壓與該第二電壓轉換為該第一電流與該第二電流，該第一電流與該第二電流分別透過該第一自閘極疊接電路與該第二自閘極疊接電路通過該閂鎖電路，其中由該閂鎖電路分析出該第一電流和該第二電流之比較結果；且依據比較結果之分析，該第一自閘極疊接電路與該第二自閘極 疊接電路其中之一自動被關閉。
  8. 如申請專利範圍第7項所述之電路，其中比較結果之分析由第三電壓與第四電壓表示。
  9. 如申請專利範圍第8項所述之電路，其中該第一自閘極疊接電路包含一個回授路徑，該回授路徑包含有：一疊接閘控元件，其閘極接收一第一內部電壓，該疊接閘控元件讓該第一電流至該閂鎖電路，以讓該閂鎖電路建立該第三電壓；一激活開關被時脈訊號控制，用以耦接該第三電壓至該第二內部電壓；以及一反相器接收該第二內部電壓和輸出該第一內部電壓。
  10. 如申請專利範圍第8項所述之電路，其中該第二自閘極疊接電路包含一個回授路徑，該回授路徑包含有：一疊接閘控元件，其閘極接收一第一內部電壓，該疊接閘控元件讓該第二電流流至該閂鎖電路，以讓該閂鎖電路建立該第四電壓；一激活開關被時脈訊號控制，用以耦接該第四電壓至該第二內部電壓；以及一反相器接收該第二內部電壓和輸出該第一內部電壓。
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