CN112688668A - 时钟比较器及其方法 - Google Patents

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Abstract

一种时钟比较器及其方法。时钟比较器包括第一时钟跨导放大器、时钟再生型负载、SR闩锁器及第二时钟跨导放大器。第一时钟跨导放大器用以接收第一电压信号，并依据时钟输出第一电流信号至内部节点。时钟再生型负载用以依据时钟致能第二电压信号于内部节点自再生。SR闩锁器用以接收第二电压信号于内部节点，并输出第三电压信号。第二时钟跨导放大器用以接收第三电压信号，并输出第二电流信号至内部节点。

Description

时钟比较器及其方法
技术领域
本公开涉及时钟比较器，特别是涉及具有减少磁滞(hysteresis)及改善灵敏度(sensitivity)的时钟比较器及其方法。
背景技术
公众所知悉的，时钟比较器依据时钟对电压信号进行符号(sign)检测。于时钟从低至高的转换期间，电压信号的符号被检测，并且电压信号的符号以逻辑信号所实施的决策(decision)表示。当时钟恢复至低时，决策将被闩锁(latched)，并等待下一次时钟从低至高的转换期间以进行更新。
图1为现有时钟比较器100的示意图。参照图1，时钟比较器100包括时钟共源极放大器(clocked common-source amplifier)110、共栅极放大器120、时钟再生型负载(clocked regenerative load)130、SR闩锁器140。时钟共源极放大器110包括N型晶体管111、113及114，以及P型晶体管115及116。时钟共源极放大器110用以接收第一电压信号S1(在差分信号的实施例中，第一电压信号S1包括两个电压，分别是第一电压信号S1+及S1-)，并依据时钟VCK输出第二电压信号S2(在差分信号的实施例中，第二电压信号S2包括两个电压，分别是第二电压信号S2+及S2-)。共栅极放大器120包括以交叉耦合拓扑(cross-couplingtopology)配置的N型晶体管121及122。共栅极放大器120用以接收第二电压信号S2，并输出第三电压信号S3(在差分信号的实施例中，第三电压信号S3包括两个电压，分别是第三电压信号S3+及S3-)。时钟再生型负载130包括P型晶体管131、132、133及134。时钟再生型负载130用以作为共栅极放大器120的负载，以致能第三电压信号S3依据时钟VCK而自再生(self-regenerate)。SR(设置-重置)闩锁器140包括N型晶体管141及142，以及反相器143、144、145及146。SR闩锁器140用以接收第三电压信号S3，并输出第四电压信号S4(在差分信号的实施例中，第四电压信号S4包括两个电压，分别是第四电压信号S4+及S4-)。
在本公开中，电源节点以“VDD”表示。为了方便说明，“VDD”也可以表示在电源节点提供的电源电压。当时钟VCK为低时，N型晶体管111为关闭，被时钟控制的时钟共源极放大器110及共栅极放大器120也为关闭，而第二电压信号S2+、第二电压信号S2-、第三电压信号S3+及第三电压信号S3-分别通过P型晶体管116、115、134及133拉高至电源节点提供的电源电压VDD，因此重置第二电压信号S2及第三电压信号S3。同时，SR闩锁器140内部的第五电压信号S5+及第五电压信号S5-为低，N型晶体管141及142为关闭，并且因为反相器145及146的交叉耦合，第四电压信号S4+及第四电压信号S4-闩锁至先前状态。因此于时钟VCK从低至高的转换期间，N型晶体管111为导通，P型晶体管115、116、133及134为关闭，并且被时钟控制的时钟共源极放大器110为导通以放大第一电压信号S1+与第一电压信号S1-之间的差为第二电压信号S2+与第二电压信号S2-之间的差。由于N型晶体管121与122之间的交叉耦合，共栅极放大器120进一步通过自再生的方式以放大第二电压信号S2+与第二电压信号S2-之间的差为第三电压信号S3+与第三电压信号S3-之间的差。由于P型晶体管131与P型晶体管132之间的交叉耦合，时钟再生型负载130进一步提供正反馈以增强第三电压信号S3+与第三电压信号S3-之间的差异。最终，当第一电压信号S1+高于第一电压信号S1-，第三电压信号S3+将通过P型晶体管132上拉至电源节点提供的电源电压VDD，而第三电压信号S3-将通过N型晶体管121下拉至地(ground)的电压。同理，当第一电压信号S1-高于第一电压信号S1+，第三电压信号S3-将通过P型晶体管131上拉至电源节点提供的电源电压VDD，而第三电压信号S3+将通过N型晶体管122下拉至地的电压。第三电压信号S3的决策因此被决定，并且此决策将由SR闩锁器140闩锁。时钟共源极放大器110、共栅极放大器120及时钟再生型负载130共同实施了一个取样闩锁器(sampling latch)，此取样闩锁器又称为强分支闩锁器(strong-arm latch)，并且于现有技术中为公众所知悉的，故于此不再详细解释。同样地，SR闩锁器140于现有技术中为公众所知悉的，故于此不再进一步详细解释。
于现有技术中，时钟比较器100受制于磁滞的问题。于理想情况中，第三电压信号S3的当前决策应仅由“S1+-S1-”的符号决定，并且与第三电压信号S3的先前决策无关。但实际上，如果“S1+-S1-”的符号与先前决策相反，并且“|S1+-S1-|”小于称为磁滞准位的阈值，则第三电压信号S3的当前决策将是错误的。例如，如果磁滞准位为10毫伏特(mV)，并且先前决策为1(即，第三电压信号S3+为高，而第三电压信号S3-为低)时，除非“S1+-S1-”低于-10毫伏特，则先前决策保持为1。如果磁滞准位为15毫伏特，并且先前决策为0(即，第三电压信号S3+为低，而第三电压信号S3-为高)时，除非“S1+-S1-”高于15毫伏特，则先前决策保持为0。换句话说，磁滞能阻止时钟比较器100正确检测到小信号(即，“|S1+-S1-|”为小)的符号。时钟比较器100的灵敏度由“|S1+-S1-|”的最小准位所定义，并且“|S1+-S1-|”的最小准位为时钟比较器100用以正确检测“S1+-S1-”的符号所必须的。因此，灵敏度受到磁滞所限制。
磁滞是由于强分支闩锁器(包括，时钟共源极放大器110、共栅极放大器120及时钟再生型负载130)未完全重置而导致的，从而使先前决策部分停留于第二电压信号S2及第三电压信号S3。未完全重置的原因，是因为于时钟VCK从低至高的下一个转换期间开始之前，P型晶体管116、115、134及133无法将第二电压信号S2+、第二电压信号S2-、第三电压信号S3+及第三电压信号S3-分别拉到电源节点提供的电源电压VDD的准确电压准位。这在高速时钟比较器中是不可避免，因为时钟VCK保持为低以允许P型晶体管116、115、134及133上拉第二电压信号S2+、第二电压信号S2-、第三电压信号S3+及第三电压信号S3-的持续时间为短的。为了缓解磁滞，可以考虑增加P型晶体管116、115、134及133的宽长比(width-to-lengthratio)，使其更有力地将第二电压信号S2+、第二电压信号S2-、第三电压信号S3+及第三电压信号S3-分别拉到电源节点提供的电源电压VDD。但是，这样做也会增加阻止上拉的寄生电容，因此也许不是可执行的解决方案。
因此，期盼一种减少磁滞及改善灵敏度的时钟比较器及其方法。
发明内容
在一些实施例，时钟比较器包括第一时钟跨导放大器、时钟再生型负载、SR闩锁器及第二时钟跨导放大器。第一时钟跨导放大器用以接收第一电压信号，并依据时钟输出第一电流信号至内部节点。时钟再生型负载用以依据时钟致能第二电压信号于内部节点自再生。SR闩锁器用以接收第二电压信号于内部节点，并输出第三电压信号。第二时钟跨导放大器用以接收第三电压信号，并输出第二电流信号至内部节点。
在一些实施例，时钟比较方法包括：利用第一时钟跨导放大器转换第一电压信号为第一电流信号，其中第一电流信号流向内部节点，第一时钟跨导放大器是由时钟控制；利用时钟再生型负载致能第二电压信号于内部节点自再生及转换为已解决状态，其中时钟再生型负载是由时钟控制；利用SR闩锁器将第二电压信号的已解决状态施加至第三电压信号；以及，利用第二时钟跨导放大器将第三电压信号转换为第二电流信号，其中第二电流信号流向内部节点，第二时钟跨导放大器是由时钟控制。
附图说明
图1为现有时钟比较器的示意图。
图2为本公开一些实施例的时钟比较器的示意图。
图3为本公开一些实施例的时钟比较方法的示意图。
符号说明
100：时钟比较器
110：时钟共源极放大器
111：N型晶体管
113：N型晶体管
114：N型晶体管
115：P型晶体管
116：P型晶体管
120：共栅极放大器
121：N型晶体管
122：N型晶体管
130：时钟再生型负载
131：P型晶体管
132：P型晶体管
133：P型晶体管
134：P型晶体管
140：SR闩锁器
141：N型晶体管
142：N型晶体管
143：反相器
144：反相器
145：反相器
146：反相器
S1+：第一电压信号
S1-：第一电压信号
S2+：第二电压信号
S2-：第二电压信号
S3+：第三电压信号
S3-：第三电压信号
S4+：第四电压信号
S4-：第四电压信号
S5+：第五电压信号
S5-：第五电压信号
VDD：电源节点
VDD：电源节点提供的电源电压
VCK：时钟
200：时钟比较器
CTA1：第一时钟跨导放大器
CTA2：第二时钟跨导放大器
CCSA1：第一时钟共源极放大器
CCSA2：第二时钟共源极放大器
CGA1：第一共栅极放大器
CGA2：第二共栅极放大器
CRL：时钟再生型负载
SRL：SR闩锁器
201+：内部节点
201-：内部节点
211：N型晶体管
213：N型晶体管
214：N型晶体管
215：P型晶体管
216：P型晶体管
217：N型晶体管
218：N型晶体管
221：N型晶体管
223：N型晶体管
224：N型晶体管
225：N型晶体管
226：N型晶体管
251：P型晶体管
252：P型晶体管
253：P型晶体管
254：P型晶体管
261：N型晶体管
262：N型晶体管
263：N型晶体管
264：N型晶体管
265：P型晶体管
266：P型晶体管
267：P型晶体管
268：P型晶体管
269：P型晶体管
270：P型晶体管
V1+：第一电压信号
V1-：第一电压信号
V2+：第二电压信号
V2-：第二电压信号
V3+：第三电压信号
V3-：第三电压信号
V4+：第四电压信号
V4-：第四电压信号
V5+：第五电压信号
V5-：第五电压信号
V6+：第六电压信号
V6-：第六电压信号
I1+：第一电流信号
I1-：第一电流信号
I2+：第二电流信号
I2-：第二电流信号
310～340：步骤
具体实施方式
本公开涉及时钟比较器及其方法。尽管在说明书中描述了数个被认为是实施本公开的优选模式，但应理解本公开仍可以诸多方式来实现，且不应限定于下述的特定实施例或实现下述特征的特定方式。在其他情况下，公知细节将不再赘述或讨论以避免模糊本公开重点。
本技术领域中技术人员应能理解本公开中所使用的关于微电子学的术语及基本概念，例如“电压”、“电流”、“节点”、“信号”、“时钟”、“比较器”、“时钟比较器”、“互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)”、“N型(N-channelmetal oxide semiconductor，NMOS，N通道金属氧化物半导体)晶体管”、“P型(P-channelmetal oxide semiconductor，PMOS，P通道金属氧化物半导体)晶体管”、“单端信号(single-ended signal)”、“差分信号(differential signal)”、“差分对(differentialpair)”、“伪差分对(pseudo-differential pair)”、“闩锁器(latch)”、“反相器(inverter)”、“SR(设置-重置(set-reset))闩锁器”、“共源极放大器”、“共栅极放大器”、“跨导放大器(transconductance amplifier)”、“上拉(pull up)”及“下拉(pull down)”。类似上述的术语及基本概念因已为本技术领域中技术人员所熟知，故于此不再详细解释。本技术领域中技术人员也能识别P型晶体管及N型晶体管的电路符号，并且能分辨哪一个是“源极”、“栅极”及“漏极”。本技术领域中技术人员能读入包括N型晶体管及/或P型晶体管的电路示意图，而无需赘述于示意图中的一个晶体管如何与另一个晶体管连接。本技术领域中技术人员能理解单位的意义而无需于此解释，例如“微米(μm，micron)”及“纳米(nm，nanometer)”。
本公开是从工程方面(即，从本技术领域中技术人员的观点)来进行表述，而非从严谨的数学方面来进行表述。例如，“X等于Y”是表示“X与Y之间的差异小于特定的工程/实务允许误差”，而并非是要求理论上/数学上的绝对相等。“X明显小于Y”是表示“X与Y之间的比率小于特定的工程/实务允许误差”。“X为零”是表示“X小于特定的工程/实务允许误差”。
在本公开中，代表信息(information)的信号不是电压就是电流。
在本公开中，“时钟信号”(或简称为“时钟”)是在高准位状态与低准位状态之间循环切换的逻辑信号。
在本公开中，电源节点以“VDD”表示。为了方便说明，“VDD”也可以表示在电源节点提供的电源电压。也就是，“VDD为0.9伏特(V)”表示“电源节点上的电源电压VDD为0.9伏特”。作为示例而非限制，在本公开中，电路是使用28纳米互补式金属氧化物半导体工艺来制造，并且电源节点上的电源电压VDD为0.9伏特。
在本公开中，使用了差分信号配置(scheme)，其中差分电压信号包括两个单端电压信号，此两个单端电压信号分别由下标符号“+”及下标符号“-”依附表示，并且电压信号的值由此两个单端电压信号之间的差值表示。例如，第一电压信号V1包括第一电压信号V1+及第一电压信号V1-，并且第一电压信号V1的值以第一电压信号V1+与第一电压信号V1-之间的差表示。第二电压信号V2包括第二电压信号V2+及第二电压信号V2-，并且第二电压信号V2的值以第二电压信号V2+与第二电压信号V2-之间的差表示。第三电压信号V3包括第三电压信号V3+及第三电压信号V3-，并且第三电压信号V3的值以第三电压信号V3+与第三电压信号V3-之间的差表示。第四电压信号V4包括第四电压信号V4+及第四电压信号V4-，并且第四电压信号V4的值以第四电压信号V4+与第四电压信号V4-之间的差表示。第五电压信号V5包括第五电压信号V5+及第五电压信号V5-，并且第五电压信号V5的值以第五电压信号V5+与第五电压信号V5-之间的差表示。第六电压信号V6包括第六电压信号V6+及第六电压信号V6-，并且第六电压信号V6的值以第六电压信号V6+与第六电压信号V6-之间的差表示。同样地，差分电流信号包括两个电流，分别以下标符号“+”及下标符号“-”依附表示。例如，第一电流信号I1包括第一电流信号I1+及第一电流信号I1-，并且第一电流信号I1的值以第一电流信号I1+与第一电流信号I1-之间的差表示。第二电流信号I2包括第二电流信号I2+及第二电流信号I2-，并且第二电流信号I2的值以第二电流信号I2+与第二电流信号I2-之间的差表示。与差分电压信号有关的电路节点包括两个节点，分别以下标符号“+”及下标符号“-”依附表示。例如，内部节点201包括内部节点201+及内部节点201-。
在本公开中，单端逻辑信号是具有两种可能状态的单端电压信号，此两种状态分别是高准位状态(high state)及低准位状态(low state)。当单端逻辑信号的电位高于与单端逻辑信号有关的某个跳脱点(trip point)时，单端逻辑信号被称为处于高准位状态。反之，当单端逻辑信号的电位低于与单端逻辑信号有关的某个跳脱点时，单端逻辑信号被称为处于低准位状态。在单端逻辑信号的上下文中陈述为“(单端逻辑信号)X为高”，其表示为“(单端逻辑信号)X为高准位状态”的意思。同样地，在单端逻辑信号的上下文中陈述为“(单端逻辑信号)X为低”，其表示为“(单端逻辑信号)X处于低准位状态”的意思。高准位状态也称为“1”状态，并且低准位状态也称为“0”状态。在单端逻辑信号的上下文中陈述为“(单端逻辑信号)X为1”，其表示为“(单端逻辑信号)X处于高电位状态”的意思。同样地，在单端逻辑信号的上下文中陈述为“(单端逻辑信号)X信号为0”，其表示为“(单端逻辑信号)X处于低电位状态”的意思。
在本公开中，差分逻辑信号由两个单端逻辑信号组成，此两个单端逻辑信号包括第一单端逻辑信号及第二单端逻辑信号，并且差分逻辑信号具有三种可能的状态，此三种状态分别是“1”状态、“0”状态及“空(null)”状态。其中，当第一单端逻辑信号为1，而第二单端逻辑信号为0时，差分逻辑信号处于“1”状态。当第一单端逻辑信号为0，而第二单端逻辑信号为1时，差分逻辑信号处于“0”状态。当第一单端逻辑信号及第二单端信号具有一致的状态(1或0)时，差分逻辑信号处于“空”状态。“空”状态为一种未解决状态(unresolvedstate)，而“1”状态及“0”状态皆为一种已解决状态(resolved state)。
在本公开中，为了方便说明，如果于上下文中“代表电压或电流的信号”对于本技术领域中技术人员而言是显而易见的，则“代表电压或电流的信号”将简称为“信号”，而不需明确说明其为“差分信号”或“单端信号”。
在本公开中，P型晶体管对包括第一P型晶体管及第二P型晶体管。N型晶体管对包括第一N型晶体管及第二N型晶体管。如果第一P型晶体管的漏极连接至第二P型晶体管的栅极，同时第二P型晶体管的漏极连接至第一P型晶体管的栅极，则P型晶体管对被称为是“交叉耦合”。当构成正反馈回路时，以交叉耦合拓扑配置的P型晶体管对具有再生(regenerative)特性。同理，如果第一N型晶体管的漏极连接至第二N型晶体管的栅极，同时第二N型晶体管的漏极连接至第一N型晶体管的栅极，则N型晶体管对被称为是“交叉耦合”。当构成正反馈回路时，以交叉耦合拓扑配置的N型晶体管对具有再生特性。
图2为本公开一些实施例的时钟比较器200的示意图。参照图2，在一些实施例，时钟比较器200包括第一时钟跨导放大器(clocked transconductance amplifier)CTA1、时钟再生型负载CRL、SR闩锁器SRL及第二时钟跨导放大器CTA2。第一时钟跨导放大器CTA1用以接收第一电压信号V1，并将第一电流信号I1输出至内部节点201。于此内部节点201，第二电压信号V2依据时钟VCK而建立。时钟再生型负载CRL用以依据时钟VCK于内部节点201提供再生型负载。SR闩锁器SRL用以从内部节点201接收第二电压信号V2，并输出第三电压信号V3。第二时钟跨导放大器CTA2用以接收第三电压信号V3，并输出第二电流信号I2至内部节点201。当时钟VCK为低时，第一时钟跨导放大器CTA1及第二时钟跨导放大器CTA2处于重置状态，其中第一电流信号I1及第二电流信号I2皆重置为0(归零)，第二电压信号V2重置为空(null)，并且第三电压信号V3闩锁于先前状态。于时钟VCK从低至高的转换期间，第一时钟跨导放大器CTA1依据第一电压信号V1以输出第一电流信号I1，第二时钟跨导放大器CTA2依据第三电压信号V3以输出第二电流信号I2，时钟再生型负载CRL依据第一电流信号I1与第二电流信号I2的和，致能(enable)第二电压信号V2自再生为已解决状态，以及一旦第二电压信号V2转变为已解决状态，SR闩锁器SRL便将第二电压信号V2闩锁至第三电压信号V3。
在一些实施例中，第一时钟跨导放大器CTA1包括第一时钟共源极放大器CCSA1及第一共栅极放大器CGA1。第一时钟共源极放大器CCSA1用以接收第一电压信号V1，并依据时钟VCK输出第四电压信号V4。第一共栅极放大器CGA1用以接收第四电压信号V4，并输出第一电流信号I1至内部节点201。第二时钟跨导放大器CTA2包括第二时钟共源极放大器CCSA2及第二共栅极放大器CGA2。第二时钟共源极放大器CCSA2用以接收第三电压信号V3，并依据时钟VCK输出第五电压信号V5。第二共栅极放大器CGA2用以接收第五电压信号V5，并输出第二电流信号I2至内部节点201。为了方便说明，以下将第一时钟跨导放大器CTA1简称为CTA1，第二时钟跨导放大器CTA2简称为CTA2，第一时钟共源极放大器CCSA1简称为CCSA1，第二时钟共源极放大器CCSA2简称为CCSA2，第一共栅极放大器CGA1简称为CGA1，第二共栅极放大器CGA2简称为CGA2，时钟再生式负载CRL简称为CRL，SR闩锁器SRL简称为SRL，第一电压信号V1简称为V1，第二电压信号V2简称为V2，第三电压信号V3简称为V3，第四电压信号V4简称为V4，第五电压信号V5简称为V5，第一电流信号I1简称为I1，以及第二电流信号I2简称为I2。从图2的框架来看，本技术领域中技术人员可以理解第一电压信号V1、第二电压信号V2、第三电压信号V3、第四电压信号V4、第五电压信号V5、第一电流信号I1及第二电流信号I2都是差分信号，所以为了方便说明，“差分”一词将被省略。
在一些实施例中，时钟比较器200依据时钟VCK以二阶段(two-phase)方式运行。当时钟VCK为低时，时钟比较器200处于冻结阶段(frozen phase)，其中第二电压信号V2及第三电压信号V3为差分逻辑信号，第二电压信号V2重置为空状态(null state)，并且第三电压信号V3闩锁为先前状态。于时钟VCK从低至高的转换期间，时钟比较器200进入解决阶段(resolving phase)，其中依据第一电压信号V1的符号以决定第二电压信号V2，而第二电压信号V2从“空”状态转变为“1”状态或“0”状态，并且将第二电压信号V2的状态闩锁至第三电压信号V3的当前状态。在解决阶段，一旦第二电压信号V2被决定，则第二电压信号V2代表第一电压信号V1的符号的决策，其中第一电压信号V1的符号为“1”(如果第二电压信号V2+为高，且第二电压信号V2-为低，则表示第一电压信号V1的符号为正)或“0”(如果第二电压信号V2+为低，且第二电压信号V2-为高，则表示第一电压信号V1的符号为负)。需特别注意的是，当第二电压信号V2+及V2-都很高时，第二电压信号V2处于未解决状态。当第二电压信号V2决定为“1”状态或“0”状态之后，SR闩锁器SRL将把此状态载入至第三电压信号V3的状态。
在一些实施例，第一时钟共源极放大器CCSA1包括N型晶体管211、213及214，以及P型晶体管215及216。N型晶体管213及214构成差分对，并通过N型晶体管211获得偏压，而N型晶体管211由时钟VCK控制。此差分对用以接收第一电压信号V1+及V1-，并分别输出第四电压信号V4-及V4+。第一共栅极放大器CGA1包括以交叉耦合拓扑配置的N型晶体管217及218，以接收第四电压信号V4-及V4+，并分别将第一电流信号I1-及I1+输出至内部节点201-及201+。当时钟VCK为低时，N型晶体管211关闭，从而导致N型晶体管213及214关闭，并允许P型晶体管215及216分别将第四电压信号V4-及V4+没有阻碍地拉至电源节点提供的电源电压VDD，因此N型晶体管217及218也关闭。于时钟VCK从低至高的转换期间，N型晶体管211导通，并且P型晶体管215及216关闭，从而允许由N型晶体管213及214构成的差分对分别依据第一电压信号V1+及V1-以下拉第四电压信号V4-及V4+。如果第一电压信号V1+高于第一电压信号V1-，则第四电压信号V4-的下降速度将快于第四电压信号V4+，并导致第一电流信号I1-大于第一电流信号I1+，反之，则第四电压信号V4+的下降速度将快于第四电压信号V4-，并导致第一电流信号I1+大于第一电流信号I1-。
在一些实施例，有关于图2的电路元件及/或信号之间连接的详细描述在此不再赘述。例如省略“P型晶体管215的源极、栅极及漏极连接至电源节点提供的电源电压VDD、时钟VCK及第四电压信号V4-”，因为其为本技术领域中技术人员所理解的。
在一些实施例，第二时钟共源极放大器CCSA2包括N型晶体管221、223及224。N型晶体管223及224构成差分对，并通过N型晶体管221获得偏压，而N型晶体管221由时钟VCK控制。此差分对用以接收第三电压信号V3-及V3+，并分别输出V5+及V5-。第二共栅极放大器CGA2包括以交叉耦合拓扑配置的N型晶体管225及226，以接收第五电压信号V5+及V5-，并分别将第二电流信号I2+及I2-输出至内部节点201-及201+。当时钟VCK为低时，N型晶体管221关闭，从而导致N型晶体管223及224关闭，因此N型晶体管225及226也关闭。于时钟VCK从低至高的转换期间，N型晶体管221导通，从而允许由N型晶体管223及224构成的差分对依据第三电压信号V3-及V3+以下拉第五电压信号V5+及V5-。如果第三电压信号V3-高于第三电压信号V3+，则第五电压信号V5+的下降速度将快于第五电压信号V5-，并导致第二电流信号I2+大于第二电流信号I2-。反之，则第五电压信号V5-的下降速度将快于第五电压信号V5+，并导致第二电流信号I2-大于第二电流信号I2+。
在一些实施例，时钟再生型负载CRL包括P型晶体管251、252、253及254。P型晶体管251及252以交叉耦合拓扑配置，并且用以于内部节点201+及201-提供再生式负载。P型晶体管253及254由时钟VCK控制。当时钟VCK为低时，P型晶体管253及254分别将第二电压信号V2-及V2+上拉至电源节点提供的电源电压VDD，从而导致P型晶体管251及252关闭。同时，因为N型晶体管217、218、225及226关闭，所以第一电流信号I1+、I1-、第二电流信号I2+及I2-为零。于时钟VCK从低到高的转换期间，P型晶体管253及254关闭，第四电压信号V4-、V4+、第五电压信号V5+及V5-开始下降，导致第一电流信号I1+、I1-、第二电流信号I2+及I2-上升，并且第二电压信号V2-及V2+下降。如果“I1-+I2+”大于“I1++I2-”，则第二电压信号V2-的下降速度快于第二电压信号V2+。一旦第二电压信号V2-下降至足够低，N型晶体管218及226将关闭，从而切断第一电流信号I1+及第二电流信号I2-，并且防止第二电压信号V2+下降。最终，第二电压信号V2-将下降至接近地的电压，并同时通过P型晶体管252将第二电压信号V2+上拉至接近电源节点提供的电源电压VDD。另一方面，如果“I1++I2-”大于“I1-+I2+”，则第二电压信号V2+的下降速度快于第二电压信号V2-。一旦第二电压信号V2+下降到足够低，N型晶体管217及225将关闭，从而关闭第一电流信号I1-及第二电流信号I2+，并且防止第二电压信号V2-下降。最终，第二电压信号V2+将下降至接近地的电压，并同时通过P型晶体管251将第二电压信号V2-上拉至接近电源节点提供的电源电压VDD。因此，第二电压信号V2的已解决状态显示为“1”(第二电压信号V2+为高，且第二电压信号V2-为低)或“0”(第二电压信号V2+为低，且第二电压信号V2-为高)，并且第二电压信号V2的已解决状态由“I1-+I2+”及“I1++I2-”这两个电流的中哪一个于时钟VCK从低至高的转换期间较大以决定。一旦第二电压信号V2的状态被决定，SR闩锁器SRL将其闩锁至第三电压信号V3的状态。
在一些实施例，SR闩锁器SRL包括反相器对(inverter pair)、第一伪差分对及交叉耦合对。反相器对包括第一反相器及第二反相器，第一反相器包括N型晶体管263及P型晶体管265，第二反相器包括N型晶体管264及P型晶体管266。第一伪差分对包括N型晶体管261及262。交叉耦合对包括P型晶体管267及268。反相器对用以接收第二电压信号V2，并输出第六电压信号V6(第六电压信号V6为差分逻辑信号，并且包括第六电压信号V6+及V6-)。第一伪差分对用以接收第六电压信号V6，并输出第三电压信号V3。交叉耦合对用以闩锁第三电压信号V3的状态。如果第二电压信号V2的状态为“1”，则第六电压信号V6将为“1”(即，第六电压信号V6+为高，且第六电压信号V6-为低)，而第三电压信号V3的状态将闩锁为“1”。如果第二电压信号V2的状态为“0”，则第六电压信号V6将为“0”(即，第六电压信号V6+为低，且第六电压信号V6-为高)，而第三电压信号V3的状态闩锁为“0”。在进一步的实施例中，SR闩锁器SRL还包括第二伪差分对。第二伪差分对包括P型晶体管269及270，第一伪差分对包括N型晶体管261及262。第二伪差分对用以接收第二电压信号V2，并且连结于第一伪差分对以输出第三电压信号V3。此进一步的实施例中，由于第二伪差分对能将第二电压信号V2的已解决状态直接施加(impose)至第三电压信号V3，因此能增加SR闩锁器SRL的速率。
在一些实施例，如果时钟比较器200移除第二时钟跨导放大器CTA2，则时钟比较器200与图1的时钟比较器100没有太大差异。然而，时钟比较器200包括第二时钟跨导放大器CTA2，因此有益地减缓前面提到时钟比较器100的磁滞问题。于时钟VCK从低到高的转换期间，第一时钟跨导放大器CTA1依据第一电压信号V1输出第一电流信号I1以决定第二电压信号V2，而第二时钟跨导放大器CTA2依据第三电压信号V3以输出第二电流信号I2以参与决定第二电压信号V2，其中第三电压信号V3同样地由SR闩锁器SRL闩锁为第二电压信号V2的先前已解决状态。但是，第二电流信号I2与极性相反的第一电流信号I1相加(因为，第二电流信号I2-及第一电流信号I1+于内部节点201+相加，而第二电流信号I2+及第一电流信号I1-于内部节点201-相加)，并且第二时钟跨导放大器CTA2及SR闩锁器SRL构成负反馈回路。如果第三电压信号V3为“1”，则第二电流信号I2将为负(即，第二电流信号I2-大于第二电流信号I2+)，并且将有助于决定第二电压信号V2为“0”(即，第二电压信号V2+为低，且第二电压信号V2-为低)，因此将第三电压信号V3切换为“1”。另一方面，如果第三电压信号V3为“0”，则第二电流信号I2将为正(即，第二电流信号I2+大于第二电流信号I2-)，并且将有助于决定第二电压信号V2为“1”(即，第二电压信号V2+为高，且第二电压信号V2-为低)，因此将第三电压信号V3切换为“0”。磁滞使第三电压信号V3的切换更加困难，而负反馈使第三电压信号V3的切换更加容易。因此，磁滞问题被缓解。
在一些实施例，但必须注意的是，关于使用第二时钟跨导放大器CTA2，当“|V1+-V1-|”为小时，第二时钟跨导放大器CTA2用以减轻第一时钟跨导放大器CTA1的磁滞。但是当“|V1+-V1-|”为大时，第二时钟跨导放大器CTA2对于第一时钟跨导放大器CTA1不应占主导地位。为防止第二时钟跨导放大器CTA2对于第一时钟跨导放大器CTA1占主导地位，第二时钟跨导放大器CTA2的跨导必须小于第一时钟跨导放大器CTA1的跨导。
作为示例而非限制，在一些实施例，图2中的元件尺寸如下表所示。
Figure BDA0002621016650000161
在一些实施例中，显而易见的是，第二时钟跨导放大器CTA2之中的晶体管的宽长比小于第一时钟跨导放大器CTA1之中的晶体管的宽长比。以此方式，第二时钟跨导放大器CTA2的跨导小于第一时钟跨导放大器CTA1的跨导，因此第二时钟跨导放大器CTA2将不会对于第一时钟跨导放大器CTA1占主导地位。
图3为本公开一些实施例的时钟比较方法的示意图。参照图3，在一些实施例，时钟比较方法包括以下步骤：利用第一时钟跨导放大器CTA1转换第一电压信号V1为第一电流信号I1，其中第一电流信号I1流向内部节点201，第一时钟跨导放大器CTA1由时钟VCK控制(步骤310)；利用时钟再生型负载CRL致能第二电压信号V2于内部节点201自再生及转换为已解决状态，其中时钟再生型负载CRL由时钟VCK控制(步骤320)；利用SR闩锁器SRL将第二电压信号V2的已解决状态施加至第三电压信号V3(步骤330)；以及，利用第二时钟跨导放大器CTA2将第三电压信号V3转换为第二电流信号I2，其中第二电流信号I2流向内部节点201，第二时钟跨导放大器CTA2由时钟VCK控制(步骤340)。
本公开对于高速串行的连结接收器可能是非常有用，在高速串行的连结接收器中，决策必须在非常短的期间内决定，并因此通常受到磁滞的严重阻碍。
虽然本公开的技术内容已经以优选实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思所作些许的变动与润饰，皆应涵盖于本公开的范围内，因此本公开的专利保护范围当视权利要求所界定者为准。

Claims (10)

1.一种时钟比较器，包括：
一第一时钟跨导放大器，用以接收一第一电压信号，并依据一时钟输出一第一电流信号至一内部节点；
一时钟再生型负载，用以依据该时钟致能一第二电压信号于该内部节点自再生；
一SR闩锁器，用以于该内部节点接收一第二电压信号，并输出一第三电压信号；及
一第二时钟跨导放大器，用以接收该第三电压信号，并输出一第二电流信号至该内部节点。
2.如权利要求1所述的时钟比较器，其中，当该第二电压信号处于一已解决状态时，该第三电压信号转换为与该第二电压信号一致的状态，否则该第三电压信号保持处于一先前状态。
3.如权利要求2所述的时钟比较器，其中该第一时钟跨导放大器包括：
一第一时钟共源极放大器，用以接收该第一电压信号，并依据该时钟输出一第四电压信号；及
一第一共栅极放大器，用以接收该第四电压信号，并输出该第一电流信号。
4.如权利要求3所述的时钟比较器，其中该第一共栅极放大器具有一交叉耦合拓扑。
5.如权利要求4所述的时钟比较器，其中该第二时钟跨导放大器包括：
一第二时钟共源极放大器，用以接收该第三电压信号，并依据该时钟输出一第五电压信号；及
一第二共栅极放大器，用以接收该第五电压信号，并输出一第二电流信号。
6.如权利要求5所述的时钟比较器，其中，该第二共栅极放大器具有另一交叉耦合拓扑。
7.如权利要求6所述的时钟比较器，其中，当该时钟处于一第一逻辑状态时，该第一时钟共源极放大器及该第二时钟共源极放大器为关闭，从而关闭该第一共栅极放大器及该第二共栅极放大器，以及归零该第一电流信号及该第二电流信号，该时钟再生型负载为关闭，并且该第二电压信号重置为一空状态。
8.如权利要求7所述的时钟比较器，其中，于该时钟从该第一逻辑状态至一第二逻辑状态的一转换期间，该第一时钟共源极放大器及该第二时钟共源极放大器为导通，并依据该第一电压信号及该第三电压信号产生该第四电压信号及该第五电压信号，从而分别通过该第一共栅极放大器及该第二共栅极放大器以产生该第一电流信号及该第二电流信号，该第二电压信号依据该第一电流信号及该第二电流信号产生，并且该第二电压信号自再生为该已解决状态。
9.如权利要求2所述的时钟比较器，其中，于该时钟从一第一逻辑状态至一第二逻辑状态的一转换期间，该SR闩锁器及该第二时钟跨导放大器构成一负反馈以助于转换该第三电压信号的状态，并且该第一电流信号及该第二电流信号于该内部节点以相反的极性相加。
10.一种时钟比较方法，包括：
利用一第一时钟跨导放大器转换一第一电压信号为一第一电流信号，其中该第一电流信号流向一内部节点，该第一时钟跨导放大器由一时钟控制；
利用一时钟再生型负载致能一第二电压信号于该内部节点自再生及转换为一已解决状态，其中该时钟再生型负载由该时钟控制；
利用一SR闩锁器将该第二电压信号的该已解决状态施加至一第三电压信号；及
利用一第二时钟跨导放大器将该第三电压信号转换为一第二电流信号，其中该第二电流信号流向该内部节点，该第二时钟跨导放大器由该时钟控制。
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