CN102812635A - 开关电容器电路的离散时间运算跨导放大器 - Google Patents

开关电容器电路的离散时间运算跨导放大器 Download PDF

Info

Publication number
CN102812635A
CN102812635A CN2011800151523A CN201180015152A CN102812635A CN 102812635 A CN102812635 A CN 102812635A CN 2011800151523 A CN2011800151523 A CN 2011800151523A CN 201180015152 A CN201180015152 A CN 201180015152A CN 102812635 A CN102812635 A CN 102812635A
Authority
CN
China
Prior art keywords
input voltage
comparator
output
signal
current impulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011800151523A
Other languages
English (en)
Inventor
K·山本
L·马特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102812635A publication Critical patent/CN102812635A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

描述了具有较大的增益和较大的输出信号摆幅的离散时间运算跨导放大器（OTA）。在一个示例性的设计中，该离散时间OTA包括钟控比较器和输出电路。该钟控比较器接收输入电压并且提供数字比较器输出。该输出电路接收数字比较器输出并且提供电流脉冲。该输出电路基于数字比较器输出检测输入电压的符号的改变，并且当检测到输入电压的符号的改变时，减小电流脉冲的幅度。该输出电路还生成具有与输入电压的极性相反的极性的电流脉冲。该离散时间OTA可以用于开关电容器电路和其它应用。

Description

开关电容器电路的离散时间运算跨导放大器
技术领域
概括地说，本发明涉及电子设备，具体地说，涉及运算跨导放大器（OTA）。
背景技术
OTA是接收输入电压并且提供输出电流的电路。OTA可以用于开关电容器电路以及其它电路。开关电容器电路是当开关打开和闭合时通过将电荷传送到电容器内部以及将电荷从电容器传送出，来执行离散时间信号处理的电路。OTA通常用作用于在开关电容器电路中进行充电和放电的放大器。开关电容器电路的传送功能可以基于电容器大小的比例来定义，这与集成电路（IC）中的绝对电容器大小相比，可以更准确地实现。
可以在互补金属氧化物半导体（CMOS）中实现OTA以获得小尺寸和低功耗。然而，如果使用低压小几何尺寸的CMOS工艺来实现OTA，那么OTA可能具有较小的增益和较小的输出信号。该较小的增益可能导致电荷传送不准确，并且较小的输出信号摆幅可能限制开关电容器电路的动态范围。因此，在本领域中需要一种具有大增益和大输出信号摆幅的OTA。
发明内容
在本文中描述了具有大增益和大输出信号幅度的离散时间OTA。离散时间OTA是接收输入电压并且提供输出电流脉冲的电路。离散时间OTA可以模仿并替换开关电容器电路中的传统的OTA（该传统的OTA接收输入电压并且提供输出电流）。与传统的OTA相比，离散时间OTA可以提供如下所述的某些优点。
在示例性的设计中，离散时间OTA可以包括钟控比较器和输出电路。钟控比较器可以接收输入电压并且提供数字比较器输出。输出电路可以接收数字比较器输出并且提供电流脉冲。输出电路可以基于数字比较器输出检测输入电压的符号的改变，并且可以在检测到输入电压的符号的改变时减小电流脉冲的幅度。输出电路还可以生成具有与输入电压的极性相反的极性的电流脉冲。可以以如下所述的方式实现钟控比较器和输出电路。离散时间OTA可以用于开关电容器电路和其它应用。
下面进一步详细描述本发明的各个方面和特征。
附图说明
图1示出了离散时间OTA的示例性设计。
图2A示出了开关电容器电路的示例性设计。
图2B示出了开关电容器电路的控制信号的时序图。
图3A和图3B分别示出了具有传统的OTA和离散时间OTA的开关电容器电路的信号图。
图4示出了钟控比较器的示例性设计。
图5示出了离散时间OTA中的控制逻辑单元的示例性设计。
图6示出了说明比较器控制电路的操作的过程。
图7示出了说明驱动强度控制电路的操作的过程。
图8示出了输出驱动器控制电路的示例性设计。
图9示出了输出驱动器的示例性设计。
图10示出了无线通信设备的示例性设计。
图11示出了用于操作离散时间OTA的过程的示例性设计。
具体实施方式
本文所使用的“示例性”一词用于表示“用作示例、例子或例证”。本文描述为“示例性”的任何设计不必解释为相对于其它设计是优选的或更具优势。
图1示出了离散时间OTA 100的示例性设计的框图，该离散时间OTA100可以用于开关电容器电路和其它电路。在图1中所示的示例性设计中，离散时间OTA 100包括钟控比较器110和数控输出电路120。比较器110接收差分输入电压Vin，并且当被来自输出电路120的比较器时钟启用时检测Vin电压的符号。比较器110提供包括COMP_P和COMP_N信号的互补数字比较器输出。比较器110还可以基于来自输出电路120的断电信号被断电。
在图1所示的示例性设计中，输出电路120包括耦合到输出驱动器140的控制逻辑单元130。控制逻辑单元130控制比较器110和输出驱动器140的操作以获得针对离散时间OTA 100的期望性能。控制逻辑单元130接收来自比较器110的COMP_P和COMP_N信号以及时钟（CLK）信号，并且生成针对比较器110的比较器时钟和断电信号，如下所述的。控制逻辑单元130还生成针对输出驱动器140的一组驱动控制信号。输出驱动器140接收驱动控制信号，并且提供包括电流脉冲的差分输出电流Iout。下面进一步详细描述比较器110、控制逻辑单元130和输出驱动器140的设计和操作。
图2A示出了包括OTA 230的开关电容器电路200的示例性设计的框图。在开关电容器电路200中，开关212具有接收输入信号Sin的一个端子以及耦合到节点A的另一个端子。开关214具有耦合到节点A的一个端子和耦合到电路接地端的另一个端子。电容器216耦合在节点A与节点B之间。开关218具有耦合到节点B的一个端子以及耦合到电路接地端的另一个端子。开关220具有耦合到节点B的一个端子以及耦合到OTA 230的反相输入端的另一个端子。OTA 230的非反相输入端耦合到电路接地端。电容器222耦合在OTA 230的反相输入端和输出端之间。电容器224耦合在电路接地端与OTA 230的输出端之间，这提供了输出信号Vout。OTA 230可以使用图1中的离散时间OTA 100来实现。开关212和218由P1控制信号来控制，并且开关214和220由P2控制信号来控制。
为了简单起见，图2A示出了开关电容器电路200的单端设计。对于差分设计，图2A中的开关和电容器可以被复制并且用于互补信号路径，该互补信号路径可以接收互补输入信号并且提供互补输出信号。
图2B示出了针对图2A中的开关电容器电路200的开关的P1和P2控制信号的时序图。P1和P2信号可以基于CLK信号生成，如图2B的顶部所示。开关212和218在P1信号处于逻辑高的第一阶段φ1期间被启用，并且在剩余时间被禁用。开关214和220在P2信号处于逻辑高的第二阶段φ2期间被启用，并且在剩余时间被禁用。第一和第二阶段是非重叠的，如图2B所示。
开关电容器电路200以如下方式操作。在第一阶段期间，开关212和218闭合，开关214和220打开，并且通过Sin信号给电容器216充电。如果Sin信号是正的，则电容器216被充正电压，这是因为节点B是接地的。在第二阶段期间，开关212和218打开，开关214和220闭合，并且电容器216上的电荷被传输到电容器222。当开关214和220闭合时，节点B处的电压是负的，这是因为节点A是接地的并且Sin信号在先前的阶段为正。OTA 230检测反相输入端处的相对于非反相输入端处的零伏特（0V）的输入电压Vin，并且提供Iout电流。具体地说，如果检测到的Vin电压小于0V，则OTA 230生成正Iout电流以给电容器216和222充电，并且如果检测到的Vin电压大于0V，则OTA230生成负Iout电流以给电容器216和222放电。Vin电压在稳态时应当建立（settle）在0V附近，并且Iout电流应当建立到0。如果Sin信号为负，则互补动作发生。
图3A示出了开关电容器电路200的各个信号的图形，其中，OTA230是使用接收模拟输入电压并且提供模拟输出电流的传统的OTA实现的。为了清楚起见，图3A示出了针对Sin信号为正的情况的各个信号。首先，使用Sin信号对图2A中的电容器216进行充电以达到正电压。在时间T0，开关214和220闭合，并且由于电容器216上的电压，因此Vin电压突然下降为负。来自传统的OTA的Iout电流与Vin电压有关，并且可以给出为Iout＝-gm·Vin，其中，gm是传统的OTA的跨导。传统的OTA在时间T0提供较大的Iout电流，该电流给电容器216和222充电并且使Vout电压增加。随着电容器216上的负电荷被传输到电容器222，Vin电压慢慢增加并且接近0V。随着Vin电压接近0V，Iout电流慢慢减小并且接近零。随着Vin和Iout接近零，Vout电压渐近地达到稳态电压。
图3B示出了开关电容器电路200的各个信号的图形，其中，OTA 230是使用接收模拟输入电压并且提供输出电流脉冲的离散时间OTA 100实现的。图3B还示出了比较器110的比较器时钟。当比较器时钟处于逻辑低时，比较器110被禁用，当比较器时钟处于逻辑高时，比较器110被启用。
为了清楚起见，图3B示出了针对Sin信号为正的情况的各个信号。首先，使用Sin信号对图2A中的电容器216进行充电以达到正电压。在时间T0，开关214和220闭合，并且由于电容器216上的电压，因此Vin电压突然下降为负。在与比较器时钟的前沿相应的时间T1时，离散时间OTA检测信号Vin的符号。在时间T2，也就是符号检测之后的较短延迟处，由于Vin信号为负，因此离散时间OTA提供正电流脉冲。该电流脉冲为电容器216和222充电并且使Vin和Vout电压都增加。Iout电流上脉冲被比较器110的输出触发，比较器110的输出是由比较器时钟的上升沿在某一延迟之后触发的。Iout电流回到零，其中，Iout电流自身的定时独立于比较器时钟。
在与比较器时钟的下一个上升沿相应的时间T3时，离散时间OTA再次检测Vin信号的符号。在时间T4，由于Vin信号为负，因此离散时间OTA提供正电流脉冲。该电流脉冲进一步为电容器216和222充电并且使Vin和Vout电压都增加。此后，Iout电流回到零。在与比较器时钟的下一个上升沿相应的时间T5时，离散时间OTA再次检测Vin信号的符号。在时间T6，由于Vin信号为负，因此离散时间OTA提供正电流脉冲。该电流脉冲进一步为电容器216和222充电并且使Vin和Vout电压都增加。此后，Iout电流回到零。
在时间T7，离散时间OTA再次检测Vin信号的符号，并且在时间T8时，由于Vin信号为正，因此该离散时间OTA提供负电流脉冲。该电流脉冲为电容器216和222放电并且使Vin和Vout电压都减小。此后，Iout电流回到零。在时间T9，离散时间OTA再次检测Vin信号的符号，并且在时间T10时，由于Vin信号为负，因此该离散时间OTA提供正电流脉冲。该电流脉冲为电容器216和222充电并且使Vin和Vout电压都增加。此后，Iout电流回到零。在时间T11时，离散时间OTA再次检测Vin信号的符号，并且在时间T12时，由于Vin信号小于预定值和/或电流脉冲的幅度减小为零，因此该离散时间OTA提供零电流脉冲。现在，Vin和Vout电压处于稳态。
如图3B所示，离散时间OTA使用比较器110检测Vin电压的符号/极性。离散时间OTA应用极性与Vin电压的极性相反的电流脉冲。此外，由于对于Vin电压的每个零交叉而言，针对每个脉冲的电流量减少，因此Vin电压收敛于零。
图3B示出了离散时间OTA的各个特征。首先，离散时间OTA基于比较器时钟操作，在一个时钟阶段期间检测Vin信号的符号，并且提供电流脉冲。其次，离散时间OTA可以提供具有不同的幅度并且具有基于Vin电压的极性确定的极性的电流脉冲。在图3B中所示的一个设计中，不论Vin电压何时改变符号，即，不论何时针对Vin电压检测到零交叉，电流脉冲的幅度都减小。还可以使电流脉冲的幅度取决于Vin电压的幅度，和/或可以以其它方式来调整电流脉冲的幅度。这可以通过以下方式来实现：将Vin电压量化为多个水平中的一个（而不是仅正或负电压这两个水平）并且基于量化后的Vin电压水平来设置电流脉冲的幅度。
图3A和图3B分别示出了针对传统的OTA和离散时间OTA的Sin信号为正的情况。对于负Sin信号而言，这些OTA以互补的方式操作。
图4示出了图1中的离散时间OTA 100中的钟控比较器110的示例性设计的示意图。在该示例性的设计中，钟控比较器110包括前置放大器410和钟控锁存器450。前置放大器410接收并放大Vin电压，并且提供经放大的电压Vamp。当被比较器时钟启用时，锁存器450进一步放大Vamp电压，并且提供COMP_P和COMP_N信号。
在图4中所示的示例性设计中，前置放大器410包括串联耦合的两个放大器级412a和412b。每一个放大器级412包括使用N沟道金属氧化物半导体（NMOS）晶体管422和424形成的差分对414。晶体管426和428被分别耦合在较高的电源Vdd与NMOS晶体管422和424的漏极之间。电阻426和428用作差分对414的负载。电流源420具有耦合到NMOS晶体管422和424的源极的一个端子以及耦合到较低的电源Vss的另一个端子。第一放大器级412a中的NMOS晶体管422a和424a具有其接收差分Vin电压的栅极以及其耦合到第二放大器级412b中的NMOS晶体管422b和424b的栅极的漏极。NMOS晶体管422b和424b在其漏极处提供了差分Vamp电压。
在图4中所示的示例性设计中，锁存器450包括两个交叉耦合在一起的反相器460a和460b。每一个反相器460是使用P沟道金属氧化物半导体（PMOS）462和NMOS晶体管464形成的。MOS晶体管462a和464a的栅极耦合到节点F并且耦合到MOS晶体管462b和464b的漏极。MOS晶体管462b和464b的栅极耦合到节点E并且耦合到MOS晶体管462a和464a的漏极。NMOS晶体管466a和466b具有其从前置放大器410接收差分Vamp电压的栅极以及其分别耦合到NMOS晶体管464a和464b的源极的漏极。NMOS晶体管468具有其接收比较器时钟的栅极、其耦合到Vss的源极、以及其耦合到NMOS晶体管466a和466b的源极的漏极。NMOS晶体管470具有耦合到NMOS晶体管466a的漏极的一个源极/漏极终端、耦合到NMOS晶体管466b的漏极的另一个源极/漏极终端，以及其耦合到Vdd的栅极。PMOS晶体管472a和472b具有其接收比较器时钟的栅极、其耦合到Vdd的源极以及其分别耦合到节点E和F的漏极。反相器474a和474b具有其分别耦合到节点E和F的输入端、以及其分别提供COMP_P和COMP_N信号的输出端。
前置放大器410以如下方式操作。通过第一放大器级412a对Vin电压进行放大，并且通过第二放大器级412b对其进一步放大以获得具有期望增益的Vamp电压。可以通过断开电流源420a和420b来使放大器级412a和412b断电。
锁存器450以如下方式操作。当比较器时钟处于逻辑低（或者“0”）时，PMOS晶体管472a和472b打开，节点E和F被拉至Vdd，并且COMP_P和COMP_N信号处于逻辑低。NMOS晶体管468也关闭，并且反相器460a和460b被禁用。相反，当比较器时钟处于逻辑高（或者“1”）时，PMOS晶体管472a和472b关闭，NMOS晶体管468打开，并且通过NMOS晶体管466a和466b来对Vamp信号进行采样。交叉耦合的反相器460a和460b通过正反馈将Vamp信号进一步放大为满幅逻辑水平。可以包括NMOS晶体管470以减小孔径时间，该孔径时间是锁存器的输入可能影响锁存器的输出的时间段。
图4示出了钟控比较器110的示例性设计，该钟控比较器也可以以其它方式来实现。例如，可以使用更少或更多的放大器级来实现前置放大器410，或者可以省略前置放大器410。可以使用本领域已知的其它设计来实现锁存器450。
图5示出了图1中的离散时间OTA 100内的控制逻辑单元130的示例性设计的框图。在该示例性的设计中，控制逻辑单元130包括比较器控制电路510、驱动强度控制电路520和输出驱动器控制电路530。比较器控制电路510接收CLK信号、来自比较器110的COMP_P和COMP_N信号、来自驱动强度控制电路520的完成信号、以及来自输出驱动器控制电路530的驱动控制信号。比较器控制电路510生成针对比较器110的比较器时钟。
驱动强度控制电路520接收CLK信号以及COMP_P和COMP_N信号，并且生成针对比较器控制电路510的完成信号和针对输出驱动器控制电路530的驱动强度信号。该完成信号指示Vout电压已经达到稳态。当检测到Vin电压的最后一个零交叉时，该完成信号转换为逻辑高，使得比较器控制电路510不再启用比较器110。驱动强度信号指示电流脉冲的期望幅度。输出驱动器控制电路530接收COMP_P和COMP_N信号以及驱动强度信号，并且生成针对输出驱动器140的驱动控制信号。该驱动控制信号打开输出驱动器140内的一个或多个输出级以获得具有期望幅度的电流脉冲。
图6示出了说明图5中的比较器控制电路510在一个CLK信号的周期期间的操作的过程600的示例性设计。首先，将比较器时钟设置为逻辑低以禁用比较器110（方框612）。确定CLK信号是否处于逻辑高（方框614）。如果CLK信号处于逻辑低，则该过程返回方框612。否则，如果CLK信号处于逻辑高，则将比较器时钟设置为逻辑高以启用比较器110（方框616）。
然后，比较器控制电路510等待COMP_P和COMP_N信号转换为逻辑高，逻辑高指示比较器110检测到正Vin电压或者负Vin电压（方框618）。当在COMP_P或COMP_N信号上检测到逻辑高时，将比较器时钟设置为逻辑低以禁用比较器110（方框620）。然后，比较器控制电路510等待设置驱动控制信号（方框622）并且等待开关电容器电路建立（方框624）。在一个设计中，对于方框622和624而言，比较器控制电路510可以等待预定的时间量。可以由延迟电路来提供该预定的时间量，该延迟电路可以使用一组串联耦合的反相器来实现。输出驱动器控制电路530中的脉冲发生器的输出可以用于检测驱动控制信号或者其可以被并入到下面所描述的方案的延迟中。可以通过分配与开关电容器电路的预期的建立时间相比更长的预定延迟来考虑开关电容器电路的建立。
方框616-624针对一个比较器时钟周期。确定完成信号是否被确认为逻辑高（方框626）。如果未对完成信号做出确认，则过程返回方框616，并且将比较器时钟设置为逻辑高以启用比较器110。否则，如果对完成信号做出确认，则该过程终止。虽然在图6中出于简化的目的而未示出，但是当CLK信号转换为逻辑低时，可以将比较器时钟设置为逻辑低以禁用比较器110，并且该过程终止。
图6示出了控制比较器110的操作的示例性设计。在该示例性的设计中，控制逻辑单元130可以“自振荡”，直到对完成信号做出确认为止，因此可以不需要额外的时钟。可以基于比较器110的操作生成比较器时钟，并且比较器时钟可以具有可变的持续时间。也可以以其它方式来控制比较器110的操作。在另一个设计中，比较器时钟可以具有固定的频率，该固定的频率可以是CLK频率的整数倍。在该设计中，可以基于COMP_P或COMP_N信号和/或其它信号来对比较器时钟设置门限。
图7示出了说明图5中的驱动强度控制电路520在一个CLK信号周期期间的操作的过程700的示例性设计。图1中的输出驱动器140针对K个不同的电流脉冲幅度可以具有K个驱动强度水平，其中，K可以是一或者更大。K对驱动强度信号可以用于这K个驱动强度水平，针对每一个驱动强度水平有一对驱动强度信号。每一对驱动强度信号包括：（i）可以被设置为逻辑高以指示应当生成具有第k个幅度水平的正电流脉冲的ENB_P(k)信号，以及（ii）可以被设置为逻辑高以指示应当生成具有第k个幅度水平的负电流脉冲的ENB_N(k)信号，其中，k∈{1，...，K}。在任何给定的时候，ENB_P(1)至ENB_P(K)信号中的至多有一个可以被设置为逻辑高。类似地，在任何给定的时候，在ENB_N(1)至ENB_N(K)信号中至多有一个可以被设置为逻辑高。
首先，将用于指示当前驱动强度的索引k设置为针对最大驱动强度的K（方框712）。将完成信号初始化为逻辑低并且将初始信号设置为逻辑高（方框712）。将ENB_P(k)至ENB_N(k)信号设置为逻辑高（同样是方框712）。
然后，无论何时检测到Vin电压的符号的改变，执行循环以调整驱动强度。驱动强度控制电路520等待COMP_P或COMP_N信号转换为逻辑高，逻辑高指示比较器110检测到正Vin电压或者负Vin电压（方框714）。然后，确定初始信号是否处于逻辑高（方框716）。如果答案为“是”，则这指示第一循环迭代，然后将初始信号设置为逻辑低（方框718），并且该过程前进至方框724。针对第一迭代不处理方框720和722。
否则，如果在方框716中确定初始信号未处于逻辑高，则然后确定Vin电压的符号是否改变（方框720）。这可以通过确定当前的COMP_P值是否等于先前的COMP_P值来实现。对于除了第一迭代以外的每一个后续的循环迭代，不论何时检测到Vin信号的符号的改变，都将先前的COMP_P值设置为当前的COMP_P值。
如果Vin电压的符号未发生改变，则该过程然后返回方框714，并且当前的驱动强度用于当前的电流脉冲。相反，如果Vin电压的符号发生改变，则将k减1以减小驱动强度（方框722）。然后，确定k是否等于0（方框724）。如果k不等于0，则然后确定COMP_P信号是否已经被设置为逻辑高（方框726）。如果COMP_P信号已经被设置为逻辑高，这指示Vin电压已经从负变为正，则然后将ENB_N(k)信号设置为逻辑低并且将ENB_N(k-1)信号设置为逻辑高以减小负电流脉冲的驱动强度（方框728）。否则，如果COMP_N信号已经被设置为逻辑高，这指示Vin电压已经从正变为负，则然后将ENB_P(k)信号设置为逻辑低并且将ENB_P(k-1)信号设置为逻辑高以减小正电流脉冲的驱动强度（方框730）。该过程从方框728和730返回到方框714。
返回方框724，如果k等于0，则针对所有k值，ENB_P(k)和ENB_N(k)信号被设置为逻辑低（方框732）。完成信号被设置为逻辑高（同样是方框732）。然后，该过程终止。
图7示出了控制输出驱动器140的驱动强度的示例性设计。在该示例性设计中，将仅一个ENB_P(k)信号和仅一个ENB_N(k)信号设置为逻辑高以分别指示正电流脉冲和负电流脉冲的当前驱动强度。也可以以其它方式来控制输出驱动器140的驱动强度。例如，首先可以将所有的ENB_P(k)和ENB_N(k)信号设置为逻辑高，并且当检测到Vin电压的符号的改变时，可以将一对ENB_P(k)和ENB_N(k)信号重置为逻辑低。
图8示出了图5中的输出驱动器控制电路530的示例性设计的示意图。在该示例性设计中，输出驱动器控制电路530包括（i）分别针对COMP_P和COMP_N信号的两个脉冲发生器810a和810b，以及（ii）针对输出驱动器140中的K个输出级的K个驱动控制信号发生器820a至820K。
脉冲发生器810a接收COMP_P信号并且在其输出信号上生成脉冲QP，不论何时在该COMP_P信号上检测到前沿。类似地，脉冲发生器810b接收COMP_N信号，并且在其输出信号上生成脉冲QN，而不论何时在该COMP_N信号上检测到前沿。
每一个驱动信号发生器820接收来自脉冲发生器810a和810b的QP和QN信号以及针对其输出级的一对ENB_P(k)和ENB_N(k)驱动强度信号。（i）如果ENB_P(k)和ENB_N(k)信号均被设置为逻辑低，则可以禁用每一个信号发生器820，而（ii）如果ENB_P(k)和/或ENB_N(k)信号被设置为逻辑高，则可以启用每一个信号发生器820。如果ENB_N(k)信号被设置为逻辑高，则QP信号上的脉冲被传送通过AND门822并且作为NEG(k)驱动控制信号被提供。NEG(k)信号还由反相器824反相并且作为
Figure BDA00002172711700111
驱动控制信号被提供。如果ENB_P(k)信号被设置为逻辑高，则QN信号上的脉冲被传送通过AND门826并且作为POS(k)驱动控制信号被提供。POS(k)信号还由反相器828反相，并且作为
Figure BDA00002172711700112
驱动控制信号被提供。NEG(k)、
Figure BDA00002172711700113
POS(k)和
Figure BDA00002172711700114
信号用于控制第k个输出级，如下所述。
图9示出了图1中的输出驱动器140的示例性设计的示意图。在该示例性的设计中，输出驱动器140包括K个输出级910a至910K，这K个输出级910a至910K具有其耦合在一起以提供Iout电流的输出。每一个输出级910包括作为H桥驱动器耦合的一对PMOS晶体管922和926以及一对NMOS晶体管924和928。PMOS晶体管922具有其耦合到Vdd的源极、其接收信号的栅极以及其耦合到节点X的漏极。NMOS晶体管924具有其耦合到Vss的源极、其接收NEG(k)信号的栅极以及其耦合到节点X的漏极。PMOS晶体管926具有其耦合到Vdd的源极、其接收
Figure BDA00002172711700116
信号的栅极以及其耦合到节点Y的漏极。NMOS晶体管928具有其耦合到Vss的源极、其接收POS(k)信号的栅极以及其耦合到节点Y的漏极。节点X和Y提供了来自输出驱动器140的Iout电流。
如图9所示，每一个输出级910接收针对该输出级的NEG(k)、POS(k)和驱动控制信号。如果启用每一个输出级910，则该输出级生成正差分电流脉冲或负差分电流脉冲。具体地说，如果（i）POS(k)信号具有正脉冲并且（ii）
Figure BDA00002172711700119
信号具有负脉冲，则每一个输出级910生成正电流脉冲，如图9所示。在该情况下，PMOS晶体管922打开并且向节点X提供拉电流，NMOS晶体管928也被打开，并且提供针对节点Y的吸收电流。如果（i）NEG(k)信号具有正脉冲并且（ii）
Figure BDA00002172711700121
信号具有负脉冲，则每一个输出级910生成负电流脉冲，同样如图9所示。在该情况下，NMOS晶体管924被打开并且提供针对节点X的吸收电流，并且PMOS晶体管926也被打开并且向节点Y提供拉电流。
在一个设计中，K个输出级910a至910K中的MOS晶体管具有不同的晶体管大小并且可以提供不同的输出电流量。例如，每一个输出级可以提供前一输出级的输出电流量的x倍的输出电流量，其中，x可以是大于1的整数或非整数值（例如，x=2）。该设计可以允许在具有不同的大小的几何步骤中调整电流脉冲的幅度。在另一个设计中，K个输出级910a至910K中的MOS晶体管具有相同的大小并且可以提供类似的输出电流量。该设计可以允许在具有相同大小的线性步骤中调整电流脉冲的幅度。对于这两种设计而言，可以在任何给定的时候打开一个或多个输出级，以生成具有期望幅度的Iout电流。可以打开更多的输出级和/或具有更大的驱动能力的输出级，以提供具有更大幅度的电流脉冲，反之亦然。
本文所描述的离散时间OTA可以提供各种优点。首先，离散时间OTA可以提供在开关电容器电路中提供较大的增益以及更准确的电荷传送，并且可以具有与低电压、小几何尺寸的CMOS工艺中的传统OTA相比更大的输出信号摆幅。在该CMOS工艺中，传统OTA的增益和输出信号摆幅可能是有限的，这是因为以较小的电源电压工作的晶体管或多个叠层式晶体管具有较小的增益。传统OTA的较小增益可能导致开关电容器电路中的不准确的电荷传送，并且较小的输出信号摆幅可能导致较小的动态范围。通过使用离散时间OTA，可以实现准确的电荷传送，这是因为钟控比较器110具有较大的增益，这可以解决较小的输入信号。前置放大器和锁存器450的正反馈可以提供较大的增益。由于输出驱动器140的结构简单，因此可以实现较大的输出信号摆幅。输出驱动器140包括多组两个叠层式晶体管（一个PMOS晶体管和一个NMOS晶体管），这两个晶体管耦合在图9中所示的Vdd和Vss之间，并且这些晶体管不需要处于饱和状态。
其次，与传统的OTA相比，离散时间OTA可以使用更少的功率。传统OTA的建立速度（settling speed）可以由C/(β·gm)来确定，其中，gm是传统OTA的跨导，β是反馈因子，C是电容负载，其可能来自开关电容器电路。对于传统的OTA而言，可以使用较大的gm来实现更快的建立速度，这可能需要更多的功率。相反，离散时间OTA数字地生成电流脉冲，并且离散时间OTA的建立时间不取决于前置放大器410的gm。因此，与传统的OTA相比，离散时间OTA中的前置放大器410和其它电路可以被设计为消耗更少的功率。
第三，对于活动组件而言，可以在更小的区域中实现离散时间OTA。前置放大器410是离散时间OTA中唯一的A类型电路，并且剩余的电路实际上是数字的并且可以在紧凑的区域中实现。也可以通过离散时间OTA来实现其它优点。
本文中所描述的离散时间OTA和开关电容器电路可以用于各种应用，例如，无线通信、计算、联网、消费电子产品等。离散时间OTA和开关电容器电路还可以用于各种电子设备，例如，无线通信设备、广播接收机、个人数字助理（PDA）、手持式设备、无线调制解调器、膝上型计算机、无绳电话、无线本地环路（WLL）站、蓝牙设备、消费电子设备等。为了清楚起见，下面将描述离散时间OTA和开关电容器电路在无线通信设备中的使用。
图10示出了无线通信设备1000的示例性设计的框图，该无线通信设备可以是蜂窝电话、无线局域网（WLAN）站、或者一些其它设备。在图10中所示的示例性设计中，无线设备1000包括支持双向通信的接收机1020和发射机1040。通常，对于任意数量的通信系统和任意数量的频带而言，无线设备1000可以包括任意数量的接收机和任意数量的发射机。
在接收机路径中，天线1020接收由基站和/或其它发射机站发送的射频（RF）调制信号，并且提供已接收的RF信号，该RF信号被路由通过RF单元1014并且被提供给接收机1020。RF单元1014可以包括RF开关和/或双工器以将发射机1040和接收机1020的RF信号进行复用。RF单元1040还可以包括RF滤波器和/或其它电路。在接收机1020内，低噪声放大器（LAN）1022对已接收的RF信号进行放大，并且提供经放大的RF信号。混频器1024a和1024b将经放大的RF信号从RF下变频到基带，并且分别提供同相（I）和正交（Q）下变频信号。本地振荡器（LO）信号发生器1036生成用于下变频的I和QLO信号，并且分别向混频器1024a和1024b提供I和QLO信号。来自混频器1024a和1024b的I和Q下变频信号被放大器（Amp）1026a和1026b放大，被低通滤波器1028a和1028b滤波，并且被放大器1030a和1030b进一步放大以获得I和Q基带输入信号，该I和Q基带输入信号被提供给基带处理器1060。I和Q基带输入信号可以被基带处理器1060数字化和处理（例如，解调和解码）以恢复发送的数据。
在发射路径中，基带处理器1060处理要发送的数据并且向发射机1040提供I和Q基带输出信号。在发射机1040内，I和Q基带输出信号被放大器1042a和1042b放大，被低通滤波器1044a和1044b滤波，并且被放大器1046a和1046b进一步放大以获得I和Q输入信号。I和Q输入信号被混频器1048a和1048b从基带上变频到RF，被求和器1050求和，并且被功率放大器（PA）1052放大以获得输出RF信号，该输出RF信号被路由通过RF单元1014并且经由天线1012进行发射。
本文所描述的离散时间OTA和开关电容器电路可以用于图10中的各种电路块。例如，离散时间OTA和/或开关电容器电路可以用于实现低通滤波器1028和/或1044。离散时间OTA和开关电容器电路也可以用于图10中的LO信号发生器1036和/或1056和/或其它电路块中。
图10示出了具有直接转换架构的接收机1020和发射机1040的示例性设计，所述直接转换架构在一个级中在RF和基带之间对信号进行频率转换。还可以使用超外差架构来实现接收机1020和发射机1040，所述超外差架构在多个级中在RF和基带之间对信号进行转换。通常，在接收机1020和发射机1040中调节信号可以由放大器、滤波器、混频器等中的一个或多个级来执行。可以以与图10中所示的配置不同的配置来布置电路块。此外，图10中未示出的其它电路块也可以用于调节发射机和接收机中的信号。也可以省略图10中的一些电路块。可以在一个或多个模拟IC、RF IC（RFIC）、混合信号IC等上实现接收机1020和发射机1040中的全部或一部分。
基带处理器1060可以包括用于数据传输和接收以及其它功能的各种处理单元。基带处理器1060还可以生成针对接收机1020和发射机1040中的各种电路块的控制。存储器1062可以存储无线设备1000的程序代码和数据，并且可以处于基带处理器1060的内部（如图10所示）或者处于基带处理器1060的外部。可以在一个或多个专用集成电路（ASIC）和/或其它IC上实现基带处理器1060。
在一个示例性的设计中，装置可以包括锁控比较器和输出电路，例如，如图1所示。锁控比较器可以接收输入电压并且提供数字比较器输出。输出电路可以耦合到锁控比较器并且可以接收数字比较器输出并提供电流脉冲。锁控比较器和输出电路可以实现OTA或一些其它电路。该装置可以是无线设备、电子设备、集成电路等。
在示例性的设计中，输出电路可以检测输入电压的符号的改变（或者输入电压的零较差），并且可以在检测到输入电压的符号的改变时减小电流脉冲的幅度，如图3B所示。输出电路可以继续减小电流脉冲的幅度，直到达到最小幅度或者遇到一些其它终止状况为止。当检测到输入电压的符号的改变时，输出电路可以在几何步骤（例如，减小一半）、在线性步骤（例如，减小固定量）或者以一些其它方式来减小电流脉冲的幅度。输出电路可以基于数字比较器输出来确定输入电压的极性，并且可以生成具有与输入电压相反的极性的电流脉冲。
在示例性的设计中，锁控比较器可以包括至少一个放大器级和锁存器，例如，如图4所示。放大器级可以串联耦合并且可以接收输入电压并提供经放大的电压。锁存器可以耦合到最后的放大器级，并且可以接收经放大的电压并提供数字比较器输出。在另一个示例性的设计中，锁控比较器可以包括锁存器而不包括放大器级。对于这两种示例性的设计，锁存器可以检测输入电压的符号，如果输入电压的符号为正，则确认第一比较器输出信号（例如，COMP_P信号），并且如果输入电压的符号为负，则确认第二比较器输出信号（例如，COMP_N信号）。数字比较器输出可以包括第一和第二比较器输出信号。锁存器可以由比较器时钟启用和禁用。锁控比较器可以在比较器时钟的指定部分（例如，在上升沿）期间检测输入电压，并且在锁控比较器检测到输入电压以后，输出电路可以提供电流脉冲。
在示例性的设计中，输出电路可以包括控制逻辑单元和输出驱动器，例如，如图1所示。控制逻辑单元可以接收来自锁控比较器的数字比较器输出并且可以提供数字控制信号（例如，NEG(k)、
Figure BDA00002172711700151
POS(k)和信号）。输出驱动器可以耦合到控制逻辑单元并且可以接收数字控制信号并提供电流脉冲。控制逻辑单元可以基于数字比较器输出以及可能其它信号来生成比较器时钟，例如，如图6所示。控制逻辑单元还可以基于输入电压的符号的改变来调整电流脉冲的幅度，例如，如图7所示。
在示例性的设计中，输出驱动器可以包括并联耦合的多个输出级，例如，如图9所示。每一个输出级可以从控制逻辑单元接收各自的数字控制信号集，并且可以在被该数字控制信号集启用时提供电流脉冲。可以使用在被启用时提供不同的电流量的具有不同大小的晶体管来实现多个输出级。可替换地，可以使用在被启用时提供相同的电流量的具有相同大小的晶体管来实现多个输出级。
在另一个示例性的设计中，装置可以包括开关电容器电路，该开关电容器电路包括至少一个电容器、离散时间OTA、和多个开关，如图2A所示。电容器可以进行充电和放电。离散时间OTA可以接收输入电压并且提供电流脉冲。开关可以将电容器耦合到输入信号并且耦合到离散时间OTA。离散时间OTA可以检测输入电压的符号的改变，并且可以在检测到输入电压的符号的改变时减小电流脉冲的幅度。离散时间OTA可以确定输入电压的极性，并且可以生成具有与输入电压的极性相反的极性的电流脉冲。可以使用钟控比较器和输出电路来实现该离散时间OTA，如图1所示。开关电容器电路可以实现低通滤波器、积分器或者一些其它电路。
图11示出了用于操作离散时间OTA的过程1100的示例性设计。可以对输入电压进行放大以获得经放大的电压（方框1112）。可以对经放大的电压进行锁存以获得数字比较器输出（方框1114）。可以基于数字比较器输出来生成电流脉冲（方框1116）。在示例性的设计中，可以基于数字比较器输出确定输入电压具有第一极性。可以生成具有与第一极性相反的第二极性的电流脉冲。可以检测输入电压的符号的改变（方框1118）。当检测到输入电压的符号的改变时，可以减小电流脉冲的幅度（方框1120）。可以基于数字比较器输出来生成比较器时钟。可以在比较器时钟的指定部分（例如，上升沿）期间对输入电压进行放大和锁存，并且可以在钟控比较器检测到输入电压以后生成电流脉冲。可以使用电流脉冲给开关电容器电路中的至少一个电容器进行充电或放电（方框1122）。
可以在IC、模拟IC、RFIC、混合信号IC、ASIC、印刷电路板（PCB）、电子设备等上实现本文所描述的离散时间OTA和开关电容器电路。也可以使用各种IC工艺技术来制造离散时间OTA和开关电容器电路，例如，CMOS、NMOS、PMOS、双极型晶体管（BJT）、双极型CMOS（BiCMOS）、硅锗（SiGe）、砷化镓（GaAs）等。
实现本文所描述的离散时间OTA和/或开关电容器电路的装置可以是独立的设备或者可以是更大的设备的一部分。该设备可以是（i）独立的IC、（ii）一组可以包括用于存储数据和/或指令的存储器IC的一个或多个IC、（iii）诸如RF接收机（RFR）或RF发射机/接收机（RTR）的RFIC、（iv）诸如移动站调制解调器（MSM）的ASIC、（v）可以嵌入在其它设备中的模块、（vi）接收机、蜂窝电话、无线设备、手机或者移动单元（vii）等。
在一个或多个示例性的设计中，所描述的功能可以实现在硬件、软件、固件或其任意组合中。如果实现在软件中，则可以将这些功能作为一个或多个指令或代码存储或发送到计算机可读介质上。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括有助于将计算机程序从一个地方传输到另一个地方的任何介质。存储介质可以是能够被计算机访问的任何可用介质。举例说明而非限制性的，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁存储设备或者能够用于以指令或数据结构的形式承载或存储期望的程序代码并能够被计算机访问的任何其它介质。此外，可以将任何连接适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线（DSL）或者诸如红外线、无线和微波之类的无线技术来从网站、服务器或其它远程源发送软件，那么同轴电缆、光纤电缆、双绞线、DSL或者诸如红外线、无线和微波之类的无线技术可以包括在介质的定义中。如本文中使用的磁盘和光盘包括压缩光盘（CD）、激光光盘、光盘、数字多功能光盘（DVD）、软盘和蓝光光盘，其中磁盘通常磁性地复制数据，而光盘使用激光光学地复制数据。上述各项的组合也应当包括在计算机可读介质的范围内。
提供本发明的以上描述来使本领域任何技术人员能够利用或使用本发明。对本发明的各种修改对于本领域技术人员将是显而易见的，并且在不脱离本发明的范围的情况下，本文定义的一般原理可以应用到其他变形。因此，本发明并不旨在限制于本文所描述的示例和设计，而是与符合本文所公开的原则和新颖特征的最广范围相一致。

Claims (29)

1.一种装置，包括：
钟控比较器，其可操作以接收输入电压并且提供数字比较器输出；以及
输出电路，其被耦合到所述钟控比较器，并且可操作以接收所述数字比较器输出并且提供电流脉冲。
2.根据权利要求1所述的装置，其中，所述输出电路可操作以检测所述输入电压的符号的改变，并且当检测到所述输入电压的所述符号的改变时减小所述电流脉冲的幅度。
3.根据权利要求2所述的装置，其中，所述输出电路可操作以在检测到所述输入电压的所述符号的改变时在几何步骤或线性步骤中减小所述电流脉冲的所述幅度。
4.根据权利要求1所述的装置，其中，所述输出电路可操作以基于所述数字比较器输出确定所述输入电压具有第一极性，并且生成具有与所述第一极性相反的第二极性的电流脉冲。
5.根据权利要求1所述的装置，其中，所述钟控比较器可操作以在比较器时钟的指定部分期间检测所述输入电压，并且其中，所述输出电路可操作以在由所述钟控比较器检测到所述输入电压以后提供所述电流脉冲。
6.根据权利要求1所述的装置，其中，所述钟控比较器包括：
至少一个放大器级，其被串联耦合并且可操作以接收所述输入电压并且提供经放大的电压；以及
锁存器，其被耦合到所述至少一个放大器级并且可操作以接收所述经放大的电压并提供所述数字比较器输出。
7.根据权利要求6所述的装置，其中，所述锁存器可操作以检测所述输入电压的符号，如果所述输入电压的所述符号为正，则确认第一比较器输出信号，并且如果所述输入电压的所述符号为负，则确认第二比较器输出信号，并且其中，所述数字比较器输出包括所述第一比较器输出信号和所述第二比较器输出信号。
8.根据权利要求1所述的装置，其中，所述输出电路包括：
控制逻辑单元，其被耦合到所述钟控比较器并且可操作以接收所述数字比较器输出并提供数字控制信号；以及
输出驱动器，其被耦合到所述控制逻辑单元并且可操作以接收所述数字控制信号并提供所述电流脉冲。
9.根据权利要求8所述的装置，其中，所述控制逻辑单元可操作以基于所述数字比较器输出生成比较器时钟，并且其中，所述钟控比较器基于所述比较器时钟被启用或禁用。
10.根据权利要求8所述的装置，其中，所述控制逻辑单元可操作以基于所述输入电压的符号的改变来调整所述电流脉冲的幅度。
11.根据权利要求8所述的装置，其中，所述输出驱动器包括：
并联耦合的多个输出级，每一个输出级从所述控制逻辑单元接收各自的数字控制信号集并且当被所述数字控制信号集启用时提供电流脉冲。
12.根据权利要求11所述的装置，其中，所述多个输出级包括具有不同大小并且当被启用时提供不同的电流量的晶体管。
13.根据权利要求11所述的装置，其中，所述多个输出级包括具有相同大小并且当被启用时提供相同的电流量的晶体管。
14.根据权利要求1所述的装置，其中，所述钟控比较器和所述输出电路实现离散时间运算跨导放大器（OTA）。
15.一种装置，包括：
开关电容器电路，其包括：
至少一个电容器，其可操作以进行充电和放电；
离散时间运算跨导放大器（OTA），其可操作以接收输入电压并提
供电流脉冲；以及
多个开关，其可操作以将所述至少一个电容器耦合到输入信号并
且耦合到所述离散时间OTA。
16.根据权利要求15所述的装置，其中，所述离散时间OTA可操作以检测所述输入电压的符号的改变，并且当检测到所述输入电压的所述符号的改变时减小所述电流脉冲的幅度。
17.根据权利要求15所述的装置，其中，所述离散时间OTA可操作以确定所述输入电压具有第一极性并且生成具有与所述第一极性相反的第二极性的电流脉冲。
18.根据权利要求15所述的装置，其中，所述开关电容器电路实现低通滤波器。
19.根据权利要求15所述的装置，其中，所述开关电容器电路实现积分器。
20.一种方法，包括：
对输入电压进行放大以获得经放大的电压；
对所述经放大的电压进行锁存以获得数字比较器输出；以及
基于所述数字比较器输出生成电流脉冲。
21.根据权利要求20所述的方法，还包括：
检测所述输入电压的符号的改变；以及
当检测到所述输入电压的所述符号的改变时，减小所述电流脉冲的幅度。
22.根据权利要求20所述的方法，还包括：
基于所述数字比较器输出生成比较器时钟，其中，所述输入电压是在所述比较器时钟的指定部分期间被放大和锁存的，并且其中，所述电流脉冲是在检测到所述输入电压以后生成的。
23.根据权利要求20所述的方法，其中，所述生成电流脉冲包括：
基于所述数字比较器输出来确定所述输入电压具有第一极性；以及
生成具有与所述第一极性相反的第二极性的电流脉冲。
24.根据权利要求20所述的方法，还包括：
使用所述电流脉冲对开关电容器电路中的至少一个电容器进行充电或放电。
25.一种装置，包括：
用于对输入电压进行放大以获得经放大的电压的模块；
用于对所述经放大的电压进行锁存以获得数字比较器输出的模块；以及
用于基于所述数字比较器输出生成电流脉冲的模块。
26.根据权利要求25所述的装置，还包括：
用于检测所述输入电压的符号的改变的模块；以及
用于当检测到所述输入电压的所述符号的改变时，减小所述电流脉冲的幅度的模块。
27.根据权利要求25所述的装置，还包括：
用于基于所述数字比较器输出生成比较器时钟的模块，其中，所述输入电压是在所述比较器时钟的指定部分期间被放大和锁存的，并且其中，所述电流脉冲是在检测到所述输入电压以后生成的。
28.根据权利要求25所述的装置，其中，所述用于生成电流脉冲的模块包括：
用于基于所述数字比较器输出来确定所述输入电压具有第一极性的模块；以及
用于生成具有与所述第一极性相反的第二极性的电流脉冲的模块。
29.根据权利要求25所述的装置，还包括：
用于使用所述电流脉冲对开关电容器电路中的至少一个电容器进行充电或放电的模块。
CN2011800151523A 2010-03-22 2011-03-22 开关电容器电路的离散时间运算跨导放大器 Pending CN102812635A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/729,149 US8289074B2 (en) 2010-03-22 2010-03-22 Discrete time operational transconductance amplifier for switched capacitor circuits
US12/729,149 2010-03-22
PCT/US2011/029464 WO2011119632A2 (en) 2010-03-22 2011-03-22 Discrete time operational transconductance amplifier for switched capacitor circuits

Publications (1)

Publication Number Publication Date
CN102812635A true CN102812635A (zh) 2012-12-05

Family

ID=44303259

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011800151523A Pending CN102812635A (zh) 2010-03-22 2011-03-22 开关电容器电路的离散时间运算跨导放大器

Country Status (6)

Country Link
US (1) US8289074B2 (zh)
EP (1) EP2550736A2 (zh)
JP (1) JP2013523055A (zh)
KR (1) KR20120139831A (zh)
CN (1) CN102812635A (zh)
WO (1) WO2011119632A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107528557A (zh) * 2017-09-07 2017-12-29 清华大学 一种数据驱动的运算放大器
CN112688668A (zh) * 2019-10-18 2021-04-20 瑞昱半导体股份有限公司 时钟比较器及其方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9218883B2 (en) * 2013-03-15 2015-12-22 West Virginia University Continuous-time floating gate memory cell programming
WO2015039049A1 (en) 2013-09-13 2015-03-19 The Trustees Of Columbia University In The City Of New York Circuits and methods for switched-mode operational amplifiers
US10267896B1 (en) * 2014-08-21 2019-04-23 National Technology & Engineering Solutions Of Sandia, Llc Variable bandwidth filter
US10359794B2 (en) 2014-10-13 2019-07-23 Qorvo Us, Inc. Switched capacitor biasing circuit
US9887673B2 (en) * 2016-03-11 2018-02-06 Intel Corporation Ultra compact multi-band transmitter with robust AM-PM distortion self-suppression techniques
US10423191B2 (en) 2017-01-19 2019-09-24 International Business Machines Corporation Clock comparator sign control
US10756679B2 (en) * 2017-12-29 2020-08-25 Texas Instruments Incorporated Reducing supply to ground current
US10439572B1 (en) 2018-07-30 2019-10-08 Analog Devices Global Unlimited Company Analog-to-digital converter using discrete time comparator and switched capacitor charge pump
US11936353B2 (en) * 2018-09-05 2024-03-19 Cadence Design Systems, Inc. Direct-switching h-bridge current-mode drivers
US11271475B2 (en) 2019-06-13 2022-03-08 Intel Corporation On-package high-bandwidth resonant switched capacitor voltage regulator

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175278B1 (en) * 1998-05-28 2001-01-16 Fuji Photo Film Co., Ltd. Variable gain amplifier circuit
US20050083116A1 (en) * 2003-10-15 2005-04-21 Texas Instruments Incorporated Detection of DC output levels from a class D amplifier
US20060192705A1 (en) * 2004-12-13 2006-08-31 Shigeo Imai Current source cell and D/A converter using the same
CN101449336A (zh) * 2006-03-21 2009-06-03 剑桥模拟技术有限责任公司 采样数据电路的偏移消除

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3851266A (en) * 1967-07-27 1974-11-26 P Conway Signal conditioner and bit synchronizer
GB1500996A (en) 1975-04-14 1978-02-15 Ericsson L M Pty Ltd Analogue/digital or digital/analogue converters
DE69325679T2 (de) * 1992-04-30 1999-11-11 Hewlett Packard Co Analog-/Digitalwandler mit automatischer Offsetsbereichregelung
US6229830B1 (en) 1998-07-09 2001-05-08 Agere Systems Optoelectronics Guardian Corp. Burst-mode lase techniques
US6339360B1 (en) 2000-05-09 2002-01-15 Peavey Electronics Corporation Digital amplifier with pulse insertion circuit
US6495995B2 (en) * 2001-03-09 2002-12-17 Semtech Corporation Self-clocking multiphase power supply controller
US6504750B1 (en) 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US20030174005A1 (en) * 2002-03-14 2003-09-18 Latham Paul W. Cmos digital pulse width modulation controller
US7352107B2 (en) * 2003-03-31 2008-04-01 Suren Systems, Ltd. Transconductance circuit for piezoelectric transducer
AU2003298057A1 (en) 2003-12-03 2005-06-24 Me-In Gmbh Circuit for analyzing a reflected signal
JP2007124479A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Ind Co Ltd Ｃｃｄカメラ用アナログ信号処理回路
US7242331B1 (en) * 2006-03-29 2007-07-10 Realtek Semiconductor Corp. Error averaging comparator based switch capacitor circuit and method thereof
WO2008001163A1 (en) 2006-06-23 2008-01-03 Freescale Semiconductor, Inc. Voltage regulation apparatus and method of regulating a voltage
JP4354473B2 (ja) 2006-09-07 2009-10-28 株式会社半導体理工学研究センター 容量帰還型チョッパ増幅回路
US7908500B2 (en) * 2007-10-01 2011-03-15 Silicon Laboratories Inc. Low power retention flip-flops
US7936192B2 (en) 2008-05-16 2011-05-03 Van Den Berg Leendert Jan Alias-locked loop frequency synthesizer using a regenerative sampling latch
EP2230755B1 (en) * 2009-03-19 2017-09-06 Dialog Semiconductor GmbH Charge current reduction for current limited switched power supply

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175278B1 (en) * 1998-05-28 2001-01-16 Fuji Photo Film Co., Ltd. Variable gain amplifier circuit
US20050083116A1 (en) * 2003-10-15 2005-04-21 Texas Instruments Incorporated Detection of DC output levels from a class D amplifier
US20060192705A1 (en) * 2004-12-13 2006-08-31 Shigeo Imai Current source cell and D/A converter using the same
CN101449336A (zh) * 2006-03-21 2009-06-03 剑桥模拟技术有限责任公司 采样数据电路的偏移消除

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107528557A (zh) * 2017-09-07 2017-12-29 清华大学 一种数据驱动的运算放大器
CN107528557B (zh) * 2017-09-07 2021-03-02 清华大学 一种数据驱动的运算放大器
CN112688668A (zh) * 2019-10-18 2021-04-20 瑞昱半导体股份有限公司 时钟比较器及其方法

Also Published As

Publication number Publication date
WO2011119632A3 (en) 2011-12-22
US20110227646A1 (en) 2011-09-22
JP2013523055A (ja) 2013-06-13
WO2011119632A2 (en) 2011-09-29
EP2550736A2 (en) 2013-01-30
KR20120139831A (ko) 2012-12-27
US8289074B2 (en) 2012-10-16

Similar Documents

Publication Publication Date Title
CN102812635A (zh) 开关电容器电路的离散时间运算跨导放大器
CN101432967B (zh) 接收机锁存器电路和方法
US7528760B2 (en) Class D analog-to-digital converter
KR101239524B1 (ko) 고속 저전력 래치
CN106899274B (zh) 可编程增益放大器、对应的装置和方法
US7902923B2 (en) Common-gate common-source amplifier
US20120083205A1 (en) Nfc device having a differential input envelope detector
US8212592B2 (en) Dynamic limiters for frequency dividers
Mangal et al. Sub-nW wake-up receivers with gate-biased self-mixers and time-encoded signal processing
CN101764613B (zh) 低功耗反馈控制结构的时域比较器
CN105099475A (zh) 改进的无线电接收器
WO2012111133A1 (ja) クロックデータ再生回路及びそれを含む無線モジュール
Saito et al. An all 0.5 V, 1Mbps, 315MHz OOK transceiver with 38-µW career-frequency-free intermittent sampling receiver and 52-µW class-F transmitter in 40-nm CMOS
US8775984B2 (en) Phase coherent differential structures
Lu et al. A sub-1V voltage-mode DC-DC buck converter using PWM control technique
Liao et al. A 0.4 V, 6.4 nW,− 75 dBm Sensitivity Fully Differential Wake-Up Receiver for WSNs Applications
CN113517882B (zh) 一种高速低功耗比较电路、转换器和电子设备
Kazeminia et al. A 500 MS/s 600 µW 300 µm 2 Single-Stage Gain-Improved and Kickback Noise Rejected Comparator in 0.35 µm 3.3 v CMOS Process
US9510288B1 (en) Concurrent, reconfigurable, low power harmonic wake-up and main radio receiver
Cheng et al. A 13.56 MHz on/off delay-compensated fully-integrated active rectifier for biomedical wireless power transfer systems
Chen et al. Reference‐less wake‐up receiver with noise suppression and injection‐locked clock recovery
Harikumar et al. Design of a sampling switch for a 0.4-V SAR ADC using a multi-stage charge pump
CN113036830B (zh) 基于无线充电的检测控制电路及控制方法
Fernandes et al. Design of Double-tail Dynamic Latch Comparator for Low Power Application
CN101286731B (zh) 高速差动至单端信号转换电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121205