KR20120139831A - 스위칭형 커패시터 회로들을 위한 이산 시간 동작 트랜스컨덕턴스 증폭기 - Google Patents

Abstract

큰 이득 및 큰 출력 신호 스윙을 갖는 이산-시간 동작 트랜스컨덕턴스 증폭기(OTA)가 설명된다. 예시적인 설계에서, 이산-시간 OTA는 클록형 비교기 및 출력 회로를 포함한다. 클록형 비교기는 입력 전압을 수신하고 디지털 비교기 출력을 제공한다. 출력 회로는 디지털 비교기 출력을 수신하고 전류 펄스들을 제공한다. 출력 회로는, 디지털 비교기 출력에 기초하여 입력 전압의 부호에서의 변화들을 검출하고, 입력 전압의 부호에서의 변화가 검출될 경우 전류 펄스들의 진폭을 감소시킨다. 또한, 출력 회로는 입력 전압의 극성의 반대인 극성을 갖도록 전류 펄스들을 생성한다. 이산-시간 OTA는 스위칭형-커패시터 회로들 및 다른 애플리케이션들에 대해 사용될 수도 있다.

Description

스위칭형 커패시터 회로들을 위한 이산 시간 동작 트랜스컨덕턴스 증폭기{DISCRETE TIME OPERATIONAL TRANSCONDUCTANCE AMPLIFIER FOR SWITCHED CAPACITOR CIRCUITS}

본 발명은 일반적으로 전자기기에 관한 것으로, 더 상세하게는 동작 트랜스컨덕턴스 증폭기(OTA)에 관한 것이다.

OTA는 입력 전압을 수신하고 출력 전류를 제공하는 회로이다. OTA는 스위칭형-커패시터 회로들 뿐만 아니라 다른 회로들에 대해 사용될 수도 있다. 스위칭형-커패시터 회로는, 스위치들이 개방 및 폐쇄될 경우 커패시터들 내로 및 커패시터들 밖으로 전하들을 전달함으로써 이산-시간 신호 프로세싱을 수행하는 회로이다. OTA는 통상적으로, 스위칭형-커패시터 회로에서 충전 및 방전 전류를 제공하기 위한 증폭기로서 사용된다. 스위칭형-커패시터 회로에 대한 전달 함수는, 집적 회로(IC)의 절대적인 커패시터 사이즈들보다 더 정확하게 획득될 수도 있는 커패시터 사이즈들의 비율들에 기초하여 정의될 수도 있다.

OTA는, 작은 사이즈 및 작은 전력 소비를 획득하기 위해 상보성 금속 산화물 반도체(CMOS)에서 구현될 수도 있다. 그러나, OTA는, 저전압 작은-지오메트리 CMOS 프로세스를 이용하여 구현되면, 작은 이득 및 작은 출력 신호 스윙(swing)을 가질 수도 있다. 작은 이득은 부정확한 전하 전달을 초래할 수도 있고, 작은 출력 신호 스윙은 스위칭형-커패시터 회로의 동적 범위를 제한할 수도 있다. 따라서, 큰 이득 및 큰 출력 신호 스윙을 갖는 OTA에 대한 필요성이 당업계에 존재한다.

큰 이득 및 큰 출력 신호 스윙을 갖는 이산-시간 OTA가 여기에 설명된다. 이산-시간 OTA는, 입력 전압을 수신하고 출력 전류 펄스들을 제공하는 회로이다. 이산-시간 OTA는 스위칭형-커패시터 회로에서 (입력 전압을 수신하고 출력 전류를 제공하는) 종래의 OTA를 에뮬레이팅(emulate)하고 대체할 수도 있다. 후술될 바와 같이, 이산-시간 OTA는 종래의 OTA에 비해 특정한 이점들을 제공할 수도 있다.

예시적인 설계에서, 이산-시간 OTA는 클록형 비교기 및 출력 회로를 포함할 수도 있다. 클록형 비교기는 입력 전압을 수신하고 디지털 비교기 출력을 제공할 수도 있다. 출력 회로는 디지털 비교기 출력을 수신하고 전류 펄스들을 제공할 수도 있다. 출력 회로는, 디지털 비교기 출력에 기초하여 입력 전압의 부호(sign)에서의 변화들을 검출할 수도 있고, 입력 전압의 부호에서의 변화가 검출될 경우 전류 펄스들의 진폭을 감소시킬 수도 있다. 또한, 출력 회로는, 입력 전압의 극성과 반대인 극성을 갖도록 전류 펄스들을 생성할 수도 있다. 클록형 비교기 및 출력 회로는 후술될 바와 같이 구현될 수도 있다. 이산-시간 OTA는 스위칭형-커패시터 회로들 및 다른 애플리케이션들에 대해 사용될 수도 있다.

본 발명의 다양한 양상들 및 특성들이 더 상세히 후술된다.

도 1은 이산-시간 OTA의 예시적인 설계를 도시한다.
도 2a는 스위칭형-커패시터 회로의 예시적인 설계를 도시한다.
도 2b는 스위칭형-커패시터 회로에 대한 제어 신호들의 타이밍도를 도시한다.
도 3a 및 도 3b는, 각각, 종래의 OTA 및 이산-시간 OTA를 갖는 스위칭형-커패시터 회로에 대한 신호들의 도면들을 도시한다.
도 4는 클록형 비교기의 예시적인 설계를 도시한다.
도 5는 이산-시간 OTA 내의 제어 로직의 예시적인 설계를 도시한다.
도 6은 비교기 제어 회로의 동작을 도시하는 프로세스를 도시한다.
도 7은 드라이브 강도 제어 회로의 동작을 도시하는 프로세스를 도시한다.
도 8은 출력 드라이버 제어 회로의 예시적인 설계를 도시한다.
도 9는 출력 드라이버의 예시적인 설계를 도시한다.
도 10은 무선 통신 디바이스의 예시적인 설계를 도시한다.
도 11은 이산-시간 OTA를 동작시키기 위한 프로세스의 예시적인 설계를 도시한다.

"예시적인" 이라는 단어는 "예, 예시, 또는 예증으로서 제공되는 것" 을 의미하도록 여기에서 사용된다. "예시적인" 것으로서 여기에 설명된 임의의 설계는 다른 설계들보다 바람직하거나 유리한 것으로서 해석될 필요는 없다.

도 1은, 스위칭형-커패시터 회로들 뿐만 아니라 다른 회로들에 대해 사용될 수도 있는 이산-시간 OTA(100)의 예시적인 설계의 블록도를 도시한다. 도 1에 도시된 예시적인 설계에서, 이산-시간 OTA(100)는 클록형 비교기(110) 및 디지털적으로 제어된 출력 회로(120)를 포함한다. 비교기(110)는 차동 입력 전압 Vin을 수신하며, 출력 회로(120)로부터의 비교기 클록에 의해 인에이블될 경우 Vin 전압의 부호를 검출한다. 비교기(110)는, COMP_P 및 COMP_N 신호들을 포함하는 상보성 디지털 비교기 출력을 제공한다. 또한, 비교기(110)는 출력 회로(120)로부터의 파워 다운(power down) 신호에 기초하여 파워 다운될 수도 있다.

도 1에 도시된 예시적인 설계에서, 출력 회로(120)는 출력 드라이버(140)에 커플링된 제어 로직(130)을 포함한다. 제어 로직(130)은, 이산-시간 OTA(100)에 대한 원하는 성능을 획득하기 위해 비교기(110) 및 출력 드라이버(140)의 동작을 제어한다. 후술될 바와 같이, 제어 로직(130)은, 비교기(110)로부터의 COMP_P 및 COMP_N 신호들, 및 클록(CLK) 신호를 수신하고, 비교기(110)에 대한 비교기 클록 및 파워 다운 신호를 생성한다. 또한, 제어 로직(130)은 출력 드라이버(140)에 대한 드라이브 제어 신호들의 세트를 생성한다. 출력 드라이버(140)는 드라이브 제어 신호들을 수신하고, 전류 펄스들을 포함하는 차동 출력 전류 Iout를 제공한다. 비교기(110), 제어 로직(130), 및 출력 드라이버(140)의 설계 및 동작은 더 상세히 후술된다.

도 2a는 OTA(230)를 포함하는 스위칭형-커패시터 회로(200)의 예시적인 설계의 블록도를 도시한다. 스위칭형-커패시터 회로(200) 내에서, 스위치(212)는 입력 신호 Sin을 수신하는 일 단부 및 노드 A에 커플링된 다른 단부를 갖는다. 스위치(214)는 노드 A에 커플링된 일 단부 및 회로 접지에 커플링된 다른 단부를 갖는다. 커패시터(216)는 노드 A와 노드 B 사이에 커플링된다. 스위치(218)는 노드 B에 커플링된 일 단부 및 회로 접지에 커플링된 다른 단부를 갖는다. 스위치(220)는 노드 B에 커플링된 일 단부 및 OTA(230)의 반전(inverting) 입력에 커플링된 다른 단부를 갖는다. OTA(230)의 비-반전 입력은 회로 접지에 커플링된다. 커패시터(222)는 OTA(230)의 출력과 반전 입력 사이에 커플링된다. 커패시터(224)는, 출력 신호 Vout를 제공하는 OTA(230)의 출력과 회로 접지 사이에 커플링된다. OTA(230)는 도 1의 이산-시간 OTA(100)를 이용하여 구현될 수도 있다. 스위치들(212 및 218)은 P1 제어 신호에 의해 제어되고, 스위치들(214 및 220)은 P2 제어 신호에 의해 제어된다.

간략화를 위해, 도 2a는 스위칭형-커패시터 회로(200)의 싱글-엔디드(single-ended) 설계를 도시한다. 차동 설계에 있어서, 도 2a의 스위치들 및 커패시터들은, 상보성 입력 신호를 수신하고 상보성 출력 신호를 제공할 수도 있는 상보성 신호 경로에 대해 복제되고 사용될 수도 있다.

도 2b는 도 2a의 스위칭형-커패시터 회로(200) 내의 스위치들에 대한 P1 및 P2 제어 신호들의 타이밍도를 도시한다. P1 및 P2 신호들은, 도 2b의 상단에 도시된 CLK 신호에 기초하여 생성될 수도 있다. 스위치들(212 및 218)은, P1 신호가 로직 하이(logic high)인 제 1 페이즈(phase) φ1 동안 인에이블되고, 나머지 시간에서는 디스에이블된다. 스위치들(214 및 220)은, P2 신호가 로직 하이인 제 2 페이즈 φ2 동안 인에이블되고, 나머지 시간에서는 디스에이블된다. 도 2b에 도시된 바와 같이, 제 1 및 제 2 페이즈들은 중첩하지 않는다.

스위칭형-커패시터 회로(200)는 다음과 같이 동작한다. 제 1 페이즈 동안, 스위치들(212 및 218)은 폐쇄되고, 스위치들(214 및 220)은 개방되며, 커패시터(216)는 Sin 신호에 의해 충전된다. Sin 신호가 포지티브이면, 커패시터(216)는, 노드 B가 접지되므로, 포지티브 전압에 의해 충전된다. 제 2 페이즈 동안, 스위치들(212 및 218)은 개방되고, 스위치들(214 및 220)은 폐쇄되며, 커패시터(216) 상의 전하는 커패시터(222)에 전달된다. 스위치들(214 및 220)이 폐쇄될 경우, 노드 A가 접지되고 Sin 신호가 이전의 페이즈에서 포지티브였으므로, 노드 B에서의 전압은 네거티브이다. OTA(230)는, 비-반전 입력에서의 제로 볼트들(0V)에 대해 반전 입력에서 입력 전압 Vin을 검출하고, Iout 전류를 제공한다. 특히, OTA(230)는, 검출된 Vin 전압이 0V 보다 작으면 커패시터들(216 및 222)을 충전시키기 위해 포지티브 Iout 전류를 생성하고, 검출된 Vin 전압이 0V 보다 크면 커패시터들(216 및 222)을 방전시키기 위해 네거티브 Iout 전류를 생성한다. Vin 전압은 정상 상태에서 거의 0V에서 정착(settle)되어야 하고, Iout 전류는 제로로 정착되어야 한다. Sin 신호가 네거티브이면, 상보적인 액션들이 발생한다.

도 3a는, 아날로그 입력 전압을 수신하고 아날로그 출력 전류를 제공하는 종래의 OTA를 이용하여 구현된 OTA(230)를 갖는 스위칭형-커패시터 회로(200)에 대한 다양한 신호들의 도면들을 도시한다. 명확화를 위해, 도 3a는, Sin 신호가 포지티브인 경우에 대해 다양한 신호들을 도시한다. 먼저, 도 2a의 커패시터(216)는 Sin 신호에 의해 포지티브 전압으로 충전된다. 시간 T0에서, 스위치들(214 및 220)은 폐쇄되며, Vin 전압은 커패시터(216)에 걸친 전압으로 인해 급격하게 네거티브가 된다. 종래의 OTA로부터의 Iout 전류는 Vin 전압에 관련되고,

로서 주어질 수도 있으며, 여기서,

은 종래의 OTA의 트랜스컨덕턴스이다. 종래의 OTA는 시간 T0에서 큰 Iout 전류를 제공하며, 이는 커패시터들(216 및 222)을 충전하고 Vout 전압이 증가하게 한다. 커패시터(216) 상의 네거티브 전하가 커패시터(222)에 전달되므로, Vin 전압은 느리게 증가하고 0V에 접근한다. Vin 전압이 0V에 접근하므로, Iout 전류는 느리게 감소하고 제로에 접근한다. Vin 및 Iout가 제로에 접근하므로, Vout 전압은 정상 상태 전압에 점근적으로 도달한다.

도 3b는, 아날로그 입력 전압을 수신하고 출력 전류 펄스들을 제공하는 이산-시간 OTA(100)를 이용하여 구현된 OTA(230)를 갖는 스위칭형-커패시터 회로(200)에 대한 다양한 신호들의 도면들을 도시한다. 또한, 도 3b는 비교기(110)에 대한 비교기 클록을 도시한다. 비교기(110)는, 비교기 클록이 로직 로우일 경우 디스에이블되고, 비교기 클록이 로직 하이일 경우 인에이블된다.

명확화를 위해, 도 3b는 Sin 신호가 포지티브인 경우에 대한 다양한 신호들을 도시한다. 먼저, 도 2a의 커패시터(216)는 Sin 신호에 의해 결정된 포지티브 전압으로 충전된다. 시간 T0에서, 스위치들(214 및 220)은 폐쇄되고, Vin 전압은 커패시터(216)에 걸친 전압으로 인해 급격히 네거티브가 된다. 이산-시간 OTA는 비교기 클록의 리딩 에지(leading edge)에 대응하는 시간 T1에서 Vin 신호의 부호를 검출한다. 부호 검출에 후속하는 짧은 지연인 시간 T2에서, 이산-시간 OTA는 네거티브인 Vin 신호로 인해 포지티브 전류 펄스를 제공한다. 이러한 전류 펄스는 커패시터들(216 및 222)을 충전하고, Vin 및 Vout 전압들 양자가 증가하게 한다. Iout 전류 상의 펄스는 비교기(110)의 출력에 의해 트리거링되며, 상기 비교기의 출력은 어느 정도의 지연 이후 비교기 클록의 리딩 에지들에 의해 트리거링된다. Iout 전류는, 비교기 클록과 독립적인 그 자신의 타이밍을 통해 제로로 리턴한다.

또한, 이산-시간 OTA는 비교기 클록의 다음의 리딩 에지에 대응하는 시간 T3에서 Vin 신호의 부호를 검출한다. 시간 T4에서, 이산-시간 OTA는 네거티브인 Vin 신호로 인해 포지티브 전류 펄스를 제공한다. 이러한 전류 펄스는 커패시터들(216 및 222)을 추가적으로 충전하고, Vin 및 Vout 전압들 양자가 증가하게 한다. 그 후, Iout 전류는 제로로 리턴한다. 또한, 이산-시간 OTA는, 비교기 클록의 다음의 리딩 에지에 대응하는 시간 T5에서 Vin 신호의 부호를 검출한다. 시간 T6에서, 이산-시간 OTA는 네거티브인 Vin 신호로 인해 포지티브 전류 펄스를 제공한다. 이러한 전류 펄스는 커패시터들(216 및 222)을 추가적으로 충전하고, Vin 및 Vout 전압들 양자가 증가하게 한다. 그 후, Iout 전류는 제로로 리턴한다.

또한, 이산-시간 OTA는 시간 T7에서 Vin 신호의 부호를 검출하고, 포지티브인 Vin 신호로 인해 시간 T8에서 네거티브 전류 펄스를 제공한다. 이러한 전류 펄스는 커패시터들(216 및 222)을 방전시키고, Vin 및 Vout 전압들 양자가 감소하게 한다. 그 후, Iout 전류는 제로로 리턴한다. 또한, 이산-시간 OTA는 시간 T9에서 Vin 신호의 부호를 검출하고, 네거티브인 Vin 신호로 인해 시간 T10에서 포지티브 전류 펄스를 제공한다. 이러한 전류 펄스는 커패시터들(216 및 222)을 충전하며, Vin 및 Vout 전압들 양자가 증가하게 한다. 그 후, Iout 전류는 제로로 리턴한다. 또한, 이산-시간 OTA는 시간 T11에서 Vin 신호의 부호를 검출하며, 제로로 감소되는 전류 펄스들의 진폭 및/또는 미리 결정된 값보다 작은 Vin 신호로 인해 시간 T12에서 제로의 전류 펄스를 제공한다. Vin 및 Vout 전압들은 이제 정상 상태에 있다.

도 3b에 도시된 바와 같이, 이산-시간 OTA는 비교기(110)를 이용하여 Vin 전압의 부호/극성을 검출한다. 이산-시간 OTA는, Vin 전압의 극성과 반대인 극성의 전류 펄스들을 적용한다. 또한, 펄스 당 전류의 양은 Vin 전압의 각각의 제로 크로싱(crossing)에 대해 감소되므로, Vin 전압은 제로로 수렴한다.

도 3b는 이산-시간 OTA의 다양한 특성들을 도시한다. 먼저, 이산-시간 OTA는 비교기 클록에 기초하여 동작하고, 하나의 클록 페이즈 동안 Vin 신호의 부호를 검출하며, 전류 펄스들을 제공한다. 둘째로, 이산-시간 OTA는, 상이한 진폭을 가지며 Vin 전압의 극성에 기초하여 결정된 극성을 갖는 전류 펄스들을 제공할 수 있다. 도 3b에 도시된 일 설계에서, 전류 펄스들의 진폭은, Vin 전압이 부호를 변경시킬 때마다, 즉, 제로 크로싱이 Vin 전압에 대해 검출될 때마다 감소한다. 또한, 전류 펄스들의 진폭은 Vin 전압의 크기에 의존하여 만들어질 수도 있고 및/또는 다른 방식들로 조정될 수도 있다. 이는, Vin 전압을 (포지티브 또는 네거티브 전압에 대한 단지 2개의 레벨들 대신에) 복수의 레벨들 중 하나로 양자화하고 양자화된 Vin 전압 레벨에 기초하여 전류 펄스들의 진폭을 셋팅함으로써 달성될 수도 있다.

도 3a 및 도 3b는, 각각, Sin 신호가 종래의 OTA 및 이산-시간 OTA에 대해 포지티브인 경우를 도시한다. 이들 OTA들은 네거티브 Sin 신호에 대해 상보적인 방식으로 동작한다.

도 4는 도 1의 이산-시간 OTA(100) 내의 클록형 비교기(110)의 예시적인 설계의 개략도를 도시한다. 이러한 예시적인 설계에서, 클록형 비교기(110)는 사전-증폭기(pre-amplifier)(410) 및 클록형 래치(450)를 포함한다. 사전-증폭기(450)는 Vin 전압을 수신 및 증폭하고 증폭된 전압 Vamp를 제공한다. 래치(450)는 비교기 클록에 의해 인에이블될 경우 Vamp 전압을 추가적으로 증폭하고, COMP_P 및 COMP_N 신호들을 제공한다.

도 4에 도시된 예시적인 설계에서, 사전-증폭기(410)는 직렬로 커플링된 2개의 증폭기 스테이지들(412a 및 412b)을 포함한다. 각각의 증폭기 스테이지(412)는 N-채널 금속 산화물 반도체(NMOS) 트랜지스터들(422 및 424)을 이용하여 형성된 차동 쌍(414)을 포함한다. 저항기들(426 및 428)은, 각각, 상부 전원 Vdd과 NMOS 트랜지스터들(422 및 424)의 드레인들 사이에 커플링된다. 저항기들(426 및 428)은 차동 쌍(414)에 대한 로드로서 작동한다. 전류 소스(420)는, NMOS 트랜지스터들(422 및 424)의 소스들에 커플링된 일 단부 및 더 낮은 전원 Vss에 커플링된 다른 단부를 갖는다. 제 1 증폭기 스테이지(412a) 내의 NMOS 트랜지스터들(422a 및 424a)은 차동 Vin 전압을 수신하는 그들의 게이트들 및 제 2 증폭기 스테이지(412b) 내의 NMOS 트랜지스터들(422b 및 424b)의 게이트들에 커플링된 그들의 드레인들을 갖는다. NMOS 트랜지스터들(422b 및 424b)은 그들의 드레인들에서 차동 Vamp 전압을 제공한다.

도 4에 도시된 예시적인 설계에서, 래치(450)는 함께 크로스-커플링된 2개의 인버터들(460a 및 460b)을 포함한다. 각각의 인버터(460)는 P-채널 금속 산화물 반도체(PMOS)(462) 및 NMOS 트랜지스터(464)를 이용하여 형성된다. MOS 트랜지스터들(462a 및 464a)의 게이트들은 노드 F에 커플링되고, MOS 트랜지스터들(462b 및 464b)의 드레인들에 커플링된다. MOS 트랜지스터들(462b 및 464b)의 게이트들은 노드 E에 커플링되고, MOS 트랜지스터들(462a 및 464a)의 드레인들에 커플링된다. NMOS 트랜지스터들(466a 및 466b)은, 각각, 사전-증폭기(410)로부터 차동 Vamp 전압을 수신하는 그들의 게이트들 및 NMOS 트랜지스터들(464a 및 464b)의 소스들에 커플링된 그들의 드레인들을 갖는다. NMOS 트랜지스터(468)는 비교기 클록을 수신하는 그의 게이트, Vss에 커플링된 그의 소스, 및 NMOS 트랜지스터들(466a 및 466b)의 소스들에 커플링된 그의 드레인을 갖는다. NMOS 트랜지스터(470)는 NMOS 트랜지스터(466a)의 드레인에 커플링된 하나의 소스/드레인 단자, NMOS 트랜지스터(466b)의 드레인에 커플링된 다른 소스/드레인 단자, 및 Vdd에 커플링된 그의 게이트를 갖는다. PMOS 트랜지스터들(472a 및 472b)은, 각각, 비교기 클록을 수신하는 그들의 게이트들, Vdd에 커플링된 그들의 소스들, 및 노드들 E 및 F에 커플링된 그들의 드레인들을 갖는다. 인버터들(474a 및 474b)은, 노드들 E 및 F에 각각 커플링된 그들의 입력들, 및 COMP_P 및 COMP_N 신호들을 각각 제공하는 그들의 출력들을 갖는다.

사전-증폭기(410)는 다음과 같이 동작한다. Vin 전압은 제 1 증폭기 스테이지(412a)에 의해 증폭되고 제 2 증폭기 스테이지(412b)에 의해 추가적으로 증폭되어, 원하는 이득을 갖는 Vamp 전압을 획득한다. 증폭기 스테이지들(412a 및 412b)은 전류 소스들(420a 및 420b)을 턴 오프시킴으로써 파워 다운될 수도 있다.

래치(450)는 다음과 같이 동작한다. 비교기 클록이 로직 로우(또는 '0')인 경우, PMOS 트랜지스터들(472a 및 472b)은 턴 온되고, 노드들 E 및 F는 Vdd로 풀링되며(pull), COMP_P 및 COMP_N 신호들은 로직 로우에 있다. NMOS 트랜지스터(468)가 또한 턴 오프되며, 인버터들(460a 및 460b)이 디스에이블된다. 대조적으로, 비교기 클록이 로직 하이(또는 '1')에 있는 경우, PMOS 트랜지스터들(472a 및 472b)은 턴 오프되고, NMOS 트랜지스터(468)는 턴 온되며, Vamp 신호는 NMOS 트랜지스터들(466a 및 466b)에 의해 샘플링된다. 크로스-커플링된 인버터들(460a 및 460b)은 포지티브 피드백에 의한 레일-투-레일(rail-to-rail) 로직 레벨로 Vamp 신호를 추가적으로 증폭시킨다. 래치의 입력이 래치의 출력에 영향을 줄 수 있는 시간 기간인 애퍼처 시간(aperture time)을 감소시키도록 NMOS 트랜지스터(470)가 포함될 수도 있다.

도 4는, 또한 다른 방식들로 구현될 수도 있는 클록형 비교기(110)의 예시적인 설계를 도시한다. 예를 들어, 사전-증폭기(410)는 더 적거나 더 많은 증폭기 스테이지들로 구현될 수도 있거나 생략될 수도 있다. 래치(450)는 당업계에 알려진 다른 설계들로 구현될 수도 있다.

도 5는 도 1의 이산-시간 OTA(100) 내의 제어 로직(130)의 예시적인 설계의 블록도를 도시한다. 이러한 예시적인 설계에서, 제어 로직(130)은 비교기 제어 회로(510), 드라이브 강도 제어 회로(520), 및 출력 드라이버 제어 회로(530)를 포함한다. 비교기 제어 회로(510)는 CLK 신호, 비교기(110)로부터의 COMP_P 및 COMP_N 신호들, 드라이브 강도 제어 회로(520)로부터의 던 신호(done signal), 및 출력 드라이버 제어 회로(530)로부터의 드라이브 제어 신호들을 수신한다. 비교기 제어 회로(510)는 비교기(110)에 대한 비교기 클록을 생성한다.

드라이브 강도 제어 회로(520)는 CLK 신호 및 COMP_P 및 COMP_N 신호들을 수신하고, 비교기 제어 회로(510)에 대한 던 신호 및 출력 드라이버 제어 회로(530)에 대한 드라이브 강도 신호들을 생성한다. 던 신호는, Vout 전압이 정상 상태에 도달했다는 것을 표시한다. 비교기 제어 회로(4510)가 더 이상 비교기(110)를 인에이블시키지 않도록, Vin 전압의 최종 제로 크로싱이 검출될 경우, 던 신호가 로직 하이로 천이한다. 드라이브 강도 신호들은 전류 펄스들의 원하는 진폭을 표시한다. 출력 드라이버 제어 회로(530)는 COMP_P 및 COMP_N 신호들 및 드라이브 강도 신호들을 수신하고, 출력 드라이버(140)에 대한 드라이브 제어 신호들을 생성한다. 드라이브 제어 신호들은, 원하는 진폭의 전류 펄스들을 획득하기 위해 출력 드라이버(140) 내의 하나 또는 그 초과의 출력 스테이지들을 턴 온시킨다.

도 6은 CLK 신호의 하나의 사이클 동안의 도 5의 비교기 제어 회로(510)의 동작을 도시한 프로세스(600)의 예시적인 설계를 도시한다. 먼저, 비교기 클록은 비교기(110)를 디스에이블시키도록 로직 로우로 셋팅된다 (블록(612)). CLK 신호가 로직 하이에 있는지의 결정이 행해진다 (블록(614)). CLK 신호가 로직 로우이면, 프로세스는 블록(612)로 리턴한다. 그렇지 않고 CLK 신호가 로직 하이에 있으면, 비교기 클록은 비교기(110)를 인에이블시키도록 로직 하이로 셋팅된다 (블록(616)).

그 후, 비교기 제어 회로(510)는, 로직 하이로 천이하기 위해, 비교기(110)에 의한 포지티브 Vin 전압 또는 네거티브 Vin 전압의 검출을 표시하는 COMP_P 또는 COMP_N 신호를 대기한다 (블록(618)). 로직 하이가 COMP_P 또는 COMP_N 신호 중 어느 하나 상에서 검출될 경우, 비교기 클록은 비교기(110)를 디스에이블시키기 위해 로직 로우로 셋팅된다 (블록(620)). 그 후, 비교기 제어 회로(510)는, 셋팅될 드라이브 제어 신호들을 대기하고 (블록(622)), 정착할 스위칭-커패시터 회로를 대기한다 (블록(624)). 일 설계에서, 비교기 제어 회로(510)는 블록들(622 및 624)에 대해 미리 결정된 양의 시간을 대기할 수도 있다. 이러한 미리 결정된 양의 시간은, 직렬로 커플링된 인버터들의 세트를 이용하여 구현될 수도 있는 지연 회로에 의해 제공될 수도 있다. 출력 드라이버 제어 회로(530) 내의 펄스 생성기들의 출력은 드라이브 제어 신호들을 검출하는데 사용될 수도 있거나, 이것은 후술되는 방식의 지연으로 포함될 수도 있다. 스위칭형-커패시터 회로의 기대된 정착 시간보다 더 긴 미리 결정된 지연을 할당함으로써, 스위칭-커패시터 회로의 정착이 고려될 수도 있다.

블록들(616 내지 624)은 비교기 클록의 하나의 사이클에 대한 것이다. 던 신호가 로직 하이로 어써트(assert)되는지의 결정이 행해진다 (블록(626)). 턴 신호가 어써트되지 않으면, 프로세스는 블록(616)으로 리턴하며, 비교기 클록은 비교기(110)를 인에이블시키도록 로직 하이로 셋팅된다. 그렇지 않고 던 신호가 어써트되면, 프로세스는 종료한다. 간략화를 위해 도 6에 도시되지는 않았지만, CLK 신호가 로직 로우로 천이할 경우, 비교기 클록은 비교기(110)를 디스에이블시키도록 로직 로우로 셋팅될 수도 있으며, 프로세스는 종료할 수도 있다.

도 6은 비교기(110)의 동작을 제어하는 예시적인 설계를 도시한다. 이러한 예시적인 설계에서, 던 신호가 어써트될 때까지, 제어 로직(130)은 "자체-발진"할 수도 있으므로, 여분의 클록이 요구되지 않을 수도 있다. 비교기 클록은 비교기 (110)의 동작에 기초하여 생성될 수도 있고, 가변 지속기간을 가질 수도 있다. 또한, 비교기(110)의 동작은 다른 방식으로 제어될 수도 있다. 또 다른 설계에서, 비교기 클록은, CLK 주파수의 정수배일 수도 있는 고정된 주파수를 가질 수도 있다. 이러한 설계에서, 비교기 클록은 COMP_P 또는 COMP_N 신호 및/또는 다른 신호들에 기초하여 게이팅될 수도 있다.

도 7은 CLK 신호의 일 사이클 동안의 도 5의 드라이브 강도 제어 회로(520)의 동작을 도시한 프로세스(700)의 예시적인 설계를 도시한다. 도 1의 출력 드라이버(140)는 K개의 상이한 전류 펄스 진폭들에 대한 K개의 드라이브 강도 레벨들을 가질 수도 있으며, 여기서, K는 하나 또는 그 이상일 수도 있다. 드라이브 강도 신호들의 K개의 쌍들은 K개의 드라이브 강도 레벨들에 대해 사용될 수도 있으며, 드라이브 강도 신호들의 하나의 쌍은 각각의 드라이브 강도 레벨에 대한 것이다. 드라이브 강도 신호들의 각각의 쌍은, (i) k번째 진폭 레벨을 갖는 포지티브 전류 펄스가 생성되어야 한다는 것을 표시하도록 로직 하이로 셋팅될 수도 있는 ENB_P(k) 신호, 및 (ii) k번째 진폭 레벨을 갖는 네거티브 전류 펄스가 생성되어야 한다는 것을 표시하도록 로직 하이로 셋팅될 수도 있는 ENB_N(k) 신호를 포함하며, 여기서, k∈{1, ..., K} 이다. ENB_P(1) 내지 ENB_P(K) 신호들 중 기껏해야 하나가 임의의 주어진 순간에 로직 하이로 셋팅될 수도 있다. 유사하게, ENB_N(1) 내지 ENB_N(K) 신호들 중 기껏해야 하나가 임의의 주어진 순간에 로직 하이로 셋팅될 수도 있다.

먼저, 현재의 드라이브 강도를 표시하는데 사용되는 인덱스 k는 최대 드라이브 강도에 대해 K로 셋팅된다 (블록(712)). 던 신호는 로직 로우로 초기화되고, init 신호는 로직 하이로 초기화된다 (또한, 블록(712)). ENB_P(k) 및 ENB_N(k) 신호들은 로직 하이로 셋팅된다 (또한, 블록(712)).

그 후, Vin 전압의 부호에서의 변경이 검출될 때마다 드라이브 강도를 조정하기 위해 루프가 수행된다. 드라이브 강도 제어 회로(520)는, 로직 하이로 천이하기 위해, 비교기(110)에 의한 포지티브 Vin 전압 또는 네거티브 Vin 전압의 검출을 표시하는 COMP_P 또는 COMP_N 신호를 대기한다 (블록(714)). 그 후, init 신호가 로직 하이에 있는지의 결정이 행해진다 (블록(716)). 그 대답이 루프를 통한 제 1 반복을 표시하는 '예' 라면, init 신호는 로직 로우로 셋팅되고 (블록(718)), 프로세스는 블록(724)으로 진행한다. 블록들(720 및 722)은 제 1 반복동안 우회된다.

그렇지 않고 init 신호가 블록(716)에서 결정된 바와 같이 로직 하이에 있지 않으면, Vin 전압의 부호가 변경되는지의 결정이 행해진다 (블록(720)). 이는, 현재의 COMP_P 값이 이전의 COMP_P 값과 동일한지를 결정함으로써 달성될 수도 있다. 제 1 반복을 제외하고 루프를 통한 각각의 후속 반복에 대해, 이전의 COMP_P 값은, Vin 신호의 부호에서의 변화가 검출될 때마다 현재의 COMP_P 값으로 셋팅될 수도 있다.

Vin 전압의 부호에서의 변화가 존재하지 않으면, 프로세스는 블록(714)로 리턴하고, 현재의 드라이브 강도가 현재의 전류 펄스에 대해 사용된다. 대조적으로, Vin 전압의 부호에서의 변화가 존재하면, k는 드라이브 강도를 감소시키기 위해 1만큼 감분된다 (블록(722)). 그 후, k가 0과 동일한지의 결정이 행해진다 (블록(724)). k가 제로와 동일하지 않으면, COMP_P 신호가 로직 하이로 셋팅되는지의 결정이 행해진다 (블록(726)). COMP_P 신호가 로직 하이로 셋팅되면(Vin 전압이 네거티브로부터 포지티브로 변경된다는 것을 표시함), 네거티브 전류 펄스의 드라이브 강도를 감소시키기 위해, ENB_N(k) 신호는 로직 로우로 셋팅되고 ENB_N(k-1) 신호는 로직 하이로 셋팅된다 (블록(728)). 그렇지 않고 COMP_N 신호가 로직 하이로 셋팅되면(Vin 전압이 포지티브로부터 네거티브로 변경된다는 것을 표시함), 포지티브 전류 펄스의 드라이브 강도를 감소시키기 위해, ENB_P(k) 신호는 로직 로우로 셋팅되고 ENB_P(k-1) 신호는 로직 하이로 셋팅된다 (블록(730)). 블록들(728 및 730)로부터, 프로세스는 블록(714)으로 리턴한다.

블록(724)으로 다시 복귀하여, k가 제로와 동일하면, ENB_P(k) 및 ENB_N(k) 신호들은 k의 모든 값들에 대해 로직 로우로 셋팅된다 (블록(732)). 던 신호는 로직 하이로 셋팅된다 (또한 블록(732)). 그 후, 프로세스는 종료한다.

도 7은 출력 드라이버(140)의 드라이브 강도를 제어하는 예시적인 설계를 도시한다. 이러한 예시적인 설계에서, 단지 하나의 ENB_P(k) 신호 및 단지 하나의 ENB_N(k) 신호는, 각각, 포지티브 및 네거티브 전류 펄스들에 대해 현재의 드라이브 강도를 표시하기 위해 로직 하이로 셋팅된다. 또한, 출력 드라이버(140)의 드라이브 강도는 다른 방식들로 제어될 수도 있다. 예를 들어, 모든 ENB_P(k) 및 ENB_N(k) 신호들은 초기에 로직 하이로 셋팅될 수도 있으며, Vin 전압의 부호에서의 변경이 검출될 경우, ENB_P(k) 및 ENB_N(k) 신호의 하나의 쌍은 로직 로우로 리셋될 수도 있다.

도 8은 도 5의 출력 드라이버 제어 회로(530)의 예시적인 설계의 개략도를 도시한다. 이러한 예시적인 설계에서, 출력 드라이버 제어 회로(530)는, (i) COMP_P 및 COMP_N 신호들 각각에 대한 2개의 펄스 생성기들(810a 및 810b), 및 (ii) 출력 드라이버(140) 내의 K개의 출력 스테이지들에 대한 K개의 드라이브 제어 신호 생성기들(820a 내지 820K)을 포함한다.

펄스 생성기(810a)는 COMP_P 신호를 수신하며, 리딩 천이가 COMP_P 신호 상에서 검출될 때마다, 그의 출력 신호 상에서 펄스 QP를 생성한다. 유사하게, 펄스 생성기(810b)는 COMP_N 신호를 수신하며, 리딩 천이가 COMP_N 신호 상에서 검출될 때마다, 그의 출력 신호 상에서 펄스 QN을 생성한다.

각각의 드라이브 제어 신호 생성기(820)는 펄스 생성기들(810a 및 810b)로부터 QP 및 QN 신호들 뿐만 아니라 그의 출력 스테이지에 대한 ENB_P(k) 및 ENB_N(k) 드라이브 강도 신호들의 쌍을 수신한다. 각각의 신호 생성기(820)는, (i) ENB_P(k) 및 ENB_N(k) 신호들 양자가 로직 로우로 셋팅되면 디스에이블될 수도 있고, (ii) ENB_P(k) 및/또는 ENB_N(k) 신호가 로직 하이로 셋팅되면 인에이블될 수도 있다. ENB_N(k) 신호가 로직 하이로 셋팅되면, QP 신호 상의 펄스는 AND 게이트(822)를 통과하고 NEG(k) 드라이브 제어 신호로서 제공된다. 또한, NEG(k) 신호는 인버터(824)에 의해 반전되고,

드라이브 제어 신호로서 제공된다. ENB_P(k) 신호가 로직 하이로 셋팅되면, QN 신호 상의 펄스는 AND 게이트(826)를 통과하고 POS(k) 드라이브 제어 신호로서 제공된다. 또한, POS(k) 신호는 인버터(828)에 의해 반전되고,

드라이브 제어 신호로서 제공된다. 후술될 바와 같이, NEG(k),

, POS(k) 및

신호들은 k번째 출력 스테이지를 제어하는데 사용된다.

도 9는 도 1의 출력 드라이버(140)의 예시적인 설계의 개략도를 도시한다. 이러한 예시적인 설계에서, 출력 드라이버(140)는, Iout 전류를 제공하기 위해 함께 커플링된 자신들의 출력들을 갖는 K개의 스테이지들(910a 내지 910K)을 포함한다. 각각의 출력 스테이지(910)는 H-브리지 드라이버로서 커플링된 PMOS 트랜지스터들(922 및 926)의 쌍 및 NMOS 트랜지스터들(924 및 928)의 쌍을 포함한다. PMOS 트랜지스터(922)는 Vdd에 커플링된 그의 소스,

신호를 수신하는 그의 게이트, 및 노드 X에 커플링된 그의 드레인을 갖는다. NMOS 트랜지스터(924)는 Vss에 커플링된 그의 소스, NEG(k) 신호를 수신하는 그의 게이트, 및 노드 X에 커플링된 그의 드레인을 갖는다. PMOS 트랜지스터(926)는 Vdd에 커플링된 그의 소스,

신호를 수신하는 그의 게이트, 및 노드 Y에 커플링된 그의 드레인을 갖는다. NMOS 트랜지스터(928)는 Vss에 커플링된 그의 소스, POS(k) 신호를 수신하는 그의 게이트, 및 노드 Y에 커플링된 그의 드레인을 갖는다. 노드들 X 및 Y는 출력 드라이버(140)로부터 Iout 전류를 제공한다.

도 9에 도시된 바와 같이, 각각의 출력 스테이지(910)는 그 출력 스테이지에 대한 NEG(k),

, POS(k) 및

드라이브 제어 신호들을 수신한다. 각각의 출력 스테이지(910)는, 그 출력 스테이지가 인에이블되면, 포지티브 차동 전류 펄스 또는 네거티브 차동 전류 펄스를 생성한다. 특히, 도 9에 도시된 바와 같이, (i) POS(k) 신호가 포지티브 펄스를 갖고 (ii)

신호가 네거티브 펄스를 가지면, 각각의 출력 스테이지(910)는 포지티브 전류 펄스를 생성한다. 이러한 경우, PMOS 트랜지스터(922)가 턴 온되고 소싱(sourcing) 전류를 노드 X에 제공하며, NMOS 트랜지스터(928)가 또한 턴 온되고 노드 Y에 대한 싱킹(sinking) 전류를 제공한다. 도 9에 또한 도시된 바와 같이, (i) NEG(k) 신호가 포지티브 펄스를 갖고 (ii)

신호가 네거티브 펄스를 가지면, 각각의 출력 스테이지(910)는 네거티브 전류 펄스를 생성한다. 이러한 경우, NMOS 트랜지스터(924)가 턴 온되고 노드 X에 대한 싱킹 전류를 제공하며, PMOS 트랜지스터(926)가 또한 턴 온되고 소싱 전류를 노드 Y에 제공한다.

일 설계에서, K개의 출력 스테이지들(910a 내지 910K) 내의 MOS 트랜지스터들은 상이한 트랜지스터 사이즈들을 갖고 상이한 양들의 출력 전류를 제공할 수 있다. 예를 들어, 각각의 출력 스테이지는 이전 출력 스테이지보다 x배의 양의 출력 전류를 제공할 수도 있으며, 여기서, x는 1보다 더 큰 정수 또는 비-정수 값일 수도 있다 (예를 들어, x=2). 이러한 설계는 다양한 사이즈들의 지오메트릭 스텝(step)들로 전류 펄스들의 진폭의 조정을 허용할 수도 있다. 또 다른 설계에서, K개의 출력 스테이지들(910a 내지 910K) 내의 MOS 트랜지스터들은 동일한 사이즈를 갖고 유사한 양의 출력 전류를 제공할 수 있다. 이러한 설계는, 동일한 사이즈의 선형 스텝들로 전류 펄스들의 진폭의 조정을 허용할 수도 있다. 양자의 설계들에 대해, 하나 또는 그 초과의 출력 스테이지들은, 원하는 크기의 Iout 전류를 생성하기 위해 임의의 주어진 순간에 턴 온될 수도 있다. 더 많은 출력 스테이지들 및/또는 더 큰 드라이브 능력을 갖는 출력 스테이지들이 더 큰 진폭의 전류 펄스들을 제공하기 위해 턴 온될 수도 있으며, 그 역도 가능하다.

여기에 설명된 이산-시간 OTA는 다양한 이점들을 제공할 수도 있다. 첫번째로, 이산-시간 OTA는 스위칭형-커패시터 회로에서 더 정확한 전하 전달로 큰 이득을 제공할 수도 있고, 저전압 작은-지오메트리 CMOS 프로세스에서 종래의 OTA보다 더 큰 출력 신호 스윙을 가질 수도 있다. 그러한 CMOS 프로세스에서, 종래의 OTA의 이득 및 출력 신호는, 작은 공급 전압을 이용하여 동작하는 다수의 적층된 트랜지스터들 및 트랜지스터들의 작은 이득 때문에, 제한될 수도 있다. 종래의 OTA의 작은 이득은 스위칭형-커패시터 회로에서 부정확한 전하 전달을 초래할 수도 있으며, 작은 출력 신호 스윙은 작은 동적 범위를 초래할 수도 있다. 이산-시간 OTA를 이용하면, 작은 입력 신호를 리졸빙(resolve)할 수 있는 클록형 비교기(110)의 큰 이득 때문에, 정확한 전하 전달이 달성될 수도 있다. 큰 이득은 패치(450)의 포지티브 피드백 및 사전-증폭기에 의해 제공될 수도 있다. 큰 출력 신호 스윙은, 출력 드라이버(140)의 간단한 구조 때문에 달성될 수도 있다. 출력 드라이버(140)는, 도 9에 도시된 바와 같이 Vdd와 Vss 사이에 커플링된 2개의 적층된 트랜지스터들(하나는 PMOS 트랜지스터 및 하나는 NMOS 트랜지스터)의 다수의 세트들을 포함하며, 이들 트랜지스터들은 포화상태(saturation)에 있을 필요는 없다.

둘째로, 이산-시간 OTA는 종래의 OTA보다 더 적은 파워를 사용할 수도 있다. 종래의 OTA의 정착 속도는

에 의해 결정될 수도 있으며, 여기서,

은 종래의 OTA의 트랜스컨덕턴스이고,

는 피드백 팩터이며, C는 용량성 로드이며, 이들은 스위칭형-커패시터 회로로부터의 것일 수도 있다. 종래의 OTA에 대해, 더 신속한 셋팅 속도는 더 큰

을 이용하여 달성될 수도 있으며, 이는 더 많은 파워를 요구할 수도 있다. 대조적으로, 이산-시간 OTA는 전류 펄스들을 디지털적으로 생성하며, 이산-시간 OTA의 정착 시간은 사전-증폭기(410)의

에 의존하지 않는다. 따라서, 이산-시간 OTA 내의 사전-증폭기(410) 및 다른 회로들은 종래의 OTA보다 더 적은 파워를 소비하도록 설계될 수도 있다.

셋째로, 이산-시간 OTA는 능동 컴포넌트들에 대해 더 적은 영역에서 구현될 수도 있다. 사전-증폭기(410)는 이산-시간 OTA에서 유일한 클래스-A 타입 회로이며, 나머지 회로들은 사실상 디지털이고 컴팩트한 영역에서 구현될 수도 있다. 또한, 다른 이점들이 이산-시간 OTA에 의해 달성될 수도 있다.

여기에 설명된 이산-시간 OTA 및 스위칭형-커패시터 회로는 무선 통신, 컴퓨팅, 네트워킹, 소비자 전자기기 등과 같은 다양한 애플리케이션들에 대해 사용될 수도 있다. 또한, 이산-시간 OTA 및 스위칭형-커패시터 회로는, 무선 통신 디바이스들, 브로드캐스트 수신기들, 개인 휴대 정보 단말(PDA)들, 핸드헬드 디바이스들, 무선 모뎀들, 랩탑 컴퓨터들, 코드리스(cordless) 전화기들, 무선 로컬 루프(WLL) 스테이션들, 블루투스 디바이스들, 소비자 전자 디바이스들 등과 같은 다양한 전자 디바이스들에 대해 사용될 수도 있다. 명확화를 위해, 무선 통신 디바이스에서의 이산-시간 OTA 및 스위칭형-커패시터 회로의 사용이 후술된다.

도 10은 셀룰러 전화기, 무선 로컬 영역 네트워크(WLAN) 스테이션, 또는 몇몇 다른 디바이스일 수도 있는 무선 통신 디바이스(1000)의 예시적인 설계의 블록도를 도시한다. 도 10에 도시된 예시적인 설계에서, 무선 디바이스(1000)는, 양방향 통신을 지원하는 수신기(1020) 및 송신기(1040)를 포함한다. 일반적으로, 무선 디바이스(1000)는 임의의 수의 통신 시스템들 및 임의의 수의 주파수 대역들에 대해 임의의 수의 수신기들 및 임의의 수의 송신기들을 포함할 수도 있다.

수신 경로에서, 안테나(1012)는 기지국들 및/또는 다른 송신기 스테이션들에 의해 송신된 무선 주파수(RF) 변조된 신호들을 수신하고, 수신된 RF 신호를 제공하며, 그 RF 신호는 RF 유닛(1014)을 통해 라우팅되고 수신기(1020)에 제공된다. RF 유닛(1014)은 송신기(1040) 및 수신기(1020)에 대해 RF 신호들을 멀티플렉싱하기 위한 듀플렉서 및/또는 RF 스위치를 포함할 수도 있다. 또한, RF 유닛(1040)은 RF 필터들 및/또는 다른 회로들을 포함할 수도 있다. 수신기(1020) 내에서, 저잡음 증폭기(LNA)(1022)는 수신된 RF 신호를 증폭시키고 증폭된 RF 신호를 제공한다. 믹서들(1024a 및 1024b)은, 각각, 증폭된 RF 신호를 RF로부터 기저대역으로 하향변환시키고, 동위상(I) 및 직교위상(Q) 하향변환된 신호들을 제공한다. 로컬 오실레이터(LO) 신호 생성기(1036)는 주파수 하향변환을 위해 사용되는 I 및 Q LO 신호들을 생성하고, I 및 Q LO 신호들을 믹서들(1024a 및 1024b)에 각각 제공한다. 믹서들(1024a 및 1024b)로부터의 I 및 Q 하향변환된 신호들은 증폭기들(Amp)(1026a 및 1026b)에 의해 증폭되고, 저역 통과 필터들(1028a 및 1028b)에 의해 필터링되며, 증폭기들(1030a 및 1030b)에 의해 추가적으로 증폭되어, I 및 Q 기저대역 입력 신호들을 획득하고, 그 신호들은 기저대역 프로세서(1060)로 제공된다. I 및 Q 기저대역 입력 신호들은 기저대역 프로세서(1060)에 의해 디지털화 및 프로세싱(예를 들어, 복조 및 디코딩)되어 송신된 데이터를 복원할 수도 있다.

송신 경로에서, 기저대역 프로세서(1060)는 송신될 데이터를 프로세싱하고, I 및 Q 기저대역 출력 신호들을 송신기(1040)에 제공한다. 송신기(1040) 내에서, I 및 Q 기저대역 출력 신호들은 증폭기들(1042a 및 1042b)에 의해 증폭되고, 저역 통과 필터들(1044a 및 1044b)에 의해 필터링되며, 증폭기들(1046a 및 1046b)에 의해 추가적으로 증폭되어 I 및 Q 입력 신호들을 획득한다. I 및 Q 입력 신호들은 믹서들(1048a 및 1048b)에 의해 기저대역으로부터 RF로 상향변환되고, 합산기(1050)에 의해 합산되며, 파워 증폭기(PA)(1052)에 의해 증폭되어 출력 RF 신호를 획득하고, 그 RF 신호는 RF 유닛(1014)을 통해 라우팅되고 안테나(1012)를 통해 송신된다.

여기에 설명된 이산-시간 OTA 및 스위칭형-커패시터 회로는 도 10의 다양한 회로 블록들에 대해 사용될 수도 있다. 예를 들어, 이산-시간 OTA 및/또는 스위칭형-커패시터 회로는 저역 통과 필터들(1028 및/또는 1044)을 구현하는데 사용될 수도 있다. 또한, 이산-시간 OTA 및 스위칭형-커패시터 회로는 도 10의 LO 신호 생성기들(1036 및/또는 1056) 및/또는 다른 회로 블록들에서 사용될 수도 있다.

도 10은, 하나의 스테이지에서 신호를 RF와 기저대역 사이에서 주파수 변환하는 다이렉트-변환(direct-conversion) 아키텍처를 갖는 수신기(1020) 및 송신기(1040)의 예시적인 설계들을 도시한다. 또한, 수신기(1020) 및 송신기(1040)는, 다수의 스테이지들에서 신호를 RF와 기저대역 사이에서 변환하는 슈퍼-헤테로다인 아키텍처를 이용하여 구현될 수도 있다. 일반적으로, 수신기(1020) 및 송신기(1040)에서의 신호들의 컨디셔닝은 증폭기, 필터, 믹서 등의 하나 또는 그 초과의 스테이지들에 의해 수행될 수도 있다. 회로 블록들은 도 10에 도시된 구성과는 상이하게 배열될 수도 있다. 또한, 도 10에 도시되지 않은 다른 회로 블록들이 송신기 및 수신기에서 신호들을 컨디셔닝하기 위해 또한 사용될 수도 있다. 또한, 도 10의 몇몇 회로 블록들이 생략될 수도 있다. 수신기(1020) 및 송신기(1040)의 모두 또는 일부는 하나 또는 그 초과의 아날로그 IC들, RF IC(RFIC)들, 믹싱된-신호 IC들 등 상에서 구현될 수도 있다.

기저대역 프로세서(1060)는 데이터 송신 및 수신 뿐만 아니라 다른 기능들을 위한 다양한 프로세싱 유닛들을 포함할 수도 있다. 또한, 기저대역 프로세서(1060)는 수신기(1020) 및 송신기(1040)에서 다양한 회로 블록들에 대한 제어들을 생성할 수도 있다. 메모리(1062)는 무선 디바이스(1000)에 대한 프로그램 코드들 및 데이터를 저장할 수도 있고, (도 10에 도시된 바와 같이) 기저대역 프로세서(1060) 내부에 또는 기저대역 프로세서(1060) 외부에 존재할 수도 있다. 기저대역 프로세서(1060)는 하나 또는 그 초과의 주문형 집적 회로(ASIC)들 및/또는 다른 IC들 상에서 구현될 수도 있다.

예시적인 설계에서, 장치는, 예를 들어, 도 1에 도시된 바와 같이 클록형 비교기 및 출력 회로를 포함할 수도 있다. 클록형 비교기는 입력 전압을 수신하고 디지털 비교기 출력을 제공할 수도 있다. 출력 회로는 클록형 비교기에 커플링될 수도 있으며, 디지털 비교기 출력을 수신하고 전류 펄스들을 제공할 수도 있다. 클록형 비교기 및 출력 회로는 OTA 또는 몇몇 다른 회로를 구현할 수도 있다. 장치는 무선 디바이스, 전자 디바이스, 집적 회로 등일 수도 있다.

예시적인 설계에서, 예를 들어, 도 3b에 도시된 바와 같이, 출력 회로는 입력 전압의 부호에서의 변화들(또는 입력 전압에서의 제로 크로싱)을 검출할 수도 있고, 입력 전압의 부호에서의 변화가 검출될 경우 전류 펄스들의 진폭을 감소시킬 수도 있다. 출력 회로는, 최소 진폭에 도달하거나 몇몇 다른 종료 조건에 직면할 때까지 전류 펄스들의 진폭을 계속 감소시킬 수도 있다. 입력 전압의 부호에서의 변화들이 검출될 경우, 출력 회로는 지오메트릭 스텝들(예를 들어, 1/2 만큼), 선형 스텝들(예를 들어, 고정된 양만큼), 또는 몇몇 다른 방식으로 전류 펄스들의 진폭을 감소시킬 수도 있다. 출력 회로는, 디지털 비교기 출력에 기초하여 입력 전압의 극성을 결정할 수도 있고, 입력 전압과 반대인 극성을 갖는 전류 펄스들을 생성할 수도 있다.

예시적인 설계에서, 예를 들어, 도 4에 도시된 바와 같이, 클록형 비교기는 적어도 하나의 증폭기 스테이지 및 래치를 포함할 수도 있다. 증폭기 스테이지(들)는 직렬로 커플링될 수도 있으며, 입력 전압을 수신하고 증폭된 전압을 제공할 수도 있다. 래치는 최종 증폭기 스테이지에 커플링될 수도 있으며, 증폭된 전압을 수신하고 디지털 비교기 출력을 제공할 수도 있다. 또 다른 예시적인 설계에서, 클록형 비교기는 래치를 포함하고 증폭기 스테이지들을 포함하지 않을 수도 있다. 양자의 예시적인 설계들에 있어서, 래치는 입력 전압의 부호를 검출하고, 입력 전압의 부호가 포지티브이면 제 1 비교기 출력 신호(예를 들어, COMP_P 신호)를 어써트하며, 입력 전압의 부호가 네거티브이면 제 2 비교기 출력 신호(예를 들어, COMP_N 신호)를 어써트할 수도 있다. 디지털 비교기 출력은 제 1 및 제 2 비교기 출력 신호들을 포함할 수도 있다. 래치는 비교기 클록에 의해 인에이블 및 디스에이블될 수도 있다. 클록형 비교기는 비교기 클록의 지정된 부분 동안 (예를 들어, 상승 에지에서) 입력 전압을 검출할 수도 있고, 출력 회로는 클록형 비교기에 의한 입력 전압의 검출 이후 전류 펄스들을 제공할 수도 있다.

예시적인 설계에서, 예를 들어, 도 1에 도시된 바와 같이, 출력 회로는 제어 로직 및 출력 드라이버를 포함할 수도 있다. 제어 로직은 클록형 비교기로부터 디지털 비교기 출력을 수신할 수도 있고, 디지털 제어 신호들(예를 들어, NEG(k),

, POS(k) 및

신호들)을 제공할 수도 있다. 출력 드라이버는 제어 로직에 커플링될 수도 있으며, 디지털 제어 신호들을 수신하고 전류 펄스들을 제공할 수도 있다. 제어 로직은, 예를 들어, 도 6에 도시된 바와 같이, 디지털 비교기 출력 및 아마도 다른 신호들에 기초하여 비교기 클록을 생성할 수도 있다. 또한, 제어 로직은, 예를 들어, 도 7에 도시된 바와 같이, 입력 전압의 부호에서의 변화들에 기초하여 전류 펄스들의 진폭을 조정할 수도 있다.

예시적인 설계에서, 예를 들어, 도 9에 도시된 바와 같이, 출력 드라이버는 병렬로 커플링된 복수의 출력 스테이지들을 포함할 수도 있다. 각각의 출력 스테이지는 제어 로직으로부터 디지털 제어 신호들의 각각의 세트를 수신할 수도 있고, 디지털 제어 신호들의 세트에 의해 인에이블될 경우 전류 펄스들을 제공할 수도 있다. 복수의 출력 스테이지들은, 인에이블될 경우 상이한 양들의 전류를 제공할 수도 있는 상이한 사이즈들의 트랜지스터들로 구현될 수도 있다. 대안적으로, 복수의 출력 스테이지들은, 인에이블될 경우 동일한 양의 전류를 제공할 수도 있는 동일한 사이즈의 트랜지스터들로 구현될 수도 있다.

또 다른 예시적인 설계에서, 예를 들어, 도 2a에 도시된 바와 같이, 장치는 적어도 하나의 커패시터, 이산-시간 OTA, 및 복수의 스위치들을 포함하는 스위칭형-커패시터 회로를 포함할 수도 있다. 커패시터(들)는 전류를 충전 및 방전시킬 수도 있다. 이산-시간 OTA는 입력 전압을 수신하고 전류 펄스들을 제공할 수도 있다. 스위치들은 커패시터(들)를 입력 신호 및 이산-시간 OTA에 커플링시킬 수도 있다. 이산-시간 OTA는 입력 전압의 부호에서의 변화들을 검출할 수도 있으며, 입력 전압의 부호에서의 변화가 검출될 경우 전류 펄스들의 진폭을 감소시킬 수도 있다. 이산-시간 OTA는 입력 전압의 극성을 결정할 수도 있고, 입력 전압과 반대인 극성을 갖는 전류 펄스들을 생성할 수도 있다. 이산-시간 OTA는, 예를 들어, 도 1에 도시된 바와 같이 클록형 비교기 및 출력 회로를 이용하여 구현될 수도 있다. 스위칭형-커패시터 회로는 저역 통과 필터, 적분기, 또는 몇몇 다른 회로를 구현할 수도 있다.

도 11은 이산-시간 OTA를 동작시키기 위한 프로세스(1100)의 예시적인 설계를 도시한다. 입력 전압은 증폭된 전압을 획득하도록 증폭될 수도 있다 (블록(1112)). 증폭된 전압은 디지털 비교기 출력을 획득하도록 래치될 수도 있다 (블록(1114)). 전류 펄스들은 디지털 비교기 출력에 기초하여 생성될 수도 있다 (블록(1116)). 예시적인 설계에서, 입력 전압은 디지털 비교기 출력에 기초하여 제 1 극성을 갖도록 결정될 수도 있다. 제 1 극성의 반대인 제 2 극성을 갖는 전류 펄스들이 생성될 수도 있다. 입력 전압의 부호에서의 변화들이 검출될 수도 있다 (블록(1118)). 입력 전압의 부호에서의 변화가 검출될 경우, 전류 펄스들의 진폭이 감소될 수도 있다 (블록(1120)). 비교기 클록은 디지털 비교기 출력에 기초하여 생성될 수도 있다. 입력 전압은 비교기 클록의 지정된 부분 동안 (예를 들어, 상승 에지에서) 증폭되고 래치될 수도 있으며, 전류 펄스들은 클록형 비교기에 의한 입력 전압의 검출 이후 생성될 수도 있다. 스위칭-커패시터 회로 내의 적어도 하나의 커패시터는 전류 펄스들을 이용하여 충전되거나 방전될 수도 있다 (블록(1122)).

여기에 설명된 이산-시간 OTA 및 스위칭형-커패시터 회로는 IC, 아날로그 IC, RFIC, 믹싱된-신호 IC, ASIC, 인쇄 회로 보드(PCB), 전자 디바이스 등 상에서 구현될 수도 있다. 또한, 이산-시간 OTA 및 스위칭형-커패시터 회로는 CMOS, NMOS, PMOS, 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 비소화갈륨(GaAs) 등과 같은 다양한 IC 프로세스 기술들을 이용하여 제조될 수도 있다.

여기에 설명된 이산-시간 OTA 및/또는 스위칭형-커패시터 회로를 구현하는 장치는 자립형 디바이스일 수도 있거나 더 큰 디바이스의 일부일 수도 있다. 디바이스는, (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수도 있는 하나 또는 그 초과의 IC들의 세트, (iii) RF 수신기(RFR) 또는 RF 송신기/수신기(RTR)와 같은 RFIC, (iv) 모바일 스테이션 모뎀(MSM)과 같은 ASIC, (v) 다른 디바이스들 내에 구현될 수도 있는 모듈, (vi) 수신기, 셀룰러 전화기, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등등일 수도 있다.

하나 또는 그 초과의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상의 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 그들을 통해 송신될 수도 있다. 컴퓨터-판독가능 매체들은 일 장소로부터 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체들 및 통신 매체들 양자를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속 수단이 컴퓨터-판독가능 매체로 적절히 명칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 무선, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 무선, 및 마이크로파와 같은) 무선 기술들은 매체의 정의 내에 포함된다. 여기에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 조합들이 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.

본 발명의 이전 설명은 임의의 당업자가 본 발명을 수행 또는 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 변형들은 당업자들에게는 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어나지 않으면서 다른 변경들에 적용될 수도 있다. 따라서, 본 발명은 여기에 설명된 예들 및 설계들로 제한되도록 의도되지 않으며, 여기에 기재된 원리들 및 신규한 특성들에 따르는 최광의 범위를 허여하려는 것이다.

Claims (29)

1. 장치로서,
   입력 전압을 수신하고 디지털 비교기 출력을 제공하도록 동작되는 클록형(clocked) 비교기; 및
   상기 클록형 비교기에 커플링되며 상기 디지털 비교기 출력을 수신하고 전류 펄스들을 제공하도록 동작되는 출력 회로를 포함하는, 장치.
2. 제 1 항에 있어서,
   상기 출력 회로는, 상기 입력 전압의 부호에서의 변화들을 검출하며, 상기 입력 전압의 부호에서의 변화가 검출될 경우 상기 전류 펄스들의 진폭을 감소시키도록 동작되는, 장치.
3. 제 2 항에 있어서,
   상기 출력 회로는, 상기 입력 전압의 부호에서의 변화들이 검출될 경우 지오메트릭 스텝(geometric step)들 또는 선형 스텝들로 상기 전류 펄스들의 진폭을 감소시키도록 동작되는, 장치.
4. 제 1 항에 있어서,
   상기 출력 회로는, 상기 디지털 비교기 출력에 기초하여 제 1 극성을 갖는 입력 전압을 결정하고 상기 제 1 극성의 반대인 제 2 극성을 갖는 전류 펄스들을 생성하도록 동작되는, 장치.
5. 제 1 항에 있어서,
   상기 클록형 비교기는, 비교기 클록의 지정된 부분 동안 상기 입력 전압을 검출하도록 동작되며,
   상기 출력 회로는 상기 클록형 비교기에 의한 상기 입력 전압의 검출 이후 상기 전류 펄스들을 제공하도록 동작되는, 장치.
6. 제 1 항에 있어서,
   상기 클록형 비교기는,
   직렬로 커플링되며, 상기 입력 전압을 수신하고 증폭된 전압을 제공하도록 동작되는 적어도 하나의 증폭기 스테이지, 및
   상기 적어도 하나의 증폭기 스테이지에 커플링되며, 상기 증폭된 전압을 수신하고 상기 디지털 비교기 출력을 제공하도록 동작되는 래치를 포함하는, 장치.
7. 제 6 항에 있어서,
   상기 래치는, 상기 입력 전압의 부호를 검출하고, 상기 입력 전압의 부호가 포지티브이면 제 1 비교기 출력 신호를 어써트(assert)하며, 상기 입력 전압의 부호가 네거티브이면 제 2 비교기 출력 신호를 어써트하도록 동작되고,
   상기 디지털 비교기 출력은 상기 제 1 비교기 출력 신호 및 상기 제 2 비교기 출력 신호를 포함하는, 장치.
8. 제 1 항에 있어서,
   상기 출력 회로는,
   상기 클록형 비교기에 커플링되며, 상기 디지털 비교기 출력을 수신하고 디지털 제어 신호들을 제공하도록 동작되는 제어 로직, 및
   상기 제어 로직에 커플링되며, 상기 디지털 제어 신호들을 수신하고 상기 전류 펄스들을 제공하도록 동작되는 출력 드라이버를 포함하는, 장치.
9. 제 8 항에 있어서,
   상기 제어 로직은 상기 디지털 비교기 출력에 기초하여 비교기 클록을 생성하도록 동작되며,
   상기 클록형 비교기는 상기 비교기 클록에 기초하여 인에이블 또는 디스에이블되는, 장치.
10. 제 8 항에 있어서,
    상기 제어 로직은 상기 입력 전압의 부호에서의 변화들에 기초하여 상기 전류 펄스들의 진폭을 조정하도록 동작되는, 장치.
11. 제 8 항에 있어서,
    상기 출력 드라이버는, 병렬로 커플링된 복수의 출력 스테이지들을 포함하며,
    각각의 출력 스테이지는 상기 제어 로직으로부터 디지털 제어 신호들의 각각의 세트를 수신하고, 상기 디지털 제어 신호들의 세트에 의해 인에이블될 경우 전류 펄스들을 제공하는, 장치.
12. 제 11 항에 있어서,
    상기 복수의 출력 스테이지들은, 상이한 사이즈들을 갖고 인에이블될 경우 상이한 양들의 전류를 제공하는 트랜지스터들을 포함하는, 장치.
13. 제 11 항에 있어서,
    상기 복수의 출력 스테이지들은, 동일한 사이즈를 갖고 인에이블될 경우 동일한 양의 전류를 제공하는 트랜지스터들을 포함하는, 장치.
14. 제 1 항에 있어서,
    상기 클록형 비교기 및 상기 출력 회로는 이산-시간 동작 트랜스컨덕턴스 증폭기(OTA)를 구현하는, 장치.
15. 장치로서,
    스위칭형-커패시터 회로를 포함하며,
    상기 스위칭형-커패시터 회로는,
    전류를 충전 및 방전시키도록 동작되는 적어도 하나의 커패시터,
    입력 전압을 수신하고 전류 펄스들을 제공하도록 동작되는 이산-시간 동작 트랜스컨덕턴스 증폭기(OTA), 및
    입력 신호 및 상기 이산-시간 OTA에 상기 적어도 하나의 커패시터를 커플링시키도록 동작되는 복수의 스위치들을 포함하는, 장치.
16. 제 15 항에 있어서,
    상기 이산-시간 OTA는 상기 입력 전압의 부호에서의 변화들을 검출하고, 상기 입력 전압의 부호에서의 변화가 검출될 경우 상기 전류 펄스들의 진폭을 감소시키도록 동작되는, 장치.
17. 제 15 항에 있어서,
    상기 이산-시간 OTA는 제 1 극성을 갖는 입력 전압을 결정하고, 상기 제 1 극성의 반대인 제 2 극성을 갖는 전류 펄스들을 생성하도록 동작되는, 장치.
18. 제 15 항에 있어서,
    상기 스위칭형-커패시터 회로는 저역 통과 필터를 구현하는, 장치.
19. 제 15 항에 있어서,
    상기 스위칭형-커패시터 회로는 적분기를 구현하는, 장치.
20. 방법으로서,
    증폭된 전압을 획득하기 위해 입력 전압을 증폭시키는 단계;
    디지털 비교기 출력을 획득하기 위해 상기 증폭된 전압을 래치(latch)하는 단계; 및
    상기 디지털 비교기 출력에 기초하여 전류 펄스들을 생성하는 단계를 포함하는, 방법.
21. 제 20 항에 있어서,
    상기 입력 전압의 부호에서의 변화들을 검출하는 단계; 및
    상기 입력 전압의 부호에서의 변화가 검출될 경우 상기 전류 펄스들의 진폭을 감소시키는 단계를 더 포함하는, 방법.
22. 제 20 항에 있어서,
    상기 디지털 비교기 출력에 기초하여 비교기 클록을 생성하는 단계를 더 포함하며,
    상기 입력 전압은, 상기 비교기 클록의 지정된 부분 동안 증폭 및 래치되고, 상기 전류 펄스들은 상기 입력 전압의 검출 이후 생성되는, 방법.
23. 제 20 항에 있어서,
    상기 전류 펄스들을 생성하는 단계는,
    상기 디지털 비교기 출력에 기초하여 제 1 극성을 갖는 입력 전압을 결정하는 단계; 및
    상기 제 1 극성의 반대인 제 2 극성을 갖는 전류 펄스들을 생성하는 단계를 포함하는, 방법.
24. 제 20 항에 있어서,
    상기 전류 펄스들을 이용하여 스위칭형-커패시터 회로 내의 적어도 하나의 커패시터를 충전 또는 방전시키는 단계를 더 포함하는, 방법.
25. 장치로서,
    증폭된 전압을 획득하기 위해 입력 전압을 증폭시키기 위한 수단;
    디지털 비교기 출력을 획득하기 위해 상기 증폭된 전압을 래치하기 위한 수단; 및
    상기 디지털 비교기 출력에 기초하여 전류 펄스들을 생성하기 위한 수단을 포함하는, 장치.
26. 제 25 항에 있어서,
    상기 입력 전압의 부호에서의 변화들을 검출하기 위한 수단; 및
    상기 입력 전압의 부호에서의 변화가 검출될 경우 상기 전류 펄스들의 진폭을 감소시키기 위한 수단을 더 포함하는, 장치.
27. 제 25 항에 있어서,
    상기 디지털 비교기 출력에 기초하여 비교기 클록을 생성하기 위한 수단을 더 포함하며,
    상기 입력 전압은, 상기 비교기 클록의 지정된 부분 동안 증폭 및 래치되고, 상기 전류 펄스들은 상기 입력 전압의 검출 이후 생성되는, 장치.
28. 제 25 항에 있어서,
    상기 전류 펄스들을 생성하기 위한 수단은,
    상기 디지털 비교기 출력에 기초하여 제 1 극성을 갖는 입력 전압을 결정하기 위한 수단; 및
    상기 제 1 극성의 반대인 제 2 극성을 갖는 전류 펄스들을 생성하기 위한 수단을 포함하는, 장치.
29. 제 25 항에 있어서,
    상기 전류 펄스들을 이용하여 스위칭형-커패시터 회로 내의 적어도 하나의 커패시터를 충전 또는 방전시키기 위한 수단을 더 포함하는, 장치.

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