JP2013523055A - スイッチドキャパシタ回路のためのディスクリートタイムオペレーショナルトランスコンダクタンス増幅器 - Google Patents

Abstract

大きなゲイン及び大きな出力信号スイングを有するディスクリートタイムオペレーショナルトランスコンダクタンス増幅器（ＯＴＡ）が説明される。例示的な設計において、ディスクリートタイムＯＴＡは、クロックトコンパレータ及び出力回路を含む。クロックトコンパレータは、入力電圧を受けてデジタルコンパレータ出力を供給する。出力回路は、デジタルコンパレータ出力を受けて電流パルスを供給する。出力回路は、デジタルコンパレータ出力に基づいて入力電圧の符号の変化を検出し、入力電圧の符号の変化が検出されたときに電流パルスの振幅を減少させる。出力電流は、入力電圧の極性とは逆の極性を有する電流パルスを発生する。ディスクリートタイムＯＴＡは、スイッチドキャパシタ回路及び他のアプリケーションに用いられる。
【選択図】図１

Description

本開示は、一般にエレクトロニクスに関し、より具体的にはオペレーショナルトランスコンダクタンス増幅器（ＯＴＡ）に関する。

ＯＴＡは、入力電圧を受け取って出力電流を供給する回路である。ＯＴＡは、他の回路と同様にスイッチドキャパシタ回路に用いられるかもしれない。スイッチドキャパシタ回路は、スイッチが開及び閉であるときに、キャパシタに及びキャパシタから電荷を転送することにより、ディスクリートタイム信号処理を実行する回路である。ＯＴＡは典型的には、スイッチドキャパシタ回路において充電及び放電電流を与えるために、増幅器として用いられる。スイッチドキャパシタ回路に対する伝達関数（transfer function）は、キャパシタサイズの比率に基づいて規定されるかもしれず、それは、集積回路（ＩＣ）において絶対的なキャパシタサイズよりもより現実的に達成されるかもしれない。

ＯＴＡは、小さいサイズ及び低電力消費を得るために、相補的金属酸化物半導体（ＣＭＯＳ）にインプリメントされるかもしれない。しかしながら、ＯＴＡは、低電圧及び小幾何学のＣＭＯＳプロセスによってインプリメントされると、小ゲイン及び小出力信号スイングを有するかもしれない。小ゲインは、不正確な電荷転送に帰結するかもしれず、小出力信号スイングは、スイッチドキャパシタ回路のダイナミックレンジを制限するかもしれない。したがって、大ゲイン及び大出力信号スイングを有するＯＴＡのための技術に対する要求が存在する。

大ゲイン及び大出力信号スイングを有するディスクリートタイムＯＴＡが、ここで説明される。ディスクリートタイムＯＴＡは、入力電圧を受け取って出力電流パルスを供給する回路である。ディスクリートタイムＯＴＡは、スイッチドキャパシタ回路において、コンベンショナルなＯＴＡ（入力電圧を受け取って出力電流を供給する）をエミュレート及び置き換えるかもしれない。ディスクリートタイムＯＴＡは、以下に説明されるように、コンベンショナルなＯＴＡを上回るアドバンテージを与えるかもしれない。

例示的な設計において、ディスクリートタイムＯＴＡは、クロックトコンパレータ（clocked comparator）及び出力回路を含むかもしれない。クロックトコンパレータは、入力電圧を受け取ってデジタルコンパレータ出力を供給するかもしれない。出力回路は、デジタルコンパレータ出力を受け取って電流パルスを供給するかもしれない。出力回路は、デジタルコンパレータ出力に基づいて入力電圧の符号（sign）の変化を検出するかもしれず、入力電圧の符号の変化が検出されたときに、電流パルスの振幅を減少させるかもしれない。出力回路は、入力電圧の極性の反対の極性を有する電流パルスを発生するかもしれない。クロックトコンパレータ及び出力回路は、以下に説明されるようにインプリメントされるかもしれない。ディスクリートタイムＯＴＡは、スイッチドキャパシタ回路及び他のアプリケーションに用いられるかもしれない。

本開示の種々の視点及び特徴が、より詳細に以下に説明される。

図１は、ディスクリートタイムＯＴＡの例示的な設計を示している。 図２Ａは、スイッチドキャパシタ回路の例示的な設計を示している。 図２Ｂは、スイッチドキャパシタ回路のコントロール信号のタイミング図を示している。 図３Ａは、コンベンショナルなＯＴＡによるスイッチドキャパシタ回路に対する信号のプロットを示している。 図３Ｂは、ディスクリートタイムＯＴＡによるスイッチドキャパシタ回路に対する信号のプロットを示している。 図４は、クロックトコンパレータの例示的な設計を示している。 図５は、ディスクリートタイムＯＴＡ内のコントロールロジックの例示的な設計を示している。 図６は、コンパレータコントロール回路の動作を表すプロセスを示している。 図７は、ドライブ強度コントロール回路の動作を表すプロセスを示している。 図８は、出力ドライバコントロール回路の例示的な設計を示している。 図９は、出力ドライバの例示的な設計を示している。 図１０は、無線通信デバイスの例示的な設計を示している。 図１１は、ディスクリートタイムＯＴＡを動作させるためのプロセスの例示的な設計を示している。

“例示的（exemplary）”なる語句は、“例（example）、例示（instance）及び例証（illustration）として与えること”を意味するために、ここでは用いられる。“例示的（exemplary）”としてここで説明されるいかなる設計も、他の設計にわたって好ましい或いは効果的であるとして必ずしも解釈されない。

図１は、ディスクリートタイムＯＴＡ１００の例示的な設計のブロック図を示し、それは、他の回路と同様にスイッチドキャパシタ回路に用いられるかもしれない。図１に示された例示的な設計において、ディスクリートタイムＯＴＡ１００は、クロックトコンパレータ（clocked comparator）１１０及びデジタリコントロールド（digitally controlled）出力回路１２０を含んでいる。コンパレータ１１０は、差動入力電圧Ｖinを受け取り、出力回路１２０からのコンパレータクロックによってイネーブルにされたときに、Ｖin電圧の符号を検出する。コンパレータ１１０は、ＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号を備える相補的なデジタルコンパレータ出力を供給する。コンパレータ１１０は、出力回路１２０からのパワーダウン信号に基づいてパワーダウンするかもしれない。

図１に示された例示的な設計において、出力回路１２０は、出力ドライバ１４０に結合されたコントロールロジック１３０を含んでいる。コントロールロジック１３０は、コンパレータ１１０及び出力ドライバ１４０の動作を制御して、ディスクリートタイムＯＴＡ１００の所望のパフォーマンスを得る。コントロールロジック１３０は、コンパレータ１１０からのＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号とクロック（ＣＬＫ）信号を受け取り、以下に説明されるように、コンパレータ１１０に対するコンパレータクロック及びパワーダウン信号を発生する。コントロールロジック１３０は、出力ドライバ１４０に対するドライブコントロール信号のセットを発生する。出力回路１４０は、ドライブコントロール信号を受け取り、電流パルスを備える差動出力電流Ｉout を供給する。コンパレータ１１０、コントロールロジック１３０及び出力ドライバ１４０の設計及び動作は、以下により詳細に説明される。

図２Ａは、ＯＴＡ２３０を備えるスイッチドキャパシタ回路２００の例示的な設計のブロック図を示している。スイッチドキャパシタ回路２００内において、スイッチ２１２は、入力信号Ｓinを受け取る一端と、ノードＡに結合された他端とを有している。スイッチ２１４は、ノードＡに結合された一端と、回路グラウンドに結合された他端とを有している。キャパシタ２１６は、ノードＡとノードＢとの間に結合されている。スイッチ２１８は、ノードＢに結合された一端と、回路グラウンドに結合された他端とを有している。スイッチ２２０は、ノードＢに結合された一端と、ＯＴＡ２３０の反転入力に結合された他端とを有している。ＯＴＡ２３０の非反転入力は、回路グラウンドに結合されている。キャパシタ２２２は、ＯＴＡ２３０の反転入力と出力との間に結合されている。キャパシタ２２４は、回路グラウンドと、出力信号Ｖout を供給するＯＴＡ２３０の出力との間に結合されている。ＯＴＡ２３０は、図１のディスクリートタイムＯＴＡ１００によってインプリメントされるかもしれない。スイッチ２１２及び２１８は、Ｐ１コントロール信号によってコントロールされ、スイッチ２１４及び２２０は、Ｐ２コントロール信号によってコントロールされる。

簡単のため、図２Ａはスイッチドキャパシタ回路２００のシングルエンド設計を示している。異なった設計では、図２Ａのスイッチ及びキャパシタは、相補的な信号パスに対して複製され（replicated）及び用いられ、それは、相補的な入力信号を受け取り、相補的な出力信号を供給する。

図２Ｂは、図２Ａのスイッチドキャパシタ回路２００内のスイッチに対するＰ１及びＰ２コントロール信号のタイミング図を示している。Ｐ１及びＰ２信号は、図２Ｂの先頭に示されたＣＬＫ信号に基づいて発生されるかもしれない。スイッチ２１２及び２１８は、Ｐ１信号がロジックハイのときの第１の位相φ１の最中にイネーブル（enable）にされ、残りの時間にディセーブル（disable）にされる。スイッチ２１４及び２２０は、Ｐ２信号がロジックハイのときの第２の位相φ２の最中にイネーブルにされ、残りの時間にディセーブルにされる。第１及び第２の位相は、図２Ｂに示されるように、非オーバーラップである。

スイッチドキャパシタ回路２００は、以下のように動作する。第１の位相の最中にスイッチ２１２及び２１８は閉じ、スイッチ２１４及び２２０は開き、キャパシタ２１６はＳin信号によって充電される。Ｓin信号が正であるとすると、ノードＢがグラウンドであるため、キャパシタ２１６は正電圧によって充電される。第２の位相の最中に、スイッチ２１２及び２１８は開き、スイッチ２１４及び２２０は閉じ、キャパシタ２１６上の電荷はキャパシタ２２２に送られる。スイッチ２１４及び２２０が閉じているとき、ノードＡがグラウンドであり、その前の位相でＳin信号が正であるため、ノードＢでの電圧は負である。ＯＴＡ２３０は、非反転入力でのゼロボルト（０Ｖ）に対する反転入力での入力電圧Ｖinを検出し、Ｉout 電流を供給する。特に、ＯＴＡ２３０は、検出されたＶin電圧が０Ｖよりも小さいとすると、正のｉout 電流を発生してキャパシタ２１６及び２２２を充電し、検出されたＶin電圧が０Ｖよりも大きいとすると、負のｉout 電流を発生してキャパシタ２１６及び２２２を放電する。Ｖin電圧は、安定状態において０Ｖ近くに落ち着くべきであり、Ｉout 電流はゼロに落ち着くべきである。Ｓin信号が負であるとすると、相補的なアクションが生じる。

図３Ａは、アナログ入力電圧を受け取ってアナログ出力電流を供給するコンベンショナルなＯＴＡによってインプリメントされたＯＴＡ２３０を有するスイッチドキャパシタ回路２００に対する種々の信号のプロットを示している。明確化のため、図３Ａは、Ｓin信号が正である場合の種々の信号を示している。最初に、図２Ａのキャパシタ２１６は、Ｓin信号によって正電圧に充電される。時間Ｔ０において、スイッチ２１４及び２２０は閉じ、Ｖin電圧はキャパシタ２１６にまたがる電圧によって急激に負になる。コンベンショナルなＯＴＡからのＩout 電流は、Ｖin電圧に関連し、Ｉout ＝−ｇｍ・Ｖin、として与えられ、ｇｍはコンベンショナルなＯＴＡのトランスコンダクタンスである。コンベンショナルなＯＴＡは、時間Ｔ０において大きなＩout 電流を供給し、それは、キャパシタ２１６及び２２２を充電し、Ｖout 電圧を増加させる。Ｖin電圧は、ゆっくりと増加し、キャパシタ２１６上の負電荷がキャパシタ２２２に送られるにしたがって０Ｖに近づく。Ｉout 電流はゆっくりと減少し、Ｖin電圧が０Ｖに近づくにしたがってゼロに近づく。Ｖout 電圧は、Ｖin及びＩout がゼロに近づくにしたがって、漸近的に安定状態電圧へと到達する。

図３Ｂは、アナログ入力電圧を受け取って出力電流パルスを供給するディスクリートタイムＯＴＡ１００によってインプリメントされたＯＴＡ２３０を有するスイッチドキャパシタ回路２００に対する種々の信号のプロットを示している。図３Ｂはまた、コンパレータ１１０に対するコンパレータクロックを示している。コンパレータ１１０は、コンパレータクロックがロジックロウであるときにディセーブルであり、コンパレータクロックがロジックハイであるときにイネーブルである。

明確化のため、図３Ｂは、Ｓin信号が正である場合の種々の信号を示している。最初に、図２Ａのキャパシタ２１６は、Ｓin信号によって決定される正電圧に充電される。時間Ｔ０において、スイッチ２１４及び２２０は閉じ、Ｖin電圧はキャパシタ２１６にまたがる電圧によって急激に負になる。ディスクリートタイムＯＴＡは、コンパレータクロックのリーディングエッジに対応する時間Ｔ１でのＶin信号の符号を検出する。時間Ｔ２において（それは、符号検出に続く短い遅延である）、ディスクリートタイムＯＴＡは、負であるＶin信号による正電流パルスを供給する。この電流パルスは、キャパシタ２１６及び２２２を充電し、Ｖin及びＶout 電圧を増加させる。Ｉout 電流上のパルスは、コンパレータ１１０の出力によってトリガされ、それは、いくらかの遅延の後にコンパレータクロックのリーディングエッジによってトリガされる。Ｉout 電流は、コンパレータクロックに依存しない自身のタイミングによってゼロにもどる。

ディスクリートタイムＯＴＡは、コンパレータクロックの次のリーディングエッジに対応する時間Ｔ３でのＶin信号の符号を再び検出する。時間Ｔ４において、ディスクリートタイムＯＴＡは、負であるＶin信号による正電流パルスを供給する。この電流パルスは、キャパシタ２１６及び２２２をさらに充電し、Ｖin及びＶout 電圧を増加させる。Ｉout 電流は、その後、ゼロにもどる。ディスクリートタイムＯＴＡは、コンパレータクロックの次のリーディングエッジに対応する時間Ｔ５でのＶin信号の符号を再び検出する。時間Ｔ６において、ディスクリートタイムＯＴＡは、負であるＶin信号による正電流パルスを供給する。この電流パルスは、キャパシタ２１６及び２２２をさらに充電し、Ｖin及びＶout 電圧を増加させる。Ｉout 電流は、その後、ゼロにもどる。

ディスクリートタイムＯＴＡは、時間Ｔ７においてＶin信号の符号を再び検出し、正であるＶin信号による時間Ｔ８での負電流パルスを供給する。この電流パルスは、キャパシタ２１６及び２２２を放電し、Ｖin及びＶout 電圧を減少させる。Ｉout 電流は、その後、ゼロにもどる。ディスクリートタイムＯＴＡは、時間Ｔ９においてＶin信号の符号を再び検出し、負であるＶin信号による時間Ｔ１０での正電流パルスを供給する。この電流パルスは、キャパシタ２１６及び２２２を充電し、Ｖin及びＶout 電圧を増加させる。Ｉout 電流は、その後、ゼロにもどる。ディスクリートタイムＯＴＡは、時間Ｔ１１においてＶin信号の符号を再び検出し、予め決められた値よりも小さいＶin信号による時間Ｔ１２でのゼロ電流パルス、及び／又はゼロに減少した電流パルスの振幅を供給する。Ｖin及びＶout 電圧は今、安定状態である。

図３Ｂに示されるように、ディスクリートタイムＯＴＡは、コンパレータ１１０によって、Ｖin電圧の符号／極性を検出する。ディスクリートタイムＯＴＡは、Ｖin電圧の極性とは反対の極性の電流パルスを適用する。さらに、パルス当たりの電流の量は、Ｖin電圧の各ゼロクロシング（zero crossing）に対して減少し、Ｖin電圧はゼロに収束する。

図３Ｂは、ディスクリートタイムＯＴＡの種々の特性を示している。第１に、ディスクリートタイムＯＴＡは、コンパレータクロックに基づいて動作し、１クロック位相の間にＶin信号の符号を検出し、電流パルスを供給する。第２に、ディスクリートタイムＯＴＡは、Ｖin電圧の極性に基づいて決定された極性を有し異なった振幅の電流パルスを供給することができる。図３Ｂに示された一設計において、Ｖin電圧が符号を変化させるときにはいつでも、すなわちＶin電圧に対してゼロクロシングが検出されるときにはいつでも、電流パルスの振幅が減少する。電流パルスの振幅は、Ｖin電圧の大きさに依存して作成されるかもしれず、及び／又は、他の方法で調整されるかもしれない。これは、Ｖin電圧を複数のレベル（正或いは負の電圧に対する２つのレベルの代わりに）の１つに量子化し、量子化されたＶin電圧レベルに基づいて電流パルスの振幅を設定することにより、達成されるかもしれない。

図３Ａ及び図３Ｂは、Ｓin信号がコンベンショナルなＯＴＡ及びディスクリートタイムＯＴＡに対してそれぞれ正である場合を示している。これらのＯＴＡは、負のＳin信号に対して相補的な方法で動作する。

図４は、図１のディスクリートタイムＯＴＡ１００内のクロックトコンパレータ１１０の例示的な設計の図を示している。この例示的な設計において、クロックトコンパレータ１１０は、プリ増幅器４１０及びクロックトラッチ４５０を含んでいる。プリ増幅器４１０は、Ｖin電圧を受けて増幅し、増幅された電圧Ｖamp を供給する。ラッチ４５０は、コンパレータクロックによってイネーブルにされたときにＶamp 電圧をさらに増幅し、ＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号を供給する。

図４に示された例示的な設計において、プリ増幅器４１０は、直列に結合された２つの増幅器ステージ４１２ａ及び４１２ｂを含んでいる。各増幅器ステージ４１２は、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ４２２及び４２４によって形成された差動ペア４１４を含んでいる。抵抗４２６及び４２８は、それぞれ、アッパー電源（upper power supply）ＶｄｄとＮＭＯＳトランジスタ４２２及び４２４のドレインとの間に結合されている。抵抗４２６及び４２８は、差動ペア４１４に対する負荷として機能する。電流源４２０は、ＮＭＯＳトランジスタ４２２及び４２４のソースに結合された一端と、ロウワ電源（lower power supply）Ｖｓｓに結合された他端とを有している。第１の増幅器ステージ４１２ａ内のＮＭＯＳトランジスタ４２２ａ及び４２４ａは、差動Ｖin電圧を受けるゲートと、第２の増幅器ステージ４１２ｂ内のＮＭＯＳトランジスタ４２２ｂ及び４２４ｂのゲートに結合されたドレインとを有している。ＮＭＯＳトランジスタ４２２ｂ及び４２４ｂは、それらのドレインに差動Ｖamp 電圧を供給する。

図４に示された例示的な設計において、ラッチ４５０は、互いにクロス結合された２つのインバータ４６０ａ及び４６０ｂを含んでいる。各インバータ４６０は、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）４６２及びＮＭＯＳトランジスタ４６４によって形成されている。ＭＯＳトランジスタ４６２ａ及び４６４ａのゲートは、ノードＦ及びＭＯＳトランジスタ４６２ｂ及び４６４ｂのドレインに結合されている。ＭＯＳトランジスタ４６２ｂ及び４６４ｂのゲートは、ノードＥ及びＭＯＳトランジスタ４６２ａ及び４６４ａのドレインに結合されている。ＮＭＯＳトランジスタ４６６ａ及び４６６ｂは、プリ増幅器４１０からの差動Ｖamp 電圧を受けるゲートと、ＮＭＯＳトランジスタ４６４ａ及び４６４ｂのソースにそれぞれ結合されたドレインとを有している。ＮＭＯＳトランジスタ４６８は、コンパレータクロックを受けるゲートと、Ｖｓｓに結合されたソースと、ＮＭＯＳトランジスタ４６６ａ及び４６６ｂのソースに結合されたドレインとを有している。ＮＭＯＳトランジスタ４７０は、ＮＭＯＳトランジスタ４６６ａのドレインに結合されたソース／ドレイン端子の一方と、ＮＭＯＳトランジスタ４６６ｂのドレインに結合されたソース／ドレイン端子の他方と、Ｖｄｄに結合されたゲートとを有している。ＰＭＯＳトランジスタ４７２ａ及び４７２ｂは、コンパレータクロックを受けるゲートと、Ｖｄｄに結合されたソースと、ノードＥ及びＦにそれぞれ結合されたドレインとを有している。インバータ４７４ａ及び４７４ｂは、ノードＥ及びＦにそれぞれ結合された入力と、ＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号をそれぞれ供給する出力とを有している。

プリ増幅器４１０は、以下のように動作する。Ｖin電圧は、第１の増幅器ステージ４１２ａによって増幅され、さらに第２の増幅器ステージ４１２ｂによって増幅され、所望のゲインを有するＶamp 電圧を得る。増幅器ステージ４１２ａ及び４１２ｂは、電流源４２０ａ及び４２０ｂをターンオフすることによってパワーダウンされるかもしれない。

ラッチ４５０は、以下のように動作する。コンパレータクロックがロジックロウ（或いは“０”）であるとき、ＰＭＯＳトランジスタ４７２ａ及び４７２ｂはターンオンされ、ノードＥ及びＦはＶｄｄにプルされ（pulled）、ＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号はロジックロウである。ＮＭＯＳトランジスタ４６８はターンオフされ、インバータ４６０ａ及び４６０ｂはディセーブルである。逆に、コンパレータクロックがロジックハイ（或いは“１”）であるとき、ＰＭＯＳトランジスタ４７２ａ及び４７２ｂはターンオフされ、ＮＭＯＳトランジスタ４６８はターンオンされ、Ｖamp 信号はＮＭＯＳトランジスタ４６６ａ及び４６６ｂによってサンプルされる。クロス結合されたインバータ４６０ａ及び４６０ｂは、ポジティブフィードバックによってＶamp 信号をレールトゥレール（rail-to-rail）ロジックレベルに増幅する。ＮＭＯＳトランジスタ４７０は、アパーチャ時間を減少させるために含められるかもしれず、それはラッチの入力がラッチの出力に影響を与える時間期間である。

図４は、クロックトコンパレータ１１０の例示的な設計を示しており、それは他の方法でもインプリメントされるかもしれない。例えば、プリ増幅器４１０は、より少ない或いはより多い増幅器ステージによってインプリメントされるかもしれず、或いは排除されるかもしれない。ラッチ４５０は、公知の他の設計によってインプリメントされるかもしれない。

図５は、図１のディスクリートタイムＯＴＡ１００内のコントロールロジック１３０の例示的な設計のブロック図である。この例示的な設計において、コントロールロジック１３０は、コンパレータコントロール回路５１０、ドライブ強度コントロール回路５２０、及び出力ドライバコントロール回路５３０を含んでいる。コンパレータコントロール回路５１０は、ＣＬＫ信号、コンパレータ１１０からのＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号、ドライブ強度コントロール回路５２０からのｄｏｎｅ信号、及び出力ドライバコントロール回路５３０からのドライブコントロール信号を受ける。コンパレータコントロール回路５１０は、コンパレータ１１０に対するコンパレータクロックを発生する。

ドライブ強度コントロール回路５２０は、ＣＬＫ信号、及びＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号を受け、コンパレータコントロール回路５１０に対するｄｏｎｅ信号、及び出力ドライバコントロール回路５３０に対するドライブ強度信号を発生する。ｄｏｎｅ信号は、Ｖout 信号が安定状態に到達したことを示す。ｄｏｎｅ信号は、コンパレータコントロール回路５１０がコンパレータ１１０をそれ以上イネーブルにしないように、Ｖin信号の最後のゼロクロシングが検出されたときに、ロジックハイに移行する。ドライブ強度信号は、電流パルスの所望の振幅を示す。出力ドライバコントロール回路５３０は、ＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号、及びドライブ強度信号を受け、出力ドライバ１４０に対するドライブコントロール信号を発生する。ドライブコントロール信号は、出力ドライバ１４０内の１以上の出力ステージをターンオンして、所望の振幅の電流パルスを得る。

図６は、ＣＬＫ信号の１サイクルに対する図５のコンパレータコントロール回路５１０の動作を示すプロセス６００の例示的な設計を示している。最初に、コンパレータクロックがロジックロウに設定され、コンパレータ１１０をディセーブルにする。（ブロック６１２）。ＣＬＫ信号がロジックハイであるか否かの判断がなされる（ブロック６１４）。ＣＬＫ信号がロジックロウであるとすると、プロセスはブロック６１２にもどる。そうではなく、ＣＬＫ信号がロジックハイであるとすると、コンパレータクロックはロジックハイに設定され、コンパレータ１１０をイネーブルにする（ブロック６１６）。

コンパレータコントロール回路５１０は、ＣＯＭＰ Ｐ或いはＣＯＭＰ Ｎ信号がロジックハイに遷移するのを待ち、それは、コンパレータ１１０による正のＶin電圧或いは負のＶin電圧の検出を指す。ロジックハイが、ＣＯＭＰ Ｐ或いはＣＯＭＰ Ｎ信号のいずれかで検出されたとき、コンパレータクロックはロジックロウに設定され、コンパレータ１１０をディセーブルにする（ブロック６２０）。コンパレータコントロール回路５１０は、ドライブコントロール信号が設定されるのを待ち（ブロック６２２）、スイッチドキャパシタ回路が安定する（settle）のを待つ（ブロック６２４）。一設計において、コンパレータコントロール回路５１０は、ブロック６２２及び６２４に対して、予め決められた時間だけ待つかもしれない。この予め決められた時間は、遅延回路によって与えられるかもしれず、それは直列に結合されたインバータのセットによってインプリメントされるかもしれない。出力ドライバコントロール回路５３０内のパルス発生器の出力は、ドライブコントロール信号を検出することに用いられるかもしれず、或いは、これは以下に説明される手法の遅延に組み入れられるかもしれない。スイッチドキャパシタ回路のセトリング（settling）は、スイッチドキャパシタ回路の期待されるセトリング時間よりも長い予め決められた遅延を割り当てることによって説明されるかもしれない。

ブロック６１６から６２４は、コンパレータクロックの１サイクルに対するものである。ｄｏｎｅ信号がロジックハイにアサートされる（asserted）か否かの判断がなされる（ブロック６２６）。ｄｏｎｅ信号がアサートされなければ、プロセスはブロック６１６にもどり、コンパレータクロックはロジックハイに設定されてコンパレータ１１０をイネーブルにする。そうではなく、ｄｏｎｅ信号がアサートされると、プロセスは終了する。単純化のために図６では示されていないが、ＣＬＫ信号がロジックロウに遷移するとき、コンパレータクロックはロジックロウに設定されてコンパレータ１１０をディセーブルにするかもしれず、プロセスは終了するかもしれない。

図６は、コンパレータ１１０の動作をコントロールすることの例示的な設計を示している。この例示的な設計において、コントロールロジック１３０は、ｄｏｎｅ信号がアサートされるまで“自己発信（self-oscillate）”するかもしれず、外部クロックが必要とされないかもしれない。コンパレータクロックは、コンパレータ１１０の動作に基づいて発生するかもしれず、可変の期間を有するかもしれない。コンパレータ１１０の動作は、他の方法でもコントロールされるかもしれない。他の設計において、コンパレータクロックは、固定された周波数を有するかもしれず、それはＣＬＫ周波数の整数倍であるかもしれない。この設計において、コンパレータクロックは、ＣＯＭＰ Ｐ或いはＣＯＭＰ Ｎ信号及び／又は他の信号に基づいてゲートされるかもしれない。

図７は、ＣＬＫ信号の１サイクルに対する図５のドライブ強度コントロール回路５２０の動作を示すプロセス７００の例示的な設計を示している。図１の出力ドライバ１４０は、Ｋ個の異なった電流パルス振幅に対するＫ個のドライブ強度レベルを有するかもしれず、Ｋは１以上であるかもしれない。ドライブ強度信号のＫ個のペアは、Ｋ個のドライブ強度レベルに対して用いられるかもしれず、各ドライブ強度レベルに対して１ペアのドライブ強度信号であるかもしれない。ドライブ強度信号の各ペアは、（ｉ）ｋ番目の振幅レベルを有する正電流パルスが発生されるべきであることを示すためにロジックハイに設定されるかもしれないＥＮＢ Ｐ(k) 信号、及び（ｉｉ）ｋ番目の振幅レベルを有する負電流パルスが発生されるべきであることを示すためにロジックハイに設定されるかもしれないＥＮＢ Ｎ(k) 信号、を含み、ｋ∈｛１，…，Ｋ｝である。ＥＮＢ Ｐ（１）からＥＮＢ Ｐ（Ｋ）信号の多くても１つは、任意の与えられた瞬間にロジックハイに設定されるかもしれない。同様に、ＥＮＢ Ｎ（１）からＥＮＢ Ｎ（Ｋ）信号の多くても１つは、任意の与えられた瞬間にロジックハイに設定されるかもしれない。

最初に、現在のドライブ強度を示すために用いられるインデックスｋは、最大ドライブ強度に対してＫに設定される（ブロック７１２）。ｄｏｎｅ信号はロジックロウにイニシャライズされ、ｉｎｉｔ信号はロジックハイにイニシャライズされる（ブロック７１２）。ＥＮＢ Ｐ(k) 信号及びＥＮＢ Ｎ(k) 信号は、ロジックハイに設定される（ブロック７１２）。

ループが実行され、Ｖin電圧の符号の変化が検出されるきにはいつでも、ドライブ強度が調整される。ドライブ強度コントロール回路５２０は、ＣＯＭＰ Ｐ或いはＣＯＭＰ Ｎ信号がロジックハイに遷移するのを待ち、それはコンパレータ１１０による正のＶin電圧又は負のＶin電圧の検出を指す（ブロック７１４）。ｉｎｉｔ信号がロジックハイであるか否かの決定がなされる（ブロック７１６）。答えが“Ｙｅｓ”であるとすると（それは、ループを通した第１の繰り返しを指す）、ｉｎｉｔ信号はロジックロウに設定され（ブロック７１８）、プロセスはブロック７２４に移行する。ブロック７２０及び７２２は、第１の繰り返しに対してバイパスされる。

そうではなく、ブロック７１６で決定されたように、ｉｎｉｔ信号がロジックハイでないとすると、Ｖin電圧の符号が変化したか否かの判断がなされる（ブロック７２０）。これは、現在のＣＯＭＰ Ｐ値がその前のＣＯＭＰ Ｐ値に等しいか否かが決定されることによって達成されるかもしれない。第１の繰り返し以外のループを通したその後の各繰り返しに対して、Ｖin信号の符号の変化が検出されるときにはいつでも、その前のＣＯＭＰ Ｐ値が現在のＣＯＭＰ Ｐ値に設定されるかもしれない。

Ｖin電圧の符号の変化がないとすると、プロセスはブロック７１４にもどり、現在のドライブ強度が現在の電流パルスに対して用いられる。逆に、Ｖin電圧の符号の変化があるとすると、ｋが１だけデクリメントされ、ドライブ強度が減少する（ブロック７２２）。そして、ｋがゼロに等しいか否かの決定がなされる（ブロック７２４）。ｋがゼロに等しくないとすると、ＣＯＭＰ Ｐ信号がロジックハイに設定されたか否かの判断がなされる（ブロック７２６）。ＣＯＭＰ Ｐ信号がロジックハイに設定されているとすると、Ｖin電圧が負から正へと変化したことを示し、ＥＮＢ Ｎ(k) 信号がロジックロウに設定され、ＥＮＢ Ｎ(k-1) 信号がロジックハイに設定され、負電流パルスのドライブ強度が減少する（ブロック７２８）。そうではなく、ＣＯＭＰ Ｎ信号がロジックハイに設定されているとすると、Ｖin電圧が正から負へと変化したことを示し、ＥＮＢ Ｐ(k) 信号がロジックロウに設定され、ＥＮＢ Ｐ(k-1) 信号がロジックハイに設定され、正電流パルスのドライブ強度が減少する（ブロック７３０）。ブロック７２８及び７３０から、プロセスはブロック７１４にもどる。

ブロック７２４にもどり、ｋがゼロに等しいとすると、ｋの全ての値に対して、ＥＮＢ Ｐ(k) 及びＥＮＢ Ｎ(k) 信号が、ロジックロウに設定される（ブロック７３２）。ｄｏｎｅ信号は、ロジックハイに設定される（ブロック７３２）。そして、プロセスは終了する。

図７は、出力ドライバ１４０のドライブ強度をコントロールすることの例示的な設計を示している。この例示的な設計において、ただ１つのＥＮＢ Ｐ(k) 信号及びただ１つのＥＮＢ Ｎ(k) 信号がロジックハイに設定され、それぞれ正及び負の電流パルスに対する現在のドライブ強度を指し示す。出力ドライバ１４０のドライブ強度は、他の方法でもコントロールされるかもしれない。例えば、ＥＮＢ Ｐ(k) 及びＥＮＢ Ｎ(k) 信号が、最初にロジックハイに設定されるかもしれず、ＥＮＢ Ｐ(k) 及びＥＮＢ Ｎ(k) 信号の１つのペアが、Ｖin電圧の符号の変化が検出されたときにロジックロウにリセットされるかもしれない。

図８は、図５の出力ドライバコントロール回路５３０の例示的な設計の図を示している。この例示的な設計において、出力ドライバコントロール回路５３０は、（ｉ）それぞれＣＯＭＰ Ｐ及びＣＯＭＰ Ｎ信号に対する２つのパルス発生器８１０ａ及び８１０ｂ、及び（ｉｉ）出力ドライバ１４０内のＫ個の出力ステージに対するＫ個のドライブコントロール信号発生器８２０ａから８２０Ｋ、を含む。パルス発生器８１０ａは、リーディング遷移がＣＯＭＰ Ｐ信号上で検出されるときにはいつでも、ＣＯＭＰ Ｐ信号を受けて、その出力信号ＱＰ上にパルスを発生する。同様に、パルス発生器８１０ｂは、リーディング遷移がＣＯＭＰ Ｎ信号上で検出されるときにはいつでも、ＣＯＭＰ Ｎ信号を受けて、その出力信号ＱＮ上にパルスを発生する。

各ドライブコントロール信号発生器８２０は、その出力ステージに対するＥＮＢ Ｐ(k) 及びＥＮＢ Ｎ(k) ドライブ強度信号のペアと同様に、パルス発生器８１０ａ及び８１０ｂからＱＰ及びＱＮ信号を受け取る。各信号発生器８２０は、（ｉ）ＥＮＢ Ｐ(k) 及びＥＮＢ Ｎ(k) 信号が両方ともロジックロウに設定されるとディセーブル、及び（ｉｉ）ＥＮＢ Ｐ(k) 及び／又はＥＮＢ Ｎ(k) 信号がロジックハイに設定されるとイネーブル、であるかもしれない。ＥＮＢ Ｎ(k) 信号がロジックハイに設定されると、ＱＰ信号上のパルスがＡＮＤゲート８２２を通過し、ＮＥＧ(k) ドライブコントロール信号として供給される。ＮＥＧ(k) 信号は、インバータ８２４によって反転され、／ＮＥＧ(k) ドライブコントロール信号として供給される。ＥＮＢ Ｐ(k) 信号がロジックハイに設定されると、ＱＮ信号上のパルスがＡＮＤゲート８２６を通過し、ＰＯＳ(k) ドライブコントロール信号として供給される。ＰＯＳ(k) 信号は、インバータ８２８によって反転され、／ＰＯＳ(k) ドライブコントロール信号として供給される。ＮＥＧ(k)、／ＮＥＧ(k)、ＰＯＳ(k) 及び／ＰＯＳ(k) 信号は、以下に説明されるように、ｋ番目の出力ステージをコントロールするために用いられる。

図９は、図１の出力ドライバ１４０の例示的な設計の図を示している。この例示的な設計において、出力ドライバ１４０は、Ｉout 電流を供給するために互いに結合された出力を有するＫ個の出力ステージ９１０ａから９１０Ｋを含んでいる。各出力ステージ９１０は、Ｈ−ブリッジ（H-bridge）ドライバとして結合されたＰＭＯＳトランジスタ９２２及び９２６のペア及びＮＭＯＳトランジスタ９２４及び９２８のペアを含んでいる。ＰＭＯＳトランジスタ９２２は、Ｖｄｄに結合されたソースと、／ＰＯＳ(k) 信号を受けるゲートと、ノードＸに結合されたドレインとを有している。ＮＭＯＳトランジスタ９２４は、Ｖｓｓに結合されたソースと、ＮＥＧ(k) 信号を受けるゲートと、ノードＸに結合されたドレインとを有している。ＰＭＯＳトランジスタ９２６は、Ｖｄｄに結合されたソースと、／ＮＥＧ(k) 信号を受けるゲートと、ノードＹに結合されたドレインとを有している。ＮＭＯＳトランジスタ９２８は、Ｖｓｓに結合されたソースと、ＰＯＳ(k) 信号を受けるゲートと、ノードＹに結合されたドレインとを有している。ノードＸ及びＹは、出力ドライバ１４０からＩout 電流を供給する。

図９に示されるように、各出力ステージ９１０は、その出力ステージに対して、ＮＥＧ(k)、／ＮＥＧ(k)、ＰＯＳ(k) 及び／ＰＯＳ(k) ドライブコントロール信号を受ける。各出力ステージ９１０は、その出力ステージがイネーブルであるとすると、正の差動電流パルス又は負の差動電流パルスを発生する。特に、各出力ステージ９１０は、図９に示されるように、（ｉ）ＰＯＳ(k) 信号が正パルスを有し、及び（ｉｉ）／ＰＯＳ(k) 信号が負パルスを有していると、正の電流パルスを発生する。この場合、ＰＭＯＳトランジスタ９２２は、ターンオンし、ソーシング（sourcing）電流をノードＸに供給し、ＮＭＯＳトランジスタ９２８も、ターンオンし、シンキング（sinking）電流をノードＹに供給する。各出力ステージ９１０は、図９に示されるように、（ｉ）ＮＥＧ(k) 信号が正パルスを有し、及び（ｉｉ）／ＮＥＧ(k) 信号が負パルスを有していると、負の電流パルスを発生する。この場合、ＮＭＯＳトランジスタ９２４は、ターンオンし、シンキング電流をノードＸに供給し、ＰＭＯＳトランジスタ９２６も、ターンオンし、ソーシング電流をノードＹに供給する。

一設計において、Ｋ個の出力ステージステージ９１０ａから９１０Ｋ内のＭＯＳトランジスタは、異なったトランジスタサイズを有し、異なった量の出力電流を供給することができる。例えば、各出力ステージは、前の（preceding）出力ステージに対してｘ倍の出力電流の量を供給するかもしれず、ｘは１よりも大きい（例えば、ｘ＝２）整数又は非整数であるかもしれない。この設計は、異なるサイズの幾何学的ステップにおいて電流パルスの振幅の調整を許容するかもしれない。他の設計において、Ｋ個の出力ステージ９１０ａから９１０Ｋ内のＭＯＳトランジスタは、等しいサイズを有し、同様の量の出力電流を供給することができる。この設計は、等しいサイズのリニアなステップにおいて電流パルスの振幅の調整を許容するかもしれない。いずれの設計についても、１以上の出力ステージは、任意の与えられた瞬間にターンオンし、所望の大きさのＩout 電流を発生するかもしれない。より多くの出力ステージ及び／又はより大きなドライブ能力を有する出力ステージがターンオンし、より大きな振幅の電流パルスを供給するかもしれず、その反対も同様である。

ここで説明されたディスクリートタイムＯＴＡは、種々の効果を与える。第１に、ディスクリートタイムＯＴＡは、スイッチドキャパシタ回路のより正確な電荷転送によって大きなゲインを与えるかもしれず、低電圧の小さな形状のＣＭＯＳプロセスにおけるコンベンショナルなＯＴＡよりも大きな出力信号スイングを有するかもしれない。そのようなＣＭＯＳプロセスにおいて、コンベンショナルなＯＴＡのゲイン及び出力信号スイングは、トランジスタの小さなゲイン及び小さな電源電圧によって動作する複数のスタックトランジスタのために、制限されるかもしれない。コンベンショナルなＯＴＡの小さなゲインは、スイッチドキャパシタ回路の不正確な電荷転送に帰結するかもしれず、小さな出力信号スイングは、小さなダイナミックレンジに帰結するかもしれない。ディスクリートタイムＯＴＡでは、クロックトコンパレータ１１０の大きなゲインのために正確な電荷転送が達成されるかもしれず、それは小さな入力信号を解決することができる。大きなゲインは、プリ増幅器及びラッチ４５０のポジティブフィードバックによって与えられるかもしれない。大きな出力信号スイングは、出力ドライバ１４０の単純な構造によって達成されるかもしれない。出力ドライバ１４０は、図９に示されるように、Ｖｄｄ及びＶｓｓ間に結合された２つのスタックトランジスタ（１つのＰＭＯＳトランジスタ及び１つのＮＭＯＳトランジスタ）の複数のセットを含んでいるかもしれず、これらのトランジスタは飽和状態である必要はない。

第２に、ディスクリートタイムＯＴＡは、コンベンショナルなＯＴＡよりも小電力であるかもしれない。コンベンショナルなＯＴＡのセトリングスピードは、Ｃ／（β・ｇｍ）によって決定されるかもしれず、ｇｍはコンベンショナルなＯＴＡのトランスコンダクタンスであり、βはフィードバックファクタであり、Ｃはキャパシティブ負荷であり、それはスイッチドキャパシタ回路からのものであるかもしれない。コンベンショナルなＯＴＡに対し、より速いセトリングスピードは、より大きなｇｍによって達成されるかもしれず、それはより大きな電力を必要とするかもしれない。対照的に、ディスクリートタイムＯＴＡは、デジタル的に電流パルスを発生し、ディスクリートタイムＯＴＡのセトリングタイムは、プリ増幅器４１０のｇｍに依存しない。したがって、ディスクリートタイムＯＴＡのプリ増幅器４１０及び他の回路は、コンベンショナルなＯＴＡよりも少ない電力を消費するように設計されるかもしれない。

第３に、ディスクリートタイムＯＴＡは、アクティブコンポーネントに対してより小さなエリアでインプリメントされるかもしれない。プリ増幅器４１０は、ディスクリートタイムＯＴＡ内の唯一のクラスＡタイプの回路であり、残りの回路は、本来的にデジタルであり、コンパクトなエリアでインプリメントされるかもしれない。他の効果もまた、ディスクリートタイムＯＴＡによって達成されるかもしれない。

ここで説明されるディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、無線通信、コンピューティング、ネットワーキング、コンシューマエレクトロニクス、等のような、種々のアプリケーションに対して用いられるかもしれない。ディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、無線通信デバイス、ブロードキャスト受信機、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドへルドデバイス、無線モデム、ラップトップコンピュータ、コードレスフォン、無線ローカルループ（ＷＬＬ）ステーション、ブルートゥースデバイス、コンシューマエレクトロニクスデバイス、等のような、種々のエレクトロニクスデバイスに対して用いられるかもしれない。明確化のため、無線通信デバイスにおけるディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路の使用が、以下に説明される。

図１０は、無線通信デバイス１０００の例示的な設計のブロック図を示し、それは、セルラフォン、無線ローカルエリアネットワーク（ＷＬＡＮ）ステーション、或いは他のデバイスであるかもしれない。図１０示された例示的な設計において、無線デバイス１０００は、双方向通信をサポートする受信機１０２０及び送信機１０４０を含んでいる。一般に、無線デバイス１０００は、任意の数の通信システム及び任意の数の周波数帯に対して、任意の数の受信機及び任意の数の送信機を含むかもしれない。

受信パスにおいて、アンテナ１０１２は、ベースステーション及び／又は他の送信機ステーションによって送信された無線周波数（ＲＦ）変調された信号を受信し、受信されたＲＦ信号を供給し、それはＲＦユニット１０１４にルートされ、受信機１０２０に供給される。ＲＦユニット１０１４は、ＲＦスイッチ及び／又はデュプレクサを含むかもしれず、送信機１０４０及び受信機１０２０に対してＲＦ信号をマルチプレックスするかもしれない。ＲＦユニット１０１４はまた、ＲＦフィルタ及び／又は他の回路を含むかもしれない。受信機１０２０内において、ロウノイズ増幅器（ＬＮＡ）１０２２は、受信されたＲＦ信号を増幅し、増幅されたＲＦ信号を供給する。ミキサ１０２４ａ及び１０２４ｂは、増幅されたＲＦ信号をＲＦからベースバンドにダウンコンバートし、同相（Ｉ）及び直交（Ｑ）ダウンコンバートされた信号を供給する。ローカルオシレータ（ＬＯ）信号発生器１０３６は、周波数ダウンコンバージョンに用いられるＩ及びＱＬＯ信号を発生し、それぞれＩ及びＱＬＯ信号をミキサ１０２４ａ及び１０２４ｂに供給する。ミキサ１０２４ａ及び１０２４ｂからのＩ及びＱダウンコンバートされた信号は、増幅器（Ａｍｐ）１０２６ａ及び１０２６ｂによって増幅され、ロウパスフィルタ１０２８ａ及び１０２８ｂによってフィルタされ、増幅器１０３０ａ及び１０３０ｂによってさらに増幅されて、Ｉ及びＱベースバンド信号が得られ、それはベースバンドプロセッサ１０６０に供給される。Ｉ及びＱベースバンド入力信号は、ベースバンドプロセッサ１０６０によってデジタイズ及び処理され（復調及びデコードされ）、送信されたデータをリカバーする。

送信パスにおいて、ベースバンドプロセッサ１０６０は、送信されるデータを処理し、Ｉ及びＱベースバンド出力信号を送信機１０４０に供給する。送信機１０４０内において、Ｉ及びＱベースバンド出力信号は増幅器１０４２ａ及び１０４２ｂによって増幅され、ロウパスフィルタ１０４４ａ及び１０４４ｂによってフィルタされ、増幅器１０４６ａ及び１０４６ｂによってさらに増幅されて、Ｉ及びＱ入力信号が得られる。Ｉ及びＱ入力信号は、ミキサ１０４８ａ及び１０４８ｂによってベースバンドからＲＦにアップコンバートされ、加算器１０５０によって加算され、電力増幅器（ＰＡ）１０５２によって増幅されて、出力ＲＦ信号が得られ、それはＲＦユニットによってルートされ、アンテナ１０１２を介して送信される。

ここで説明されるディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、図１０内の種々の回路ブロックに対して用いられるかもしれない。例えば、ディスクリートタイムＯＴＡ及び／又はスイッチドキャパシタ回路は、ロウパスフィルタ１０２８及び／又は１０４４をインプリメントするために用いられるかもしれない。ディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、ＬＯ信号発生器１０３６及び／又は１０５６及び／又は図１０内の他の回路ブロックに用いられるかもしれない。

図１０は、ダイレクトコンバージョンアーキテクチャを有する受信機１０２０及び送信機１０４０の例示的な設計を示し、それは１つのステージにおいてＲＦ及びベースバンド間で信号を周波数変換する。受信機１０２０及び送信機１０４０はまた、複数のステージにおいてＲＦ及びベースバンド間で信号を変換するスーパーヘテロダインアーキテクチャによってインプリメントされるかもしれない。一般に、受信機１０２０及び送信機１０４０の信号のコンディショニングは、１以上のステージの増幅器、フィルタ、ミキサ等によって実行されるかもしれない。回路ブロックは、図１０に示された構成から異なってアレンジされるかもしれない。さらに、図１０に示されていない他の回路ブロックが、送信機及び受信機の信号をコンディションするのに用いられるかもしれない。図１０内のいくつかの回路ブロックはまた、排除されてもよい。受信機１０２０及び送信機１０４０の全部或いは一部は、１以上のアナログＩＣ、ＲＦＩＣ（ＲＦＩＣ）、ミックス信号ＩＣ等にインプリメントされるかもしれない。

ベースバンドプロセッサ１０６０は、他の機能と同様にデータ送信及び受信に対する種々のプロセッシングユニットを含むかもしれない。ベースバンドプロセッサ１０６０は、受信機１０２０及び送信機１０４０内の種々の回路ブロックに対するコントロールを発生するかもしれない。メモリ１０６２は、無線デバイス１０００に対するプログラムコード及びデータを記憶するかもしれず、ベースバンドプロセッサ１０６０内にあってもよいし（図１０に示されるように）、ベースバンドプロセッサ１０６０外にあってもよい。ベースバンドプロセッサ１０６０は、１以上の特定用途向けＩＣ（ＡＳＩＣ）及び／又は他のＩＣにインプリメントされてもよい。

例示的な設計において、装置は、例えば図１に示されるように、クロックトコンパレータ及び出力回路を含んでいてもよい。クロックトコンパレータは、入力電圧を受け取り、デジタルコンパレータ出力を供給するかもしれない。出力回路は、クロックトコンパレータに結合されるかもしれず、デジタルコンパレータ出力を受け取って出力パルスを供給するかもしれない。クロックトコンパレータ及び出力回路は、ＯＴＡ或いはいくつかの他の回路をインプリメントするかもしれない。本装置は、無線デバイス、エレクトロニックデバイス、集積回路等であるかもしれない。

例示的な設計において、出力回路は、入力電圧の符号の変化（入力電圧のゼロクロス）を検出するかもしれず、図３に示されるように、入力電圧の符号の変化が検出されたときに、電流パルスの振幅を減少させるかもしれない。出力回路は、最小振幅に達するまで或いは他の終了条件が現れるまで、電流パルスの振幅を減少させ続けるかもしれない。出力回路は、入力電圧の符号の変化が検出されたときに、幾何学的なステップ（例えば、２分の１によって）、リニアなステップ（例えば、固定量によって）、或いは他の方法において、電流パルスの振幅を減少させるかもしれない。出力回路は、デジタルコンパレータ出力に基づいて入力電圧の極性を決定するかもしれず、入力電圧とは逆の極性を有する電流パルスを発生するかもしれない。

例示的な設計において、クロックトコンパレータは、例えば図４に示されるように、少なくとも１つの増幅器ステージ及びラッチを含むかもしれない。増幅器ステージは、直列に結合されてもよく、入力電圧を受け取って増幅された電圧を供給してもよい。ラッチは、最後の増幅器ステージに結合されてもよく、増幅された電圧を受けてデジタルコンパレータ出力を供給してもよい。他の例示的な設計において、クロックトコンパレータは、ラッチを備え、増幅器ステージを備えていなくてもよい。いずれの例示的な設計においても、ラッチは入力電圧の符号を検出するかもしれず、入力電圧の符号が正であれば、第１のコンパレータ出力信号（例えば、ＣＯＭＰ Ｐ信号）をアサートし、入力電圧の符号が負であれば、第２のコンパレータ出力信号（例えば、ＣＯＭＰ Ｎ信号）をアサートする。デジタルコンパレータ出力は、第１及び第２のコンパレータ出力信号を備えるかもしれない。ラッチは、コンパレータクロックによってイネーブル及びディセーブルになるかもしれない。クロックトコンパレータは、コンパレータクロックの指示された部分の最中に（例えば、立ち上がりエッジで）、入力電圧を検出するかもしれず、出力回路は、クロックトコンパレータによる入力電圧の検出の後に、電流パルスを供給するかもしれない。

例示的な設計において、出力回路は、例えば図１に示されるように、コントロールロジック及び出力ドライバを含んでいるかもしれない。コントロールロジックは、クロックトコンパレータからデジタルコンパレータ出力を受け取るかもしれず、デジタルコントロール信号（例えば、ＮＥＧ(k)、／ＮＥＧ(k)、ＰＯＳ(k) 及び／ＰＯＳ(k) 信号）を供給するかもしれない。出力ドライバは、コントロールロジックに結合されるかもしれず、デジタルコントロール信号を受け取って電流パルスを供給するかもしれない。コントロールロジックは、図６に示されるように、デジタルコンパレータ出力及び他の信号に基づいて、コンパレータクロックを発生するかもしれない。コントロールロジックは、例えば図７に示されるように、入力電圧の符号の変化に基づいて、電流パルスの振幅を調整するかもしれない。

例示的な設計において、出力ドライバは、例えば図９に示されるように、並列に結合された複数の出力ステージを含むかもしれない。各出力ステージは、コントロールロジックからデジタルコントロール信号のそれぞれのセットを受け取るかもしれず、デジタルコントロール信号のセットによってイネーブルにされたときに電流パルスを供給するかもしれない。複数の出力ステージは、異なったサイズのトランジスタによってインプリメントされるかもしれず、それはイネーブルのときに異なった量の電流を供給するかもしれない。或いは、複数の出力ステージは、等しいサイズのトランジスタによってインプリメントされるかもしれず、それはイネーブルのときに等しい量の電流を供給するかもしれない。

他の例示的な設計において、装置は、例えば図２Ａに示されるように、少なくとも１つのキャパシタ、ディスクリートタイムＯＴＡ、及び複数のスイッチを備えたスイッチドキャパシタ回路を含んでいるかもしれない。キャパシタは、電流を充電及び放電するかもしれない。ディスクリートタイムＯＴＡは、入力電圧を受けて電流パルスを供給するかもしれない。スイッチは、キャパシタを入力信号及びディスクリートタイムＯＴＡに結合させるかもしれない。ディスクリートタイムＯＴＡは、入力電圧の符号の変化を検出するかもしれず、入力電圧の符号の変化が検出されたときに電流パルスの振幅を減少させるかもしれない。ディスクリートタイムＯＴＡは、入力電圧の極性を決定するかもしれず、入力電圧と逆の極性を有する電流パルスを発生するかもしれない。ディスクリートタイムＯＴＡは、例えば図１に示されるように、クロックトコンパレータ及び出力回路によってインプリメントされるかもしれない。スイッチドキャパシタ回路は、ロウパスフィルタ、積分器、或いは他の回路をインプリメントするかもしれない。

図１１は、ディスクリートタイムＯＴＡを動作させるプロセス１１００の例示的な設計を示している。入力電圧が増幅されて増幅された電圧が得られるかもしれない（ブロック１１１２）。増幅された電圧がラッチされ、デジタルコンパレータ出力が得られるかもしれない（ブロック１１１４）。電流パルスが、デジタルコンパレータ出力に基づいて発生するかもしれない（ブロック１１１６）。例示的な設計において、入力電圧は、デジタルコンパレータ出力に基づいて第１の極性を有するように決定されるかもしれない。第１の極性とは逆の第２の極性を有する電流パルスが発生するかもしれない。入力電圧の符号の変化が検出されるかもしれない（ブロック１１１８）。電流パルスの振幅が、入力電圧の符号の変化が検出されたときに減少するかもしれない（ブロック１１２０）。コンパレータクロックが、デジタルコンパレータ出力に基づいて発生するかもしれない。入力電圧が増幅され、コンパレータクロックの指示された部分の最中に（例えば、立ち上がりエッジで）ラッチされるかもしれず、電流パルスが、クロックトコンパレータによる入力電圧の検出の後に発生するかもしれない。スイッチドキャパシタ回路の少なくとも１つのキャパシタが、電流パルスによって充電又は放電するかもしれない（ブロック１１２２）。

ここで説明されるディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックス信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、エレクトロニクスデバイス、等によってインプリメントされるかもしれない。ディスクリートタイムＯＴＡ及びスイッチドキャパシタ回路は、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラジャンクショントランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、等のような、種々のＩＣプロセスによって製造されるかもしれない。

ここで説明されるディスクリートタイムＯＴＡ及び／又はスイッチドキャパシタ回路をインプリメントする装置は、スタンドアロンデバイスであるかもしれず、ラージデバイスの一部であるかもしれない。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データ及び／又はインストラクションを記憶するメモリＩＣを含むかもしれない１以上のＩＣのせセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）或いはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内にエンベッドされるかもしれないモジュール、（ｖｉ）受信機、セルラーフォン、無線デバイス、ハンドセット、或いはモバイルユニット、（ｖｉｉ）等、であるかもしれない。

１以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントされる場合、機能は、１以上の命令又はコードとしてコンピュータ可読媒体上に記憶するか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。さらに、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ディスク（disk）は通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含めるべきである。

開示の前述の説明は、当業者が本開示を実施または使用できるようにするために提供される。開示に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本開示の範囲から逸脱することなく、他の変更に適用されるかもしれない。それ故、本開示は、ここで説明された例及び設計に限定されることは意図されておらず、ここで開示された原理および新規な特徴に一致する最も広い範囲で扱われるべきものである。

Claims (29)

1. 入力電圧を受け取ってデジタルコンパレータ出力を供給するように動作するクロックトコンパレータと、
   前記クロックトコンパレータに結合され、前記デジタルコンパレータ出力を受け取って電流パルスを供給するように動作する出力回路と、
   を備えた装置。
2. 前記出力回路は、前記入力電圧の符号の変化を検出し、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させるように動作する
   請求項１の装置。
3. 前記出力回路は、前記入力電圧の符号の変化が検出されたときに、幾何学的なステップ又はリニアなステップにおいて前記電流パルスの前記振幅を減少させるように動作する
   請求項２の装置。
4. 前記出力回路は、前記デジタルコンパレータ出力に基づいて第１の極性を有する前記入力電圧を決定し、前記第１の極性と反対の第２の極性を有する電流パルスを発生するように動作する
   請求項１の装置。
5. 前記クロックトコンパレータは、コンパレータクロックの指定された部分の最中に前記入力電圧を検出するように動作し、前記出力電流は、前記クロックトコンパレータによる前記入力電圧の検出の後に前記電流パルスを供給するように動作する
   請求項１の装置。
6. 前記クロックトコンパレータは、
   直列に結合され、前記入力電圧を受け取って増幅された電圧を供給するように動作する少なくとも１つの増幅器ステージと、
   前記少なくとも１つの増幅器ステージに結合され、前記増幅された電圧を受け取って前記デジタルコンパレータ出力を供給するように動作するラッチと、
   を備える請求項１の装置。
7. 前記ラッチは、前記入力電圧の符号を検出し、前記入力電圧の符号が正である場合に第１のコンパレータ出力信号をアサートし、前記入力電圧の符号が負である場合に第２のコンパレータ出力信号をアサートするように動作し、前記デジタルコンパレータ出力は、前記第１及び第２のコンパレータ出力信号を備える
   請求項６の装置。
8. 前記出力回路は、
   前記クロックトコンパレータに結合され、前記デジタルコンパレータ出力を受け取ってデジタルコントロール信号を供給するように動作するコントロールロジックと、
   前記コントロールロジックに結合され、前記デジタルコントロール信号を受け取って前記電流パルスを供給するように動作する出力ドライバと、
   を備える請求項１の装置。
9. 前記コントロールロジックは、前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生するように動作し、前記クロックトコンパレータは、前記コンパレータクロックに基づいてイネーブル又はディセーブルである
   請求項８の装置。
10. 前記コントロールロジックは、前記入力電圧の符号の変化に基づいて前記電流パルスの振幅を調整するように動作する
    請求項８の装置。
11. 前記出力ドライバは、並列に結合された複数の出力ステージを備え、各出力ステージは、前記コントロールロジックからデジタルコントロール信号のそれぞれのセットを受け取り、前記デジタルコントロール信号のセットによってイネーブルにされたときに電流パルスを供給する
    請求項８の装置。
12. 前記複数の出力ステージは、異なったサイズのトランジスタを備え、イネーブルにされたときに異なった量の電流を供給する
    請求項１１の装置。
13. 前記複数の出力ステージは、等しいサイズのトランジスタを備え、イネーブルにされたときに等しい量の電流を供給する
    請求項１１の装置。
14. 前記クロックトコンパレータ及び前記出力回路は、ディスクリートタイムオペレーショナルトランスコンダクタンス増幅器（ＯＴＡ）をインプリメントする
    請求項１の装置。
15. 電流を充電及び放電するように動作する少なくとも１つのキャパシタと、
    入力電圧を受け取って電流パルスを供給するように動作するディスクリートタイムオペレーショナルトランスコンダクタンス増幅器（ＯＴＡ）と、
    前記少なくとも１つのキャパシタを入力信号及び前記ディスクリートタイムＯＴＡに結合させるように動作する複数のスイッチと、
    を備えたスイッチドキャパシタ回路
    を備えた装置。
16. 前記ディスクリートタイムＯＴＡは、前記入力電圧の符号の変化を検出し、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させるように動作する
    請求項１５の装置。
17. 前記ディスクリートタイムＯＴＡは、第１の極性を有する前記入力電圧を決定し、前記第１の極性と反対の第２の極性を有する電流パルスを発生するように動作する
    請求項１５の装置。
18. 前記スイッチドキャパシタ回路は、ロウパスフィルタをインプリメントする
    請求項１５の装置。
19. 前記スイッチドキャパシタ回路は、積分器をインプリメントする
    請求項１５の装置。
20. 入力電圧を増幅して増幅された電圧を得ることと、
    前記増幅された電圧をラッチしてデジタルコンパレータ出力を得ることと、
    前記デジタルコンパレータ出力に基づいて電流パルスを発生することと、
    を備えた方法。
21. 前記入力電圧の符号の変化を検出することと、
    前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させることと、
    をさらに備えた請求項２０の方法。
22. 前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生することをさらに備え、前記入力電圧は、前記コンパレータクロックの指定された部分の最中に増幅及びラッチされ、前記電流パルスは、前記入力電圧の検出の後に発生される
    請求項２０の方法。
23. 前記電流パルスを発生することは、
    前記デジタルコンパレータ出力に基づいて第１の極性を有する前記入力電圧を決定することと、
    前記第１の極性とは反対の第２の極性を有する電流パルスを発生することと、
    を備える請求項２０の方法。
24. 前記電流パルスによってスイッチドキャパシタ回路の少なくとも１つのキャパシタを充電又は放電することを
    さらに備えた請求項２０の方法。
25. 入力電圧を増幅して増幅された電圧を得る手段と、
    前記増幅された電圧をラッチしてデジタルコンパレータ出力を得る手段と、
    前記デジタルコンパレータ出力に基づいて電流パルスを発生する手段と、
    を備えた装置。
26. 前記入力電圧の符号の変化を検出する手段と、
    前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させる手段と、
    をさらに備えた請求項２５の装置。
27. 前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生する手段をさらに備え、前記入力電圧は、前記コンパレータクロックの指定された部分の最中に増幅及びラッチされ、前記電流パルスは、前記入力電圧の検出の後に発生される
    請求項２５の装置。
28. 前記電流パルスを発生する手段は、
    前記デジタルコンパレータ出力に基づいて第１の極性を有する前記入力電圧を決定する手段と、
    前記第１の極性とは反対の第２の極性を有する電流パルスを発生する手段と、
    を備える請求項２５の装置。
29. 前記電流パルスによってスイッチドキャパシタ回路の少なくとも１つのキャパシタを充電又は放電する手段を
    さらに備えた請求項２５の装置。

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