JPH03219719A - 遅延回路及びそれを用いた半導体装置 - Google Patents
遅延回路及びそれを用いた半導体装置Info
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- JPH03219719A JPH03219719A JP2015393A JP1539390A JPH03219719A JP H03219719 A JPH03219719 A JP H03219719A JP 2015393 A JP2015393 A JP 2015393A JP 1539390 A JP1539390 A JP 1539390A JP H03219719 A JPH03219719 A JP H03219719A
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims 3
- 230000003068 static effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 101001057750 Human cytomegalovirus (strain AD169) Uncharacterized protein IRL2 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はパルス信号の遅延量を容量の変更により設定す
る遅延回路及びそれを用い、信号のセットアツプタイム
、ホールドタイムが異なる半導体装置と接続できる半導
体装置に関する。
る遅延回路及びそれを用い、信号のセットアツプタイム
、ホールドタイムが異なる半導体装置と接続できる半導
体装置に関する。
ディジタルｒＣ等の半導体装置には各種のパルス信号を
入出力する多数の入出力端子及び外部クロックを入力す
るクロック端子が設けられている。
入出力する多数の入出力端子及び外部クロックを入力す
るクロック端子が設けられている。
従来入力端子においては１種類の固有のセ・ノドアップ
タイム及びホールドタイムが規定されている。
タイム及びホールドタイムが規定されている。
ここでセットアツプタイム及びホールドタイムとは、半
導体装置において、二種類以上の入力端子に入力信号を
与えるときのタイミング条件の一種である。端子（例え
ばクロック入力端子）へ入力された入力信号が変化する
何秒前に他の入力端子の信号状態が指定のレベルになっ
ていれば、その半導体装置が規定の動作を正しく行うか
ということを表す時間をセットアツプタイムという。ま
た、ある端子（例えばクロック入力端子）へ入力された
入力信号が変化する何秒後まで他の入力端子の信号状態
が指定のレベルに保持されていれば、その半導体装置が
規定の動作を正しく行うがということを表す時間をホー
ルドタイムという。これらのセットアツプタイム及びホ
ールドタイムを入力端子のへＣ特性という。ここで第１
２図に示すタイミングチャートを例にＡＣ特性を具体的
に説明する。
導体装置において、二種類以上の入力端子に入力信号を
与えるときのタイミング条件の一種である。端子（例え
ばクロック入力端子）へ入力された入力信号が変化する
何秒前に他の入力端子の信号状態が指定のレベルになっ
ていれば、その半導体装置が規定の動作を正しく行うか
ということを表す時間をセットアツプタイムという。ま
た、ある端子（例えばクロック入力端子）へ入力された
入力信号が変化する何秒後まで他の入力端子の信号状態
が指定のレベルに保持されていれば、その半導体装置が
規定の動作を正しく行うがということを表す時間をホー
ルドタイムという。これらのセットアツプタイム及びホ
ールドタイムを入力端子のへＣ特性という。ここで第１
２図に示すタイミングチャートを例にＡＣ特性を具体的
に説明する。
半導体装置が入力ラッチクロックＬＣＬＫの立下がりエ
ッヂで入力信号Ｓ１による規定の動作を行う場合を考え
る。ここで入力信号Ｓ１は入力ラッチクロックＬＣＬに
の立下がりエッヂのＴ１秒前にハイレベルに変化し、Ｔ
、＋’ｒ２秒間ハイレベルに維持された後ローレベルに
変化する。第１２図（ｄ）に示す如く入力端子のセット
アツプタイムＳＴ＜Ｔ、であり、ホールドタイムＩＴ＜
Ｔ２のとき半導体装置は入力信号による規定の動作を行
える。一方、第１２図（ｃ）に示す如く入力端子のセッ
トアツプタイムＳＴ＜Ｔ、であり、ホールドタイムＩＴ
＞Ｔ２のときは時間Ｔ２がホールドタイムＩＴを満足し
ないので、半導体装置は規定の動作を行わない。従って
第１２図（ｃ）に示す如くにホールドタイムＨＴ＞Ｔ２
の半導体装置に入力信号Ｓ、を与える場合、人力信号Ｓ
１をＨＴ＜Ｔ２となるように入力信号Ｓ１を遅延させる
ことが必要となる。従って第１２図（Ｃ）。
ッヂで入力信号Ｓ１による規定の動作を行う場合を考え
る。ここで入力信号Ｓ１は入力ラッチクロックＬＣＬに
の立下がりエッヂのＴ１秒前にハイレベルに変化し、Ｔ
、＋’ｒ２秒間ハイレベルに維持された後ローレベルに
変化する。第１２図（ｄ）に示す如く入力端子のセット
アツプタイムＳＴ＜Ｔ、であり、ホールドタイムＩＴ＜
Ｔ２のとき半導体装置は入力信号による規定の動作を行
える。一方、第１２図（ｃ）に示す如く入力端子のセッ
トアツプタイムＳＴ＜Ｔ、であり、ホールドタイムＩＴ
＞Ｔ２のときは時間Ｔ２がホールドタイムＩＴを満足し
ないので、半導体装置は規定の動作を行わない。従って
第１２図（ｃ）に示す如くにホールドタイムＨＴ＞Ｔ２
の半導体装置に入力信号Ｓ、を与える場合、人力信号Ｓ
１をＨＴ＜Ｔ２となるように入力信号Ｓ１を遅延させる
ことが必要となる。従って第１２図（Ｃ）。
同（ｄ）に示す如くセットアツプタイム及びホールドタ
イム、即ちＡＣ特性が異なる２つの半導体装置に同じ入
力信号Ｓ１を与える場合、セットアツプタイムが短く、
かつホールドタイムが長い半導体装置側に与える入力信
号をそのＡＣ特性を満足するように遅延させる必要があ
った。このことを図を用いて説明する。
イム、即ちＡＣ特性が異なる２つの半導体装置に同じ入
力信号Ｓ１を与える場合、セットアツプタイムが短く、
かつホールドタイムが長い半導体装置側に与える入力信
号をそのＡＣ特性を満足するように遅延させる必要があ
った。このことを図を用いて説明する。
第１１図はＡＣ特性が異なる２つの半導体装置に入力信
号を与える場合の従来の接続例を示す図であり、第１２
図はそのタイミングチャートである。
号を与える場合の従来の接続例を示す図であり、第１２
図はそのタイミングチャートである。
図において２及び３はセットアツプタイム、ホールドタ
イムが異なる２つの半導体装置であり、第１２図（ｃ）
に示す如く半導体装置２の入力端子２１のセットアツプ
タイムＳＴの値が第１２図（ｄ）に示すように半導体装
置３の入力端子３１のセットアツプタイムの値より短く
なっており、逆にホールドタイムの値が長くなっている
。また入力端子２１のホールドタイムＨＴ＞Ｔ２となっ
ているので入力端子２１には遅延素子１０を介して入力
信号Ｓ１が与えられる。与えられた入力信号Ｓ、はクロ
ック入力端子２２．３２に与えられた入力ラッチクロッ
クＬＣＬＫの立下がりエッヂでラッチされる。入力ラッ
チクロックＬＣＬＫの立下がりエッヂで入力端子２Ｌ
３１に入力された入力信号Ｓｔをラッチする場合、この
まま遅延回路１０を介さずに入力信号Ｓ１を入力端子２
１に入力すると、入力信号Ｓ、がハイレベルになってか
ら入力ラッチクロンクＬＣＬＫが立下がりエッヂで変化
するまでの時間Ｔ１は入力端子２１０セツトアツプタイ
ムＳＴより長いので問題ないが、立下がりエッヂで入力
ラッチクロックＩ、ＣＬ Ｋが変化してからハイレベル
に維持している時間Ｔ２が規定のホールドタイムＨＴよ
り短いので、半導体装置２は規定の動作ができなくなる
。従って入力信号Ｓ。
イムが異なる２つの半導体装置であり、第１２図（ｃ）
に示す如く半導体装置２の入力端子２１のセットアツプ
タイムＳＴの値が第１２図（ｄ）に示すように半導体装
置３の入力端子３１のセットアツプタイムの値より短く
なっており、逆にホールドタイムの値が長くなっている
。また入力端子２１のホールドタイムＨＴ＞Ｔ２となっ
ているので入力端子２１には遅延素子１０を介して入力
信号Ｓ１が与えられる。与えられた入力信号Ｓ、はクロ
ック入力端子２２．３２に与えられた入力ラッチクロッ
クＬＣＬＫの立下がりエッヂでラッチされる。入力ラッ
チクロックＬＣＬＫの立下がりエッヂで入力端子２Ｌ
３１に入力された入力信号Ｓｔをラッチする場合、この
まま遅延回路１０を介さずに入力信号Ｓ１を入力端子２
１に入力すると、入力信号Ｓ、がハイレベルになってか
ら入力ラッチクロンクＬＣＬＫが立下がりエッヂで変化
するまでの時間Ｔ１は入力端子２１０セツトアツプタイ
ムＳＴより長いので問題ないが、立下がりエッヂで入力
ラッチクロックＩ、ＣＬ Ｋが変化してからハイレベル
に維持している時間Ｔ２が規定のホールドタイムＨＴよ
り短いので、半導体装置２は規定の動作ができなくなる
。従って入力信号Ｓ。
を入力端子２１のＡＣ特性に適合するように遅延素子Ｉ
Ｏで遅延させ、入力ラッチクロックＬＣＬＫが変化して
から入力信号Ｓ、を保持している時間Ｔ２がホールドタ
イムＨＴを満たす必要が生じる。
Ｏで遅延させ、入力ラッチクロックＬＣＬＫが変化して
から入力信号Ｓ、を保持している時間Ｔ２がホールドタ
イムＨＴを満たす必要が生じる。
一方、半導体装置の出力端子の４延時間も従来の半導体
装置では出力端子毎に固有の値が規定されており、２つ
の半導体装置を接続し、一方の半導体装置から出力され
た出力信号を入力ラッチクロックＬＣＬＫに同期して他
方の半導体装置に入力する場合、他方の半導体装置の入
力端子のＡＣ特性が第１２図（ｃ）に示す如くであり、
前記出力信号が第１２図（ｂ）のタイミングで出力され
るとき、出力信号を遅延させる必要が生じる。
装置では出力端子毎に固有の値が規定されており、２つ
の半導体装置を接続し、一方の半導体装置から出力され
た出力信号を入力ラッチクロックＬＣＬＫに同期して他
方の半導体装置に入力する場合、他方の半導体装置の入
力端子のＡＣ特性が第１２図（ｃ）に示す如くであり、
前記出力信号が第１２図（ｂ）のタイミングで出力され
るとき、出力信号を遅延させる必要が生じる。
これらのことを解決する従来技術として特開昭６１−１
６０１２８号公報に開示された集積回路がある。
６０１２８号公報に開示された集積回路がある。
これは外部クロックパルスに対する内部クロックパルス
の遅延量を設定する遅延回路を備え、セットアツプタイ
ム及びホールドタイムの異なる半導体装置との接続を可
能にするものである。第１３図は前記公報に開示された
半導体装置の構成を示すブロック図である。半導体装置
２内には遅延回路１１が設けられており、該遅延回路１
１においては固定の遅延量をもつ遅延素子１０．１０・
・・を１又は複数直列接続した複数の遅延経路に外部ク
ロックパルスＥｘＣＬにを与え、遅延経路を外部からの
制御信号ＣＴＲＬにより内部クロック選択回路５で選択
することにより遅延量を変化させていた。これにより半
導体装置の外部に遅延素子を設けることなくＡＣ特性の
異なる半導体装置を接続できるようになり、多様な用途
に供することができる半導体装置を得ることができる。
の遅延量を設定する遅延回路を備え、セットアツプタイ
ム及びホールドタイムの異なる半導体装置との接続を可
能にするものである。第１３図は前記公報に開示された
半導体装置の構成を示すブロック図である。半導体装置
２内には遅延回路１１が設けられており、該遅延回路１
１においては固定の遅延量をもつ遅延素子１０．１０・
・・を１又は複数直列接続した複数の遅延経路に外部ク
ロックパルスＥｘＣＬにを与え、遅延経路を外部からの
制御信号ＣＴＲＬにより内部クロック選択回路５で選択
することにより遅延量を変化させていた。これにより半
導体装置の外部に遅延素子を設けることなくＡＣ特性の
異なる半導体装置を接続できるようになり、多様な用途
に供することができる半導体装置を得ることができる。
しかしながら遅延回路１１は遅延素子１０を複数個含む
遅延経路を複数含んでいるので、ｎ種の遅延量を用意す
ると、遅延経路をｎ本用意しなければならず、半導体装
置に占める遅延回路の面積が増大し、装置が大型化する
という問題がある。
遅延経路を複数含んでいるので、ｎ種の遅延量を用意す
ると、遅延経路をｎ本用意しなければならず、半導体装
置に占める遅延回路の面積が増大し、装置が大型化する
という問題がある。
本発明は斯かる事情に鑑みなされたものであり、スイッ
チ素子とコンデンサとを直列接続した回路を複数並列接
続して遅延回路を構成することにより、遅延量の設定を
スイッチ素子の開閉の組合わせで行い、設定数が増加し
てもその回路面積の増加が少なく、占有面積の小さな遅
延回路を提供すると共に、その遅延回路を用い、ＡＣ特
性の異なる半導体装置と接続可能な半導体装置を提供す
ることを目的にする。
チ素子とコンデンサとを直列接続した回路を複数並列接
続して遅延回路を構成することにより、遅延量の設定を
スイッチ素子の開閉の組合わせで行い、設定数が増加し
てもその回路面積の増加が少なく、占有面積の小さな遅
延回路を提供すると共に、その遅延回路を用い、ＡＣ特
性の異なる半導体装置と接続可能な半導体装置を提供す
ることを目的にする。
本発明に係る遅延回路は、並列接続された複数のスイッ
チ素子と、各スイッチ素子に直列接続されたコンデンサ
とを設け、制御信号によりスイッチ素子の開閉を行うこ
とによりコンデンサの容量の組合せを選択し、その組合
わせで遅延量を設定するようにしたものである。
チ素子と、各スイッチ素子に直列接続されたコンデンサ
とを設け、制御信号によりスイッチ素子の開閉を行うこ
とによりコンデンサの容量の組合せを選択し、その組合
わせで遅延量を設定するようにしたものである。
また半導体装置は前記遅延回路を用いて内部クロックパ
ルス又はパルス信号を遅延させ、ＡＣ特性の異なる半導
体装置との接続を可能にしたものである。
ルス又はパルス信号を遅延させ、ＡＣ特性の異なる半導
体装置との接続を可能にしたものである。
本発明の第１の発明においてはパルス信号が入力される
とスイッチ素子の開閉の組合せに応じて定まる静電容量
で規定される遅延量だけパルス信号が遅延して出力され
る。遅延量の設定数がスイッチ素子の開閉の組合せで定
まるので、設定数の増加に対して回路面積の増加が少な
い。
とスイッチ素子の開閉の組合せに応じて定まる静電容量
で規定される遅延量だけパルス信号が遅延して出力され
る。遅延量の設定数がスイッチ素子の開閉の組合せで定
まるので、設定数の増加に対して回路面積の増加が少な
い。
また第２の発明においては、外部クロ・ンクノ々ルスが
入力されると、内部クロックパルスが生成され、生成さ
れた内部クロックパルスを遅延回路で設定された時間遅
延させ、ＡＣ特性の異なる半導体装置と接続可能になる
。
入力されると、内部クロックパルスが生成され、生成さ
れた内部クロックパルスを遅延回路で設定された時間遅
延させ、ＡＣ特性の異なる半導体装置と接続可能になる
。
さらに第３の発明においては、パルス信号の入出力の際
にパルス信号を遅延回路で設定された時間遅延させ、Ａ
Ｃ特性の異なる半導体装置と接続可能になる。
にパルス信号を遅延回路で設定された時間遅延させ、Ａ
Ｃ特性の異なる半導体装置と接続可能になる。
以下本発明をその実施例を示す図面に基づいて説明する
。第１図は本発明の第１の発明に係る遅延回路を用いた
半導体装置のプロ・ンク図である。
。第１図は本発明の第１の発明に係る遅延回路を用いた
半導体装置のプロ・ンク図である。
図において２は半導体装置であり、外部からクロック端
子２２を介して外部クロックパルスＥｘＣＬＫが内部ク
ロックジェネレータ９に与えられる。そこで外部クロッ
クパルスＥｘＣＬＫをもとに内部クロ・ンクパルスＣＬ
Ｋが生成される。内部クロ・ンクジエネレータ９の出力
ノードにはスイッチ素子たるＮチャンネルトランジスタ
４ａ又は同４ｂと直列接続して接地したコンデンサ５ａ
又は同５ｂを並列接続しである。これらＮチャンネルト
ランジスタ４ａ、４ｂ及びコンデンサ５ａ、５ｂにて遅
延回路６が構成される。
子２２を介して外部クロックパルスＥｘＣＬＫが内部ク
ロックジェネレータ９に与えられる。そこで外部クロッ
クパルスＥｘＣＬＫをもとに内部クロ・ンクパルスＣＬ
Ｋが生成される。内部クロ・ンクジエネレータ９の出力
ノードにはスイッチ素子たるＮチャンネルトランジスタ
４ａ又は同４ｂと直列接続して接地したコンデンサ５ａ
又は同５ｂを並列接続しである。これらＮチャンネルト
ランジスタ４ａ、４ｂ及びコンデンサ５ａ、５ｂにて遅
延回路６が構成される。
Ｎチャンネルトランジスタ４ａ、４ｂのゲートには制御
信号ＣＴＲＬＩ 、 ＣＴＲＬ２が各別に与えられ、そ
れらの“Ｈ” Ｌ”に応じてＮチャンネルトランジス
タ４ａ、４ｂが開閉する。
信号ＣＴＲＬＩ 、 ＣＴＲＬ２が各別に与えられ、そ
れらの“Ｈ” Ｌ”に応じてＮチャンネルトランジス
タ４ａ、４ｂが開閉する。
なおこの制御信号ＣＴＲＬＩ 、 ＣＴＲＬ２は外部か
ら与えてもよいし、また内部で露光マスクの変更により
生成してもよい。またコンデンサ５ａ、５ｂの静電容量
ｃ、、ＣｂはＣ−＜Ｃｂとなっており、遅延回路６はＮ
チャンネルトランジスタ４ａ、４ｂの開閉により内部ク
ロックジェネレータ９の出力の負荷容量が設定され、４
つの静電容量を得ることができ、それに応じて外部クロ
ックパルスＥｘＣＬＫに対して内部クロックパルスＣＬ
Ｋの４つの遅延量が設定可能になる。
ら与えてもよいし、また内部で露光マスクの変更により
生成してもよい。またコンデンサ５ａ、５ｂの静電容量
ｃ、、ＣｂはＣ−＜Ｃｂとなっており、遅延回路６はＮ
チャンネルトランジスタ４ａ、４ｂの開閉により内部ク
ロックジェネレータ９の出力の負荷容量が設定され、４
つの静電容量を得ることができ、それに応じて外部クロ
ックパルスＥｘＣＬＫに対して内部クロックパルスＣＬ
Ｋの４つの遅延量が設定可能になる。
第２図は遅延回路の内部クロックパルスＣＬＫの遅延時
間と制御信号ＣＴＲＬ １ 、 ＣＴＲＬ２との状態と
の関係を示すタイミングチャートであり、第２図（ｂ）
は制御信号ＣＴＲＬＩ ＝ ”Ｌ” 、ＣＴｌ？Ｌ２
＝ ”Ｉ、”、同（Ｃ）は制御信号ＣＴＲＬＩ ＝ ’
Ｈ”、ＣＴＲＬ２ ＝ ”Ｌ”、同（ｃｉ）ハｃＴＩ？
ＬＩ ＝ ”Ｌ” 、ＣＴＲＬ２−“Ｈｍ、同（ｅ）
ｌ’！ ＣＴＲＬＩ ＝“Ｈ” 、ＣＴＲＬ２ ＝“Ｈ
”のときを夫々示している。第２図（ｂ）ではＣＴＲＬ
Ｉ ＝ＣＴＲＬ２ ＝“Ｌ”のため、Ｎチャンネルトラ
ンジスタ４ａ、４ｂは共に開いており、内部クロックパ
ルスは遅延しない。第２図（Ｃ）テハｃＴＲＬ１ ＝
”Ｈ’ 、ＣＴＲＬ２ ＝“Ｌ”のため、Ｎチャンネル
トランジスタ４ａは閉じ、同４ｂは開いているので、コ
ンデンサ５ａの容量に応じた遅延量が得られる。同様に
第２図（ｄ）ではコンデンサ５ｂの容量に応じた遅延量
が得られ、第２図（ｅ）ではコンデンサ５ａと同５ｂと
の加算容量に応じた遅延量が得られる。
間と制御信号ＣＴＲＬ １ 、 ＣＴＲＬ２との状態と
の関係を示すタイミングチャートであり、第２図（ｂ）
は制御信号ＣＴＲＬＩ ＝ ”Ｌ” 、ＣＴｌ？Ｌ２
＝ ”Ｉ、”、同（Ｃ）は制御信号ＣＴＲＬＩ ＝ ’
Ｈ”、ＣＴＲＬ２ ＝ ”Ｌ”、同（ｃｉ）ハｃＴＩ？
ＬＩ ＝ ”Ｌ” 、ＣＴＲＬ２−“Ｈｍ、同（ｅ）
ｌ’！ ＣＴＲＬＩ ＝“Ｈ” 、ＣＴＲＬ２ ＝“Ｈ
”のときを夫々示している。第２図（ｂ）ではＣＴＲＬ
Ｉ ＝ＣＴＲＬ２ ＝“Ｌ”のため、Ｎチャンネルトラ
ンジスタ４ａ、４ｂは共に開いており、内部クロックパ
ルスは遅延しない。第２図（Ｃ）テハｃＴＲＬ１ ＝
”Ｈ’ 、ＣＴＲＬ２ ＝“Ｌ”のため、Ｎチャンネル
トランジスタ４ａは閉じ、同４ｂは開いているので、コ
ンデンサ５ａの容量に応じた遅延量が得られる。同様に
第２図（ｄ）ではコンデンサ５ｂの容量に応じた遅延量
が得られ、第２図（ｅ）ではコンデンサ５ａと同５ｂと
の加算容量に応じた遅延量が得られる。
次に第２の発明の半導体装置について説明する。
第３図はＡＣ特性の異なる２つの半導体装置の接続状態
を示す図であり、図において２は第２の発明の半導体装
置である。半導体装置２は第１図に示す第１の発明の遅
延回路６が設けられている。そして入力端子２１には入
力信号Ｓ１が、またクロック端子２２には外部クロック
パルスＥｘＣＬＫが夫々与えられている。同様に半導体
装置３の入力端子３１には入力信号ＳＩが、またクロッ
ク端子３２には外部クロックパルスＥｘＣＬＫが夫々与
えられている。
を示す図であり、図において２は第２の発明の半導体装
置である。半導体装置２は第１図に示す第１の発明の遅
延回路６が設けられている。そして入力端子２１には入
力信号Ｓ１が、またクロック端子２２には外部クロック
パルスＥｘＣＬＫが夫々与えられている。同様に半導体
装置３の入力端子３１には入力信号ＳＩが、またクロッ
ク端子３２には外部クロックパルスＥｘＣＬＫが夫々与
えられている。
半導体装置３は半導体装置２と異なるＡＣ特性を有して
おり、セットアンプタイムＳＴが半導体装置２より短く
、またホールドタイムＨＴが長い。従って半導体装Ｗ２
と同３とが半導体装置３のＡＣ特性を満たす同じタイミ
ングで入力信号Ｓ１をラッチすると、半導体装Ｗ２では
セットアツプタイムＳＴが充分ではなくなり、入力信号
Ｓ１のラッチができなくなる。
おり、セットアンプタイムＳＴが半導体装置２より短く
、またホールドタイムＨＴが長い。従って半導体装Ｗ２
と同３とが半導体装置３のＡＣ特性を満たす同じタイミ
ングで入力信号Ｓ１をラッチすると、半導体装Ｗ２では
セットアツプタイムＳＴが充分ではなくなり、入力信号
Ｓ１のラッチができなくなる。
クロック端子２２に与えられた外部クロックパルスＥｘ
ＣＬＫは内部クロックジェネレータ９に与えられ、そこ
で内部クロックパルスＣＬＫが生成され、遅延回路６に
与えられる。遅延回路６は予め制御信号ＣＴＲＬＩ、Ｃ
ＴＲＬ２の状態により遅延量が設定してあり、設定され
た遅延量だけ内部クロックパルスＣＬＫを遅延させて入
力端子２１から入力された入力信号Ｓ、をラッチするタ
イミングを定める入力ラッチクロックＬＣＬＫとして入
力ラッチ７に与える。
ＣＬＫは内部クロックジェネレータ９に与えられ、そこ
で内部クロックパルスＣＬＫが生成され、遅延回路６に
与えられる。遅延回路６は予め制御信号ＣＴＲＬＩ、Ｃ
ＴＲＬ２の状態により遅延量が設定してあり、設定され
た遅延量だけ内部クロックパルスＣＬＫを遅延させて入
力端子２１から入力された入力信号Ｓ、をラッチするタ
イミングを定める入力ラッチクロックＬＣＬＫとして入
力ラッチ７に与える。
第４図は外部クロックパルスＥｘＣＬＫと入力信号Ｓ１
とが与えられたときのタイミングチャートであり、例え
ば半導体装置２と同３とで、その入力端子２Ｌ３１のＡ
Ｃ特性によりコンデンサ５ａによる遅延量だけ遅延させ
る必要がある場合を示している。
とが与えられたときのタイミングチャートであり、例え
ば半導体装置２と同３とで、その入力端子２Ｌ３１のＡ
Ｃ特性によりコンデンサ５ａによる遅延量だけ遅延させ
る必要がある場合を示している。
外部クロックパルスＥｘＣＬＫがクロック端子２２に与
えられると、内部クロンクジエネレータ９で内部クロッ
クＣＬＫが生成され、それが遅延回路６により遅延量Ｄ
↑だけ遅延され、入力ラッチ７に出力される。
えられると、内部クロンクジエネレータ９で内部クロッ
クＣＬＫが生成され、それが遅延回路６により遅延量Ｄ
↑だけ遅延され、入力ラッチ７に出力される。
一方、入力端子２１及び同３１のＡＣ特性は第４図（ｅ
）。
）。
（ｄ）に示す如くとなっており、内部クロックパルスＣ
ＬＫを遅延させることにより、入力端子２１．３１がら
見た見掛は上のＡＣ特性が同じになり、ＡＣ特性の異な
る入力端子を有する半導体装置の接続が可能になる。
ＬＫを遅延させることにより、入力端子２１．３１がら
見た見掛は上のＡＣ特性が同じになり、ＡＣ特性の異な
る入力端子を有する半導体装置の接続が可能になる。
次に第３の発明について説明する。
第５図は第３の発明の半導体装置の要部構成を示すブロ
ック図であり、入力端子２１から入力された人力信号Ｓ
１は、第１の発明の遅延回路６にて制御信号ＣＴＲＬＩ
、 ＣＴＲＬ２の状態に応じて遅延し、入カラッチマ
に与えられる。人力ラッチ７は入力ラッチクロックＬＣ
ＬＫが“Ｈ”のときの入力信号Ｓ１の値を入力ランチク
ロックＬＣＬＫが“Ｌ″のときに保持°し出力するもの
であり、Ｎチャンネルトランジスタ７２と、直列接続し
たインバータ７４及びＰチャンネルトランジスタ７４と
、それらとＮチャンネルトランジスタ７２の出力ノード
で並列接続されたインバータ７３とから構成され、イン
バータ７４と同７３とは逆並列接続関係にある。またト
ランジスタ７１、７２のゲートには入力ラッチクロック
ＬＣＬＫが与えられている。
ック図であり、入力端子２１から入力された人力信号Ｓ
１は、第１の発明の遅延回路６にて制御信号ＣＴＲＬＩ
、 ＣＴＲＬ２の状態に応じて遅延し、入カラッチマ
に与えられる。人力ラッチ７は入力ラッチクロックＬＣ
ＬＫが“Ｈ”のときの入力信号Ｓ１の値を入力ランチク
ロックＬＣＬＫが“Ｌ″のときに保持°し出力するもの
であり、Ｎチャンネルトランジスタ７２と、直列接続し
たインバータ７４及びＰチャンネルトランジスタ７４と
、それらとＮチャンネルトランジスタ７２の出力ノード
で並列接続されたインバータ７３とから構成され、イン
バータ７４と同７３とは逆並列接続関係にある。またト
ランジスタ７１、７２のゲートには入力ラッチクロック
ＬＣＬＫが与えられている。
第６図は制御信号の状態と入力端子２１の見掛は上のＡ
Ｃ特性との関係を示すタイミングチャートであり、第６
図（ａ）は人力ランチクロックＬＣＬＫを示し、第６図
（ｂ）〜同（ｅ）は制御信号ＣＴＲＩ、１．同ＣＴＲＬ
２の状態による入力端子２１の見掛は上のＡＣ特性を示
している。
Ｃ特性との関係を示すタイミングチャートであり、第６
図（ａ）は人力ランチクロックＬＣＬＫを示し、第６図
（ｂ）〜同（ｅ）は制御信号ＣＴＲＩ、１．同ＣＴＲＬ
２の状態による入力端子２１の見掛は上のＡＣ特性を示
している。
いま入力端子２１の真のＡＣ特性は第１２図（Ｃ）に示
した如くであり、これは制御信号ＣＴＲＬＩ ＝ＣＴＲ
Ｌ２ ＝“Ｌ”のとき、即ち第６図（ｅ）に示す如くの
遅延がない場合のＡＣ特性と同様である。これが制御信
号ＣＴＲＬＩ 、 ＣＴＲＬ２の“Ｈ”、 “Ｌ”の変
化により第６図（ｂ）〜（ｅ）に示す如く見掛は上変化
する。即ち遅延量が大きいほどセットアツプタイムが大
きくなり、ホールドタイムが小さくなる。
した如くであり、これは制御信号ＣＴＲＬＩ ＝ＣＴＲ
Ｌ２ ＝“Ｌ”のとき、即ち第６図（ｅ）に示す如くの
遅延がない場合のＡＣ特性と同様である。これが制御信
号ＣＴＲＬＩ 、 ＣＴＲＬ２の“Ｈ”、 “Ｌ”の変
化により第６図（ｂ）〜（ｅ）に示す如く見掛は上変化
する。即ち遅延量が大きいほどセットアツプタイムが大
きくなり、ホールドタイムが小さくなる。
第７図は第３の発明の半導体装置とそれとＡＣ特性の異
なる半導体装置との接続例を示すブロック図であり、入
力信号Ｓ、は半導体装置２．３の各入力端子２Ｌ３１に
与えられている。第８図は入力端子２１．３１のＡＣ特
性を示している。ここで入力端子３１のＡＣ特性は第６
図（Ｃ）に示す如くであり、入力端子２１のＡＣ特性は
第１２図（Ｃ）に示す如くであるとすると、入力端子２
１のＡＣ特性は入力端子３１のへ〇特性に比べ、セット
アツプタイムが小さく、ホールドタイムが大きいものと
なるが、制御信号ＣＴＲＬＩ ＝“Ｈ” 、 ＣＴＲＬ
２−“Ｌ”とし、遅延回路６にて人力信号ＳＩを遅延さ
せることにより、入力端子２１の見掛は上のＡＣ特性が
入力端子３１と同様となり、ＡＣ特性の異なる半導体装
置を接続できることになる。
なる半導体装置との接続例を示すブロック図であり、入
力信号Ｓ、は半導体装置２．３の各入力端子２Ｌ３１に
与えられている。第８図は入力端子２１．３１のＡＣ特
性を示している。ここで入力端子３１のＡＣ特性は第６
図（Ｃ）に示す如くであり、入力端子２１のＡＣ特性は
第１２図（Ｃ）に示す如くであるとすると、入力端子２
１のＡＣ特性は入力端子３１のへ〇特性に比べ、セット
アツプタイムが小さく、ホールドタイムが大きいものと
なるが、制御信号ＣＴＲＬＩ ＝“Ｈ” 、 ＣＴＲＬ
２−“Ｌ”とし、遅延回路６にて人力信号ＳＩを遅延さ
せることにより、入力端子２１の見掛は上のＡＣ特性が
入力端子３１と同様となり、ＡＣ特性の異なる半導体装
置を接続できることになる。
次に第３の発明の他の実施例について説明する。
第９図は他の実施例の半導体装置の要部構成を示すブロ
ック図であり、出力信号Ｓ。は出力バッファ８１とＮチ
ャンネルトランジスタ８２とを直列接続した出力回路８
を介して、第１の発明の遅延回路６に与えられ、出力端
子２３を介して外部に出力される。Ｎチャンネルトラン
ジスタ８２には出力クロックＣＬＸ３が与えられ、その
“Ｈ”のタイミングで出力端子２３を介して外部に出力
信号Ｓ。が出力される。この出力信号Ｓ。が他の半導体
装置に入力される場合、その出力タイミングが他の半導
体装置のＡＣ特性と整合しないときには、出力信号Ｓ０
を他の半導体装置が処理できなくなる。従って他の半導
体装置のＡＣ特性に整合するように遅延回路６により遅
延量を設定する。
ック図であり、出力信号Ｓ。は出力バッファ８１とＮチ
ャンネルトランジスタ８２とを直列接続した出力回路８
を介して、第１の発明の遅延回路６に与えられ、出力端
子２３を介して外部に出力される。Ｎチャンネルトラン
ジスタ８２には出力クロックＣＬＸ３が与えられ、その
“Ｈ”のタイミングで出力端子２３を介して外部に出力
信号Ｓ。が出力される。この出力信号Ｓ。が他の半導体
装置に入力される場合、その出力タイミングが他の半導
体装置のＡＣ特性と整合しないときには、出力信号Ｓ０
を他の半導体装置が処理できなくなる。従って他の半導
体装置のＡＣ特性に整合するように遅延回路６により遅
延量を設定する。
第１０図は制御信号の状態と出力信号の遅延量（時間）
との関係を示すタイミングチャートであり、第１０図（
ｂ）〜（ｅ）に示す如く出力遅延時間は遅延回路６の遅
延量に出力回路自体の遅延時間を加算したものとなり、
制御信号ＣＴＲＬＩ ＝ＣＴＲＬ２ ＝ ’Ｈ”のとき
最大となり、双方共“Ｌ”のとき最小となる。
との関係を示すタイミングチャートであり、第１０図（
ｂ）〜（ｅ）に示す如く出力遅延時間は遅延回路６の遅
延量に出力回路自体の遅延時間を加算したものとなり、
制御信号ＣＴＲＬＩ ＝ＣＴＲＬ２ ＝ ’Ｈ”のとき
最大となり、双方共“Ｌ”のとき最小となる。
なお、以上の説明では遅延経路を２本としたが、本発明
はこれに限るものではなく、遅延経路は２本以上であれ
ば何本でもよい。
はこれに限るものではなく、遅延経路は２本以上であれ
ば何本でもよい。
〔発明の効果］
以上説明したとおり、第１の発明においては遅延回路を
スイッチ素子とそれと直列接続されたコンデンサとを有
する複数の遅延経路で構成し、各コンデンサの容量を相
異させ、スイッチ素子の開閉の組合わせにより遅延量を
任意に設定できるようにしたので、遅延量の設定数が増
加しても回路面積の増加が少なく、占有面積の小さな遅
延回路を得ることができる。また第２．第３の発明にお
いては、第１の発明の遅延回路を用い、内部クロックパ
ルス又は人出力パルス信号を遅延させることにより、外
部に特別の遅延回路を付加することなく、ＡＣ特性の異
なる他の半導体装置との接続が可能となり、汎用性の高
い半導体装置を得ることができる等価れた効果を奏する
。
スイッチ素子とそれと直列接続されたコンデンサとを有
する複数の遅延経路で構成し、各コンデンサの容量を相
異させ、スイッチ素子の開閉の組合わせにより遅延量を
任意に設定できるようにしたので、遅延量の設定数が増
加しても回路面積の増加が少なく、占有面積の小さな遅
延回路を得ることができる。また第２．第３の発明にお
いては、第１の発明の遅延回路を用い、内部クロックパ
ルス又は人出力パルス信号を遅延させることにより、外
部に特別の遅延回路を付加することなく、ＡＣ特性の異
なる他の半導体装置との接続が可能となり、汎用性の高
い半導体装置を得ることができる等価れた効果を奏する
。
第１図は第１の発明に係る遅延回路の構成を示すブロッ
ク図、第２図は遅延回路のタイミングチャート、第３図
は第２の発明の半導体装置の接続例を示すブロック図、
第４図は接続時のＡＣ特性を示すタイミングチャート、
第５図は第３の発明の半導体装置の構成を示すブロック
図、第６図は入力端子の見掛は上のＡＣ特性を示すタイ
ミングチャート、第７図は第３の発明の接続例を示すブ
ロック図、第８図は接続時のＡＣ特性を示すタイミング
チャート、第９図は第３の発明の他の実施例の半導体装
置の構成を示すブロック図、第１Ｏ図は出力遅延時間を
示すタイミングチャート、第１１図はＡＣ特性の異なる
従来の半導体装置の接続例を示すブロック図、第１２図
は従来の接続時のＡＣ特性を示すタイミングチャート、
第１３図は従来の遅延回路の構成を示すブロック図であ
る。 ２・・・半導体装置 ４ａ、４ｂ・・・Ｎチャンネル
トランジスタ ５ａ、５ｂ・・・コンデンサ ６・・・
遅延回路７・・・入力ラッチ ８・・・出力回路 ９・
・・内部クロックジェネレータ ＥｘＣＬＫ・・・外部
クロックパルスＣＬＫ・・・内部クロックパルス Ｓｌ
・・・入力信号Ｓｏ・・・出力信号 なお、図中、同一符号は同一、又は相当部分を示す。
ク図、第２図は遅延回路のタイミングチャート、第３図
は第２の発明の半導体装置の接続例を示すブロック図、
第４図は接続時のＡＣ特性を示すタイミングチャート、
第５図は第３の発明の半導体装置の構成を示すブロック
図、第６図は入力端子の見掛は上のＡＣ特性を示すタイ
ミングチャート、第７図は第３の発明の接続例を示すブ
ロック図、第８図は接続時のＡＣ特性を示すタイミング
チャート、第９図は第３の発明の他の実施例の半導体装
置の構成を示すブロック図、第１Ｏ図は出力遅延時間を
示すタイミングチャート、第１１図はＡＣ特性の異なる
従来の半導体装置の接続例を示すブロック図、第１２図
は従来の接続時のＡＣ特性を示すタイミングチャート、
第１３図は従来の遅延回路の構成を示すブロック図であ
る。 ２・・・半導体装置 ４ａ、４ｂ・・・Ｎチャンネル
トランジスタ ５ａ、５ｂ・・・コンデンサ ６・・・
遅延回路７・・・入力ラッチ ８・・・出力回路 ９・
・・内部クロックジェネレータ ＥｘＣＬＫ・・・外部
クロックパルスＣＬＫ・・・内部クロックパルス Ｓｌ
・・・入力信号Ｓｏ・・・出力信号 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）入力されたパルス信号を遅延させる遅延回路にお
いて、 入力されたパルス信号の信号線に、制御信 号により開閉するスイッチ素子とコンデンサとの直列回
路を複数並列接続した回路を接続してあり、前記制御信
号による各スイッチ素子の開閉の組合わせにて、前記パ
ルス信号を異なる時間遅延すべくなしてあることを特徴
とする遅延回路。 - （２）外部から与えられる外部クロックパルスにより内
部クロックパルスを生成する内部クロック発生手段と、
生成された内部クロックパルスを遅延させる請求項１記
載の遅延回路とを備えることを特徴とする半導体装置。 - （３）パルス信号を入力又は出力する入力部又は出力部
と、入力されたパルス信号又は出力するパルス信号を遅
延させる請求項１記載の遅延回路とを備えることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015393A JPH03219719A (ja) | 1990-01-24 | 1990-01-24 | 遅延回路及びそれを用いた半導体装置 |
| US07/608,145 US5107153A (en) | 1990-01-24 | 1990-11-01 | Delay circuit and latch circuit for controlling setup time and hold time of pulse signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015393A JPH03219719A (ja) | 1990-01-24 | 1990-01-24 | 遅延回路及びそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219719A true JPH03219719A (ja) | 1991-09-27 |
Family
ID=11887490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015393A Pending JPH03219719A (ja) | 1990-01-24 | 1990-01-24 | 遅延回路及びそれを用いた半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5107153A (ja) |
| JP (1) | JPH03219719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344763B1 (en) | 2000-04-24 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals |
| KR100584098B1 (ko) * | 1999-07-02 | 2006-06-01 | 후지쯔 가부시끼가이샤 | 타이밍 신호 발생 회로, ｄｌｌ회로, 반도체 기억 장치 및가변 지연 회로 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758207A (ja) * | 1993-08-20 | 1995-03-03 | Fujitsu Ltd | データ保持タイミング調整回路及びこれを含む半導体集積回路 |
| US5826063A (en) * | 1993-11-08 | 1998-10-20 | Cirrus Logic, Inc. | Apparatus and method for programming the setup, command and recovery time periods within a transaction cycle |
| JPH07154221A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 遅延回路 |
| US5812003A (en) * | 1994-04-20 | 1998-09-22 | Lsi Logic Corporation | TTL delay matching circuit |
| US5650740A (en) * | 1994-04-20 | 1997-07-22 | Lsi Logic Corporation | TTL delay matching circuit |
| DE19637167C2 (de) * | 1995-09-15 | 1999-11-04 | Mitsubishi Semiconductor Am | Integrierte Schaltung und Verfahren zum Betreiben derselben |
| US5705942A (en) * | 1995-09-29 | 1998-01-06 | Intel Corporation | Method and apparatus for locating and improving critical speed paths in VLSI integrated circuits |
| US5818263A (en) * | 1995-09-29 | 1998-10-06 | Intel Corporation | Method and apparatus for locating and improving race conditions in VLSI integrated circuits |
| US5841707A (en) * | 1995-11-29 | 1998-11-24 | Texas Instruments Incorporated | Apparatus and method for a programmable interval timing generator in a semiconductor memory |
| US6127844A (en) | 1997-02-20 | 2000-10-03 | Altera Corporation | PCI-compatible programmable logic devices |
| US7148722B1 (en) | 1997-02-20 | 2006-12-12 | Altera Corporation | PCI-compatible programmable logic devices |
| US5963074A (en) * | 1997-06-18 | 1999-10-05 | Credence Systems Corporation | Programmable delay circuit having calibratable delays |
| JP3164066B2 (ja) * | 1998-07-09 | 2001-05-08 | 日本電気株式会社 | 半導体装置 |
| US6127867A (en) * | 1998-10-28 | 2000-10-03 | International Business Machines Corporation | Zero set-up high speed CMOS latched-receiver |
| US6191628B1 (en) * | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
| KR100327135B1 (ko) * | 1999-08-26 | 2002-03-13 | 윤종용 | 지연회로 및 이를 이용한 반도체 메모리 장치 |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| KR100506063B1 (ko) * | 2002-12-21 | 2005-08-05 | 주식회사 하이닉스반도체 | 셋업/홀드 타임 제어 장치 |
| JP2007333681A (ja) * | 2006-06-19 | 2007-12-27 | Fujitsu Ltd | 集積回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042842A (en) * | 1973-12-15 | 1977-08-16 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig | Multiple-time-constant integrator or differentiator |
| DE3072118D1 (en) * | 1979-12-26 | 1988-09-22 | Toshiba Kk | A driver circuit for charge coupled device |
| HU190508B (en) * | 1983-10-07 | 1986-09-29 | Mta Koezponti Fizikai Kutato Intezete,Hu | Circuit arrangement for forming current-to-pulse converter with variable time constant |
| GB2190255B (en) * | 1986-04-30 | 1989-11-29 | Philips Electronic Associated | Electrical filter |
| NL8900363A (nl) * | 1989-02-15 | 1990-09-03 | Philips Nv | Geintegreerde schakeling. |
-
1990
- 1990-01-24 JP JP2015393A patent/JPH03219719A/ja active Pending
- 1990-11-01 US US07/608,145 patent/US5107153A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100584098B1 (ko) * | 1999-07-02 | 2006-06-01 | 후지쯔 가부시끼가이샤 | 타이밍 신호 발생 회로, ｄｌｌ회로, 반도체 기억 장치 및가변 지연 회로 |
| US6344763B1 (en) | 2000-04-24 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals |
Also Published As
| Publication number | Publication date |
|---|---|
| US5107153A (en) | 1992-04-21 |
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