JP3164066B2 - 半導体装置 - Google Patents

半導体装置

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    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に入力端子容量調整用素子を有する半導体装置に関す
る。
【０００２】
【従来の技術】近年のメモリバス等の高速化によりＤＲ
ＡＭ等のメモリデバイスの入力端子容量は最大値のみな
らず最小値も規格上規定されるようになった。
【０００３】そのため入力端子容量の下限値を満たすた
めに容量素子を入力端子に付加する必要が生じてきた。
【０００４】従来このような入力端子容量調整用素子と
しては図５に示すような技術が、特開平３−１３８９６
２号公報に開示されている。
【０００５】図５において、入力回路部５０２が配線５
０８によってボンディングパッド５００に接続してい
る。このボンディングパッド５００に隣接して複数のＭ
ＯＳ型容量素子５０４，５０５，５０６を配置してい
る。これらのＭＯＳ型容量素子の下部電極は接地されて
いるシリコン基板であり、その上の酸化シリコン膜から
なる誘電体膜を介してそれぞれの上部電極がヒューズを
通してボンディングパッド５００に接続している。そし
て、ＭＯＳ型容量素子５０４，５０５のヒューズは切断
されていないからこれらの容量値はボンディングパッド
５００に付加され、ＭＯＳ型容量素子５０６のヒューズ
は切断されているからこの容量値はボンディングパッド
５００に付加されない。このように、ヒューズにより付
加容量値の調整を可能にしている。
【０００６】しかしながらこのようなＭＯＳ型容量素子
は一般に大きな面積を必要とし、且つこれを形成するた
めの工程を別途必要とする。
【０００７】ここでこのＭＯＳ型容量素子をＰＮ接合型
容量素子にした場合も同様であり、一般に大きな面積を
必要とし、これを形成するための工程を別途必要とす
る。
【０００８】ここで本発明の発明者は、入力回路部に絶
縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジ
スタ、と称す）が形成されて入力回路を構成しているこ
とに着目し、本来の回路動作用ＭＯＳトランジスタとは
別に入力端子容量調整用素子としてのＭＯＳトランジス
タをここに形成することを考えた。このようにすれば、
ＭＯＳトランジスタのデバイスプロセスをそのまま踏襲
することにより、容量絶縁膜となるゲート酸化膜を１０
ｎｍ程度に薄くすることができ、これにより入力端子容
量調整用素子が占める面積を小さくすることができ、且
つ本来の回路動作用ＭＯＳトランジスタと同時に形成す
ることができるから、入力端子容量調整用素子形成のた
めの工程を別途必要としないからである。
【０００９】例えば、ゲート酸化膜１０ｎｍ程度のデバ
イスプロセスを用いたＭＯＳトランジスタで入力端子容
量調整用素子を形成した場合、同じ特性のＰＮ接合型容
量素子の面積の１／６以下におさえることができる。
【００１０】しかしながらこの場合、本来の回路動作用
のＭＯＳトランジスタも入力端子容量調整用素子として
のＭＯＳトランジスタもゲート酸化膜の静電破壊防止の
ための入力保護抵抗をボンディングパッドとの間に設け
る必要がある。
【００１１】ここで、ボンディングパッドに印加された
入力信号が入力回路部に伝搬する遅延量は、その間の抵
抗値Ｒと容量値Ｃとの積により決定される。
【００１２】配線の寄生抵抗は入力保護抵抗に比べて十
分小なので、抵抗値Ｒは入力保護抵抗の抵抗値ＲP で決
定される。
【００１３】一方、容量値Ｃは、入力保護抵抗と入力回
路部間の接点に寄生する配線および素子の寄生容量ＣA
と入力端子容量調整用素子としてのＭＯＳトランジスタ
の容量ＣB により構成される。
【００１４】したがって、時定数ＲP ×（ＣA ＋ＣB ）
により遅延して入力回路部に伝搬する。
【００１５】図６にこの時の信号波形を示す。
【００１６】図６において、６１０で示されるのはボン
ディングパッドにおける信号波形で、６２０で示される
のが時定数ＲP ×（ＣA ＋ＣB ）により遅延して伝搬し
た入力回路部における信号波形である。
【００１７】入力レベルは一般的なＬＶＴＴＬインター
フェースで示している。図中の遅延時間６００で示すよ
うに、外部からの信号６１０はデバイス内部で大きな遅
延を有して入力回路部に伝搬する。
【００１８】現在一般的に使用されている６４ＭＳＤＲ
ＡＭの場合でこの遅延量を具体的に見積もってみる。
【００１９】入力端子容量の規格値は上限が４ｐＦ、下
限値が２．５ｐＦとなっており、中央値が３．３ｐＦで
ある。通常ＳＤＲＡＭ等の高速ＤＲＡＭでは入力保護抵
抗を含めてそれ以降のデバイス内部の信号遅延はデバイ
スのアクセス値の増加となり特性値を悪化させる。
【００２０】したがって、一般にボンディングパッドと
入力回路部はできる限り近ずけ、入力保護抵抗と入力回
路部間の接点に寄生する配線および素子の寄生容量ＣA
は小さくなるようにレイアウトされる。６４ＭＳＤＲＡ
Ｍの場合ＣA は０．１ｐＦ程度である。
【００２１】一方それ以外のデバイスの入力回路とボン
ディングパッド間の、パッド、入力保護素子、リードフ
レーム等に寄生する容量値は１．７ｐＦ程度である。
【００２２】したがって規格値を満足させるためには
１．５ｐＦ程度の容量ＣB をさらに付加し合計で上記し
た中央値３．３ｐＦ程度に設定する必要がある。
【００２３】入力保護抵抗の値ＲP は３５０オーム程度
である。
【００２４】したがって、デバイス内部の信号遅延時間
は時定数で、３５０オーム×（０．１ｐＦ＋１．５ｐ
Ｆ）＝５６０ｐＳと入力信号のセットアップ、ホールド
規格値２．０ｎＳ、１．０ｎＳに対して無視できない程
度に大きくなる。
【００２５】これらの遅延量はデバイスに付加された信
号に対する相対的なデバイス動作の遅延時間として発生
するためデバイス特性値の悪化と見なされる。
【００２６】
【発明が解決しようとする課題】以上説明したように、
図５に示す従来技術では、入力端子容量調整用素子の形
成のために大きな面積を必要とするから集積度を犠牲に
し、またこの形成のための工程を別途必要とするから製
造工程が煩雑になり製造コストの低減に支障を生じる。
【００２７】一方、ＭＯＳトランジスタのデバイスプロ
セスをそのまま踏襲しようとすると入力信号の遅延が大
きくなりデバイス特性が悪化してしまう。
【００２８】したがって本発明の目的は、大きな面積を
必要とせずに、製造工程を増加させることなく、さらに
入力信号の遅延を大きくしないで、所定の容量値に入力
端子（ボンディングパッド）を調整することができる半
導体装置を提供することである。
【００２９】
【課題を解決するための手段】本発明の特徴は、ボンデ
ィングパッドと、前記ボンディングパッドに接続した静
電破壊防止用の、例えば多結晶シリコン膜からなる、第
１の入力保護抵抗と、前記ボンディングパッドに接続し
た静電破壊防止用の、例えば多結晶シリコン膜からな
る、第２の入力保護抵抗と、入力回路部と、入力端子容
量調整用素子とを具備し、前記入力回路部は前記第１お
よび第２の入力保護抵抗のうち前記第１の入力保護抵抗
のみを通して前記ボンディングパッドに接続し、前記入
力端子容量調整用素子は前記第１および第２の入力保護
抵抗のうち前記第２の入力保護抵抗のみを通して前記ボ
ンディングパッドに接続した半導体装置にある。
【００３０】ここで、前記入力端子容量調整用素子は複
数のＭＯＳトランジスタもしくは複数のＭＯＳ型容量素
子から構成されていることが好ましい。この場合、前記
入力回路部に形成されているＭＯＳトランジスタのゲー
ト絶縁膜と前記入力端子容量調整用素子としての前記Ｍ
ＯＳトランジスタのゲート絶縁膜もしくは前記ＭＯＳ型
容量素子の誘電体膜とは材質及び膜厚が同じ構成になっ
ていることがさらに好ましい。
【００３１】また、前記入力端子容量調整用素子として
の前記ＭＯＳトランジスタのソース、ドレイン及びチャ
ンネル領域が接地電位になっており、ゲート電極が前記
第２の入力保護抵抗を通して前記ボンディングパッドに
接続していることができる。あるいは、前記入力端子容
量調整用素子としての前記ＭＯＳ型容量素子の下部電極
となる基板は接地電位になっており、上部電極が前記第
２の入力保護抵抗を通して前記ボンディングパッドに接
続していることができる。
【００３２】さらに、前記入力端子容量調整用素子の前
記複数のＭＯＳトランジスタもしくは前記複数のＭＯＳ
型容量素子のうち、選ばれた一群のトランジスタのゲー
ト電極もしくはＭＯＳ型容量素子の上部電極が前記第２
の入力保護抵抗を通して前記ボンディングパッドに接続
しており、残りの群のトランジスタのゲート電極もしく
はＭＯＳ型素子の上部電極が接地されていることができ
る。
【００３３】また、前記入力端子容量調整用素子の前記
複数のＭＯＳトランジスタのゲート電極と基板間の容量
値もしくは前記複数のＭＯＳ型容量素子の上部電極と下
部電極間の容量値はたがいに同一の値になっていること
ができる。あるいは、前記入力端子容量調整用素子の前
記複数のＭＯＳトランジスタもしくは前記複数のＭＯＳ
型容量素子は一方向に、例えば等差級数もしくは等比級
数的に順次増減していることができる。
【００３４】このような本発明によれば、専有面積を小
にするためにＭＯＳデバイスプロセスを踏襲して薄いゲ
ート絶縁膜を誘電体膜としたＭＯＳトランジスタ、ある
いはソース、ドレイン領域を省略して同様に薄い誘電体
膜を用いたＭＯＳ型容量素子を入力端子容量調整用素子
として用い、その静電破壊防止のために入力保護抵抗が
必要な場合でも、この入力保護抵抗はボンディングパッ
ドと入力回路部との間に付加される静電破壊防止用の入
力保護抵抗とは別のものであるから、入力信号の不所望
な遅延を回避することができる。
【００３５】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。
【００３６】図１は本発明の第１の実施の形態を示す図
である。
【００３７】入力回路部１０２には本来の入力回路とし
ての動作を行うＮチャネルＭＯＳトランジスタ１１０が
設けられている。このＭＯＳトランジスタ１１０はＰ型
シリコン基板上にすなわちＰ型のチャネル領域ＣK 上に
熱酸化により形成された膜厚１０ｎｍのシリコン酸化膜
からなるゲート絶縁膜ＥK と、その上の多結晶シリコン
ゲート電極ＧK と、ゲート電極ＧK に対して自己整合的
に形成されたＮ型ソース領域ＳK およびＮ型ドレイン領
域ＤK から構成されている。
【００３８】この入力回路部１０２は、多結晶シリコン
膜から成り、抵抗値が３５０オームの第１の入力保護抵
抗１０１を通して配線１０８によりボンディングパッド
１００に接続している。ボンディングパッド１００にサ
ージ電圧が発生した場合に、第１の入力保護抵抗１０１
によってＭＯＳトランジスタ１１０のゲート絶縁膜ＥK
の静電破壊が防止される。
【００３９】一方、入力端子容量調整用素子部１０３に
は、多数のＭＯＳトランジスタが入力端子容量調整用素
子として一方向（図で横方向）に配列しているが、図で
は３個のＭＯＳトランジスタ１０４，１０５，１０６を
例示している。
【００４０】入力端子容量調整用素子としてのそれぞれ
のトランジスタは、Ｐ型シリコン基板上にすなわちＰ型
のチャネル領域Ｃ上に熱酸化により形成された膜厚１０
ｎｍのシリコン酸化膜からなるゲート絶縁膜Ｅと、その
上の多結晶シリコンゲート電極Ｇと、ゲート電極Ｇに対
して自己整合的に形成されたＮ型ソース領域ＳおよびＮ
型ドレイン領域Ｄから構成されている。
【００４１】入力端子容量調整用素子部１０３における
ＭＯＳトランジスタ１０４，１０５，１０６は入力回路
部１０２におけるＭＯＳトランジスタ１１０と同一の製
造工程で作りこんでいくから、ＭＯＳトランジスタ１０
４，１０５，１０６のゲート酸化膜ＥはＭＯＳトランジ
スタ１１０のゲート酸化膜ＥK と同じ膜厚、同じ材質構
成、すなわち微細なＭＯＳトランジスタのデバイスプロ
セスを用いた薄い膜厚構成になっている。
【００４２】入力端子容量調整用素子としてのそれぞれ
のＭＯＳトランジスタ１０４，１０５，１０６の基板に
形成されたソース領域Ｓ、ドレイン領域Ｄおよびチャネ
ル領域Ｃは接地されており、これにより接地された基板
がＭＯＳ容量素子の下部電極となっており、その上の膜
厚１０ｎｍの薄いゲート絶縁膜ＥがＭＯＳ容量素子の誘
電体膜となり、その上のゲート電極ＧがＭＯＳ容量素子
の上部電極となっている。
【００４３】ＭＯＳ容量素子構造となっているＭＯＳト
ランジスタ１０４，１０５，１０６のうち、ＭＯＳトラ
ンジスタ１０４，１０５のゲート電極はクロムやアルミ
等の金属膜から成る配線１０９の第１の部分１０９Ａに
よって、多結晶シリコン膜から成り、抵抗値が３５０オ
ームの第２の入力保護抵抗１０７の一方に端に接続さ
れ、この第２の入力保護抵抗１０７の他方の端が配線１
０９によりボンディングパッド１００に接続している。
【００４４】これによりＭＯＳトランジスタ１０４，１
０５のＭＯＳ容量値がボンディングパッド１００に付加
される。そして、ボンディングパッド１００にサージ電
圧が発生した場合に、第２の入力保護抵抗１０７によっ
てＭＯＳトランジスタ１０４，１０５のゲート絶縁膜Ｅ
の静電破壊が防止される。
【００４５】一方、ＭＯＳトランジスタ１０３のゲート
電極は配線１０９の第２の部分１０９Ｂによって接地さ
れるから、このトランジスタのＭＯＳ容量値はボンディ
ングパッド１００に付加されない。
【００４６】配線１０９は層間絶縁膜に設けられたコン
タクトホールを通してそれぞれの多結晶シリコンゲート
電極Ｇに接続されており、このうちにどのトランジスタ
のゲート電極Ｇを配線の第１の部分１０９Ａにより第２
の入力保護抵抗１０７を通してボンディングパッド１０
０に接続するか、どのトランジスタのゲート電極Ｇを配
線の第２の部分１０９Ｂにより接地するかは、配線１０
９のパターンで決定されるから、所定の付加容量が得ら
れるように配線１０９のパターンを設計する。
【００４７】この第１の実施の形態では、トランジスタ
１０４のＭＯＳ容量値をＣ104 、トランジスタ１０５の
ＭＯＳ容量値Ｃ105 、トランジスタ１０６のＭＯＳ容量
値をＣ106 とすると、Ｃ104 ＝Ｃ105 ＝Ｃ106 である。
すなわち同様の誘電体膜Ｅを用いている入力端子容量調
整用素子としてのＭＯＳトランジスタは互いに同じ面積
（ゲート電極Ｇが重畳しているゲート絶縁膜Ｅの面積）
を有しているから、互いに同じＭＯＳ容量値となってい
る。
【００４８】したがって図１に示すように、入力端子容
量調整用素子としてのＭＯＳトランジスタの配列の一方
に側（図で左側）からゲート電極がボンディングパッド
１００に接続するＭＯＳトランジスタを選択し、他方の
側（図で右側）からゲート電極が接地されるＭＯＳトラ
ンジスタを選択している。このようにすることにより、
配線１０９（１０９Ａ，１０９Ｂ）のパターン構成が容
易となる。
【００４９】本発明では回路素子としてのＭＯＳトラン
ジスタ１１０と同様の構成で入力端子容量調整用素子と
してのＭＯＳトランジスタを形成しているから、目的の
容量を得るための面積を減少させることができ、かつ製
造工程を簡素化することができる。
【００５０】しかも、入力端子容量調整用素子としての
ＭＯＳトランジスタの静電破壊防止用の入力保護抵抗
を、入力回路部の本来の動作を行うＭＯＳトランジスタ
の静電破壊防止用の入力保護抵抗とは別に設けている。
【００５１】このために入力端子容量調整用素子の存在
に関係なく、ボンディングパッド１００に入力された入
力信号が短い遅延時間で入力回路部１０２に伝搬するこ
とができる。
【００５２】すなわち先に説明したように本発明を用い
ない場合の時定数は、入力保護抵抗と入力回路部間の接
点に寄生する配線および素子の寄生容量ＣA とし、入力
端子容量調整用素子の容量ＣB とし、入力保護抵抗の抵
抗値をＲP とした場合に、ＲP ×（ＣA ＋ＣB ）とな
り、３５０オーム×（０．１ｐＦ＋１．５ｐＦ）＝５６
０ｐＳと大きな値となる。
【００５３】しかし本発明の構成では、入力端子容量調
整用素子の容量ＣB が信号の伝搬遅延には関係が無くな
るから時定数はＲP ×ＣA となり、入力保護抵抗を含む
これ以降のデバイス内部の信号遅延時間は時定数で３５
０オーム×０．１ｐＦ＝３５ｐＳと十分小さな遅延量と
なる。すなわち、図６の波形６３０に示すように、外部
からの信号６１０からの遅延時間が小となる。
【００５４】図２，図３及び図４はそれぞれ本発明の第
２，第３及び第４の実施の形態を示す図である。尚、図
２乃至図４において図１と同一もしくは類似の箇所は同
じ符号を付してあるから、重複する説明は省略する。
【００５５】図２に示す第２の実施の形態において、入
力端子容量調整用素子用のＭＯＳトランジスタ２０４，
２０５，２０６のＭＯＳ容量値は順次増加している。す
なわち、トランジスタ２０４のＭＯＳ容量値をＣ204 、
トランジスタ２０５のＭＯＳ容量値Ｃ205 、トランジス
タ２０６のＭＯＳ容量値をＣ206 とすると、Ｃ204 ＜Ｃ
205 ＜Ｃ206 となっている。
【００５６】この場合、（Ｃ206 −Ｃ205 ）＝（Ｃ205
−Ｃ204 ）と等差級数的に増減することができる。ある
いは、Ｃ206 ／Ｃ205 ＝Ｃ205 ／Ｃ204 と等比級数的に
増減することもできる。
【００５７】入力端子容量調整用素子用のＭＯＳトラン
ジスタ２０４，２０５，２０６のゲート絶縁膜（誘電体
膜）Ｅはいずれも回路素子としてのＭＯＳトランジスタ
１１０のゲート絶縁膜ＥK と同じ膜厚であり、同じ材質
である。
【００５８】したがって、たがいに異なるＭＯＳ容量値
を得るには、面積（ゲート電極Ｇが重畳しているゲート
絶縁膜Ｅの面積）をたがいに異ならしている。
【００５９】この第２の実施の形態では異なるＭＯＳ容
量値を用意しているから、ボンディングパッド１００を
微細に制御するのに適している。
【００６０】第１および第２の実施の形態では、入力端
子容量調整用素子はソース領域Ｓおよびドレイン領域Ｄ
も形成しているから、回路素子としてのＭＯＳトランジ
スタ１１０と素子形成まで同じように製造することがで
きる。
【００６１】しかし、ＭＯＳ容量としてソース領域Ｓお
よびドレイン領域Ｄの存在が好ましくない場合は、回路
素子としてのＭＯＳトランジスタ１１０のソース領域Ｓ
K およびドレイン領域ＤK を形成する際に、入力端子容
量調整用素子部１０３をマスクしておいて、図３の第３
の実施の形態や図４の第４の実施の形態のように、ソー
ス領域Ｓおよびドレイン領域Ｄの形成を省略することも
できる。
【００６２】これらの実施の形態でも、Ｐ型シリコン基
板を下部電極Ｌとし、その上に熱酸化により１０ｎｍの
シリコン酸化膜からなる誘電体膜ＥをＮチャネルＭＯＳ
トランジスタ１１０のゲート絶縁膜ＥK の形成と同時に
形成し、その上の多結晶シリコンから成る上部電極Ｕを
ＮチャネルＭＯＳトランジスタ１１０の多結晶シリコン
ゲート電極ＧK の形成と同時に形成する。
【００６３】このようにして得られたＭＯＳ型容量素子
３０４，３０５，３０５（図３），４０４，４０５，４
０６（図４）でも、先の実施の形態のＭＯＳトランジス
タのゲート絶縁膜Ｅと同様に省面積のために薄い誘電体
膜Ｅを用いておりその静電破壊防止のために入力保護抵
抗を必要とするが、先の実施の形態と同様にここで用い
る第２の入力保護抵抗１０７やこれらのＭＯＳ型容量素
子は入力信号の伝搬に関係ないから、入力信号の遅延の
増大にはならない。
【００６４】図３は図１と対応して示したものであり、
ＭＯＳ型容量素子３０４，３０５，３０５はたがいに同
様の誘電体膜Ｅを有し、かつたがいに同じ面積（上部電
極Ｕが重なる薄い誘電体膜Ｅの面積）であるから、たが
いに同じＭＯＳ容量値になっている。
【００６５】図４は図２と対応して示したもので、ＭＯ
Ｓ型容量素子４０４，４０５，４０６は同じ膜厚、同じ
材質の誘電体膜Ｅを有しているが、図で左から右に、面
積（上部電極Ｕが重なる薄い誘電体膜Ｅの面積）を順次
大きくすることにより、等差級数的もしくは等比級数的
にＭＯＳ容量値を増加させている。
【００６６】
【発明の効果】以上説明したように本発明は、専有面積
を小にするためにＭＯＳデバイスプロセスを踏襲して薄
いゲート絶縁膜を誘電体膜としたＭＯＳトランジスタ、
あるいはソース、ドレイン領域を省略して同様に薄い誘
電体膜を用いたＭＯＳ型容量素子を入力端子容量調整用
素子として用い、その静電破壊防止のために入力保護抵
抗が必要な場合でも、この入力保護抵抗はボンディング
パッドと入力回路部との間に付加される静電破壊防止用
の入力保護抵抗とは別のものであるから、入力信号の不
所望な遅延を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】本発明の第２の実施の形態を示す図である。
【図３】本発明の第３の実施の形態を示す図である。
【図４】本発明の第４の実施の形態を示す図である。
【図５】従来技術を示す図である。
【図６】入力保護抵抗による入力信号電位と時間の関係
を示す図である。
【符号の説明】
１００ ボンディングパッド １０１ 第１の入力保護抵抗 １０２ 入力回路部 １０３ 入力端子容量調整用素子部 １０４，１０５，１０６，２０４，２０５，２０６
入力端子容量調整用素子としてのＭＯＳトランジスタ １０７ 第２の入力保護抵抗 １０８ 配線 １０９ 配線 １０９Ａ 配線１０９の第１の部分 １０９Ｂ 配線１０９の第２の部分 １１０ 入力回路を構成するＭＯＳトランジスタ ３０４，３０５，３０６，４０４，４０５，４０６
入力端子容量調整用素子としてのＭＯＳ型容量素子 ５００ ボンディングパッド ５０２ 入力回路部 ５０４，５０５，５０６ ＭＯＳ型容量素子 ５０８ 配線 ６００ デバイス内部信号遅延 ６１０ ボンディングパッドにおける信号波形 ６２０ 本発明を用いない場合の入力回路部における
信号波形 ６３０ 本発明を用いた場合の入力回路部における信
号波形
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ボンディングパッドと、前記ボンディン
    グパッドに接続した静電破壊防止用の第１の入力保護抵
    抗と、前記ボンディングパッドに接続した静電破壊防止
    用の第２の入力保護抵抗と、入力回路部と、入力端子容
    量調整用素子とを具備し、前記入力回路部は前記第１お
    よび第２の入力保護抵抗のうち前記第１の入力保護抵抗
    のみを通して前記ボンディングパッドに接続し、前記入
    力端子容量調整用素子は前記第１および第２の入力保護
    抵抗のうち前記第２の入力保護抵抗のみを通して前記ボ
    ンディングパッドに接続したことを特徴とする半導体装
    置。
  2. 【請求項２】 前記入力端子容量調整用素子は複数の絶
    縁ゲート電界効果トランジスタもしくは複数のＭＯＳ型
    容量素子から構成されていることを特徴とする請求項１
    記載の半導体装置。
  3. 【請求項３】 前記入力回路部に形成されている絶縁ゲ
    ート電界効果トランジスタのゲート絶縁膜と前記入力端
    子容量調整用素子としての前記絶縁ゲート電界効果トラ
    ンジスタのゲート絶縁膜もしくは前記ＭＯＳ型容量素子
    の誘電体膜とは材質及び膜厚が同じ構成になっているこ
    とを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記入力端子容量調整用素子としての前
    記絶縁ゲート電界効果トランジスタのソース、ドレイン
    及びチャンネル領域が接地電位になっており、ゲート電
    極が前記第２の入力保護抵抗を通して前記ボンディング
    パッドに接続していることを特徴とする請求項２記載の
    半導体装置。
  5. 【請求項５】 前記入力端子容量調整用素子としてのＭ
    ＯＳ型容量素子の下部電極となる基板は接地電位になっ
    ており、上部電極が前記第２の入力保護抵抗を通して前
    記ボンディングパッドに接続していることを特徴とする
    請求項２記載の半導体装置。
  6. 【請求項６】 前記入力端子容量調整用素子の前記複数
    の絶縁ゲート電界効果トランジスタもしくは前記複数の
    ＭＯＳ型容量素子のうち、選ばれた一群のトランジスタ
    のゲート電極もしくはＭＯＳ型容量素子の上部電極が前
    記第２の入力保護抵抗を通して前記ボンディングパッド
    に接続しており、残りの群のトランジスタのゲート電極
    もしくはＭＯＳ型素子の上部電極が接地されていること
    を特徴とする請求項２記載の半導体装置。
  7. 【請求項７】 前記入力端子容量調整用素子の前記複数
    の絶縁ゲート電界効果トランジスタのゲート電極と基板
    間の容量値もしくは前記複数のＭＯＳ型容量素子の上部
    電極と下部電極間の容量値はたがいに同一の値になって
    いることを特徴とする請求項２記載の半導体装置。
  8. 【請求項８】 前記入力端子容量調整用素子の前記複数
    の絶縁ゲート電界効果トランジスタもしくは前記ＭＯＳ
    型容量素子は一方向に配列されており、それらの容量値
    は配列方向に順次増減していることを特徴とする請求項
    ２記載の半導体装置。
  9. 【請求項９】 前記容量値は配列方向に等差級数もしく
    は等比級数で順次増減していることを特徴とする請求項
    ８記載の半導体装置。
  10. 【請求項１０】 前記第１および第２の入力保護抵抗は
    多結晶シリコン膜から構成されていることを特徴とする
    請求項１又は請求項２記載の半導体装置。
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