JPH06112442A - 多入力電界効果型トランジスタ - Google Patents
多入力電界効果型トランジスタInfo
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- JPH06112442A JPH06112442A JP4258421A JP25842192A JPH06112442A JP H06112442 A JPH06112442 A JP H06112442A JP 4258421 A JP4258421 A JP 4258421A JP 25842192 A JP25842192 A JP 25842192A JP H06112442 A JPH06112442 A JP H06112442A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 複数のコントロールゲートが容量結合するフ
ローティングゲートを備えた多入力電界効果型トランジ
スタに関し、フィールドでのプログラムが可能となる多
入力電界効果型トランジスタを提供することおよびフロ
ーティングゲートの寄生抵抗の低減を可能にする多入力
電界効果型トランジスタを提供することである。 【構成】 コントロールゲートの少なくとも一つ２Ａ
を、浮遊ゲート型の不揮発性メモリの浮遊ゲートと接続
しているように構成する。さらに、フローティングゲー
トを多結晶シリコン層および該多結晶シリコン層の少な
くとも一部の上に形成された高融点金属シリサイド層で
構成するようにする。
ローティングゲートを備えた多入力電界効果型トランジ
スタに関し、フィールドでのプログラムが可能となる多
入力電界効果型トランジスタを提供することおよびフロ
ーティングゲートの寄生抵抗の低減を可能にする多入力
電界効果型トランジスタを提供することである。 【構成】 コントロールゲートの少なくとも一つ２Ａ
を、浮遊ゲート型の不揮発性メモリの浮遊ゲートと接続
しているように構成する。さらに、フローティングゲー
トを多結晶シリコン層および該多結晶シリコン層の少な
くとも一部の上に形成された高融点金属シリサイド層で
構成するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、より詳し
くは、複数のコントロールゲートが容量結合するフロー
ティングゲートを備えた多入力電界効果型トランジスタ
に関する。
くは、複数のコントロールゲートが容量結合するフロー
ティングゲートを備えた多入力電界効果型トランジスタ
に関する。
【０００２】
【従来の技術】通常の電界効果型トランジスタのゲート
電極をフローティングゲートとし、このフローティング
ゲートに対して容量結合する複数のコントロール（入
力）ゲートを設けて、これらフローティングゲートの入
力信号（電圧）に応じたフローティングゲートの電位に
よって電界効果型トランジスタの出力を制御することの
できる多入力電界効果型トランジスタが提案されている
（例えば、柴田、大見：「新概念のＭＯＳトランジス
タ、単体でニューロン機能など実現」、日経マイクロデ
バイス、No. ７９、１９９２年１月号、１０１〜１０９
頁参照）。
電極をフローティングゲートとし、このフローティング
ゲートに対して容量結合する複数のコントロール（入
力）ゲートを設けて、これらフローティングゲートの入
力信号（電圧）に応じたフローティングゲートの電位に
よって電界効果型トランジスタの出力を制御することの
できる多入力電界効果型トランジスタが提案されている
（例えば、柴田、大見：「新概念のＭＯＳトランジス
タ、単体でニューロン機能など実現」、日経マイクロデ
バイス、No. ７９、１９９２年１月号、１０１〜１０９
頁参照）。
【０００３】このような構造の多入力電界効果型トラン
ジスタによれば、従来のアナログＬＳＩに比較して一桁
少ない素子数で論理回路を構築することができ、この場
合に入力となるコントロールゲートの電位を調整するこ
とで同一の素子パターンで、異なる機能を実現すること
ができる。従来の多入力電界効果型トランジスタにおい
ては、入力となるコントロールゲートはそれぞれが他の
論理ゲートと接続されており、論理回路を決定するには
パターンを変えていた。そのために、フィールド（顧
客）でプログラムすることはできず、マスクパターンに
より論理を規定している。このために、論理ゲートの構
成方法としては、柔軟性に富み、様々な論理回路を実現
可能な構造にもかかわらず、機能面から見た場合には、
通常のバイナリー（デジタル）論理のＬＳＩと同じとな
ってしまう。
ジスタによれば、従来のアナログＬＳＩに比較して一桁
少ない素子数で論理回路を構築することができ、この場
合に入力となるコントロールゲートの電位を調整するこ
とで同一の素子パターンで、異なる機能を実現すること
ができる。従来の多入力電界効果型トランジスタにおい
ては、入力となるコントロールゲートはそれぞれが他の
論理ゲートと接続されており、論理回路を決定するには
パターンを変えていた。そのために、フィールド（顧
客）でプログラムすることはできず、マスクパターンに
より論理を規定している。このために、論理ゲートの構
成方法としては、柔軟性に富み、様々な論理回路を実現
可能な構造にもかかわらず、機能面から見た場合には、
通常のバイナリー（デジタル）論理のＬＳＩと同じとな
ってしまう。
【０００４】さらに、従来のフローティングゲートを備
えた電界効果型トランジスタにおいては、電荷を保持す
ることおよび微細加工に適していることからフローティ
ングゲートはポリシリコンで形成されている。そして、
多入力電界効果型トランジスタでは、フローティングゲ
ートの一部が容量結合部分とチャネル領域上のゲート機
能部分とのつなぐ配線部分として働いている。一方、半
導体装置の高集積化に伴い個々のトランジスタを微細化
することも要求されている。
えた電界効果型トランジスタにおいては、電荷を保持す
ることおよび微細加工に適していることからフローティ
ングゲートはポリシリコンで形成されている。そして、
多入力電界効果型トランジスタでは、フローティングゲ
ートの一部が容量結合部分とチャネル領域上のゲート機
能部分とのつなぐ配線部分として働いている。一方、半
導体装置の高集積化に伴い個々のトランジスタを微細化
することも要求されている。
【０００５】ところが、ポリシリコンは抵抗が比較的大
きいために、集積化することで、トランジスタのＯＮ抵
抗は小さくなるが、ポリシリコン抵抗は小さくならな
い。このために、多入力電界効果型トランジスタを微細
化しても、デート電極材料の抵抗が寄生抵抗として働
き、半導体装置（ＬＳＩ）の性能向上を律速することに
なる。
きいために、集積化することで、トランジスタのＯＮ抵
抗は小さくなるが、ポリシリコン抵抗は小さくならな
い。このために、多入力電界効果型トランジスタを微細
化しても、デート電極材料の抵抗が寄生抵抗として働
き、半導体装置（ＬＳＩ）の性能向上を律速することに
なる。
【０００６】
【発明が解決しようとする課題】従って、構造的には以
前の電界効果型トランジスタＬＳＩよりも高集積に論理
回路を実現でき、かつ柔軟な論理回路を実現できる多入
力電界効果型トランジスタ（ニューロンＭＯＳトランジ
スタ）であっても、顧客で論理の一部追加・変更（機能
の規定）を行えるようなＬＳＩは得られていない。
前の電界効果型トランジスタＬＳＩよりも高集積に論理
回路を実現でき、かつ柔軟な論理回路を実現できる多入
力電界効果型トランジスタ（ニューロンＭＯＳトランジ
スタ）であっても、顧客で論理の一部追加・変更（機能
の規定）を行えるようなＬＳＩは得られていない。
【０００７】本発明の目的は、フィールドでのプログラ
ムが可能となる多入力電界効果型トランジスタを提供す
ることであり、より柔軟な機能を持ち、さらに様々なア
プリケーションを可能にすることである。そして、構造
的には以前の電界効果型トランジスタＬＳＩよりも高集
積に論理回路を実現できる多入力電界効果型トランジス
タ（ニューロンＭＯＳトランジスタ）であっても、フロ
ーティングゲートのポリシリコンによる寄生抵抗が律速
して、半導体装置全体の性能向上が図れない。
ムが可能となる多入力電界効果型トランジスタを提供す
ることであり、より柔軟な機能を持ち、さらに様々なア
プリケーションを可能にすることである。そして、構造
的には以前の電界効果型トランジスタＬＳＩよりも高集
積に論理回路を実現できる多入力電界効果型トランジス
タ（ニューロンＭＯＳトランジスタ）であっても、フロ
ーティングゲートのポリシリコンによる寄生抵抗が律速
して、半導体装置全体の性能向上が図れない。
【０００８】本発明の別目的は、寄生抵抗の低減を可能
にする多入力電界効果型トランジスタを提供することで
あり、性能および集積度の向上を可能にすることであ
る。
にする多入力電界効果型トランジスタを提供することで
あり、性能および集積度の向上を可能にすることであ
る。
【０００９】
【課題を解決するための手段および作用】上述の目的
が、複数のコントロールゲートが容量結合するフローテ
ィングゲートを備えた電界効果型トランジスタにおい
て、該コントロールゲートの少なくとも一つを、浮遊ゲ
ート型の不揮発性メモリの浮遊ゲートと接続しているこ
とを特徴とする多入力電界効果型トランジスタによって
達成される。
が、複数のコントロールゲートが容量結合するフローテ
ィングゲートを備えた電界効果型トランジスタにおい
て、該コントロールゲートの少なくとも一つを、浮遊ゲ
ート型の不揮発性メモリの浮遊ゲートと接続しているこ
とを特徴とする多入力電界効果型トランジスタによって
達成される。
【００１０】この場合には、電界効果型トランジスタの
フローティングゲートの電位を制御するコントロールゲ
ートの一つに不揮発性メモリトランジスタを接続して、
該メモリに情報を書き込むことによって、フローティン
グゲート電位を調整し、プログラム可能な論理回路を構
成することができる。また、上述の別の目的が、複数の
コントロールゲートが容量結合するフローティングゲー
トを備えた電界効果型トランジスタにおいて、該フロー
ティングゲートは多結晶シリコン層および該多結晶シリ
コン層の少なくとも一部の上に形成された高融点金属シ
リサイド層で構成されていることを特徴とする請求項１
記載の多入力電界効果型トランジスタによって達成され
る。
フローティングゲートの電位を制御するコントロールゲ
ートの一つに不揮発性メモリトランジスタを接続して、
該メモリに情報を書き込むことによって、フローティン
グゲート電位を調整し、プログラム可能な論理回路を構
成することができる。また、上述の別の目的が、複数の
コントロールゲートが容量結合するフローティングゲー
トを備えた電界効果型トランジスタにおいて、該フロー
ティングゲートは多結晶シリコン層および該多結晶シリ
コン層の少なくとも一部の上に形成された高融点金属シ
リサイド層で構成されていることを特徴とする請求項１
記載の多入力電界効果型トランジスタによって達成され
る。
【００１１】この場合には、多結晶シリコン層の上に高
融点金属シリサイド層を形成して、これらの二層構造の
フローティングゲートを該シリサイド層によって抵抗を
小さいものとしている。回路設計上でフローティングゲ
ートにおける容量結合部分とＭＯＳトランジスタのチャ
ネル上の実ゲート部分との距離は短くされているが、配
線を伝搬する信号の遅延は配線容量と配線抵抗との積の
値に依存しているので、抵抗値を下げて、信号の遅延を
低減する訳である。
融点金属シリサイド層を形成して、これらの二層構造の
フローティングゲートを該シリサイド層によって抵抗を
小さいものとしている。回路設計上でフローティングゲ
ートにおける容量結合部分とＭＯＳトランジスタのチャ
ネル上の実ゲート部分との距離は短くされているが、配
線を伝搬する信号の遅延は配線容量と配線抵抗との積の
値に依存しているので、抵抗値を下げて、信号の遅延を
低減する訳である。
【００１２】
【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。 第１発明の第１実施態様例 図１は、本願第１発明の第１実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図であり、図２は、これらのトランジスタの
概略平面図である。
様例によって本発明を詳細に説明する。 第１発明の第１実施態様例 図１は、本願第１発明の第１実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図であり、図２は、これらのトランジスタの
概略平面図である。
【００１３】図１および図２に示すように、基本的に
は、多入力電界効果型（ＭＯＳ）トランジスタ１は複数
のコントロールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄと容
量結合したフローティングゲート３を備え、かつこれら
コントロールゲートのひとつ２Ａが不揮発性メモリトラ
ンジスタ（例えば、ＥＰＲＯＭ）４とつながっている。
ＭＯＳトランジスタ１は、フローティングゲート３の両
側で半導体基板（シリコンウエハー）６に設けられたソ
ース領域７およびドレイン領域８、およびゲート３の下
のゲート酸化（SiO2）膜９を有している。そして、不揮
発性メモリトランジスタ４は、コントロールゲート２Ａ
の延長部分である浮遊ゲート、該メモリの制御ゲート１
１、ソース領域１２、ドレイン領域１３およびゲート酸
化（SiO2）膜１４を有している。半導体基板６の表面に
は厚いフィールド酸化（SiO2）膜１５が設けられてお
り、ソース・ドレイン領域を規定している。このフィー
ルド酸化膜１５の上にフローティングゲート３の拡張部
分（容量結合部分）が形成され、その上に層間絶縁膜
（図示せず）を介してコントロールゲート２Ａ、２Ｂ、
２Ｃおよび２Ｄが形成されている。そして、それぞれの
トランジスタ１および４のソース領域７、１２およびド
レイン領域８、１３には、ソース電極１６、１７および
ドレイン１８、１９（図２）がコンタクトしている。フ
ローティングゲート３およびコントロールゲート２Ａ、
２Ｂ、２Ｃおよび２Ｄ（浮遊ゲートを含む）はポリシリ
コンで作られており、これらの間に層間絶縁膜（図示せ
ず）が形成されている。また、不揮発性メモリトランジ
スタ４の制御ゲート１１もポリシリコンで作られるのが
好ましく、アルミニウムなどの別の導電材料でも良い。
は、多入力電界効果型（ＭＯＳ）トランジスタ１は複数
のコントロールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄと容
量結合したフローティングゲート３を備え、かつこれら
コントロールゲートのひとつ２Ａが不揮発性メモリトラ
ンジスタ（例えば、ＥＰＲＯＭ）４とつながっている。
ＭＯＳトランジスタ１は、フローティングゲート３の両
側で半導体基板（シリコンウエハー）６に設けられたソ
ース領域７およびドレイン領域８、およびゲート３の下
のゲート酸化（SiO2）膜９を有している。そして、不揮
発性メモリトランジスタ４は、コントロールゲート２Ａ
の延長部分である浮遊ゲート、該メモリの制御ゲート１
１、ソース領域１２、ドレイン領域１３およびゲート酸
化（SiO2）膜１４を有している。半導体基板６の表面に
は厚いフィールド酸化（SiO2）膜１５が設けられてお
り、ソース・ドレイン領域を規定している。このフィー
ルド酸化膜１５の上にフローティングゲート３の拡張部
分（容量結合部分）が形成され、その上に層間絶縁膜
（図示せず）を介してコントロールゲート２Ａ、２Ｂ、
２Ｃおよび２Ｄが形成されている。そして、それぞれの
トランジスタ１および４のソース領域７、１２およびド
レイン領域８、１３には、ソース電極１６、１７および
ドレイン１８、１９（図２）がコンタクトしている。フ
ローティングゲート３およびコントロールゲート２Ａ、
２Ｂ、２Ｃおよび２Ｄ（浮遊ゲートを含む）はポリシリ
コンで作られており、これらの間に層間絶縁膜（図示せ
ず）が形成されている。また、不揮発性メモリトランジ
スタ４の制御ゲート１１もポリシリコンで作られるのが
好ましく、アルミニウムなどの別の導電材料でも良い。
【００１４】このような不揮発性メモリトランジスタ４
をコントロールゲートの一つ２Ａに接続して有する多入
力電界効果型トランジスタは次のようにして製造され
る。シリコンウエハー（半導体基板）６を通常の選択酸
化法によってフィールド酸化膜１５を形成する。ＭＯＳ
トランジスタ１のゲート酸化膜９を形成してから第１ポ
リシリコン層をＣＶＤ法で全面に形成し、リソグラフィ
ー法でパターニングして、フローティングゲート３を形
成する。このフローティングゲート３、フィールド酸化
膜１５およびレジスト膜（図示せず）をマスクとしてイ
オン注入法によってソース領域７およびドレイン領域８
を基板６に形成する。次に、不揮発性メモリトランジス
タ４のゲート酸化膜１４を熱酸化法で形成し、同時にフ
ローティングゲート３をも酸化して層間絶縁膜（SiO
2膜、図示せず）を表面に形成する。ＣＶＤ法で第２ポ
リシリコン層を全面に形成し、リソグラフィー法でパタ
ーニングして、複数のコントロールゲート２Ａ、２Ｂ、
２Ｃおよび２Ｄを形成する。特に、コントロールゲート
２Ａは不揮発性メモリトランジスタ４の領域まで延びて
浮遊ゲートとなっている。この浮遊ゲート２Ａ、フィー
ルド酸化膜１５およびレジスト膜（図示せず）をマスク
としてイオン注入法によってソース領域１２およびドレ
イン領域１３を基板６に形成する。熱酸化法によってコ
ントロールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄの上に層
間絶縁膜（SiO2膜、図示せず）を形成し、浮遊ゲートの
上方にポリシリコン制御ゲート１１を形成する。そし
て、適切な層間絶縁膜（図示せず）を全面に形成し、所
定のコンタクトホールを空け、アルミニウム配線層であ
るソース電極１６、１７およびドレイン電極１８、１９
を形成し、同時に、コントロールゲート２Ｂ、２Ｃおよ
び２Ｄと制御ゲート１１にコンタクトした配線（図示せ
ず）を形成して、本発明に係る多入力電界効果型トラン
ジスタが得られる。
をコントロールゲートの一つ２Ａに接続して有する多入
力電界効果型トランジスタは次のようにして製造され
る。シリコンウエハー（半導体基板）６を通常の選択酸
化法によってフィールド酸化膜１５を形成する。ＭＯＳ
トランジスタ１のゲート酸化膜９を形成してから第１ポ
リシリコン層をＣＶＤ法で全面に形成し、リソグラフィ
ー法でパターニングして、フローティングゲート３を形
成する。このフローティングゲート３、フィールド酸化
膜１５およびレジスト膜（図示せず）をマスクとしてイ
オン注入法によってソース領域７およびドレイン領域８
を基板６に形成する。次に、不揮発性メモリトランジス
タ４のゲート酸化膜１４を熱酸化法で形成し、同時にフ
ローティングゲート３をも酸化して層間絶縁膜（SiO
2膜、図示せず）を表面に形成する。ＣＶＤ法で第２ポ
リシリコン層を全面に形成し、リソグラフィー法でパタ
ーニングして、複数のコントロールゲート２Ａ、２Ｂ、
２Ｃおよび２Ｄを形成する。特に、コントロールゲート
２Ａは不揮発性メモリトランジスタ４の領域まで延びて
浮遊ゲートとなっている。この浮遊ゲート２Ａ、フィー
ルド酸化膜１５およびレジスト膜（図示せず）をマスク
としてイオン注入法によってソース領域１２およびドレ
イン領域１３を基板６に形成する。熱酸化法によってコ
ントロールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄの上に層
間絶縁膜（SiO2膜、図示せず）を形成し、浮遊ゲートの
上方にポリシリコン制御ゲート１１を形成する。そし
て、適切な層間絶縁膜（図示せず）を全面に形成し、所
定のコンタクトホールを空け、アルミニウム配線層であ
るソース電極１６、１７およびドレイン電極１８、１９
を形成し、同時に、コントロールゲート２Ｂ、２Ｃおよ
び２Ｄと制御ゲート１１にコンタクトした配線（図示せ
ず）を形成して、本発明に係る多入力電界効果型トラン
ジスタが得られる。
【００１５】第１発明の第２実施態様例 図３は、本願第１発明の第２実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。図３に示すように、基本的には、
第１実施態様例の多入力電界効果型（ＭＯＳ）トランジ
スタと同じであるが、第１ポリシリコン層からコントロ
ールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄおよび浮遊ゲー
ト２Ｅを構成し、そして、第２ポリシリコン層からフロ
ーティングゲート３および制御ゲート３Ａを構成する。
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。図３に示すように、基本的には、
第１実施態様例の多入力電界効果型（ＭＯＳ）トランジ
スタと同じであるが、第１ポリシリコン層からコントロ
ールゲート２Ａ、２Ｂ、２Ｃおよび２Ｄおよび浮遊ゲー
ト２Ｅを構成し、そして、第２ポリシリコン層からフロ
ーティングゲート３および制御ゲート３Ａを構成する。
【００１６】このような多入力電界効果型トランジスタ
を製造するには、フィールド酸化膜１５の形成後に、不
揮発性メモリトランジスタ４のゲート酸化膜１４を形成
し、第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、コントロールゲー
トト２Ａ、２Ｂ、２Ｃおよび２Ｄおよび浮遊ゲート２Ｅ
を形成する。浮遊ゲート２Ｅとコントロールゲート２Ａ
〜２Ｄとは切り離されている。この浮遊ゲート２Ｅ、フ
ィールド酸化膜１５およびレジスト膜（図示せず）をマ
スクとしてイオン注入法によってソース領域１２および
ドレイン領域１３を形成する。熱酸化法によってコント
ロールゲート２Ａ〜２Ｄの上に層間絶縁膜（SiO2膜）２
１Ａを形成し、浮遊ゲート２Ｅの上に同じく層間絶縁膜
（SiO2膜）２１Ｂを形成する。次に、ＭＯＳトランジス
タ１のゲート酸化膜９を形成してから第２ポリシリコン
層をＣＶＤ法で全面に形成し、リソグラフィー法でパタ
ーニングして、フローティングゲート３および制御ゲー
ト３Ａを形成する。このフローティングゲート３、フィ
ールド酸化膜１５およびレジスト膜（図示せず）をマス
クとしてイオン注入法によってソース領域７およびドレ
イン領域８を基板６に形成する。なお、フローティング
ゲート３と制御ゲート３Ａとは切り離されている。そし
て、図２に示すように、適切な層間絶縁膜（図示せず）
を全面に形成し、所定のコンタクトホールを空け、アル
ミニウム配線層であるソース電極１６、１７およびドレ
イン電極１８、１９を形成し、同時に、コントロールゲ
ート２Ｂ、２Ｃおよび２Ｄと制御ゲート１１にコンタク
トした配線（図示せず）を形成して、本発明に係る多入
力電界効果型トランジスタが得られる。
を製造するには、フィールド酸化膜１５の形成後に、不
揮発性メモリトランジスタ４のゲート酸化膜１４を形成
し、第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、コントロールゲー
トト２Ａ、２Ｂ、２Ｃおよび２Ｄおよび浮遊ゲート２Ｅ
を形成する。浮遊ゲート２Ｅとコントロールゲート２Ａ
〜２Ｄとは切り離されている。この浮遊ゲート２Ｅ、フ
ィールド酸化膜１５およびレジスト膜（図示せず）をマ
スクとしてイオン注入法によってソース領域１２および
ドレイン領域１３を形成する。熱酸化法によってコント
ロールゲート２Ａ〜２Ｄの上に層間絶縁膜（SiO2膜）２
１Ａを形成し、浮遊ゲート２Ｅの上に同じく層間絶縁膜
（SiO2膜）２１Ｂを形成する。次に、ＭＯＳトランジス
タ１のゲート酸化膜９を形成してから第２ポリシリコン
層をＣＶＤ法で全面に形成し、リソグラフィー法でパタ
ーニングして、フローティングゲート３および制御ゲー
ト３Ａを形成する。このフローティングゲート３、フィ
ールド酸化膜１５およびレジスト膜（図示せず）をマス
クとしてイオン注入法によってソース領域７およびドレ
イン領域８を基板６に形成する。なお、フローティング
ゲート３と制御ゲート３Ａとは切り離されている。そし
て、図２に示すように、適切な層間絶縁膜（図示せず）
を全面に形成し、所定のコンタクトホールを空け、アル
ミニウム配線層であるソース電極１６、１７およびドレ
イン電極１８、１９を形成し、同時に、コントロールゲ
ート２Ｂ、２Ｃおよび２Ｄと制御ゲート１１にコンタク
トした配線（図示せず）を形成して、本発明に係る多入
力電界効果型トランジスタが得られる。
【００１７】この場合には、第１実施態様例では制御ゲ
ート１１を第３ポリシリコン層で形成していたのに対し
て、第３ポリシリコン層を省略して、浮遊ゲートおよび
制御ゲートを第１および第２ポリシリコン層で形成する
ことができる。 第１発明の第３実施態様例 図４は、本願第１発明の第３実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
ート１１を第３ポリシリコン層で形成していたのに対し
て、第３ポリシリコン層を省略して、浮遊ゲートおよび
制御ゲートを第１および第２ポリシリコン層で形成する
ことができる。 第１発明の第３実施態様例 図４は、本願第１発明の第３実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
【００１８】図４に示すように、基本的には、第１実施
態様例の多入力電界効果型（ＭＯＳ）トランジスタと同
じであるが、第１ポリシリコン層からフローティングゲ
ート３および浮遊ゲート３Ｂを構成し、そして、第２ポ
リシリコン層からコントロールゲート２Ａ〜２Ｄおよび
制御ゲート２Ｆを構成して、第１実施態様例での第３ポ
リシリコン層形成を省略することができる。
態様例の多入力電界効果型（ＭＯＳ）トランジスタと同
じであるが、第１ポリシリコン層からフローティングゲ
ート３および浮遊ゲート３Ｂを構成し、そして、第２ポ
リシリコン層からコントロールゲート２Ａ〜２Ｄおよび
制御ゲート２Ｆを構成して、第１実施態様例での第３ポ
リシリコン層形成を省略することができる。
【００１９】このような多入力電界効果型トランジスタ
を製造するには、フィールド酸化膜１５の形成後に、両
方のトランジスタ１および４のゲート酸化膜９および１
４を同時に形成し、第１ポリシリコン層をＣＶＤ法で全
面に形成し、リソグラフィー法でパターニングして、フ
ローティングゲート３および浮遊ゲート３Ｂを形成す
る。浮遊ゲート３Ｂとフローティングゲート３とは切り
離されている。このフローティングゲート３、浮遊ゲー
ト３Ｂ、フィールド酸化膜１５およびレジスト膜（図示
せず）をマスクとしてイオン注入法によってソース領域
７、１２およびドレイン領域８、１３を同時に形成す
る。熱酸化法によってフローティングゲート３および浮
遊ゲート３Ｂの上に層間絶縁膜（SiO2膜、図示せず）を
形成し、浮遊ゲート３Ｂへのコンタクトホールを選択エ
ッチング法で空ける。次に、第２ポリシリコン層をＣＶ
Ｄ法で全面に形成し、リソグラフィー法でパターニング
して、コントロールゲート２Ａ〜２Ｄおよび制御ゲート
２Ｆを形成する。なお、コントロールゲート２Ａ〜２Ｄ
と制御ゲート３Ａとは切り離されている。この時に、コ
ンタクトホールをコントロールゲート２Ａの延長部分が
埋めて、浮遊ゲート３Ｂとつながる。そして、図２に示
すように、適切な層間絶縁膜（図示せず）を全面に形成
し、所定のコンタクトホールを空け、アルミニウム配線
層であるソース電極１５、１６およびドレイン電極１
７、１８を形成し、同時に、コントロールゲート２Ｂ、
２Ｃおよび２Ｄと制御ゲート１１にコンタクトした配線
（図示せず）を形成して、本発明に係る多入力電界効果
型トランジスタが得られる。
を製造するには、フィールド酸化膜１５の形成後に、両
方のトランジスタ１および４のゲート酸化膜９および１
４を同時に形成し、第１ポリシリコン層をＣＶＤ法で全
面に形成し、リソグラフィー法でパターニングして、フ
ローティングゲート３および浮遊ゲート３Ｂを形成す
る。浮遊ゲート３Ｂとフローティングゲート３とは切り
離されている。このフローティングゲート３、浮遊ゲー
ト３Ｂ、フィールド酸化膜１５およびレジスト膜（図示
せず）をマスクとしてイオン注入法によってソース領域
７、１２およびドレイン領域８、１３を同時に形成す
る。熱酸化法によってフローティングゲート３および浮
遊ゲート３Ｂの上に層間絶縁膜（SiO2膜、図示せず）を
形成し、浮遊ゲート３Ｂへのコンタクトホールを選択エ
ッチング法で空ける。次に、第２ポリシリコン層をＣＶ
Ｄ法で全面に形成し、リソグラフィー法でパターニング
して、コントロールゲート２Ａ〜２Ｄおよび制御ゲート
２Ｆを形成する。なお、コントロールゲート２Ａ〜２Ｄ
と制御ゲート３Ａとは切り離されている。この時に、コ
ンタクトホールをコントロールゲート２Ａの延長部分が
埋めて、浮遊ゲート３Ｂとつながる。そして、図２に示
すように、適切な層間絶縁膜（図示せず）を全面に形成
し、所定のコンタクトホールを空け、アルミニウム配線
層であるソース電極１５、１６およびドレイン電極１
７、１８を形成し、同時に、コントロールゲート２Ｂ、
２Ｃおよび２Ｄと制御ゲート１１にコンタクトした配線
（図示せず）を形成して、本発明に係る多入力電界効果
型トランジスタが得られる。
【００２０】第２発明の第１実施態様例 図５は、本願第２発明の第１実施態様に係る多入力電界
効果型トランジスタの概略断面図であり、図６は、この
トランジスタの概略平面図である。図５および図６に示
すように、基本的には、多入力電界効果型（ＭＯＳ）ト
ランジスタ３１は複数のコントロールゲート３２Ａ〜３
２Ｄと容量接合したフローティングゲート３３を備えて
おり、このフローティングゲートがポリシリコン層３３
Ａと高融点金属シリサイド層３３Ｂとで構成されてい
る。この高融点金属シリサイド層３３Ｂはチタンシリサ
イド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳ
ｉ）、タングステンシリサイド（ＷＳｉ）などであり、
ドープしたポリシリコンよりも抵抗が小さいので、フロ
ーティングゲートの（寄生）抵抗を低減することができ
る。したがって、ポリシリコン単独のフローティングゲ
ートよりもポリシリコン層とシリサイド層との２層構造
フローティングゲートのほうが信号の遅延が小さく、Ｌ
ＳＩの性能向上が図れる。
効果型トランジスタの概略断面図であり、図６は、この
トランジスタの概略平面図である。図５および図６に示
すように、基本的には、多入力電界効果型（ＭＯＳ）ト
ランジスタ３１は複数のコントロールゲート３２Ａ〜３
２Ｄと容量接合したフローティングゲート３３を備えて
おり、このフローティングゲートがポリシリコン層３３
Ａと高融点金属シリサイド層３３Ｂとで構成されてい
る。この高融点金属シリサイド層３３Ｂはチタンシリサ
イド（ＴｉＳｉ）、モリブデンシリサイド（ＭｏＳ
ｉ）、タングステンシリサイド（ＷＳｉ）などであり、
ドープしたポリシリコンよりも抵抗が小さいので、フロ
ーティングゲートの（寄生）抵抗を低減することができ
る。したがって、ポリシリコン単独のフローティングゲ
ートよりもポリシリコン層とシリサイド層との２層構造
フローティングゲートのほうが信号の遅延が小さく、Ｌ
ＳＩの性能向上が図れる。
【００２１】この多入力電界効果型トランジスタ３１
は、フローティングゲート３３の両側で半導体基板（シ
リコンウエハー）３６に設けられたソース領域３７およ
びドレイン領域３８、およびゲート３３の下のゲート酸
化（SiO2）膜３９を有している。そして、半導体基板３
６の表面には厚いフィールド酸化（SiO2）膜４５が設け
られており、ソース・ドレイン領域を規定している。こ
のフィールド酸化膜４５の上にフローティングゲート３
３の拡張部分（容量結合部分）が形成され、その上に層
間絶縁膜４６を介してポリシリコンのコントロールゲー
ト３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄが形成されてい
る。ソース領域３７およびドレイン領域３８のそれぞれ
には、ソース電極３９およびドレイン４０（図２）がコ
ンタクトしている。コントロールゲート３２Ａ〜３２Ｄ
は高融点金属シリサイド、アルミニウムなどの別の導電
材料でも良い。
は、フローティングゲート３３の両側で半導体基板（シ
リコンウエハー）３６に設けられたソース領域３７およ
びドレイン領域３８、およびゲート３３の下のゲート酸
化（SiO2）膜３９を有している。そして、半導体基板３
６の表面には厚いフィールド酸化（SiO2）膜４５が設け
られており、ソース・ドレイン領域を規定している。こ
のフィールド酸化膜４５の上にフローティングゲート３
３の拡張部分（容量結合部分）が形成され、その上に層
間絶縁膜４６を介してポリシリコンのコントロールゲー
ト３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄが形成されてい
る。ソース領域３７およびドレイン領域３８のそれぞれ
には、ソース電極３９およびドレイン４０（図２）がコ
ンタクトしている。コントロールゲート３２Ａ〜３２Ｄ
は高融点金属シリサイド、アルミニウムなどの別の導電
材料でも良い。
【００２２】このような多入力電界効果型トランジスタ
３１は次のようにして製造される。シリコンウエハー
（半導体基板）３６を通常の選択酸化法によってフィー
ルド酸化膜４５を形成する。ＭＯＳトランジスタのゲー
ト酸化膜３９を形成してから第１ポリシリコン層をＣＶ
Ｄ法で全面に形成し、その上に高融点シリサイド層をス
パッタリング法で全面に形成し、リソグラフィー法でパ
ターニングして、ポリシリコン層３３Ａとシリサイド層
３３Ｂとからなるフローティングゲート３３を形成す
る。このフローティングゲート３３、フィールド酸化膜
４５およびレジスト膜（図示せず）をマスクとしてイオ
ン注入法によってソース領域３７およびドレイン領域３
８を基板３６に形成する。次に、層間絶縁膜（例えば、
ＰＳＧ膜、SiO2膜など）４６をＣＶＤ法で全面に形成
し、その上にＣＶＤ法で第２ポリシリコン層を全面に形
成し、リソグラフィー法でパターニングして、複数のコ
ントロールゲート３２Ａ〜３２Ｄを形成する。そして、
適切な層間絶縁膜（図示せず）を全面に形成し、所定の
コンタクトホールを空け、アルミニウム配線層であるソ
ース電極３９およびドレイン電極４０を形成し、同時
に、コントロールゲート３２Ａ〜３２２Ｄとコンタクト
した配線（図示せず）を形成して、本発明に係る多入力
電界効果型トランジスタが得られる。
３１は次のようにして製造される。シリコンウエハー
（半導体基板）３６を通常の選択酸化法によってフィー
ルド酸化膜４５を形成する。ＭＯＳトランジスタのゲー
ト酸化膜３９を形成してから第１ポリシリコン層をＣＶ
Ｄ法で全面に形成し、その上に高融点シリサイド層をス
パッタリング法で全面に形成し、リソグラフィー法でパ
ターニングして、ポリシリコン層３３Ａとシリサイド層
３３Ｂとからなるフローティングゲート３３を形成す
る。このフローティングゲート３３、フィールド酸化膜
４５およびレジスト膜（図示せず）をマスクとしてイオ
ン注入法によってソース領域３７およびドレイン領域３
８を基板３６に形成する。次に、層間絶縁膜（例えば、
ＰＳＧ膜、SiO2膜など）４６をＣＶＤ法で全面に形成
し、その上にＣＶＤ法で第２ポリシリコン層を全面に形
成し、リソグラフィー法でパターニングして、複数のコ
ントロールゲート３２Ａ〜３２Ｄを形成する。そして、
適切な層間絶縁膜（図示せず）を全面に形成し、所定の
コンタクトホールを空け、アルミニウム配線層であるソ
ース電極３９およびドレイン電極４０を形成し、同時
に、コントロールゲート３２Ａ〜３２２Ｄとコンタクト
した配線（図示せず）を形成して、本発明に係る多入力
電界効果型トランジスタが得られる。
【００２３】なお、シリサイド層３３Ｂの形成方法とし
ては、上述の積層法に代えて、ポリシリコンのシリサイ
ド化法でも良い。この場合には、第１ポリシリコン層を
ＣＶＤ法で全面に形成し、リソグラフィー法でパターニ
ングして、ポリシリコン層３３Ａを形成する。高融点金
属（例えば、Ｔｉ）をスパッタリングして全面に高融点
金属層を形成し、熱処理（アニーリング）してポリシリ
コン層上の高融点金属をシリサイド（ＴｉＳｉ）層３３
Ｂにする。そして、酸化膜上の高融点金属をエッチング
除去する。
ては、上述の積層法に代えて、ポリシリコンのシリサイ
ド化法でも良い。この場合には、第１ポリシリコン層を
ＣＶＤ法で全面に形成し、リソグラフィー法でパターニ
ングして、ポリシリコン層３３Ａを形成する。高融点金
属（例えば、Ｔｉ）をスパッタリングして全面に高融点
金属層を形成し、熱処理（アニーリング）してポリシリ
コン層上の高融点金属をシリサイド（ＴｉＳｉ）層３３
Ｂにする。そして、酸化膜上の高融点金属をエッチング
除去する。
【００２４】第２発明の第２実施態様例 図７は、本願第２発明の第２実施態様に係る多入力電界
効果型トランジスタの概略断面図である。図７に示すよ
うに、基本的には、第１実施態様例の多入力電界効果型
トランジスタと同じであるが、フローティングゲート３
３はポリシリコン層のみで構成し、コントロールゲート
をポリシリコン層５１Ａ〜５１Ｄと高融点金属シリサイ
ド層５２Ａ〜５２Ｄとの２層構造とし、更に、フローテ
ィングゲート３３の拡張部分（容量結合部分）以外の上
にポリシリコン層５１Ｅとシリサイド層５２Ｅとを積層
してある。
効果型トランジスタの概略断面図である。図７に示すよ
うに、基本的には、第１実施態様例の多入力電界効果型
トランジスタと同じであるが、フローティングゲート３
３はポリシリコン層のみで構成し、コントロールゲート
をポリシリコン層５１Ａ〜５１Ｄと高融点金属シリサイ
ド層５２Ａ〜５２Ｄとの２層構造とし、更に、フローテ
ィングゲート３３の拡張部分（容量結合部分）以外の上
にポリシリコン層５１Ｅとシリサイド層５２Ｅとを積層
してある。
【００２５】このような多入力電界効果型トランジスタ
３１Ｂを製造するには、フィールド酸化膜４５の形成後
に、ＭＯＳトランジスタのゲート酸化膜３９を形成して
から第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、ポリシリコン層の
みのフローティングゲート３３を形成する。このフロー
ティングゲート３３、フィールド酸化膜４５およびレジ
スト膜（図示せず）をマスクとしてイオン注入法によっ
てソース領域３７およびドレイン領域３８を基板３６に
形成する。次に、ポリシリコンのフローティングゲート
３３を熱酸化して層間絶縁膜（SiO2膜）４８を形成し、
拡張部分では残して、それ以外の実ゲート部分までの細
長い部分の熱酸化膜をエッチング除去する。ＣＶＤ法で
第２ポリシリコン層を全面に形成し、その上に高融点シ
リサイド層をスパッタリング法で全面に形成し、リソグ
ラフィー法でパターニングして、ポリシリコン層５１Ａ
〜５１Ｄとシリサイド層５２Ａ〜５２Ｄとからなるコン
トロールゲートを形成する。同時に、細長いポリシリコ
ン層５１Ｅとシリサイド層５２Ｅと直接にフローティン
グゲート３３の上に、コントロールゲートとは切り離し
て形成する。そして、適切な層間絶縁膜（図示せず）を
全面に形成し、所定のコンタクトホールを空け、アルミ
ニウム配線層であるソース電極３９およびドレイン電極
４０を図６の如くに形成して、本発明に係る多入力電界
効果型トランジスタが得られる。
３１Ｂを製造するには、フィールド酸化膜４５の形成後
に、ＭＯＳトランジスタのゲート酸化膜３９を形成して
から第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、ポリシリコン層の
みのフローティングゲート３３を形成する。このフロー
ティングゲート３３、フィールド酸化膜４５およびレジ
スト膜（図示せず）をマスクとしてイオン注入法によっ
てソース領域３７およびドレイン領域３８を基板３６に
形成する。次に、ポリシリコンのフローティングゲート
３３を熱酸化して層間絶縁膜（SiO2膜）４８を形成し、
拡張部分では残して、それ以外の実ゲート部分までの細
長い部分の熱酸化膜をエッチング除去する。ＣＶＤ法で
第２ポリシリコン層を全面に形成し、その上に高融点シ
リサイド層をスパッタリング法で全面に形成し、リソグ
ラフィー法でパターニングして、ポリシリコン層５１Ａ
〜５１Ｄとシリサイド層５２Ａ〜５２Ｄとからなるコン
トロールゲートを形成する。同時に、細長いポリシリコ
ン層５１Ｅとシリサイド層５２Ｅと直接にフローティン
グゲート３３の上に、コントロールゲートとは切り離し
て形成する。そして、適切な層間絶縁膜（図示せず）を
全面に形成し、所定のコンタクトホールを空け、アルミ
ニウム配線層であるソース電極３９およびドレイン電極
４０を図６の如くに形成して、本発明に係る多入力電界
効果型トランジスタが得られる。
【００２６】なお、シリサイド層の形成方法としては、
上述の積層法に代えて、ポリシリコンのシリサイド化法
を第１実施態様例で述べたように採用しても良い。 第２発明の第３実施態様例 図８は、本願第２発明の第３実施態様に係る多入力電界
効果型トランジスタの概略断面図である。
上述の積層法に代えて、ポリシリコンのシリサイド化法
を第１実施態様例で述べたように採用しても良い。 第２発明の第３実施態様例 図８は、本願第２発明の第３実施態様に係る多入力電界
効果型トランジスタの概略断面図である。
【００２７】図８に示すように、基本的には、第１実施
態様例の多入力電界効果型トランジスタと同じである
が、フローティングゲート３３はその拡張部分（容量結
合部分）をポリシリコン層のみで構成しかつ実ゲート部
分までの細長い部分をポリシリコン層３３と高融点金属
シリサイド層５５とで構成し、コントロールゲート３２
Ａ〜３２Ｄをポリシリコン層のみで構成している。
態様例の多入力電界効果型トランジスタと同じである
が、フローティングゲート３３はその拡張部分（容量結
合部分）をポリシリコン層のみで構成しかつ実ゲート部
分までの細長い部分をポリシリコン層３３と高融点金属
シリサイド層５５とで構成し、コントロールゲート３２
Ａ〜３２Ｄをポリシリコン層のみで構成している。
【００２８】このような多入力電界効果型トランジスタ
３１Ｃを製造するには、フィールド酸化膜４５の形成後
に、ＭＯＳトランジスタのゲート酸化膜３９を形成して
から第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、ポリシリコン層の
みのフローティングゲート３３を形成する。このフロー
ティングゲート３３、フィールド酸化膜４５およびレジ
スト膜（図示せず）をマスクとしてイオン注入法によっ
てソース領域３７およびドレイン領域３８を基板３６に
形成する。次に、ポリシリコンのフローティングゲート
３３を熱酸化して層間絶縁膜（SiO2膜）４８を形成す
る。ＣＶＤ法で第２ポリシリコン層を全面に形成し、リ
ソグラフィー法でパターニングして、複数のコントロー
ルゲート３２Ａ〜３２Ｄを形成する。そして、適切な層
間絶縁膜４９を全面に形成し、リソグラフィー法で選択
エッチングして、フローティングゲート３３の拡張部分
以外の実ゲート部分までの細長い部分を表出させる。表
出したフローティングゲート３３を含めて全面に高融点
金属層をスパッタリング法で形成し、熱処理して細長い
部分の上のみにシリサイド層５５を形成する。そして、
層間絶縁膜４９に所定のコンタクトホールを空け、アル
ミニウム配線層であるソース電極３９およびドレイン電
極４０を図６の如くに形成して、本発明に係る多入力電
界効果型トランジスタが得られる。
３１Ｃを製造するには、フィールド酸化膜４５の形成後
に、ＭＯＳトランジスタのゲート酸化膜３９を形成して
から第１ポリシリコン層をＣＶＤ法で全面に形成し、リ
ソグラフィー法でパターニングして、ポリシリコン層の
みのフローティングゲート３３を形成する。このフロー
ティングゲート３３、フィールド酸化膜４５およびレジ
スト膜（図示せず）をマスクとしてイオン注入法によっ
てソース領域３７およびドレイン領域３８を基板３６に
形成する。次に、ポリシリコンのフローティングゲート
３３を熱酸化して層間絶縁膜（SiO2膜）４８を形成す
る。ＣＶＤ法で第２ポリシリコン層を全面に形成し、リ
ソグラフィー法でパターニングして、複数のコントロー
ルゲート３２Ａ〜３２Ｄを形成する。そして、適切な層
間絶縁膜４９を全面に形成し、リソグラフィー法で選択
エッチングして、フローティングゲート３３の拡張部分
以外の実ゲート部分までの細長い部分を表出させる。表
出したフローティングゲート３３を含めて全面に高融点
金属層をスパッタリング法で形成し、熱処理して細長い
部分の上のみにシリサイド層５５を形成する。そして、
層間絶縁膜４９に所定のコンタクトホールを空け、アル
ミニウム配線層であるソース電極３９およびドレイン電
極４０を図６の如くに形成して、本発明に係る多入力電
界効果型トランジスタが得られる。
【００２９】
【発明の効果】以上説明したように、本願第１発明に係
る多入力電界効果型トランジスタはフィールドでプログ
ラムできて、機能を設定できる半導体装置であり、従来
のバイナリーロジックの半導体装置（ＬＳＩ）よりも単
位面積当たりの集積度の大きな、かつ顧客の要求にマッ
チした半導体装置が容易に提供できる。このことは、多
値入力のニューロンＭＯＳ構造トランジスタの性能向上
に大きく貢献する。
る多入力電界効果型トランジスタはフィールドでプログ
ラムできて、機能を設定できる半導体装置であり、従来
のバイナリーロジックの半導体装置（ＬＳＩ）よりも単
位面積当たりの集積度の大きな、かつ顧客の要求にマッ
チした半導体装置が容易に提供できる。このことは、多
値入力のニューロンＭＯＳ構造トランジスタの性能向上
に大きく貢献する。
【００３０】さらに、本願第２発明に係る多入力電界効
果型トランジスタは従来のものと同様な集積度でありな
がら、フローティングゲートの抵抗を低減して性能を向
上させることができる。同じ抵抗値をより細くしたフロ
ーティングゲートで達成できるならば、このことは微細
化に寄与することになる。
果型トランジスタは従来のものと同様な集積度でありな
がら、フローティングゲートの抵抗を低減して性能を向
上させることができる。同じ抵抗値をより細くしたフロ
ーティングゲートで達成できるならば、このことは微細
化に寄与することになる。
【図１】本願第１発明の第１実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
【図２】図１のトランジスタの概略平面図である。
【図３】本願第１発明の第２実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
【図４】本願第１発明の第３実施態様に係る多入力電界
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
効果型トランジスタおよび不揮発性メモリトランジスタ
の概略断面図である。
【図５】本願第２発明の第１実施態様に係る多入力電界
効果型トランジスタの概略断面図である。
効果型トランジスタの概略断面図である。
【図６】図５のトランジスタの概略平面図である。
【図７】本願第２発明の第２実施態様に係る多入力電界
効果型トランジスタの概略断面図である。
効果型トランジスタの概略断面図である。
【図８】本願第２発明の第３実施態様に係る多入力電界
効果型トランジスタの概略断面図である。
効果型トランジスタの概略断面図である。
１…ＭＯＳトランジスタ、 ２Ａ〜２Ｄ…コントロールゲート ２Ｅ…浮遊ゲート ２Ｆ…制御ゲート ３…フローティングゲート ３Ｂ…浮遊ゲート ４…不揮発性メモリトランジスタ ６…半導体基板 ９…ゲート酸化膜 １１…制御ゲート １４…ゲート酸化膜 １５…フィールド酸化膜 ３１、３１Ａ、３１Ｂ…多入力電界効果型トランジスタ ３２Ａ〜３２Ｄ…コントロールゲート ３３…フローティングゲート ３３Ａ…ポリシリコン層 ３３Ｂ…高融点金属シリサイド層 ４６、４８…層間絶縁膜 ５１Ａ〜５１Ｅ…ポリシリコン層 ５２Ａ〜５２Ｅ…シリサイド層 ５５…シリサイド層
Claims (4)
- 【請求項１】 複数のコントロールゲートが容量結合す
るフローティングゲートを備えた電界効果型トランジス
タにおいて、前記コントロールゲートの少なくとも一つ
を、浮遊ゲート型の不揮発性メモリの浮遊ゲートと接続
していることを特徴とする多入力電界効果型トランジス
タ。 - 【請求項２】 前記多入力電界効果型トランジスタの前
記フローティングゲートを前記コントロールゲートの上
方に配置し、該フローティングゲートを形成するための
導電体層が前記不揮発性メモリの制御ゲートをも構成す
ることを特徴とする請求項１記載の多入力電界効果型ト
ランジスタ。 - 【請求項３】 複数のコントロールゲートが容量結合す
るフローティングゲートを備えた電界効果型トランジス
タにおいて、前記フローティングゲートは多結晶シリコ
ン層および該多結晶シリコン層の少なくとも一部の上に
形成された高融点金属シリサイド層で構成されているこ
とを特徴とする請求項１記載の多入力電界効果型トラン
ジスタ。 - 【請求項４】 前記フローティングゲートの前記複数の
コントロールゲートに対応する部分は前記多結晶シリコ
ン層のみで構成され、それ以外の部分は多結晶シリコン
層および高融点金属シリサイド層で構成されていること
を特徴とする請求項３記載の多入力電界効果型トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258421A JPH06112442A (ja) | 1992-09-28 | 1992-09-28 | 多入力電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258421A JPH06112442A (ja) | 1992-09-28 | 1992-09-28 | 多入力電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112442A true JPH06112442A (ja) | 1994-04-22 |
Family
ID=17319992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258421A Withdrawn JPH06112442A (ja) | 1992-09-28 | 1992-09-28 | 多入力電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112442A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0873340A (ja) * | 1994-07-07 | 1996-03-19 | Shiseido Co Ltd | 皮膚外用剤 |
| JPH08154060A (ja) * | 1994-11-25 | 1996-06-11 | Yaesu Musen Co Ltd | アンテナチューナの制御方式 |
| US5753950A (en) * | 1995-05-19 | 1998-05-19 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming/erasing/reading method for the same |
| JP2008243974A (ja) * | 2007-03-26 | 2008-10-09 | Toshiba Corp | ニューロンｍｏｓトランジスタ及びその製造方法 |
| US11227934B2 (en) | 2019-09-17 | 2022-01-18 | Kioxia Corporation | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-09-28 JP JP4258421A patent/JPH06112442A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0873340A (ja) * | 1994-07-07 | 1996-03-19 | Shiseido Co Ltd | 皮膚外用剤 |
| JPH08154060A (ja) * | 1994-11-25 | 1996-06-11 | Yaesu Musen Co Ltd | アンテナチューナの制御方式 |
| US5753950A (en) * | 1995-05-19 | 1998-05-19 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming/erasing/reading method for the same |
| JP2008243974A (ja) * | 2007-03-26 | 2008-10-09 | Toshiba Corp | ニューロンｍｏｓトランジスタ及びその製造方法 |
| US11227934B2 (en) | 2019-09-17 | 2022-01-18 | Kioxia Corporation | Semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |