JP3746979B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3746979B2 JP3746979B2 JP2001307784A JP2001307784A JP3746979B2 JP 3746979 B2 JP3746979 B2 JP 3746979B2 JP 2001307784 A JP2001307784 A JP 2001307784A JP 2001307784 A JP2001307784 A JP 2001307784A JP 3746979 B2 JP3746979 B2 JP 3746979B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- insulating film
- semiconductor device
- upper electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/423—Shielding layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
- H10W20/496—Capacitor integral with wiring layers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ回路に好適なＭＩＭ（Metal Insulator Metal ）容量素子を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
アナログ回路に使用される容量素子を半導体基板上に形成したＣ−ＭＯＳタイプの半導体装置（集積回路）が開発されている。これらのうち、Ｄ／Ａ（デジタル／アナログ）コンバータやＡ／Ｄ（アナログ／デジタル）コンバータに接続するＳ／Ｈ(Sample/Hold) 回路を有する半導体装置などでは、容量素子での電荷の正確な保持が要求される。
【０００３】
図１はＳ／Ｈ回路の一例を示す回路図である。このＳ／Ｈ回路は、スイッチ素子２と、容量素子３と、バッファ回路４とにより構成されている。また、入力端子１にはアナログ信号が入力され、出力端子５にはＡ／Ｄコンバータ（図示せず）が接続される。
【０００４】
スイッチ素子２にはクロック信号が入力され、クロック信号がハイ（Ｈ）レベルのときはスイッチ素子２がオンになって、アナログ信号の電圧に応じた電荷が容量素子３に蓄積される。クロック信号がロウ（Ｌ）レベルになると、スイッチ素子２がオフになって、容量素子３は蓄積された電荷を保持する。バッファ回路４は、容量素子３に蓄積された電荷に応じた電圧をＡ／Ｄコンバータに供給する。これにより、Ａ／Ｄコンバータからアナログ信号の電圧に応じたデジタル信号が出力される。
【０００５】
Ｃ−ＭＯＳタイプの半導体装置に形成される容量素子としては、▲１▼ＭＯＳトランジスタと同様の構造を有するもの（すわなち、ポリシリコンゲートと半導体基板との間で容量を構成するもの）、▲２▼半導体基板上に絶縁膜を挟んで積層された一対のポリシリコン膜により構成するもの（いわゆるダブルポリシリコン容量素子）、▲３▼半導体基板上に絶縁膜を挟んで積層された一対の金属膜により構成するもの（いわゆるＭＩＭ容量素子）がある。
【０００６】
ところで、ポリシリコンは比較的抵抗値が高いので、容量素子の一方又は両方の電極にポリシリコンを使用すると、容量素子と直列に抵抗素子が接続されることになる。従って、ポリシリコンを用いた容量素子は、高速での動作が要求されるＳ／Ｈ回路には適していない。また、ポリシリコンは半導体であるので、電極間に印加される電圧に応じて空乏層の厚さが変化し、容量値も変化してしまうという欠点もある。
【０００７】
これに対して、ＭＩＭ容量素子では、両方の電極がいずれも金属膜であるために抵抗値が小さく、印加電圧によって容量値が変化することもないという利点がある。
【０００８】
図２は、ＭＩＭ容量素子を備えた従来の半導体装置の一例を示す断面図である。
【０００９】
半導体基板１０には、半導体基板１０を複数の素子領域に区画する素子分離領域１１が設けられている。この素子分離領域１１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域１２が相互に離隔して形成されている。この一対の不純物拡散領域１２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート１３が形成されている。
【００１０】
半導体基板１０の上には、４層の配線層が設けられている。ここでは、半導体基板１０に近いほうの配線層から、第１配線層（最下層）１５、第２配線層１７、第３配線層１９及び第４配線層（最上層）２３という。半導体基板１０と第１配線層１５との間、及び各配線層１５，１７，１９，２３の間には層間絶縁膜２５ａ，２５ｂ，２５ｃ，２５ｄが形成されている。また、各配線層１５，１７，１９，２３にはそれぞれ所定のパターンで配線が形成されている。
【００１１】
図２に示す例では、ＭＯＳトランジスタの一方の不純物拡散領域１２がビア１４ａを介して第１配線層１５の配線１５ａに接続され、ゲート１３はビア１４ｂを介して第１配線層１５の配線１５ｂに接続されている。また、配線１５ａはビア１６ａを介して第２配線層１７の配線１７ａに接続されており、配線１５ｂはビア１６ｂを介して第２配線層１７の配線１７ｂに接続されている。更に、配線１７ａはビア１８ａを介して第３配線層１９に形成された容量素子２４の下部電極１９ａに接続されており、配線１７ｂはビア１８ｂを介して第３配線層１９の配線１９ｂに接続されている。
【００１２】
下部電極１９ａの上には容量絶縁膜２０が形成されており、容量絶縁膜２０の上には上部電極２１が形成されている。
【００１３】
第４配線層２３には、容量素子２４の上方を覆うシールド２３ａと、ビア２２ａ，２２ｂを介して上部電極２１及び配線１９ｂに接続された引出配線２３ｂとが形成されている。
【００１４】
第４配線層２３の上にはポリイミド等からなるパッシベーション膜（図示せず）が形成されている。また、これらの配線層１５，１７，１９，２３及びパッシベーション膜が形成された半導体基板１０は、樹脂等のパッケージ（図示せず）に封入されている。
【００１５】
通常、ＭＩＭ容量素子の下部電極は配線層に配線と同時に形成するが、容量絶縁膜及び上部電極は配線層及び層間絶縁膜とは別個に形成する必要がある。従って、仮に、ＭＩＭ容量素子の下部電極を半導体基板に近い配線層（例えば第１配線層）で形成したとすると、ＭＩＭ容量素子の形成領域とその周囲の領域との間に大きな段差（凹凸）が生じて、ＭＩＭ容量素子の上方に微細な配線を形成することが困難になる。
【００１６】
このため、上述したように、ＭＩＭ容量素子の下部電極を最上層よりも一つ下の配線層に形成し、最上層にＭＩＭ容量素子の上方を覆うシールドを形成している。この場合、最上層には微細パターンを形成することが難しくなるが、一般的に最上層については微細パターンに対する要求が緩いため、許容されることが多い。
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体装置では、ＭＩＭ容量素子の上方にシールド２３ａが形成されているものの、上部電極２１とＭＯＳトランジスタ（ゲート１３）とを電気的に接続する引出配線２３ｂが第４配線層（最上層）２３に形成されるので、上部電極２１とパッケージの外側の導体との間で寄生容量が発生する。そして、パッケージに指等が触れたり、放熱器が取り付けられると、寄生容量の容量値が大きくなる。
【００１８】
例えば、容量絶縁膜の厚さが５０ｎｍ、パッケージがプラスチックからなり、パッケージの厚さが０．５ｍｍ、容量絶縁膜及びパッケージのプラスチックの誘電率が同じであり、容量素子の上方にシールドがないとし、パッケージ上に放熱器等の導体が置かれた場合、寄生容量はＭＩＭ容量素子の容量値に対して１／１００００程度の大きさとなる。これは、信号線に対してパッケージの外側の信号の１／１００００程度が雑音として誘起される可能性を示している。パッケージの外側の信号の振幅が内部の信号の振幅と同程度であるとすると、１３ビット（２13＝８１９２）程度まで回路の精度が悪化する。
【００１９】
現在、ＣＤ（コンパクトディスク）等のディジタルオーディオでは、信号を１６又はそれ以上のビット数の精度で処理している。このため、容量素子が上述した精度（ＭＩＭ容量素子本来の容量に対し寄生容量が１／１００００程度となるような精度）では不十分であり、より高い精度の容量素子が要求される。
【００２０】
以上から、本発明の目的は、従来に比べてより一層外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を備えた半導体装置及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
本願第１発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）に形成され、前記容量絶縁膜及び前記上部電極が前記第（Ｎ−１）配線層と前記第Ｎ配線層との間に形成され、前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする。
【００２２】
本発明においては、第（Ｎ−１）配線層に容量素子の下部電極を形成し、この容量素子の上部電極が第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線に電気的に接続されている。このため、第Ｎ配線層に容量素子の上方を覆うシールドを形成し、このシールドを一定の電圧に保持することにより、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【００２３】
本発明の半導体装置は、例えば第（Ｎ−１）配線層の配線と同時に容量素子の下部電極を形成し、下部電極の上に容量絶縁膜を形成した後、金属材料により、容量素子の上部電極と該上部電極を第（Ｎ−１）配線層の配線に電気的に接続する引出配線とを形成することにより製造することができる。
【００２４】
本願の第２発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）の配線上に形成され、前記下部電極の上に前記容量絶縁膜が形成され、前記容量絶縁膜の上に前記上部電極が形成され、前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする。
【００２５】
配線材料として銅を使用する場合、配線層に形成するパターンの幅が制限され、大きなパターンを形成することができない。この場合、第（Ｎ−１）配線層の配線の上に容量素子の下部電極を形成し、この下部電極の上に容量絶縁膜及び上部電極を形成する。また、この上部電極を、第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線に接続する。そして、例えば第Ｎ配線層に容量素子の上方を覆うシールドを形成し、このシールドを一定の電圧に保持することにより、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【００２６】
本発明の半導体装置は、例えば半導体基板の上に第（Ｎ−１）配線層までの配線を形成した後、金属材料により、第（Ｎ−１）配線層の配線の上に容量素子の下部電極と第１の引出配線とを形成し、下部電極の上に容量絶縁膜を形成し、金属材料により、容量絶縁膜の上に上部電極を形成するとともに、上部電極と第１の引出配線とを接続する第２の引出配線を形成することにより製造できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２８】
（第１の実施の形態）
図３は、本発明の第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の断面図である。
【００２９】
半導体基板３０には、半導体基板３０を複数の素子領域に区画する素子分離領域３１が設けられている。この素子分離領域３１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域３２が相互に離隔して形成されている。この一対の不純物拡散領域３２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート３３が形成されている。
【００３０】
また、半導体基板３０の上には、４層の金属配線層が設けられている。ここでは、半導体基板３０に近いほうの配線層から、第１配線層（最下層）３５、第２配線層３７、第３配線層３９及び第４配線層（最上層）４３という。半導体基板３０と第１配線層３５との間、及び各配線層３５，３７，３９，４３の間には層間絶縁膜４５ａ，４５ｂ，４５ｃ，４５ｄが形成されている。各配線層３５，３７，３９，４３にはそれぞれ所定のパターンで配線が形成されている。
【００３１】
本実施の形態では、ＭＯＳトランジスタの一方の不純物拡散領域３２がビア３４ａを介して第１配線層３５の配線３５ａに接続されており、ゲート３３がビア３４ｂを介して第１配線層３５の配線３５ｂに接続されている。また、配線３５ａはビア３６ａを介して第２配線層３７の配線３７ａに接続されており、配線３５ｂはビア３６ｂを介して第２配線層３７の配線３７ｂに接続されている。更に、配線３７ａはビア３８ａを介して第３配線層３９に形成された容量素子４４の下部電極３９ａに接続されており、配線３７ｂはビア３８ｂを介して第３配線層３９の配線３９ｂに接続されている。
【００３２】
下部電極３９ａの上には、容量絶縁膜４０及び上部電極４１ａが積層されている。上部電極４１ａは、この上部電極４１ａと同時に形成された引出配線４１ｂにより第３配線層３９の配線３９ｂに電気的に接続されている。
【００３３】
容量素子４４の上方には、第４配線層４３に形成されたシールド４３ａが配置されている。そして、第４配線層４３の上にはポリイミド等からなるパッシベーション膜（図示せず）が形成されている。また、これらの配線層３５，３７，３９，４３及びパッシベーション膜が形成された半導体基板３０は、樹脂等のパッケージ（図示せず）に封入されている。
【００３４】
本実施の形態では、容量素子４４の上部電極４１ａが、第４配線層（最上層）４３を通ることなく第３配線層３９の配線３９ｂに接続され、この配線３９ｂを介してＭＯＳトランジスタに接続されている。また、第４配線層４３には、容量素子４４の上方を覆うシールド４３ａが形成されている。従って、このシールド４３ａを一定の電圧に保持することにより、パッケージの外側の導体と容量素子４４との間に寄生容量が発生することが回避される。これにより、アナログ回路の精度を十分に確保することができる。
【００３５】
図４〜図１６は本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を工程順に示す断面図である。
【００３６】
まず、図４に示すように、半導体基板３０にＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により素子分離領域３１を形成する。例えばＳＴＩ法の場合、半導体基板３０に溝を形成した後、溝内にシリコン酸化物（ＳｉＯ2 ）を埋め込むことにより、素子分離領域３１が形成される。
【００３７】
次に、半導体基板３０の上に絶縁膜（ゲート絶縁膜）を形成し、この絶縁膜の上に所定のパターンでポリシリコンからなるゲート３３を形成する。その後、ゲート３３をマスクとして半導体基板３０に不純物を注入した後、熱処理を施して不純物拡散領域３２を形成する。そして、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ａを形成し、この層間絶縁膜４５ａの所定の位置にフォトリソグラフィ法によりコンタクトホールを形成する。
【００３８】
次に、スパッタ法により、基板３０の上側全面にＡｌ（アルミニウム）／Ｃｕ（銅）を堆積させ、コンタクトホールを埋めることによってビア３４ａ，３４ｂを形成するとともに、層間絶縁膜４５ａの上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金属膜をフォトリソグラフィ法によりパターニングして、第１配線層３５の配線３５ａ，３５ｂ等を形成する。
【００３９】
次に、ＣＶＤ法により、基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ｂを形成し、この層間絶縁膜４５ｂの所定の位置にコンタクトホールを形成する。その後、スパッタ法により基板３０の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホールを埋め込むことによってビア３６ａ，３６ｂを形成するとともに、層間絶縁膜４５ｂの上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金属膜をパターニングして、第２配線層３７の配線３７ａ，３７ｂ等を形成する。
【００４０】
その後、ＣＶＤ法により、基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ｃを形成し、この層間絶縁膜４５ｃの所定の位置にコンタクトホールを形成する。その後、スパッタ法により基板３９の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホールを埋め込むことによってビア３８ａ，３８ｂを形成するとともに、層間絶縁膜４５ｃ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）４６を形成する。
【００４１】
ここまでの工程は、図２に示す従来の半導体装置の製造方法と基本的に同一である。
【００４２】
次に、図５に示すように、金属膜４６の上にフォトレジストにより所定のパターンのレジスト膜４７を形成する。
【００４３】
そして、このレジスト膜４７をマスクとし、Ｃｌ2 ／ＢＣｌ3 ／Ｎ2 系ガスを使用して金属膜４６をドライエッチングして、図６に示すように、下部電極３９ａ及び第３配線層３９の配線３９ｂ等を形成する。その後、図７に示すように、レジスト膜４７を除去する。
【００４４】
次に、図８に示すように、プラズマＣＶＤ法により、基板３０の上側全面にシリコン酸化膜４８を約３０ｎｍの厚さに形成する。そして、図９に示すように、このシリコン酸化膜４８の上に、所定のパターンでレジスト膜４９を形成する。このレジスト膜４９は、下部電極３９ａの側部のシリコン酸化膜４８を残すように、下部電極３９ａよりも若干大きく形成することが必要である。
【００４５】
次に、図１０に示すように、レジスト膜４９をマスクにしてシリコン酸化膜４８をエッチングする。これにより、下部電極３９ａの上及び側部を覆う容量絶縁膜４０が形成される。その後、図１１に示すように、レジスト膜４９を除去する。
【００４６】
次に、図１２に示すように、スパッタ法により、基板３０の上側全面にＴｉＮ膜５０を約１５０ｎｍの厚さに形成する。そして、図１３に示すように、このＴｉＮ膜５０の上に、所望の配線パターン及び上部電極パターンを有するレジスト膜５１を形成する。
【００４７】
次に、図１４に示すように、レジスト膜５１をマスクにしてＴｉＮ膜５０をエッチングし、容量素子４４の上部電極４１ａと、上部電極４１ａを配線３９ｂに電気的に接続する引出配線４１ｂとを形成する。その後、図１５に示すように、レジスト膜５１を除去する。
【００４８】
次いで、図１６に示すように、ＣＶＤ法により、基板３０の上側全面に層間絶縁膜４５ｄを形成し、この層間絶縁膜４５ｄの所定の位置にコンタクトホールを形成する。そして、スパッタ法により基板３０の上側全面にＡｌ／Ｃｕを堆積させ、第３配線層の配線に接続するビア（図示せず）を形成するとともに、層間絶縁膜４５ｄ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）５２を形成する。そして、フォトリソグラフィ法により金属膜５２をパターニングして、図３に示すように、シールド４３ａと第４配線層４３の配線（図示せず）とを形成する。このようにして、本実施の形態のＭＩＭ容量素子を備えた半導体装置が完成する。
【００４９】
本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法によれば、第４配線層（最上層）４３にＭＩＭ容量素子４４と直接接続した配線がなく、かつ、容量素子４４の上方がシールド４３ａに覆われているので、容量素子４４の電極４１ａとパッケージの外側の導体との間に寄生容量が発生することを回避できる。これにより、アナログ回路に使用したときに、半導体装置の外部からの雑音の混入が防止されるという効果を奏する。
【００５０】
（第２の実施の形態）
図１７は本発明の第２の実施の形態のＭＩＭ容量素子を備えた半導体装置を示す断面図である。
【００５１】
近年、半導体装置のより一層の高集積化が促進されている。これに伴い、配線材料として、従来一般的に使用されているアルミニウム又はアルミニウム合金（以下、単に「Ａｌ」という）に替えて銅（Ｃｕ）が使用されるようになった。銅は、Ａｌに比べて電気抵抗が小さく、エレクトロマイグレーション耐性が高いという利点がある。
【００５２】
銅配線は、通常、ダマシン法といわれる方法により形成される。ダマシン法では、絶縁膜に所望の配線パターンで溝を形成した後、溝内に銅を埋め込み、絶縁膜上に被着した銅をＣＭＰ（chemical mechanical polishing ）研磨で除去することにより銅配線を形成する。
【００５３】
しかしながら、銅のＣＭＰ研磨では、面積の大きな銅のパターンと小さなパターンとがある場合に、大きなパターンでは研磨速度が速く、小さなパターンでは研磨速度が遅くなるという性質がある。このため、容量素子の電極のように大きな面積を必要とするパターンを銅で形成してしまうと、ＣＭＰ研磨時に容量部の銅のパターンが過剰に研磨されてしまうという問題がある。このような問題を回避するため、容量素子の電極は銅配線と異なる工程で形成する必要がある。本発明はこのような半導体装置に本発明を適用した例である。
【００５４】
半導体基板６０には、半導体基板６０を複数の素子領域に区画する素子分離領域６１が設けられている。この素子分離領域６１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域６２が相互に離隔して形成されている。この一対の不純物拡散領域６２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート６３が形成されている。
【００５５】
半導体基板６０の上には、４層の配線層が設けられている。ここでは、半導体基板６０に近いほうの配線層から、第１配線層（最下層）６５、第２配線層６７、第３配線層６９及び第４配線層（最上層）７３という。第１配線層６５、第２配線層６７及び第３配線層６９はＣｕで形成され、第４配線層７３はＡｌで形成されている。これらの配線層６５，６７，６９，７３にはそれぞれ所定のパターンで配線が形成されている。
【００５６】
なお、配線層６５，６７，６９の銅配線の幅は、製造上の制約により決まる一定の幅よりも狭くなるように形成されている。大きな電流を流す必要がある場合は、一定の幅よりも狭い複数本の配線を並行に配置し、これらの配線で素子間を接続している。
【００５７】
半導体基板６０と第１配線層６５との間、及び各配線層６５，６７，６９，７３の間はそれぞれ層間絶縁膜７５ａ，７５ｂ，７５ｃ，７５ｄが形成されている。
【００５８】
本実施の形態では、ＭＯＳトランジスタの一方の不純物拡散領域６２がビア６４ａを介して第１配線層６５の配線６５ａに接続されており、ゲート３３がビア６４ｂを介して第１配線層６５の配線６５ｂに接続されている。また、配線６５ａはビア６６ａを介して第２配線層６７の配線６７ａに接続されており、配線６５ｂはビア６６ｂを介して第２配線層６７の配線６７ｂに接続されている。更に、配線６７ａはビア６８ａを介して第３配線層６９の配線６９ａに接続されており、配線６７ｂはビア６８ｂを介して第３配線層６９の配線６９ｂに接続されている。
【００５９】
第３配線層６９の配線６９ａ上には、容量素子７４の下部電極７０ａが形成されており、この下部電極７０ａの上には容量絶縁膜７１及び上部電極７２ａが形成されている。この容量電極７２ａは、引出配線７０ｂ，７２ｂを介して第３配線層６９の配線６９ｂと電気的に接続されている。
【００６０】
第４配線層７３には容量素子７４の上方を覆うシールド７３ａが形成されており、第４配線層７３の上にはパッシベーション膜（図示せず）が形成されている。また、これらの配線層６５，６７，６９，７３及びパッシベーション膜が形成された半導体基板６０は、樹脂等のパッケージ（図示せず）に封入されている。
【００６１】
本実施の形態においても、容量素子７４の上部電極７２ａが第４配線層（最上層）７３を通ることなく第３配線層６９の配線６９ｂを介してＭＯＳトランジスタに接続されている。また、第４配線層７３には、容量素子７４の上方を覆うシールド７３ａが形成されている。従って、このシールド７３ａを一定の電圧に保持することにより、パッケージの外側の導体と容量素子７４との間に寄生容量が発生することが回避される。これにより、アナログ回路の精度を十分に確保することができる。
【００６２】
図１８〜図３０は本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を工程順に示す断面図である。
【００６３】
まず、図１８に示すように、半導体基板６０にＳＴＩ法により素子分離領域６１を形成する。その後、半導体基板６０の上に絶縁膜（ゲート絶縁膜）を形成し、この絶縁膜の上に所定のパターンでポリシリコンからなるゲート６３を形成する。次に、ゲート６３をマスクとして半導体基板６０に不純物を注入した後、熱処理を施して不純物拡散層６２を形成する。そして、半導体基板６０の上側全面にシリコン酸化物を堆積させて層間絶縁膜７５ａを形成する。
【００６４】
その後、フォトリソグラフィ法により、層間絶縁膜７５ａの所定の位置にコンタクトホール及び溝を形成する。そして、バリアメタルとして、全面にＴａ（タンタル）を２５ｎｍの厚さに形成し、続けてシード層としてＣｕをスパッタする。その後、めっき法によりＣｕをめっきして、約９５０ｎｍの厚さのＣｕ膜を形成する。その後、層間絶縁膜７５ａ上のバリアメタル及びＣｕ膜をＣＭＰ研磨により除去し、コンタクトホール及び溝内にのみＣｕを残すことによって、ビア６４ａ，６４ｂ及び第１配線層６５の配線６５ａ，６５ｂ等を形成する。
【００６５】
次に、基板６０の上側全面にシリコン酸化物を堆積して、層間絶縁膜７５ｂを形成する。その後、フォトリソグラフィ法により層間絶縁膜７５ｂの所定の位置にコンタクトホール及び溝を形成する。そして、全面にバリアメタル及びシード層を形成し、その上に厚さが約９５０ｎｍのＣｕ膜を形成する。その後、層間絶縁膜７５ｂ上のバリアメタル及びＣｕ膜をＣＭＰ研磨により除去し、コンタクトホール及び溝内にのみＣｕを残すことによってビア６６ａ，６６ｂ及び第２配線層６７の配線６７ａ，６７ｂを形成する。
【００６６】
以下同様にして、層間絶縁膜７５ｃ、ビア６８ａ，６８ｂ及び第３配線層６９の配線６９ａ，６９ｂ等を形成する。
【００６７】
その後、スパッタ法により、基板６０の上側全面にＴｉＮ膜７６を約１００ｎｍの厚さに形成する。
【００６８】
次に、図１９に示すように、ＴｉＮ膜７６の上に、フォトレジストにより所定のパターンのレジスト膜７７を形成する。
【００６９】
そして、このレジスト膜７７をマスクとし、ＣＦ4 ／Ｏ2 ／Ｈ2 Ｏ系ガス中でＴｉＮ膜７６を異方性エッチングして、図２０に示すように、下部電極７０ａ及び第１の引出配線７０ｂを形成する。この例では、下部電極７０ａを第３配線層６９の配線６９ａの上に形成し、第１の引出配線７０ｂを第３配線層６９の配線６９ｂの上に形成している。その後、図２１に示すように、レジスト膜７７を除去する。
【００７０】
次に、図２２に示すように、プラズマＣＶＤ法により、基板６０の上側全面にシリコン酸化膜７８を約３０ｎｍの厚さに形成する。そして、図２３に示すように、このシリコン酸化膜７８の上にレジスト膜７９を形成する。このレジスト膜７９は、下部電極７０ａの側部にシリコン酸化膜７８を残すように、下部電極７０ａよりも若干大きく形成することが必要である。
【００７１】
次に、図２４に示すように、レジスト膜７９をマスクにしてシリコン酸化膜７８をエッチングする。これにより、下部電極７０ａの上及び側部を覆う容量絶縁膜７１が形成される。その後、図２５に示すように、レジスト膜７９を除去する。
【００７２】
次に、図２６に示すように、スパッタ法により、基板６０の上側全面にＴｉＮ膜８０を約１００ｎｍの厚さに形成する。そして、図２７に示すように、このＴｉＮ膜８０の上に、所望の上部電極パターン及び引出配線パターンでレジスト膜８１を形成する。
【００７３】
次に、図２８に示すように、レジスト膜８１をマスクにしてＴｉＮ膜８０をエッチングし、容量素子７４の上部電極７２ａと、第１の引出配線７０ｂと接続する第２の引出配線７２ｂとを形成する。その後、図２９に示すように、レジスト膜８１を除去する。
【００７４】
次いで、図３０に示すように、基板６０の上側全面に層間絶縁膜７５ｄを形成し、この層間絶縁膜７５ｄの所定の位置にコンタクトホールを形成する。そして、ＣＶＤ法により、基板６０の上側全面にＡｌを堆積させて、第３配線層７３の配線に接続するビア（図示せず）を形成するとともに、層間絶縁膜７５上に厚さが約５００ｎｍのＡｌ膜８２を形成する。そして、フォトリソグラフィによりＡｌ膜８２をパターニングして、図１７に示すように、シールド７３ａと第４配線層の配線（図示せず）とを形成する。このようにして、本実施の形態の容量素子を備えた半導体装置が完成する。
【００７５】
本実施の形態の容量素子を備えた半導体装置の製造方法によれば、第４配線層（最上層）７３にＭＩＭ容量素子７４と直接接続した配線がなく、かつ、容量素子７４の上方がシールド７３ａで覆われているので、容量素子７４の電極７２ａとパッケージの外側の導体との間に寄生容量が発生することを回避できる。これにより、アナログ回路に使用したときに、半導体装置の外部からの雑音の混入が防止されるという効果を奏する。
【００７６】
なお、上記第１及び第２の実施の形態では、いずれも配線層が４層の場合について説明したが、本発明は配線層が３層の場合及び５層以上の場合にも適用することができる。
【００７７】
【発明の効果】
上述したように、本発明によれば、第（Ｎ−１）配線層又は第（Ｎ−１）配線層の上に容量素子の下部電極を形成し、当該容量素子の上部電極を第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線と電気的に接続しているので、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【図面の簡単な説明】
【図１】図１は、Ｓ／Ｈ回路の一例を示す回路図である。
【図２】図２は、ＭＩＭ容量素子を備えた従来の半導体装置の一例を示す断面図である。
【図３】図３は、本発明の第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の断面図である。
【図４】図４は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１）である。
【図５】図５は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その２）である。
【図６】図６は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その３）である。
【図７】図７は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その４）である。
【図８】図８は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その５）である。
【図９】図９は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その６）である。
【図１０】図１０は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その７）である。
【図１１】図１１は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その８）である。
【図１２】図１２は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その９）である。
【図１３】図１３は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１０）である。
【図１４】図１４は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１１）である。
【図１５】図１５は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１２）である。
【図１６】図１６は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１３）である。
【図１７】図１７は本発明の第２の実施の形態のＭＩＭ容量素子を備えた半導体装置を示す断面図である。
【図１８】図１８は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１）である。
【図１９】図１９は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その２）である。
【図２０】図２０は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その３）である。
【図２１】図２１は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その４）である。
【図２２】図２２は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その５）である。
【図２３】図２３は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その６）である。
【図２４】図２４は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その７）である。
【図２５】図２５は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その８）である。
【図２６】図２６は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その９）である。
【図２７】図２７は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１０）である。
【図２８】図２８は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１１）である。
【図２９】図２９は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１２）である。
【図３０】図３０は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１３）である。
【符号の説明】
１０，３０，６０…半導体基板、
１１，３１，６１…素子分離領域、
１２，３２，６２…不純物拡散領域、
１３，３３，６３…ゲート、
１５，１７，１９，２３，３５，３７，３９，４３，６５，６７，６９，７３…配線層、
１９ａ，３９ａ，７０ａ…下部電極、
２０，４０，７１…容量絶縁膜、
２１，４１ａ，７２ａ…上部電極、
２３ａ，４３ａ，７３…シールド、
２３ｂ，４１ｂ，７０ｂ，７２ｂ…引出配線、
２４，４４，７４…容量素子、
２５ａ，２５ｂ，２５ｃ，２５ｄ，４５ａ，４５ｂ，４５ｃ，４５ｄ，７５ａ，７５ｂ，７５ｃ，７５ｄ…層間絶縁膜、
４６，５２…金属膜、
４７，４９，５１，７７，７９，８１…レジスト膜、
４８，７８…シリコン酸化膜、
５０，７６，８０…ＴｉＮ膜、
８２…Ａｌ膜。
【発明の属する技術分野】
本発明は、アナログ回路に好適なＭＩＭ（Metal Insulator Metal ）容量素子を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
アナログ回路に使用される容量素子を半導体基板上に形成したＣ−ＭＯＳタイプの半導体装置（集積回路）が開発されている。これらのうち、Ｄ／Ａ（デジタル／アナログ）コンバータやＡ／Ｄ（アナログ／デジタル）コンバータに接続するＳ／Ｈ(Sample/Hold) 回路を有する半導体装置などでは、容量素子での電荷の正確な保持が要求される。
【０００３】
図１はＳ／Ｈ回路の一例を示す回路図である。このＳ／Ｈ回路は、スイッチ素子２と、容量素子３と、バッファ回路４とにより構成されている。また、入力端子１にはアナログ信号が入力され、出力端子５にはＡ／Ｄコンバータ（図示せず）が接続される。
【０００４】
スイッチ素子２にはクロック信号が入力され、クロック信号がハイ（Ｈ）レベルのときはスイッチ素子２がオンになって、アナログ信号の電圧に応じた電荷が容量素子３に蓄積される。クロック信号がロウ（Ｌ）レベルになると、スイッチ素子２がオフになって、容量素子３は蓄積された電荷を保持する。バッファ回路４は、容量素子３に蓄積された電荷に応じた電圧をＡ／Ｄコンバータに供給する。これにより、Ａ／Ｄコンバータからアナログ信号の電圧に応じたデジタル信号が出力される。
【０００５】
Ｃ−ＭＯＳタイプの半導体装置に形成される容量素子としては、▲１▼ＭＯＳトランジスタと同様の構造を有するもの（すわなち、ポリシリコンゲートと半導体基板との間で容量を構成するもの）、▲２▼半導体基板上に絶縁膜を挟んで積層された一対のポリシリコン膜により構成するもの（いわゆるダブルポリシリコン容量素子）、▲３▼半導体基板上に絶縁膜を挟んで積層された一対の金属膜により構成するもの（いわゆるＭＩＭ容量素子）がある。
【０００６】
ところで、ポリシリコンは比較的抵抗値が高いので、容量素子の一方又は両方の電極にポリシリコンを使用すると、容量素子と直列に抵抗素子が接続されることになる。従って、ポリシリコンを用いた容量素子は、高速での動作が要求されるＳ／Ｈ回路には適していない。また、ポリシリコンは半導体であるので、電極間に印加される電圧に応じて空乏層の厚さが変化し、容量値も変化してしまうという欠点もある。
【０００７】
これに対して、ＭＩＭ容量素子では、両方の電極がいずれも金属膜であるために抵抗値が小さく、印加電圧によって容量値が変化することもないという利点がある。
【０００８】
図２は、ＭＩＭ容量素子を備えた従来の半導体装置の一例を示す断面図である。
【０００９】
半導体基板１０には、半導体基板１０を複数の素子領域に区画する素子分離領域１１が設けられている。この素子分離領域１１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域１２が相互に離隔して形成されている。この一対の不純物拡散領域１２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート１３が形成されている。
【００１０】
半導体基板１０の上には、４層の配線層が設けられている。ここでは、半導体基板１０に近いほうの配線層から、第１配線層（最下層）１５、第２配線層１７、第３配線層１９及び第４配線層（最上層）２３という。半導体基板１０と第１配線層１５との間、及び各配線層１５，１７，１９，２３の間には層間絶縁膜２５ａ，２５ｂ，２５ｃ，２５ｄが形成されている。また、各配線層１５，１７，１９，２３にはそれぞれ所定のパターンで配線が形成されている。
【００１１】
図２に示す例では、ＭＯＳトランジスタの一方の不純物拡散領域１２がビア１４ａを介して第１配線層１５の配線１５ａに接続され、ゲート１３はビア１４ｂを介して第１配線層１５の配線１５ｂに接続されている。また、配線１５ａはビア１６ａを介して第２配線層１７の配線１７ａに接続されており、配線１５ｂはビア１６ｂを介して第２配線層１７の配線１７ｂに接続されている。更に、配線１７ａはビア１８ａを介して第３配線層１９に形成された容量素子２４の下部電極１９ａに接続されており、配線１７ｂはビア１８ｂを介して第３配線層１９の配線１９ｂに接続されている。
【００１２】
下部電極１９ａの上には容量絶縁膜２０が形成されており、容量絶縁膜２０の上には上部電極２１が形成されている。
【００１３】
第４配線層２３には、容量素子２４の上方を覆うシールド２３ａと、ビア２２ａ，２２ｂを介して上部電極２１及び配線１９ｂに接続された引出配線２３ｂとが形成されている。
【００１４】
第４配線層２３の上にはポリイミド等からなるパッシベーション膜（図示せず）が形成されている。また、これらの配線層１５，１７，１９，２３及びパッシベーション膜が形成された半導体基板１０は、樹脂等のパッケージ（図示せず）に封入されている。
【００１５】
通常、ＭＩＭ容量素子の下部電極は配線層に配線と同時に形成するが、容量絶縁膜及び上部電極は配線層及び層間絶縁膜とは別個に形成する必要がある。従って、仮に、ＭＩＭ容量素子の下部電極を半導体基板に近い配線層（例えば第１配線層）で形成したとすると、ＭＩＭ容量素子の形成領域とその周囲の領域との間に大きな段差（凹凸）が生じて、ＭＩＭ容量素子の上方に微細な配線を形成することが困難になる。
【００１６】
このため、上述したように、ＭＩＭ容量素子の下部電極を最上層よりも一つ下の配線層に形成し、最上層にＭＩＭ容量素子の上方を覆うシールドを形成している。この場合、最上層には微細パターンを形成することが難しくなるが、一般的に最上層については微細パターンに対する要求が緩いため、許容されることが多い。
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体装置では、ＭＩＭ容量素子の上方にシールド２３ａが形成されているものの、上部電極２１とＭＯＳトランジスタ（ゲート１３）とを電気的に接続する引出配線２３ｂが第４配線層（最上層）２３に形成されるので、上部電極２１とパッケージの外側の導体との間で寄生容量が発生する。そして、パッケージに指等が触れたり、放熱器が取り付けられると、寄生容量の容量値が大きくなる。
【００１８】
例えば、容量絶縁膜の厚さが５０ｎｍ、パッケージがプラスチックからなり、パッケージの厚さが０．５ｍｍ、容量絶縁膜及びパッケージのプラスチックの誘電率が同じであり、容量素子の上方にシールドがないとし、パッケージ上に放熱器等の導体が置かれた場合、寄生容量はＭＩＭ容量素子の容量値に対して１／１００００程度の大きさとなる。これは、信号線に対してパッケージの外側の信号の１／１００００程度が雑音として誘起される可能性を示している。パッケージの外側の信号の振幅が内部の信号の振幅と同程度であるとすると、１３ビット（２13＝８１９２）程度まで回路の精度が悪化する。
【００１９】
現在、ＣＤ（コンパクトディスク）等のディジタルオーディオでは、信号を１６又はそれ以上のビット数の精度で処理している。このため、容量素子が上述した精度（ＭＩＭ容量素子本来の容量に対し寄生容量が１／１００００程度となるような精度）では不十分であり、より高い精度の容量素子が要求される。
【００２０】
以上から、本発明の目的は、従来に比べてより一層外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を備えた半導体装置及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
本願第１発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）に形成され、前記容量絶縁膜及び前記上部電極が前記第（Ｎ−１）配線層と前記第Ｎ配線層との間に形成され、前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする。
【００２２】
本発明においては、第（Ｎ−１）配線層に容量素子の下部電極を形成し、この容量素子の上部電極が第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線に電気的に接続されている。このため、第Ｎ配線層に容量素子の上方を覆うシールドを形成し、このシールドを一定の電圧に保持することにより、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【００２３】
本発明の半導体装置は、例えば第（Ｎ−１）配線層の配線と同時に容量素子の下部電極を形成し、下部電極の上に容量絶縁膜を形成した後、金属材料により、容量素子の上部電極と該上部電極を第（Ｎ−１）配線層の配線に電気的に接続する引出配線とを形成することにより製造することができる。
【００２４】
本願の第２発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）の配線上に形成され、前記下部電極の上に前記容量絶縁膜が形成され、前記容量絶縁膜の上に前記上部電極が形成され、前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする。
【００２５】
配線材料として銅を使用する場合、配線層に形成するパターンの幅が制限され、大きなパターンを形成することができない。この場合、第（Ｎ−１）配線層の配線の上に容量素子の下部電極を形成し、この下部電極の上に容量絶縁膜及び上部電極を形成する。また、この上部電極を、第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線に接続する。そして、例えば第Ｎ配線層に容量素子の上方を覆うシールドを形成し、このシールドを一定の電圧に保持することにより、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【００２６】
本発明の半導体装置は、例えば半導体基板の上に第（Ｎ−１）配線層までの配線を形成した後、金属材料により、第（Ｎ−１）配線層の配線の上に容量素子の下部電極と第１の引出配線とを形成し、下部電極の上に容量絶縁膜を形成し、金属材料により、容量絶縁膜の上に上部電極を形成するとともに、上部電極と第１の引出配線とを接続する第２の引出配線を形成することにより製造できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２８】
（第１の実施の形態）
図３は、本発明の第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の断面図である。
【００２９】
半導体基板３０には、半導体基板３０を複数の素子領域に区画する素子分離領域３１が設けられている。この素子分離領域３１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域３２が相互に離隔して形成されている。この一対の不純物拡散領域３２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート３３が形成されている。
【００３０】
また、半導体基板３０の上には、４層の金属配線層が設けられている。ここでは、半導体基板３０に近いほうの配線層から、第１配線層（最下層）３５、第２配線層３７、第３配線層３９及び第４配線層（最上層）４３という。半導体基板３０と第１配線層３５との間、及び各配線層３５，３７，３９，４３の間には層間絶縁膜４５ａ，４５ｂ，４５ｃ，４５ｄが形成されている。各配線層３５，３７，３９，４３にはそれぞれ所定のパターンで配線が形成されている。
【００３１】
本実施の形態では、ＭＯＳトランジスタの一方の不純物拡散領域３２がビア３４ａを介して第１配線層３５の配線３５ａに接続されており、ゲート３３がビア３４ｂを介して第１配線層３５の配線３５ｂに接続されている。また、配線３５ａはビア３６ａを介して第２配線層３７の配線３７ａに接続されており、配線３５ｂはビア３６ｂを介して第２配線層３７の配線３７ｂに接続されている。更に、配線３７ａはビア３８ａを介して第３配線層３９に形成された容量素子４４の下部電極３９ａに接続されており、配線３７ｂはビア３８ｂを介して第３配線層３９の配線３９ｂに接続されている。
【００３２】
下部電極３９ａの上には、容量絶縁膜４０及び上部電極４１ａが積層されている。上部電極４１ａは、この上部電極４１ａと同時に形成された引出配線４１ｂにより第３配線層３９の配線３９ｂに電気的に接続されている。
【００３３】
容量素子４４の上方には、第４配線層４３に形成されたシールド４３ａが配置されている。そして、第４配線層４３の上にはポリイミド等からなるパッシベーション膜（図示せず）が形成されている。また、これらの配線層３５，３７，３９，４３及びパッシベーション膜が形成された半導体基板３０は、樹脂等のパッケージ（図示せず）に封入されている。
【００３４】
本実施の形態では、容量素子４４の上部電極４１ａが、第４配線層（最上層）４３を通ることなく第３配線層３９の配線３９ｂに接続され、この配線３９ｂを介してＭＯＳトランジスタに接続されている。また、第４配線層４３には、容量素子４４の上方を覆うシールド４３ａが形成されている。従って、このシールド４３ａを一定の電圧に保持することにより、パッケージの外側の導体と容量素子４４との間に寄生容量が発生することが回避される。これにより、アナログ回路の精度を十分に確保することができる。
【００３５】
図４〜図１６は本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を工程順に示す断面図である。
【００３６】
まず、図４に示すように、半導体基板３０にＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により素子分離領域３１を形成する。例えばＳＴＩ法の場合、半導体基板３０に溝を形成した後、溝内にシリコン酸化物（ＳｉＯ2 ）を埋め込むことにより、素子分離領域３１が形成される。
【００３７】
次に、半導体基板３０の上に絶縁膜（ゲート絶縁膜）を形成し、この絶縁膜の上に所定のパターンでポリシリコンからなるゲート３３を形成する。その後、ゲート３３をマスクとして半導体基板３０に不純物を注入した後、熱処理を施して不純物拡散領域３２を形成する。そして、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ａを形成し、この層間絶縁膜４５ａの所定の位置にフォトリソグラフィ法によりコンタクトホールを形成する。
【００３８】
次に、スパッタ法により、基板３０の上側全面にＡｌ（アルミニウム）／Ｃｕ（銅）を堆積させ、コンタクトホールを埋めることによってビア３４ａ，３４ｂを形成するとともに、層間絶縁膜４５ａの上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金属膜をフォトリソグラフィ法によりパターニングして、第１配線層３５の配線３５ａ，３５ｂ等を形成する。
【００３９】
次に、ＣＶＤ法により、基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ｂを形成し、この層間絶縁膜４５ｂの所定の位置にコンタクトホールを形成する。その後、スパッタ法により基板３０の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホールを埋め込むことによってビア３６ａ，３６ｂを形成するとともに、層間絶縁膜４５ｂの上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金属膜をパターニングして、第２配線層３７の配線３７ａ，３７ｂ等を形成する。
【００４０】
その後、ＣＶＤ法により、基板３０の上側全面にシリコン酸化物を堆積させて層間絶縁膜４５ｃを形成し、この層間絶縁膜４５ｃの所定の位置にコンタクトホールを形成する。その後、スパッタ法により基板３９の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホールを埋め込むことによってビア３８ａ，３８ｂを形成するとともに、層間絶縁膜４５ｃ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）４６を形成する。
【００４１】
ここまでの工程は、図２に示す従来の半導体装置の製造方法と基本的に同一である。
【００４２】
次に、図５に示すように、金属膜４６の上にフォトレジストにより所定のパターンのレジスト膜４７を形成する。
【００４３】
そして、このレジスト膜４７をマスクとし、Ｃｌ2 ／ＢＣｌ3 ／Ｎ2 系ガスを使用して金属膜４６をドライエッチングして、図６に示すように、下部電極３９ａ及び第３配線層３９の配線３９ｂ等を形成する。その後、図７に示すように、レジスト膜４７を除去する。
【００４４】
次に、図８に示すように、プラズマＣＶＤ法により、基板３０の上側全面にシリコン酸化膜４８を約３０ｎｍの厚さに形成する。そして、図９に示すように、このシリコン酸化膜４８の上に、所定のパターンでレジスト膜４９を形成する。このレジスト膜４９は、下部電極３９ａの側部のシリコン酸化膜４８を残すように、下部電極３９ａよりも若干大きく形成することが必要である。
【００４５】
次に、図１０に示すように、レジスト膜４９をマスクにしてシリコン酸化膜４８をエッチングする。これにより、下部電極３９ａの上及び側部を覆う容量絶縁膜４０が形成される。その後、図１１に示すように、レジスト膜４９を除去する。
【００４６】
次に、図１２に示すように、スパッタ法により、基板３０の上側全面にＴｉＮ膜５０を約１５０ｎｍの厚さに形成する。そして、図１３に示すように、このＴｉＮ膜５０の上に、所望の配線パターン及び上部電極パターンを有するレジスト膜５１を形成する。
【００４７】
次に、図１４に示すように、レジスト膜５１をマスクにしてＴｉＮ膜５０をエッチングし、容量素子４４の上部電極４１ａと、上部電極４１ａを配線３９ｂに電気的に接続する引出配線４１ｂとを形成する。その後、図１５に示すように、レジスト膜５１を除去する。
【００４８】
次いで、図１６に示すように、ＣＶＤ法により、基板３０の上側全面に層間絶縁膜４５ｄを形成し、この層間絶縁膜４５ｄの所定の位置にコンタクトホールを形成する。そして、スパッタ法により基板３０の上側全面にＡｌ／Ｃｕを堆積させ、第３配線層の配線に接続するビア（図示せず）を形成するとともに、層間絶縁膜４５ｄ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）５２を形成する。そして、フォトリソグラフィ法により金属膜５２をパターニングして、図３に示すように、シールド４３ａと第４配線層４３の配線（図示せず）とを形成する。このようにして、本実施の形態のＭＩＭ容量素子を備えた半導体装置が完成する。
【００４９】
本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法によれば、第４配線層（最上層）４３にＭＩＭ容量素子４４と直接接続した配線がなく、かつ、容量素子４４の上方がシールド４３ａに覆われているので、容量素子４４の電極４１ａとパッケージの外側の導体との間に寄生容量が発生することを回避できる。これにより、アナログ回路に使用したときに、半導体装置の外部からの雑音の混入が防止されるという効果を奏する。
【００５０】
（第２の実施の形態）
図１７は本発明の第２の実施の形態のＭＩＭ容量素子を備えた半導体装置を示す断面図である。
【００５１】
近年、半導体装置のより一層の高集積化が促進されている。これに伴い、配線材料として、従来一般的に使用されているアルミニウム又はアルミニウム合金（以下、単に「Ａｌ」という）に替えて銅（Ｃｕ）が使用されるようになった。銅は、Ａｌに比べて電気抵抗が小さく、エレクトロマイグレーション耐性が高いという利点がある。
【００５２】
銅配線は、通常、ダマシン法といわれる方法により形成される。ダマシン法では、絶縁膜に所望の配線パターンで溝を形成した後、溝内に銅を埋め込み、絶縁膜上に被着した銅をＣＭＰ（chemical mechanical polishing ）研磨で除去することにより銅配線を形成する。
【００５３】
しかしながら、銅のＣＭＰ研磨では、面積の大きな銅のパターンと小さなパターンとがある場合に、大きなパターンでは研磨速度が速く、小さなパターンでは研磨速度が遅くなるという性質がある。このため、容量素子の電極のように大きな面積を必要とするパターンを銅で形成してしまうと、ＣＭＰ研磨時に容量部の銅のパターンが過剰に研磨されてしまうという問題がある。このような問題を回避するため、容量素子の電極は銅配線と異なる工程で形成する必要がある。本発明はこのような半導体装置に本発明を適用した例である。
【００５４】
半導体基板６０には、半導体基板６０を複数の素子領域に区画する素子分離領域６１が設けられている。この素子分離領域６１で区画された素子領域には、ＭＯＳトランジスタのソース／ドレインである一対の不純物拡散領域６２が相互に離隔して形成されている。この一対の不純物拡散領域６２の間の領域上には、絶縁膜（ゲート絶縁膜）を介してゲート６３が形成されている。
【００５５】
半導体基板６０の上には、４層の配線層が設けられている。ここでは、半導体基板６０に近いほうの配線層から、第１配線層（最下層）６５、第２配線層６７、第３配線層６９及び第４配線層（最上層）７３という。第１配線層６５、第２配線層６７及び第３配線層６９はＣｕで形成され、第４配線層７３はＡｌで形成されている。これらの配線層６５，６７，６９，７３にはそれぞれ所定のパターンで配線が形成されている。
【００５６】
なお、配線層６５，６７，６９の銅配線の幅は、製造上の制約により決まる一定の幅よりも狭くなるように形成されている。大きな電流を流す必要がある場合は、一定の幅よりも狭い複数本の配線を並行に配置し、これらの配線で素子間を接続している。
【００５７】
半導体基板６０と第１配線層６５との間、及び各配線層６５，６７，６９，７３の間はそれぞれ層間絶縁膜７５ａ，７５ｂ，７５ｃ，７５ｄが形成されている。
【００５８】
本実施の形態では、ＭＯＳトランジスタの一方の不純物拡散領域６２がビア６４ａを介して第１配線層６５の配線６５ａに接続されており、ゲート３３がビア６４ｂを介して第１配線層６５の配線６５ｂに接続されている。また、配線６５ａはビア６６ａを介して第２配線層６７の配線６７ａに接続されており、配線６５ｂはビア６６ｂを介して第２配線層６７の配線６７ｂに接続されている。更に、配線６７ａはビア６８ａを介して第３配線層６９の配線６９ａに接続されており、配線６７ｂはビア６８ｂを介して第３配線層６９の配線６９ｂに接続されている。
【００５９】
第３配線層６９の配線６９ａ上には、容量素子７４の下部電極７０ａが形成されており、この下部電極７０ａの上には容量絶縁膜７１及び上部電極７２ａが形成されている。この容量電極７２ａは、引出配線７０ｂ，７２ｂを介して第３配線層６９の配線６９ｂと電気的に接続されている。
【００６０】
第４配線層７３には容量素子７４の上方を覆うシールド７３ａが形成されており、第４配線層７３の上にはパッシベーション膜（図示せず）が形成されている。また、これらの配線層６５，６７，６９，７３及びパッシベーション膜が形成された半導体基板６０は、樹脂等のパッケージ（図示せず）に封入されている。
【００６１】
本実施の形態においても、容量素子７４の上部電極７２ａが第４配線層（最上層）７３を通ることなく第３配線層６９の配線６９ｂを介してＭＯＳトランジスタに接続されている。また、第４配線層７３には、容量素子７４の上方を覆うシールド７３ａが形成されている。従って、このシールド７３ａを一定の電圧に保持することにより、パッケージの外側の導体と容量素子７４との間に寄生容量が発生することが回避される。これにより、アナログ回路の精度を十分に確保することができる。
【００６２】
図１８〜図３０は本実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を工程順に示す断面図である。
【００６３】
まず、図１８に示すように、半導体基板６０にＳＴＩ法により素子分離領域６１を形成する。その後、半導体基板６０の上に絶縁膜（ゲート絶縁膜）を形成し、この絶縁膜の上に所定のパターンでポリシリコンからなるゲート６３を形成する。次に、ゲート６３をマスクとして半導体基板６０に不純物を注入した後、熱処理を施して不純物拡散層６２を形成する。そして、半導体基板６０の上側全面にシリコン酸化物を堆積させて層間絶縁膜７５ａを形成する。
【００６４】
その後、フォトリソグラフィ法により、層間絶縁膜７５ａの所定の位置にコンタクトホール及び溝を形成する。そして、バリアメタルとして、全面にＴａ（タンタル）を２５ｎｍの厚さに形成し、続けてシード層としてＣｕをスパッタする。その後、めっき法によりＣｕをめっきして、約９５０ｎｍの厚さのＣｕ膜を形成する。その後、層間絶縁膜７５ａ上のバリアメタル及びＣｕ膜をＣＭＰ研磨により除去し、コンタクトホール及び溝内にのみＣｕを残すことによって、ビア６４ａ，６４ｂ及び第１配線層６５の配線６５ａ，６５ｂ等を形成する。
【００６５】
次に、基板６０の上側全面にシリコン酸化物を堆積して、層間絶縁膜７５ｂを形成する。その後、フォトリソグラフィ法により層間絶縁膜７５ｂの所定の位置にコンタクトホール及び溝を形成する。そして、全面にバリアメタル及びシード層を形成し、その上に厚さが約９５０ｎｍのＣｕ膜を形成する。その後、層間絶縁膜７５ｂ上のバリアメタル及びＣｕ膜をＣＭＰ研磨により除去し、コンタクトホール及び溝内にのみＣｕを残すことによってビア６６ａ，６６ｂ及び第２配線層６７の配線６７ａ，６７ｂを形成する。
【００６６】
以下同様にして、層間絶縁膜７５ｃ、ビア６８ａ，６８ｂ及び第３配線層６９の配線６９ａ，６９ｂ等を形成する。
【００６７】
その後、スパッタ法により、基板６０の上側全面にＴｉＮ膜７６を約１００ｎｍの厚さに形成する。
【００６８】
次に、図１９に示すように、ＴｉＮ膜７６の上に、フォトレジストにより所定のパターンのレジスト膜７７を形成する。
【００６９】
そして、このレジスト膜７７をマスクとし、ＣＦ4 ／Ｏ2 ／Ｈ2 Ｏ系ガス中でＴｉＮ膜７６を異方性エッチングして、図２０に示すように、下部電極７０ａ及び第１の引出配線７０ｂを形成する。この例では、下部電極７０ａを第３配線層６９の配線６９ａの上に形成し、第１の引出配線７０ｂを第３配線層６９の配線６９ｂの上に形成している。その後、図２１に示すように、レジスト膜７７を除去する。
【００７０】
次に、図２２に示すように、プラズマＣＶＤ法により、基板６０の上側全面にシリコン酸化膜７８を約３０ｎｍの厚さに形成する。そして、図２３に示すように、このシリコン酸化膜７８の上にレジスト膜７９を形成する。このレジスト膜７９は、下部電極７０ａの側部にシリコン酸化膜７８を残すように、下部電極７０ａよりも若干大きく形成することが必要である。
【００７１】
次に、図２４に示すように、レジスト膜７９をマスクにしてシリコン酸化膜７８をエッチングする。これにより、下部電極７０ａの上及び側部を覆う容量絶縁膜７１が形成される。その後、図２５に示すように、レジスト膜７９を除去する。
【００７２】
次に、図２６に示すように、スパッタ法により、基板６０の上側全面にＴｉＮ膜８０を約１００ｎｍの厚さに形成する。そして、図２７に示すように、このＴｉＮ膜８０の上に、所望の上部電極パターン及び引出配線パターンでレジスト膜８１を形成する。
【００７３】
次に、図２８に示すように、レジスト膜８１をマスクにしてＴｉＮ膜８０をエッチングし、容量素子７４の上部電極７２ａと、第１の引出配線７０ｂと接続する第２の引出配線７２ｂとを形成する。その後、図２９に示すように、レジスト膜８１を除去する。
【００７４】
次いで、図３０に示すように、基板６０の上側全面に層間絶縁膜７５ｄを形成し、この層間絶縁膜７５ｄの所定の位置にコンタクトホールを形成する。そして、ＣＶＤ法により、基板６０の上側全面にＡｌを堆積させて、第３配線層７３の配線に接続するビア（図示せず）を形成するとともに、層間絶縁膜７５上に厚さが約５００ｎｍのＡｌ膜８２を形成する。そして、フォトリソグラフィによりＡｌ膜８２をパターニングして、図１７に示すように、シールド７３ａと第４配線層の配線（図示せず）とを形成する。このようにして、本実施の形態の容量素子を備えた半導体装置が完成する。
【００７５】
本実施の形態の容量素子を備えた半導体装置の製造方法によれば、第４配線層（最上層）７３にＭＩＭ容量素子７４と直接接続した配線がなく、かつ、容量素子７４の上方がシールド７３ａで覆われているので、容量素子７４の電極７２ａとパッケージの外側の導体との間に寄生容量が発生することを回避できる。これにより、アナログ回路に使用したときに、半導体装置の外部からの雑音の混入が防止されるという効果を奏する。
【００７６】
なお、上記第１及び第２の実施の形態では、いずれも配線層が４層の場合について説明したが、本発明は配線層が３層の場合及び５層以上の場合にも適用することができる。
【００７７】
【発明の効果】
上述したように、本発明によれば、第（Ｎ−１）配線層又は第（Ｎ−１）配線層の上に容量素子の下部電極を形成し、当該容量素子の上部電極を第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層の配線と電気的に接続しているので、容量素子の電極と外部の導体との間で寄生容量が発生することが回避される。これにより、外部ノイズの影響を受けにくく、アナログ回路に好適な容量素子を得ることができる。
【図面の簡単な説明】
【図１】図１は、Ｓ／Ｈ回路の一例を示す回路図である。
【図２】図２は、ＭＩＭ容量素子を備えた従来の半導体装置の一例を示す断面図である。
【図３】図３は、本発明の第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の断面図である。
【図４】図４は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１）である。
【図５】図５は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その２）である。
【図６】図６は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その３）である。
【図７】図７は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その４）である。
【図８】図８は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その５）である。
【図９】図９は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その６）である。
【図１０】図１０は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その７）である。
【図１１】図１１は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その８）である。
【図１２】図１２は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その９）である。
【図１３】図１３は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１０）である。
【図１４】図１４は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１１）である。
【図１５】図１５は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１２）である。
【図１６】図１６は、第１の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１３）である。
【図１７】図１７は本発明の第２の実施の形態のＭＩＭ容量素子を備えた半導体装置を示す断面図である。
【図１８】図１８は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１）である。
【図１９】図１９は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その２）である。
【図２０】図２０は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その３）である。
【図２１】図２１は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その４）である。
【図２２】図２２は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その５）である。
【図２３】図２３は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その６）である。
【図２４】図２４は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その７）である。
【図２５】図２５は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その８）である。
【図２６】図２６は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その９）である。
【図２７】図２７は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１０）である。
【図２８】図２８は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１１）である。
【図２９】図２９は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１２）である。
【図３０】図３０は、第２の実施の形態のＭＩＭ容量素子を備えた半導体装置の製造方法を示す断面図（その１３）である。
【符号の説明】
１０，３０，６０…半導体基板、
１１，３１，６１…素子分離領域、
１２，３２，６２…不純物拡散領域、
１３，３３，６３…ゲート、
１５，１７，１９，２３，３５，３７，３９，４３，６５，６７，６９，７３…配線層、
１９ａ，３９ａ，７０ａ…下部電極、
２０，４０，７１…容量絶縁膜、
２１，４１ａ，７２ａ…上部電極、
２３ａ，４３ａ，７３…シールド、
２３ｂ，４１ｂ，７０ｂ，７２ｂ…引出配線、
２４，４４，７４…容量素子、
２５ａ，２５ｂ，２５ｃ，２５ｄ，４５ａ，４５ｂ，４５ｃ，４５ｄ，７５ａ，７５ｂ，７５ｃ，７５ｄ…層間絶縁膜、
４６，５２…金属膜、
４７，４９，５１，７７，７９，８１…レジスト膜、
４８，７８…シリコン酸化膜、
５０，７６，８０…ＴｉＮ膜、
８２…Ａｌ膜。
Claims (8)
- 半導体基板と、
前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、
前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、
前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）に形成され、
前記容量絶縁膜及び前記上部電極が前記第（Ｎ−１）配線層と前記第Ｎ配線層との間に形成され、
前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、
前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする半導体装置。 - 前記引出配線が、前記上部電極と同じ金属材料で且つ同じプロセスで形成されたものであることを特徴とする請求項１に記載の半導体装置。
- 半導体基板と、
前記半導体基板の上方に層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、
前記半導体基板の上方に配置された下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有し、
前記容量素子の下部電極が、最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）の配線上に形成され、
前記下部電極の上に前記容量絶縁膜が形成され、前記容量絶縁膜の上に前記上部電極が形成され、
前記上部電極が、前記第（Ｎ−１）配線層との間に層間絶縁膜が介在しない引出配線により前記第（Ｎ−１）配線層の配線に電気的に接続され、
前記第Ｎ配線層には、前記容量素子及び前記引出配線の上方を覆うシールドが形成されていることを特徴とする半導体装置。 - 前記配線層のうちの少なくとも前記第（Ｎ−１）配線層の配線が銅により形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記引出配線が、前記上部電極と同じ金属材料で且つ同じプロセスで形成されたものであることを特徴とする請求項３に記載の半導体装置。
- 半導体基板上に、層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有する半導体装置の製造方法において、
最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）となる第１の金属膜を前記半導体基板から数えてＮ−１番目の層間絶縁膜の上に形成し、該第１の金属膜をパターニングして前記容量素子の下部電極と、該下部電極と電気的に分離された第（Ｎ−１）配線層の配線とを同時に形成する工程と、
前記下部電極の上に絶縁物を堆積して前記容量素子の容量絶縁膜を形成する工程と、
前記（Ｎ−１）配線層及び前記容量絶縁膜の上に第２の金属膜を形成し、該第２の金属膜をパターニングして、前記容量素子の上部電極と、該上部電極と前記第（Ｎ−１）配線層の配線との間を接続する引出配線とを同時に形成する工程と、
前記容量素子及び前記引出配線を覆う第Ｎ番目の層間絶縁膜を形成する工程と、
前記第Ｎ番目の層間絶縁膜の上に前記第Ｎ配線層となる第３の金属膜を形成し、該第３の金属膜をパターニングして、前記容量素子及び前記引出配線の上方を覆うシールドを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に、層間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の整数）の金属配線層と、下部電極、容量絶縁膜及び上部電極により構成される容量素子とを有する半導体装置の製造方法において、
最上層の配線層（以下、「第Ｎ配線層」という）よりも１つ下の配線層（以下、「第（Ｎ−１）配線層」という）となる第１の金属膜を前記半導体基板から数えてＮ−１番目の層間絶縁膜の上に形成し、該第１の金属膜をパターニングして前記第（Ｎ−１）配線層の配線を形成する工程と、
前記第（Ｎ−１）配線層の配線の上に第２の金属膜を形成し、該第２の金属膜をパターニングして、前記容量素子の下部電極と、該下部電極と電気的に分離した第１の引出配線とを同時に形成する工程と、
前記下部電極の上に絶縁物を堆積して前記容量素子の容量絶縁膜を形成する工程と、
前記容量絶縁膜及び前記第１の引出配線の上に第３の金属膜を形成し、該第３の金属膜をパターニングして、前記容量素子の上部電極と、該上部電極と前記第１の引出配線との間を電気的に接続する第２の引出配線とを同時に形成する工程と、
前記容量素子及び前記第２の引出配線を覆う第Ｎ番目の層間絶縁膜を形成する工程と、
前記第Ｎ番目の層間絶縁膜の上に前記第Ｎ配線層となる第４の金属膜を形成し、該第４の金属膜をパターニングして、前記容量素子及び前記第２の引出配線の上方を覆うシールドを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第（Ｎ−１）配線層の配線を、銅により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307784A JP3746979B2 (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその製造方法 |
| US10/112,701 US7227214B2 (en) | 2001-10-03 | 2002-04-02 | Semiconductor device and method of manufacturing the same |
| TW091106898A TW548830B (en) | 2001-10-03 | 2002-04-04 | Semiconductor device and method of manufacturing the same |
| KR1020020020668A KR100732024B1 (ko) | 2001-10-03 | 2002-04-16 | 반도체 장치 및 그 제조 방법 |
| CNB021183872A CN1181549C (zh) | 2001-10-03 | 2002-04-26 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307784A JP3746979B2 (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003115544A JP2003115544A (ja) | 2003-04-18 |
| JP3746979B2 true JP3746979B2 (ja) | 2006-02-22 |
Family
ID=19127195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001307784A Expired - Fee Related JP3746979B2 (ja) | 2001-10-03 | 2001-10-03 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7227214B2 (ja) |
| JP (1) | JP3746979B2 (ja) |
| KR (1) | KR100732024B1 (ja) |
| CN (1) | CN1181549C (ja) |
| TW (1) | TW548830B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2839581B1 (fr) * | 2002-05-07 | 2005-07-01 | St Microelectronics Sa | Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit |
| TW548779B (en) * | 2002-08-09 | 2003-08-21 | Acer Labs Inc | Integrated capacitor and method of making same |
| US6784478B2 (en) * | 2002-09-30 | 2004-08-31 | Agere Systems Inc. | Junction capacitor structure and fabrication method therefor in a dual damascene process |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US7098501B2 (en) * | 2003-02-05 | 2006-08-29 | Sun Microsystems, Inc. | Thin capacitive structure |
| US7674682B2 (en) * | 2003-10-30 | 2010-03-09 | Texas Instruments Incorporated | Capacitor integration at top-metal level with a protective cladding for copper surface protection |
| FR2873444B1 (fr) * | 2004-07-22 | 2007-03-02 | Univ Pasteur | Cellule de mesure de piezorheometre et piezorheometre correspondant |
| KR100560821B1 (ko) * | 2004-08-17 | 2006-03-13 | 삼성전자주식회사 | 반도체 소자의 캐패시터 형성 방법 |
| US7576382B2 (en) * | 2005-02-02 | 2009-08-18 | Ricoh Company, Ltd. | Semiconductor integrated device and method of providing shield interconnection therein |
| US20060255434A1 (en) * | 2005-05-12 | 2006-11-16 | Yinon Degani | Shielding noisy conductors in integrated passive devices |
| JP5038612B2 (ja) | 2005-09-29 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US20080318372A1 (en) * | 2006-12-27 | 2008-12-25 | Hsien-Chin Chiu | Manufacturing method of high-linearity and high-power cmos structure |
| US20080157210A1 (en) * | 2006-12-27 | 2008-07-03 | Chang Gung University | High-linearity and high-power CMOS structure and manufacturing method for the same |
| DE102008004927A1 (de) * | 2008-01-18 | 2009-07-30 | Qimonda Ag | Integrierte Schaltung mit Leiterbahnen und Kontaktstrukturen sowie Verfahren zur Herstellung einer derartigen integrierten Schaltung |
| US20100224960A1 (en) * | 2009-03-04 | 2010-09-09 | Kevin John Fischer | Embedded capacitor device and methods of fabrication |
| JP6108935B2 (ja) * | 2012-04-27 | 2017-04-05 | 株式会社半導体エネルギー研究所 | スタンダードセル、半導体装置、及び電子機器 |
| JP6336826B2 (ja) * | 2014-06-04 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6356536B2 (ja) * | 2014-08-25 | 2018-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6710096B2 (ja) * | 2016-04-28 | 2020-06-17 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法、及び半導体装置 |
| US11239142B2 (en) * | 2019-10-18 | 2022-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method for forming the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982193B2 (ja) * | 1989-12-28 | 1999-11-22 | 株式会社村田製作所 | 高周波コイルの製造方法 |
| GB9414362D0 (en) * | 1994-07-15 | 1994-09-07 | Plessey Semiconductors Ltd | Trimmable capacitor |
| WO2004100260A1 (ja) * | 1995-05-19 | 2004-11-18 | Kouta Noda | 高密度多層プリント配線版、マルチチップキャリア及び半導体パッケージ |
| JPH09270325A (ja) * | 1996-03-29 | 1997-10-14 | Tokin Corp | 電子部品 |
| US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
| US6072278A (en) * | 1997-08-06 | 2000-06-06 | Alliedsignal Inc. | High capacitance pixel for electronic displays |
| US6198123B1 (en) * | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| JP2000011684A (ja) * | 1998-06-18 | 2000-01-14 | Mitsubishi Electric Corp | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 |
| JP3516593B2 (ja) * | 1998-09-22 | 2004-04-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2000223670A (ja) * | 1999-02-01 | 2000-08-11 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| JP3715502B2 (ja) | 2000-03-14 | 2005-11-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6630736B1 (en) * | 2000-07-27 | 2003-10-07 | National Semiconductor Corporation | Light barrier for light sensitive semiconductor devices |
-
2001
- 2001-10-03 JP JP2001307784A patent/JP3746979B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-02 US US10/112,701 patent/US7227214B2/en not_active Expired - Lifetime
- 2002-04-04 TW TW091106898A patent/TW548830B/zh not_active IP Right Cessation
- 2002-04-16 KR KR1020020020668A patent/KR100732024B1/ko not_active Expired - Lifetime
- 2002-04-26 CN CNB021183872A patent/CN1181549C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW548830B (en) | 2003-08-21 |
| US7227214B2 (en) | 2007-06-05 |
| US20030062564A1 (en) | 2003-04-03 |
| CN1411067A (zh) | 2003-04-16 |
| JP2003115544A (ja) | 2003-04-18 |
| KR20030028698A (ko) | 2003-04-10 |
| CN1181549C (zh) | 2004-12-22 |
| KR100732024B1 (ko) | 2007-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3746979B2 (ja) | 半導体装置及びその製造方法 | |
| US7045415B2 (en) | MIM capacitor having flat diffusion prevention films | |
| US6734489B2 (en) | Semiconductor element and MIM-type capacitor formed in different layers of a semiconductor device | |
| JP3415712B2 (ja) | 半導体装置及びその製造方法 | |
| JP3697044B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US7242094B2 (en) | Semiconductor device having capacitor formed in multilayer wiring structure | |
| JP3033979B2 (ja) | キャパシタの製法 | |
| JP3808866B2 (ja) | 半導体装置 | |
| KR20010076367A (ko) | 커패시터, 반도체 소자 및 커패시터 제조 방법 | |
| US6593654B2 (en) | Semiconductor device and method for manufacturing same | |
| US6680542B1 (en) | Damascene structure having a metal-oxide-metal capacitor associated therewith | |
| KR100553679B1 (ko) | 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법 | |
| US10256183B2 (en) | MIMCAP structure in a semiconductor device package | |
| JP3998422B2 (ja) | 半導体集積回路装置 | |
| US5929505A (en) | Inter-metal-wiring antifuse device provided by self-alignment | |
| JP2012080132A (ja) | 半導体装置及びその製造方法 | |
| CN101162718A (zh) | 半导体装置及其制造方法 | |
| JPH09298281A (ja) | 半導体装置の製造方法 | |
| KR20060025716A (ko) | 반도체 소자의 캐패시터 및 그 제조방법 | |
| JPH10223634A (ja) | 半導体集積回路装置の製造方法 | |
| EP1914801A1 (en) | DRAM manufacturing | |
| JP2004103889A (ja) | 半導体装置及びその製造方法 | |
| JP2004235200A (ja) | 半導体装置及びその製造方法 | |
| JP2005209788A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051125 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3746979 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081202 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |