JP2003115544A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 従来に比べてより一層外部ノイズの影響を受
けにくく、アナログ回路に好適な容量素子を備えた半導
体装置及びその製造方法を提供する。 【解決手段】 最上層の配線層（第４配線層）４３より
も一つ下の配線層（第３配線層）３９に容量素子４４の
下部電極３９ａと配線３９ｂを形成する。その後、全面
にＴｉＮ膜を形成し、このＴｉＮ膜をパターニングし
て、容量素子４４の上部電極４１ａと、この上部電極４
１を第３配線層３９の配線３９ｂに電気的に接続する引
出配線４１ｂを形成する。更に、最上層には、容量素子
４４の上方を覆うシールド４３ａを形成する。
けにくく、アナログ回路に好適な容量素子を備えた半導
体装置及びその製造方法を提供する。 【解決手段】 最上層の配線層（第４配線層）４３より
も一つ下の配線層（第３配線層）３９に容量素子４４の
下部電極３９ａと配線３９ｂを形成する。その後、全面
にＴｉＮ膜を形成し、このＴｉＮ膜をパターニングし
て、容量素子４４の上部電極４１ａと、この上部電極４
１を第３配線層３９の配線３９ｂに電気的に接続する引
出配線４１ｂを形成する。更に、最上層には、容量素子
４４の上方を覆うシールド４３ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ回路に好
適なＭＩＭ（Metal Insulator Metal ）容量素子を備え
た半導体装置及びその製造方法に関する。
適なＭＩＭ（Metal Insulator Metal ）容量素子を備え
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】アナログ回路に使用される容量素子を半
導体基板上に形成したＣ−ＭＯＳタイプの半導体装置
（集積回路）が開発されている。これらのうち、Ｄ／Ａ
（デジタル／アナログ）コンバータやＡ／Ｄ（アナログ
／デジタル）コンバータに接続するＳ／Ｈ(Sample/Hol
d) 回路を有する半導体装置などでは、容量素子での電
荷の正確な保持が要求される。
導体基板上に形成したＣ−ＭＯＳタイプの半導体装置
（集積回路）が開発されている。これらのうち、Ｄ／Ａ
（デジタル／アナログ）コンバータやＡ／Ｄ（アナログ
／デジタル）コンバータに接続するＳ／Ｈ(Sample/Hol
d) 回路を有する半導体装置などでは、容量素子での電
荷の正確な保持が要求される。
【０００３】図１はＳ／Ｈ回路の一例を示す回路図であ
る。このＳ／Ｈ回路は、スイッチ素子２と、容量素子３
と、バッファ回路４とにより構成されている。また、入
力端子１にはアナログ信号が入力され、出力端子５には
Ａ／Ｄコンバータ（図示せず）が接続される。
る。このＳ／Ｈ回路は、スイッチ素子２と、容量素子３
と、バッファ回路４とにより構成されている。また、入
力端子１にはアナログ信号が入力され、出力端子５には
Ａ／Ｄコンバータ（図示せず）が接続される。
【０００４】スイッチ素子２にはクロック信号が入力さ
れ、クロック信号がハイ（Ｈ）レベルのときはスイッチ
素子２がオンになって、アナログ信号の電圧に応じた電
荷が容量素子３に蓄積される。クロック信号がロウ
（Ｌ）レベルになると、スイッチ素子２がオフになっ
て、容量素子３は蓄積された電荷を保持する。バッファ
回路４は、容量素子３に蓄積された電荷に応じた電圧を
Ａ／Ｄコンバータに供給する。これにより、Ａ／Ｄコン
バータからアナログ信号の電圧に応じたデジタル信号が
出力される。
れ、クロック信号がハイ（Ｈ）レベルのときはスイッチ
素子２がオンになって、アナログ信号の電圧に応じた電
荷が容量素子３に蓄積される。クロック信号がロウ
（Ｌ）レベルになると、スイッチ素子２がオフになっ
て、容量素子３は蓄積された電荷を保持する。バッファ
回路４は、容量素子３に蓄積された電荷に応じた電圧を
Ａ／Ｄコンバータに供給する。これにより、Ａ／Ｄコン
バータからアナログ信号の電圧に応じたデジタル信号が
出力される。
【０００５】Ｃ−ＭＯＳタイプの半導体装置に形成され
る容量素子としては、ＭＯＳトランジスタと同様の構
造を有するもの（すわなち、ポリシリコンゲートと半導
体基板との間で容量を構成するもの）、半導体基板上
に絶縁膜を挟んで積層された一対のポリシリコン膜によ
り構成するもの（いわゆるダブルポリシリコン容量素
子）、半導体基板上に絶縁膜を挟んで積層された一対
の金属膜により構成するもの（いわゆるＭＩＭ容量素
子）がある。
る容量素子としては、ＭＯＳトランジスタと同様の構
造を有するもの（すわなち、ポリシリコンゲートと半導
体基板との間で容量を構成するもの）、半導体基板上
に絶縁膜を挟んで積層された一対のポリシリコン膜によ
り構成するもの（いわゆるダブルポリシリコン容量素
子）、半導体基板上に絶縁膜を挟んで積層された一対
の金属膜により構成するもの（いわゆるＭＩＭ容量素
子）がある。
【０００６】ところで、ポリシリコンは比較的抵抗値が
高いので、容量素子の一方又は両方の電極にポリシリコ
ンを使用すると、容量素子と直列に抵抗素子が接続され
ることになる。従って、ポリシリコンを用いた容量素子
は、高速での動作が要求されるＳ／Ｈ回路には適してい
ない。また、ポリシリコンは半導体であるので、電極間
に印加される電圧に応じて空乏層の厚さが変化し、容量
値も変化してしまうという欠点もある。
高いので、容量素子の一方又は両方の電極にポリシリコ
ンを使用すると、容量素子と直列に抵抗素子が接続され
ることになる。従って、ポリシリコンを用いた容量素子
は、高速での動作が要求されるＳ／Ｈ回路には適してい
ない。また、ポリシリコンは半導体であるので、電極間
に印加される電圧に応じて空乏層の厚さが変化し、容量
値も変化してしまうという欠点もある。
【０００７】これに対して、ＭＩＭ容量素子では、両方
の電極がいずれも金属膜であるために抵抗値が小さく、
印加電圧によって容量値が変化することもないという利
点がある。
の電極がいずれも金属膜であるために抵抗値が小さく、
印加電圧によって容量値が変化することもないという利
点がある。
【０００８】図２は、ＭＩＭ容量素子を備えた従来の半
導体装置の一例を示す断面図である。
導体装置の一例を示す断面図である。
【０００９】半導体基板１０には、半導体基板１０を複
数の素子領域に区画する素子分離領域１１が設けられて
いる。この素子分離領域１１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域１２が相互に離隔して形成されてい
る。この一対の不純物拡散領域１２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート１３が形成され
ている。
数の素子領域に区画する素子分離領域１１が設けられて
いる。この素子分離領域１１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域１２が相互に離隔して形成されてい
る。この一対の不純物拡散領域１２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート１３が形成され
ている。
【００１０】半導体基板１０の上には、４層の配線層が
設けられている。ここでは、半導体基板１０に近いほう
の配線層から、第１配線層（最下層）１５、第２配線層
１７、第３配線層１９及び第４配線層（最上層）２３と
いう。半導体基板１０と第１配線層１５との間、及び各
配線層１５，１７，１９，２３の間には層間絶縁膜２５
ａ，２５ｂ，２５ｃ，２５ｄが形成されている。また、
各配線層１５，１７，１９，２３にはそれぞれ所定のパ
ターンで配線が形成されている。
設けられている。ここでは、半導体基板１０に近いほう
の配線層から、第１配線層（最下層）１５、第２配線層
１７、第３配線層１９及び第４配線層（最上層）２３と
いう。半導体基板１０と第１配線層１５との間、及び各
配線層１５，１７，１９，２３の間には層間絶縁膜２５
ａ，２５ｂ，２５ｃ，２５ｄが形成されている。また、
各配線層１５，１７，１９，２３にはそれぞれ所定のパ
ターンで配線が形成されている。
【００１１】図２に示す例では、ＭＯＳトランジスタの
一方の不純物拡散領域１２がビア１４ａを介して第１配
線層１５の配線１５ａに接続され、ゲート１３はビア１
４ｂを介して第１配線層１５の配線１５ｂに接続されて
いる。また、配線１５ａはビア１６ａを介して第２配線
層１７の配線１７ａに接続されており、配線１５ｂはビ
ア１６ｂを介して第２配線層１７の配線１７ｂに接続さ
れている。更に、配線１７ａはビア１８ａを介して第３
配線層１９に形成された容量素子２４の下部電極１９ａ
に接続されており、配線１７ｂはビア１８ｂを介して第
３配線層１９の配線１９ｂに接続されている。
一方の不純物拡散領域１２がビア１４ａを介して第１配
線層１５の配線１５ａに接続され、ゲート１３はビア１
４ｂを介して第１配線層１５の配線１５ｂに接続されて
いる。また、配線１５ａはビア１６ａを介して第２配線
層１７の配線１７ａに接続されており、配線１５ｂはビ
ア１６ｂを介して第２配線層１７の配線１７ｂに接続さ
れている。更に、配線１７ａはビア１８ａを介して第３
配線層１９に形成された容量素子２４の下部電極１９ａ
に接続されており、配線１７ｂはビア１８ｂを介して第
３配線層１９の配線１９ｂに接続されている。
【００１２】下部電極１９ａの上には容量絶縁膜２０が
形成されており、容量絶縁膜２０の上には上部電極２１
が形成されている。
形成されており、容量絶縁膜２０の上には上部電極２１
が形成されている。
【００１３】第４配線層２３には、容量素子２４の上方
を覆うシールド２３ａと、ビア２２ａ，２２ｂを介して
上部電極２１及び配線１９ｂに接続された引出配線２３
ｂとが形成されている。
を覆うシールド２３ａと、ビア２２ａ，２２ｂを介して
上部電極２１及び配線１９ｂに接続された引出配線２３
ｂとが形成されている。
【００１４】第４配線層２３の上にはポリイミド等から
なるパッシベーション膜（図示せず）が形成されてい
る。また、これらの配線層１５，１７，１９，２３及び
パッシベーション膜が形成された半導体基板１０は、樹
脂等のパッケージ（図示せず）に封入されている。
なるパッシベーション膜（図示せず）が形成されてい
る。また、これらの配線層１５，１７，１９，２３及び
パッシベーション膜が形成された半導体基板１０は、樹
脂等のパッケージ（図示せず）に封入されている。
【００１５】通常、ＭＩＭ容量素子の下部電極は配線層
に配線と同時に形成するが、容量絶縁膜及び上部電極は
配線層及び層間絶縁膜とは別個に形成する必要がある。
従って、仮に、ＭＩＭ容量素子の下部電極を半導体基板
に近い配線層（例えば第１配線層）で形成したとする
と、ＭＩＭ容量素子の形成領域とその周囲の領域との間
に大きな段差（凹凸）が生じて、ＭＩＭ容量素子の上方
に微細な配線を形成することが困難になる。
に配線と同時に形成するが、容量絶縁膜及び上部電極は
配線層及び層間絶縁膜とは別個に形成する必要がある。
従って、仮に、ＭＩＭ容量素子の下部電極を半導体基板
に近い配線層（例えば第１配線層）で形成したとする
と、ＭＩＭ容量素子の形成領域とその周囲の領域との間
に大きな段差（凹凸）が生じて、ＭＩＭ容量素子の上方
に微細な配線を形成することが困難になる。
【００１６】このため、上述したように、ＭＩＭ容量素
子の下部電極を最上層よりも一つ下の配線層に形成し、
最上層にＭＩＭ容量素子の上方を覆うシールドを形成し
ている。この場合、最上層には微細パターンを形成する
ことが難しくなるが、一般的に最上層については微細パ
ターンに対する要求が緩いため、許容されることが多
い。
子の下部電極を最上層よりも一つ下の配線層に形成し、
最上層にＭＩＭ容量素子の上方を覆うシールドを形成し
ている。この場合、最上層には微細パターンを形成する
ことが難しくなるが、一般的に最上層については微細パ
ターンに対する要求が緩いため、許容されることが多
い。
【００１７】
【発明が解決しようとする課題】上述した従来の半導体
装置では、ＭＩＭ容量素子の上方にシールド２３ａが形
成されているものの、上部電極２１とＭＯＳトランジス
タ（ゲート１３）とを電気的に接続する引出配線２３ｂ
が第４配線層（最上層）２３に形成されるので、上部電
極２１とパッケージの外側の導体との間で寄生容量が発
生する。そして、パッケージに指等が触れたり、放熱器
が取り付けられると、寄生容量の容量値が大きくなる。
装置では、ＭＩＭ容量素子の上方にシールド２３ａが形
成されているものの、上部電極２１とＭＯＳトランジス
タ（ゲート１３）とを電気的に接続する引出配線２３ｂ
が第４配線層（最上層）２３に形成されるので、上部電
極２１とパッケージの外側の導体との間で寄生容量が発
生する。そして、パッケージに指等が触れたり、放熱器
が取り付けられると、寄生容量の容量値が大きくなる。
【００１８】例えば、容量絶縁膜の厚さが５０ｎｍ、パ
ッケージがプラスチックからなり、パッケージの厚さが
０．５ｍｍ、容量絶縁膜及びパッケージのプラスチック
の誘電率が同じであり、容量素子の上方にシールドがな
いとし、パッケージ上に放熱器等の導体が置かれた場
合、寄生容量はＭＩＭ容量素子の容量値に対して１／１
００００程度の大きさとなる。これは、信号線に対して
パッケージの外側の信号の１／１００００程度が雑音と
して誘起される可能性を示している。パッケージの外側
の信号の振幅が内部の信号の振幅と同程度であるとする
と、１３ビット（２13＝８１９２）程度まで回路の精度
が悪化する。
ッケージがプラスチックからなり、パッケージの厚さが
０．５ｍｍ、容量絶縁膜及びパッケージのプラスチック
の誘電率が同じであり、容量素子の上方にシールドがな
いとし、パッケージ上に放熱器等の導体が置かれた場
合、寄生容量はＭＩＭ容量素子の容量値に対して１／１
００００程度の大きさとなる。これは、信号線に対して
パッケージの外側の信号の１／１００００程度が雑音と
して誘起される可能性を示している。パッケージの外側
の信号の振幅が内部の信号の振幅と同程度であるとする
と、１３ビット（２13＝８１９２）程度まで回路の精度
が悪化する。
【００１９】現在、ＣＤ（コンパクトディスク）等のデ
ィジタルオーディオでは、信号を１６又はそれ以上のビ
ット数の精度で処理している。このため、容量素子が上
述した精度（ＭＩＭ容量素子本来の容量に対し寄生容量
が１／１００００程度となるような精度）では不十分で
あり、より高い精度の容量素子が要求される。
ィジタルオーディオでは、信号を１６又はそれ以上のビ
ット数の精度で処理している。このため、容量素子が上
述した精度（ＭＩＭ容量素子本来の容量に対し寄生容量
が１／１００００程度となるような精度）では不十分で
あり、より高い精度の容量素子が要求される。
【００２０】以上から、本発明の目的は、従来に比べて
より一層外部ノイズの影響を受けにくく、アナログ回路
に好適な容量素子を備えた半導体装置及びその製造方法
を提供することにある。
より一層外部ノイズの影響を受けにくく、アナログ回路
に好適な容量素子を備えた半導体装置及びその製造方法
を提供することにある。
【００２１】
【課題を解決するための手段】本願請求項１に記載の半
導体装置は、半導体基板と、前記半導体基板の上方に層
間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の
整数）の金属配線層と、前記半導体基板の上方に配置さ
れた下部電極、容量絶縁膜及び上部電極により構成され
る容量素子とを有し、前記容量素子の下部電極が、最上
層の配線層（第Ｎ配線層）よりも１つ下の配線層（第
（Ｎ−１）配線層）に形成され、前記容量絶縁膜及び前
記上部電極が前記第（Ｎ−１）配線層と前記第Ｎ配線層
との間に形成され、前記上部電極が前記第Ｎ配線層を介
さずに前記第（Ｎ−１）配線層の配線に電気的に接続さ
れていることを特徴とする。
導体装置は、半導体基板と、前記半導体基板の上方に層
間絶縁膜を介して積層されたＮ層（但し、Ｎは３以上の
整数）の金属配線層と、前記半導体基板の上方に配置さ
れた下部電極、容量絶縁膜及び上部電極により構成され
る容量素子とを有し、前記容量素子の下部電極が、最上
層の配線層（第Ｎ配線層）よりも１つ下の配線層（第
（Ｎ−１）配線層）に形成され、前記容量絶縁膜及び前
記上部電極が前記第（Ｎ−１）配線層と前記第Ｎ配線層
との間に形成され、前記上部電極が前記第Ｎ配線層を介
さずに前記第（Ｎ−１）配線層の配線に電気的に接続さ
れていることを特徴とする。
【００２２】本発明においては、第（Ｎ−１）配線層に
容量素子の下部電極を形成し、この容量素子の上部電極
が第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層
の配線に電気的に接続されている。このため、例えば第
Ｎ配線層に容量素子の上方を覆うシールドを形成し、こ
のシールドを一定の電圧に保持することにより、容量素
子の電極と外部の導体との間で寄生容量が発生すること
が回避される。これにより、外部ノイズの影響を受けに
くく、アナログ回路に好適な容量素子を得ることができ
る。
容量素子の下部電極を形成し、この容量素子の上部電極
が第Ｎ配線層（最上層）を介さずに第（Ｎ−１）配線層
の配線に電気的に接続されている。このため、例えば第
Ｎ配線層に容量素子の上方を覆うシールドを形成し、こ
のシールドを一定の電圧に保持することにより、容量素
子の電極と外部の導体との間で寄生容量が発生すること
が回避される。これにより、外部ノイズの影響を受けに
くく、アナログ回路に好適な容量素子を得ることができ
る。
【００２３】本発明の半導体装置は、請求項８に記載の
ように、第（Ｎ−１）配線層の配線と同時に容量素子の
下部電極を形成し、下部電極の上に容量絶縁膜を形成し
た後、金属材料により、容量素子の上部電極と該上部電
極を第（Ｎ−１）配線層の配線に電気的に接続する引出
配線とを形成することにより製造することができる。
ように、第（Ｎ−１）配線層の配線と同時に容量素子の
下部電極を形成し、下部電極の上に容量絶縁膜を形成し
た後、金属材料により、容量素子の上部電極と該上部電
極を第（Ｎ−１）配線層の配線に電気的に接続する引出
配線とを形成することにより製造することができる。
【００２４】本願請求項４に記載の半導体装置は、半導
体基板と、前記半導体基板の上方に層間絶縁膜を介して
積層されたＮ層（但し、Ｎは３以上の整数）の金属配線
層と、前記金属配線層のうちの最上層の配線層（第Ｎ配
線層）とその１つ下の配線層（第（Ｎ−１）配線層）と
の間に形成された下部電極、容量絶縁膜及び上部電極に
より構成される容量素子とを有し、前記下部電極が前記
第（Ｎ−１）配線層の配線上に形成され、前記下部電極
の上に前記容量絶縁膜が形成され、前記容量絶縁膜の上
に前記上部電極が形成され、前記上部電極が前記第Ｎ配
線層を介さずに前記第（Ｎ−１）配線層の配線に電気的
に接続されていることを特徴とする。
体基板と、前記半導体基板の上方に層間絶縁膜を介して
積層されたＮ層（但し、Ｎは３以上の整数）の金属配線
層と、前記金属配線層のうちの最上層の配線層（第Ｎ配
線層）とその１つ下の配線層（第（Ｎ−１）配線層）と
の間に形成された下部電極、容量絶縁膜及び上部電極に
より構成される容量素子とを有し、前記下部電極が前記
第（Ｎ−１）配線層の配線上に形成され、前記下部電極
の上に前記容量絶縁膜が形成され、前記容量絶縁膜の上
に前記上部電極が形成され、前記上部電極が前記第Ｎ配
線層を介さずに前記第（Ｎ−１）配線層の配線に電気的
に接続されていることを特徴とする。
【００２５】配線材料として銅を使用する場合、配線層
に形成するパターンの幅が制限され、大きなパターンを
形成することができない。この場合、第（Ｎ−１）配線
層の配線の上に容量素子の下部電極を形成し、この下部
電極の上に容量絶縁膜及び上部電極を形成する。また、
この上部電極を、第Ｎ配線層（最上層）を介さずに第
（Ｎ−１）配線層の配線に接続する。そして、例えば第
Ｎ配線層に容量素子の上方を覆うシールドを形成し、こ
のシールドを一定の電圧に保持することにより、容量素
子の電極と外部の導体との間で寄生容量が発生すること
が回避される。これにより、外部ノイズの影響を受けに
くく、アナログ回路に好適な容量素子を得ることができ
る。
に形成するパターンの幅が制限され、大きなパターンを
形成することができない。この場合、第（Ｎ−１）配線
層の配線の上に容量素子の下部電極を形成し、この下部
電極の上に容量絶縁膜及び上部電極を形成する。また、
この上部電極を、第Ｎ配線層（最上層）を介さずに第
（Ｎ−１）配線層の配線に接続する。そして、例えば第
Ｎ配線層に容量素子の上方を覆うシールドを形成し、こ
のシールドを一定の電圧に保持することにより、容量素
子の電極と外部の導体との間で寄生容量が発生すること
が回避される。これにより、外部ノイズの影響を受けに
くく、アナログ回路に好適な容量素子を得ることができ
る。
【００２６】本発明の半導体装置は、請求項９に記載の
ように、半導体基板の上に第（Ｎ−１）配線層までの配
線を形成した後、金属材料により、第（Ｎ−１）配線層
の配線の上に容量素子の下部電極と第１の引出配線とを
形成し、下部電極の上に容量絶縁膜を形成し、金属材料
により、容量絶縁膜の上に上部電極を形成するととも
に、上部電極と第１の引出配線とを接続する第２の引出
配線を形成することにより製造できる。
ように、半導体基板の上に第（Ｎ−１）配線層までの配
線を形成した後、金属材料により、第（Ｎ−１）配線層
の配線の上に容量素子の下部電極と第１の引出配線とを
形成し、下部電極の上に容量絶縁膜を形成し、金属材料
により、容量絶縁膜の上に上部電極を形成するととも
に、上部電極と第１の引出配線とを接続する第２の引出
配線を形成することにより製造できる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
て、添付の図面を参照して説明する。
【００２８】（第１の実施の形態）図３は、本発明の第
１の実施の形態のＭＩＭ容量素子を備えた半導体装置の
断面図である。
１の実施の形態のＭＩＭ容量素子を備えた半導体装置の
断面図である。
【００２９】半導体基板３０には、半導体基板３０を複
数の素子領域に区画する素子分離領域３１が設けられて
いる。この素子分離領域３１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域３２が相互に離隔して形成されてい
る。この一対の不純物拡散領域３２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート３３が形成され
ている。
数の素子領域に区画する素子分離領域３１が設けられて
いる。この素子分離領域３１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域３２が相互に離隔して形成されてい
る。この一対の不純物拡散領域３２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート３３が形成され
ている。
【００３０】また、半導体基板３０の上には、４層の金
属配線層が設けられている。ここでは、半導体基板３０
に近いほうの配線層から、第１配線層（最下層）３５、
第２配線層３７、第３配線層３９及び第４配線層（最上
層）４３という。半導体基板３０と第１配線層３５との
間、及び各配線層３５，３７，３９，４３の間には層間
絶縁膜４５ａ，４５ｂ，４５ｃ，４５ｄが形成されてい
る。各配線層３５，３７，３９，４３にはそれぞれ所定
のパターンで配線が形成されている。
属配線層が設けられている。ここでは、半導体基板３０
に近いほうの配線層から、第１配線層（最下層）３５、
第２配線層３７、第３配線層３９及び第４配線層（最上
層）４３という。半導体基板３０と第１配線層３５との
間、及び各配線層３５，３７，３９，４３の間には層間
絶縁膜４５ａ，４５ｂ，４５ｃ，４５ｄが形成されてい
る。各配線層３５，３７，３９，４３にはそれぞれ所定
のパターンで配線が形成されている。
【００３１】本実施の形態では、ＭＯＳトランジスタの
一方の不純物拡散領域３２がビア３４ａを介して第１配
線層３５の配線３５ａに接続されており、ゲート３３が
ビア３４ｂを介して第１配線層３５の配線３５ｂに接続
されている。また、配線３５ａはビア３６ａを介して第
２配線層３７の配線３７ａに接続されており、配線３５
ｂはビア３６ｂを介して第２配線層３７の配線３７ｂに
接続されている。更に、配線３７ａはビア３８ａを介し
て第３配線層３９に形成された容量素子４４の下部電極
３９ａに接続されており、配線３７ｂはビア３８ｂを介
して第３配線層３９の配線３９ｂに接続されている。
一方の不純物拡散領域３２がビア３４ａを介して第１配
線層３５の配線３５ａに接続されており、ゲート３３が
ビア３４ｂを介して第１配線層３５の配線３５ｂに接続
されている。また、配線３５ａはビア３６ａを介して第
２配線層３７の配線３７ａに接続されており、配線３５
ｂはビア３６ｂを介して第２配線層３７の配線３７ｂに
接続されている。更に、配線３７ａはビア３８ａを介し
て第３配線層３９に形成された容量素子４４の下部電極
３９ａに接続されており、配線３７ｂはビア３８ｂを介
して第３配線層３９の配線３９ｂに接続されている。
【００３２】下部電極３９ａの上には、容量絶縁膜４０
及び上部電極４１ａが積層されている。上部電極４１ａ
は、この上部電極４１ａと同時に形成された引出配線４
１ｂにより第３配線層３９の配線３９ｂに電気的に接続
されている。
及び上部電極４１ａが積層されている。上部電極４１ａ
は、この上部電極４１ａと同時に形成された引出配線４
１ｂにより第３配線層３９の配線３９ｂに電気的に接続
されている。
【００３３】容量素子４４の上方には、第４配線層４３
に形成されたシールド４３ａが配置されている。そし
て、第４配線層４３の上にはポリイミド等からなるパッ
シベーション膜（図示せず）が形成されている。また、
これらの配線層３５，３７，３９，４３及びパッシベー
ション膜が形成された半導体基板３０は、樹脂等のパッ
ケージ（図示せず）に封入されている。
に形成されたシールド４３ａが配置されている。そし
て、第４配線層４３の上にはポリイミド等からなるパッ
シベーション膜（図示せず）が形成されている。また、
これらの配線層３５，３７，３９，４３及びパッシベー
ション膜が形成された半導体基板３０は、樹脂等のパッ
ケージ（図示せず）に封入されている。
【００３４】本実施の形態では、容量素子４４の上部電
極４１ａが、第４配線層（最上層）４３を通ることなく
第３配線層３９の配線３９ｂに接続され、この配線３９
ｂを介してＭＯＳトランジスタに接続されている。ま
た、第４配線層４３には、容量素子４４の上方を覆うシ
ールド４３ａが形成されている。従って、このシールド
４３ａを一定の電圧に保持することにより、パッケージ
の外側の導体と容量素子４４との間に寄生容量が発生す
ることが回避される。これにより、アナログ回路の精度
を十分に確保することができる。
極４１ａが、第４配線層（最上層）４３を通ることなく
第３配線層３９の配線３９ｂに接続され、この配線３９
ｂを介してＭＯＳトランジスタに接続されている。ま
た、第４配線層４３には、容量素子４４の上方を覆うシ
ールド４３ａが形成されている。従って、このシールド
４３ａを一定の電圧に保持することにより、パッケージ
の外側の導体と容量素子４４との間に寄生容量が発生す
ることが回避される。これにより、アナログ回路の精度
を十分に確保することができる。
【００３５】図４〜図１６は本実施の形態のＭＩＭ容量
素子を備えた半導体装置の製造方法を工程順に示す断面
図である。
素子を備えた半導体装置の製造方法を工程順に示す断面
図である。
【００３６】まず、図４に示すように、半導体基板３０
にＬＯＣＯＳ（Local Oxidation ofSilicon）法又はＳ
ＴＩ（Shallow Trench Isolation）法により素子分離領
域３１を形成する。例えばＳＴＩ法の場合、半導体基板
３０に溝を形成した後、溝内にシリコン酸化物（ＳｉＯ
2 ）を埋め込むことにより、素子分離領域３１が形成さ
れる。
にＬＯＣＯＳ（Local Oxidation ofSilicon）法又はＳ
ＴＩ（Shallow Trench Isolation）法により素子分離領
域３１を形成する。例えばＳＴＩ法の場合、半導体基板
３０に溝を形成した後、溝内にシリコン酸化物（ＳｉＯ
2 ）を埋め込むことにより、素子分離領域３１が形成さ
れる。
【００３７】次に、半導体基板３０の上に絶縁膜（ゲー
ト絶縁膜）を形成し、この絶縁膜の上に所定のパターン
でポリシリコンからなるゲート３３を形成する。その
後、ゲート３３をマスクとして半導体基板３０に不純物
を注入した後、熱処理を施して不純物拡散領域３２を形
成する。そして、ＣＶＤ（Chemical Vapor Depositio
n）法により、半導体基板３０の上側全面にシリコン酸
化物を堆積させて層間絶縁膜４５ａを形成し、この層間
絶縁膜４５ａの所定の位置にフォトリソグラフィ法によ
りコンタクトホールを形成する。
ト絶縁膜）を形成し、この絶縁膜の上に所定のパターン
でポリシリコンからなるゲート３３を形成する。その
後、ゲート３３をマスクとして半導体基板３０に不純物
を注入した後、熱処理を施して不純物拡散領域３２を形
成する。そして、ＣＶＤ（Chemical Vapor Depositio
n）法により、半導体基板３０の上側全面にシリコン酸
化物を堆積させて層間絶縁膜４５ａを形成し、この層間
絶縁膜４５ａの所定の位置にフォトリソグラフィ法によ
りコンタクトホールを形成する。
【００３８】次に、スパッタ法により、基板３０の上側
全面にＡｌ（アルミニウム）／Ｃｕ（銅）を堆積させ、
コンタクトホールを埋めることによってビア３４ａ，３
４ｂを形成するとともに、層間絶縁膜４５ａの上に厚さ
が約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。
そして、この金属膜をフォトリソグラフィ法によりパタ
ーニングして、第１配線層３５の配線３５ａ，３５ｂ等
を形成する。
全面にＡｌ（アルミニウム）／Ｃｕ（銅）を堆積させ、
コンタクトホールを埋めることによってビア３４ａ，３
４ｂを形成するとともに、層間絶縁膜４５ａの上に厚さ
が約５００ｎｍの金属膜（Ａｌ／Ｃｕ膜）を形成する。
そして、この金属膜をフォトリソグラフィ法によりパタ
ーニングして、第１配線層３５の配線３５ａ，３５ｂ等
を形成する。
【００３９】次に、ＣＶＤ法により、基板３０の上側全
面にシリコン酸化物を堆積させて層間絶縁膜４５ｂを形
成し、この層間絶縁膜４５ｂの所定の位置にコンタクト
ホールを形成する。その後、スパッタ法により基板３０
の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホール
を埋め込むことによってビア３６ａ，３６ｂを形成する
とともに、層間絶縁膜４５ｂの上に厚さが約５００ｎｍ
の金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金
属膜をパターニングして、第２配線層３７の配線３７
ａ，３７ｂ等を形成する。
面にシリコン酸化物を堆積させて層間絶縁膜４５ｂを形
成し、この層間絶縁膜４５ｂの所定の位置にコンタクト
ホールを形成する。その後、スパッタ法により基板３０
の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホール
を埋め込むことによってビア３６ａ，３６ｂを形成する
とともに、層間絶縁膜４５ｂの上に厚さが約５００ｎｍ
の金属膜（Ａｌ／Ｃｕ膜）を形成する。そして、この金
属膜をパターニングして、第２配線層３７の配線３７
ａ，３７ｂ等を形成する。
【００４０】その後、ＣＶＤ法により、基板３０の上側
全面にシリコン酸化物を堆積させて層間絶縁膜４５ｃを
形成し、この層間絶縁膜４５ｃの所定の位置にコンタク
トホールを形成する。その後、スパッタ法により基板３
９の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホー
ルを埋め込むことによってビア３８ａ，３８ｂを形成す
るとともに、層間絶縁膜４５ｃ上に厚さが約５００ｎｍ
の金属膜（Ａｌ／Ｃｕ膜）４６を形成する。
全面にシリコン酸化物を堆積させて層間絶縁膜４５ｃを
形成し、この層間絶縁膜４５ｃの所定の位置にコンタク
トホールを形成する。その後、スパッタ法により基板３
９の上側全面にＡｌ／Ｃｕを堆積させ、コンタクトホー
ルを埋め込むことによってビア３８ａ，３８ｂを形成す
るとともに、層間絶縁膜４５ｃ上に厚さが約５００ｎｍ
の金属膜（Ａｌ／Ｃｕ膜）４６を形成する。
【００４１】ここまでの工程は、図２に示す従来の半導
体装置の製造方法と基本的に同一である。
体装置の製造方法と基本的に同一である。
【００４２】次に、図５に示すように、金属膜４６の上
にフォトレジストにより所定のパターンのレジスト膜４
７を形成する。
にフォトレジストにより所定のパターンのレジスト膜４
７を形成する。
【００４３】そして、このレジスト膜４７をマスクと
し、Ｃｌ2 ／ＢＣｌ3 ／Ｎ2 系ガスを使用して金属膜４
６をドライエッチングして、図６に示すように、下部電
極３９ａ及び第３配線層３９の配線３９ｂ等を形成す
る。その後、図７に示すように、レジスト膜４７を除去
する。
し、Ｃｌ2 ／ＢＣｌ3 ／Ｎ2 系ガスを使用して金属膜４
６をドライエッチングして、図６に示すように、下部電
極３９ａ及び第３配線層３９の配線３９ｂ等を形成す
る。その後、図７に示すように、レジスト膜４７を除去
する。
【００４４】次に、図８に示すように、プラズマＣＶＤ
法により、基板３０の上側全面にシリコン酸化膜４８を
約３０ｎｍの厚さに形成する。そして、図９に示すよう
に、このシリコン酸化膜４８の上に、所定のパターンで
レジスト膜４９を形成する。このレジスト膜４９は、下
部電極３９ａの側部のシリコン酸化膜４８を残すよう
に、下部電極３９ａよりも若干大きく形成することが必
要である。
法により、基板３０の上側全面にシリコン酸化膜４８を
約３０ｎｍの厚さに形成する。そして、図９に示すよう
に、このシリコン酸化膜４８の上に、所定のパターンで
レジスト膜４９を形成する。このレジスト膜４９は、下
部電極３９ａの側部のシリコン酸化膜４８を残すよう
に、下部電極３９ａよりも若干大きく形成することが必
要である。
【００４５】次に、図１０に示すように、レジスト膜４
９をマスクにしてシリコン酸化膜４８をエッチングす
る。これにより、下部電極３９ａの上及び側部を覆う容
量絶縁膜４０が形成される。その後、図１１に示すよう
に、レジスト膜４９を除去する。
９をマスクにしてシリコン酸化膜４８をエッチングす
る。これにより、下部電極３９ａの上及び側部を覆う容
量絶縁膜４０が形成される。その後、図１１に示すよう
に、レジスト膜４９を除去する。
【００４６】次に、図１２に示すように、スパッタ法に
より、基板３０の上側全面にＴｉＮ膜５０を約１５０ｎ
ｍの厚さに形成する。そして、図１３に示すように、こ
のＴｉＮ膜５０の上に、所望の配線パターン及び上部電
極パターンを有するレジスト膜５１を形成する。
より、基板３０の上側全面にＴｉＮ膜５０を約１５０ｎ
ｍの厚さに形成する。そして、図１３に示すように、こ
のＴｉＮ膜５０の上に、所望の配線パターン及び上部電
極パターンを有するレジスト膜５１を形成する。
【００４７】次に、図１４に示すように、レジスト膜５
１をマスクにしてＴｉＮ膜５０をエッチングし、容量素
子４４の上部電極４１ａと、上部電極４１ａを配線３９
ｂに電気的に接続する引出配線４１ｂと、その他の第３
配線層３９の配線を形成する。その後、図１５に示すよ
うに、レジスト膜５１を除去する。
１をマスクにしてＴｉＮ膜５０をエッチングし、容量素
子４４の上部電極４１ａと、上部電極４１ａを配線３９
ｂに電気的に接続する引出配線４１ｂと、その他の第３
配線層３９の配線を形成する。その後、図１５に示すよ
うに、レジスト膜５１を除去する。
【００４８】次いで、図１６に示すように、ＣＶＤ法に
より、基板３０の上側全面に層間絶縁膜４５ｄを形成
し、この層間絶縁膜４５ｄの所定の位置にコンタクトホ
ールを形成する。そして、スパッタ法により基板３０の
上側全面にＡｌ／Ｃｕを堆積させ、第３配線層の配線に
接続するビア（図示せず）を形成するとともに、層間絶
縁膜４５ｄ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃ
ｕ膜）５２を形成する。そして、フォトリソグラフィ法
により金属膜５２をパターニングして、図３に示すよう
に、シールド４３ａと第４配線層４３の配線（図示せ
ず）とを形成する。このようにして、本実施の形態のＭ
ＩＭ容量素子を備えた半導体装置が完成する。
より、基板３０の上側全面に層間絶縁膜４５ｄを形成
し、この層間絶縁膜４５ｄの所定の位置にコンタクトホ
ールを形成する。そして、スパッタ法により基板３０の
上側全面にＡｌ／Ｃｕを堆積させ、第３配線層の配線に
接続するビア（図示せず）を形成するとともに、層間絶
縁膜４５ｄ上に厚さが約５００ｎｍの金属膜（Ａｌ／Ｃ
ｕ膜）５２を形成する。そして、フォトリソグラフィ法
により金属膜５２をパターニングして、図３に示すよう
に、シールド４３ａと第４配線層４３の配線（図示せ
ず）とを形成する。このようにして、本実施の形態のＭ
ＩＭ容量素子を備えた半導体装置が完成する。
【００４９】本実施の形態のＭＩＭ容量素子を備えた半
導体装置の製造方法によれば、第４配線層（最上層）４
３にＭＩＭ容量素子４４と直接接続した配線がなく、か
つ、容量素子４４の上方がシールド４３ａに覆われてい
るので、容量素子４４の電極４１ａとパッケージの外側
の導体との間に寄生容量が発生することを回避できる。
これにより、アナログ回路に使用したときに、半導体装
置の外部からの雑音の混入が防止されるという効果を奏
する。
導体装置の製造方法によれば、第４配線層（最上層）４
３にＭＩＭ容量素子４４と直接接続した配線がなく、か
つ、容量素子４４の上方がシールド４３ａに覆われてい
るので、容量素子４４の電極４１ａとパッケージの外側
の導体との間に寄生容量が発生することを回避できる。
これにより、アナログ回路に使用したときに、半導体装
置の外部からの雑音の混入が防止されるという効果を奏
する。
【００５０】（第２の実施の形態）図１７は本発明の第
２の実施の形態のＭＩＭ容量素子を備えた半導体装置を
示す断面図である。
２の実施の形態のＭＩＭ容量素子を備えた半導体装置を
示す断面図である。
【００５１】近年、半導体装置のより一層の高集積化が
促進されている。これに伴い、配線材料として、従来一
般的に使用されているアルミニウム又はアルミニウム合
金（以下、単に「Ａｌ」という）に替えて銅（Ｃｕ）が
使用されるようになった。銅は、Ａｌに比べて電気抵抗
が小さく、エレクトロマイグレーション耐性が高いとい
う利点がある。
促進されている。これに伴い、配線材料として、従来一
般的に使用されているアルミニウム又はアルミニウム合
金（以下、単に「Ａｌ」という）に替えて銅（Ｃｕ）が
使用されるようになった。銅は、Ａｌに比べて電気抵抗
が小さく、エレクトロマイグレーション耐性が高いとい
う利点がある。
【００５２】銅配線は、通常、ダマシン法といわれる方
法により形成される。ダマシン法では、絶縁膜に所望の
配線パターンで溝を形成した後、溝内に銅を埋め込み、
絶縁膜上に被着した銅をＣＭＰ（chemical mechanical
polishing ）研磨で除去することにより銅配線を形成す
る。
法により形成される。ダマシン法では、絶縁膜に所望の
配線パターンで溝を形成した後、溝内に銅を埋め込み、
絶縁膜上に被着した銅をＣＭＰ（chemical mechanical
polishing ）研磨で除去することにより銅配線を形成す
る。
【００５３】しかしながら、銅のＣＭＰ研磨では、面積
の大きな銅のパターンと小さなパターンとがある場合
に、大きなパターンでは研磨速度が速く、小さなパター
ンでは研磨速度が遅くなるという性質がある。このた
め、容量素子の電極のように大きな面積を必要とするパ
ターンを銅で形成してしまうと、ＣＭＰ研磨時に容量部
の銅のパターンが過剰に研磨されてしまうという問題が
ある。このような問題を回避するため、容量素子の電極
は銅配線と異なる工程で形成する必要がある。本発明は
このような半導体装置に本発明を適用した例である。
の大きな銅のパターンと小さなパターンとがある場合
に、大きなパターンでは研磨速度が速く、小さなパター
ンでは研磨速度が遅くなるという性質がある。このた
め、容量素子の電極のように大きな面積を必要とするパ
ターンを銅で形成してしまうと、ＣＭＰ研磨時に容量部
の銅のパターンが過剰に研磨されてしまうという問題が
ある。このような問題を回避するため、容量素子の電極
は銅配線と異なる工程で形成する必要がある。本発明は
このような半導体装置に本発明を適用した例である。
【００５４】半導体基板６０には、半導体基板６０を複
数の素子領域に区画する素子分離領域６１が設けられて
いる。この素子分離領域６１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域６２が相互に離隔して形成されてい
る。この一対の不純物拡散領域６２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート６３が形成され
ている。
数の素子領域に区画する素子分離領域６１が設けられて
いる。この素子分離領域６１で区画された素子領域に
は、ＭＯＳトランジスタのソース／ドレインである一対
の不純物拡散領域６２が相互に離隔して形成されてい
る。この一対の不純物拡散領域６２の間の領域上には、
絶縁膜（ゲート絶縁膜）を介してゲート６３が形成され
ている。
【００５５】半導体基板６０の上には、４層の配線層が
設けられている。ここでは、半導体基板６０に近いほう
の配線層から、第１配線層（最下層）６５、第２配線層
６７、第３配線層６９及び第４配線層（最上層）７３と
いう。第１配線層６５、第２配線層６７及び第３配線層
６９はＣｕで形成され、第４配線層７３はＡｌで形成さ
れている。これらの配線層６５，６７，６９，７３には
それぞれ所定のパターンで配線が形成されている。
設けられている。ここでは、半導体基板６０に近いほう
の配線層から、第１配線層（最下層）６５、第２配線層
６７、第３配線層６９及び第４配線層（最上層）７３と
いう。第１配線層６５、第２配線層６７及び第３配線層
６９はＣｕで形成され、第４配線層７３はＡｌで形成さ
れている。これらの配線層６５，６７，６９，７３には
それぞれ所定のパターンで配線が形成されている。
【００５６】なお、配線層６５，６７，６９の銅配線の
幅は、製造上の制約により決まる一定の幅よりも狭くな
るように形成されている。大きな電流を流す必要がある
場合は、一定の幅よりも狭い複数本の配線を並行に配置
し、これらの配線で素子間を接続している。
幅は、製造上の制約により決まる一定の幅よりも狭くな
るように形成されている。大きな電流を流す必要がある
場合は、一定の幅よりも狭い複数本の配線を並行に配置
し、これらの配線で素子間を接続している。
【００５７】半導体基板６０と第１配線層６５との間、
及び各配線層６５，６７，６９，７３の間はそれぞれ層
間絶縁膜７５ａ，７５ｂ，７５ｃ，７５ｄが形成されて
いる。
及び各配線層６５，６７，６９，７３の間はそれぞれ層
間絶縁膜７５ａ，７５ｂ，７５ｃ，７５ｄが形成されて
いる。
【００５８】本実施の形態では、ＭＯＳトランジスタの
一方の不純物拡散領域６２がビア６４ａを介して第１配
線層６５の配線６５ａに接続されており、ゲート３３が
ビア６４ｂを介して第１配線層６５の配線６５ｂに接続
されている。また、配線６５ａはビア６６ａを介して第
２配線層６７の配線６７ａに接続されており、配線６５
ｂはビア６６ｂを介して第２配線層６７の配線６７ｂに
接続されている。更に、配線６７ａはビア６８ａを介し
て第３配線層６９の配線６９ａに接続されており、配線
６７ｂはビア６８ｂを介して第３配線層６９の配線６９
ｂに接続されている。
一方の不純物拡散領域６２がビア６４ａを介して第１配
線層６５の配線６５ａに接続されており、ゲート３３が
ビア６４ｂを介して第１配線層６５の配線６５ｂに接続
されている。また、配線６５ａはビア６６ａを介して第
２配線層６７の配線６７ａに接続されており、配線６５
ｂはビア６６ｂを介して第２配線層６７の配線６７ｂに
接続されている。更に、配線６７ａはビア６８ａを介し
て第３配線層６９の配線６９ａに接続されており、配線
６７ｂはビア６８ｂを介して第３配線層６９の配線６９
ｂに接続されている。
【００５９】第３配線層６９の配線６９ａ上には、容量
素子７４の下部電極７０ａが形成されており、この下部
電極７０ａの上には容量絶縁膜７１及び上部電極７２ａ
が形成されている。この容量電極７２ａは、引出配線７
０ｂ，７２ｂを介して第３配線層６９の配線６９ｂと電
気的に接続されている。
素子７４の下部電極７０ａが形成されており、この下部
電極７０ａの上には容量絶縁膜７１及び上部電極７２ａ
が形成されている。この容量電極７２ａは、引出配線７
０ｂ，７２ｂを介して第３配線層６９の配線６９ｂと電
気的に接続されている。
【００６０】第４配線層７３には容量素子７４の上方を
覆うシールド７３ａが形成されており、第４配線層７３
の上にはパッシベーション膜（図示せず）が形成されて
いる。また、これらの配線層６５，６７，６９，７３及
びパッシベーション膜が形成された半導体基板６０は、
樹脂等のパッケージ（図示せず）に封入されている。
覆うシールド７３ａが形成されており、第４配線層７３
の上にはパッシベーション膜（図示せず）が形成されて
いる。また、これらの配線層６５，６７，６９，７３及
びパッシベーション膜が形成された半導体基板６０は、
樹脂等のパッケージ（図示せず）に封入されている。
【００６１】本実施の形態においても、容量素子７４の
上部電極７２ａが第４配線層（最上層）７３を通ること
なく第３配線層６９の配線６９ｂを介してＭＯＳトラン
ジスタに接続されている。また、第４配線層７３には、
容量素子７４の上方を覆うシールド７３ａが形成されて
いる。従って、このシールド７３ａを一定の電圧に保持
することにより、パッケージの外側の導体と容量素子７
４との間に寄生容量が発生することが回避される。これ
により、アナログ回路の精度を十分に確保することがで
きる。
上部電極７２ａが第４配線層（最上層）７３を通ること
なく第３配線層６９の配線６９ｂを介してＭＯＳトラン
ジスタに接続されている。また、第４配線層７３には、
容量素子７４の上方を覆うシールド７３ａが形成されて
いる。従って、このシールド７３ａを一定の電圧に保持
することにより、パッケージの外側の導体と容量素子７
４との間に寄生容量が発生することが回避される。これ
により、アナログ回路の精度を十分に確保することがで
きる。
【００６２】図１８〜図３０は本実施の形態のＭＩＭ容
量素子を備えた半導体装置の製造方法を工程順に示す断
面図である。
量素子を備えた半導体装置の製造方法を工程順に示す断
面図である。
【００６３】まず、図１８に示すように、半導体基板６
０にＳＴＩ法により素子分離領域６１を形成する。その
後、半導体基板６０の上に絶縁膜（ゲート絶縁膜）を形
成し、この絶縁膜の上に所定のパターンでポリシリコン
からなるゲート６３を形成する。次に、ゲート６３をマ
スクとして半導体基板６０に不純物を注入した後、熱処
理を施して不純物拡散層６２を形成する。そして、半導
体基板６０の上側全面にシリコン酸化物を堆積させて層
間絶縁膜７５ａを形成する。
０にＳＴＩ法により素子分離領域６１を形成する。その
後、半導体基板６０の上に絶縁膜（ゲート絶縁膜）を形
成し、この絶縁膜の上に所定のパターンでポリシリコン
からなるゲート６３を形成する。次に、ゲート６３をマ
スクとして半導体基板６０に不純物を注入した後、熱処
理を施して不純物拡散層６２を形成する。そして、半導
体基板６０の上側全面にシリコン酸化物を堆積させて層
間絶縁膜７５ａを形成する。
【００６４】その後、フォトリソグラフィ法により、層
間絶縁膜７５ａの所定の位置にコンタクトホール及び溝
を形成する。そして、バリアメタルとして、全面にＴａ
（タンタル）を２５ｎｍの厚さに形成し、続けてシード
層としてＣｕをスパッタする。その後、めっき法により
Ｃｕをめっきして、約９５０ｎｍの厚さのＣｕ膜を形成
する。その後、層間絶縁膜７５ａ上のバリアメタル及び
Ｃｕ膜をＣＭＰ研磨により除去し、コンタクトホール及
び溝内にのみＣｕを残すことによって、ビア６４ａ，６
４ｂ及び第１配線層６５の配線６５ａ，６５ｂ等を形成
する。
間絶縁膜７５ａの所定の位置にコンタクトホール及び溝
を形成する。そして、バリアメタルとして、全面にＴａ
（タンタル）を２５ｎｍの厚さに形成し、続けてシード
層としてＣｕをスパッタする。その後、めっき法により
Ｃｕをめっきして、約９５０ｎｍの厚さのＣｕ膜を形成
する。その後、層間絶縁膜７５ａ上のバリアメタル及び
Ｃｕ膜をＣＭＰ研磨により除去し、コンタクトホール及
び溝内にのみＣｕを残すことによって、ビア６４ａ，６
４ｂ及び第１配線層６５の配線６５ａ，６５ｂ等を形成
する。
【００６５】次に、基板６０の上側全面にシリコン酸化
物を堆積して、層間絶縁膜７５ｂを形成する。その後、
フォトリソグラフィ法により層間絶縁膜７５ｂの所定の
位置にコンタクトホール及び溝を形成する。そして、全
面にバリアメタル及びシード層を形成し、その上に厚さ
が約９５０ｎｍのＣｕ膜を形成する。その後、層間絶縁
膜７５ｂ上のバリアメタル及びＣｕ膜をＣＭＰ研磨によ
り除去し、コンタクトホール及び溝内にのみＣｕを残す
ことによってビア６６ａ，６６ｂ及び第２配線層６７の
配線６７ａ，６７ｂを形成する。
物を堆積して、層間絶縁膜７５ｂを形成する。その後、
フォトリソグラフィ法により層間絶縁膜７５ｂの所定の
位置にコンタクトホール及び溝を形成する。そして、全
面にバリアメタル及びシード層を形成し、その上に厚さ
が約９５０ｎｍのＣｕ膜を形成する。その後、層間絶縁
膜７５ｂ上のバリアメタル及びＣｕ膜をＣＭＰ研磨によ
り除去し、コンタクトホール及び溝内にのみＣｕを残す
ことによってビア６６ａ，６６ｂ及び第２配線層６７の
配線６７ａ，６７ｂを形成する。
【００６６】以下同様にして、層間絶縁膜７５ｃ、ビア
６８ａ，６８ｂ及び第３配線層６９の配線６９ａ，６９
ｂ等を形成する。
６８ａ，６８ｂ及び第３配線層６９の配線６９ａ，６９
ｂ等を形成する。
【００６７】その後、スパッタ法により、基板６０の上
側全面にＴｉＮ膜７６を約１００ｎｍの厚さに形成す
る。
側全面にＴｉＮ膜７６を約１００ｎｍの厚さに形成す
る。
【００６８】次に、図１９に示すように、ＴｉＮ膜７６
の上に、フォトレジストにより所定のパターンのレジス
ト膜７７を形成する。
の上に、フォトレジストにより所定のパターンのレジス
ト膜７７を形成する。
【００６９】そして、このレジスト膜７７をマスクと
し、ＣＦ4 ／Ｏ2 ／Ｈ2 Ｏ系ガス中でＴｉＮ膜７６を異
方性エッチングして、図２０に示すように、下部電極７
０ａ及び第１の引出配線７０ｂを形成する。この例で
は、下部電極７０ａを第３配線層６９の配線６９ａの上
に形成し、第１の引出配線７０ｂを第３配線層６９の配
線６９ｂの上に形成している。その後、図２１に示すよ
うに、レジスト膜７７を除去する。
し、ＣＦ4 ／Ｏ2 ／Ｈ2 Ｏ系ガス中でＴｉＮ膜７６を異
方性エッチングして、図２０に示すように、下部電極７
０ａ及び第１の引出配線７０ｂを形成する。この例で
は、下部電極７０ａを第３配線層６９の配線６９ａの上
に形成し、第１の引出配線７０ｂを第３配線層６９の配
線６９ｂの上に形成している。その後、図２１に示すよ
うに、レジスト膜７７を除去する。
【００７０】次に、図２２に示すように、プラズマＣＶ
Ｄ法により、基板６０の上側全面にシリコン酸化膜７８
を約３０ｎｍの厚さに形成する。そして、図２３に示す
ように、このシリコン酸化膜７８の上にレジスト膜７９
を形成する。このレジスト膜７９は、下部電極７０ａの
側部にシリコン酸化膜７８を残すように、下部電極７０
ａよりも若干大きく形成することが必要である。
Ｄ法により、基板６０の上側全面にシリコン酸化膜７８
を約３０ｎｍの厚さに形成する。そして、図２３に示す
ように、このシリコン酸化膜７８の上にレジスト膜７９
を形成する。このレジスト膜７９は、下部電極７０ａの
側部にシリコン酸化膜７８を残すように、下部電極７０
ａよりも若干大きく形成することが必要である。
【００７１】次に、図２４に示すように、レジスト膜７
９をマスクにしてシリコン酸化膜７８をエッチングす
る。これにより、下部電極７０ａの上及び側部を覆う容
量絶縁膜７１が形成される。その後、図２５に示すよう
に、レジスト膜７９を除去する。
９をマスクにしてシリコン酸化膜７８をエッチングす
る。これにより、下部電極７０ａの上及び側部を覆う容
量絶縁膜７１が形成される。その後、図２５に示すよう
に、レジスト膜７９を除去する。
【００７２】次に、図２６に示すように、スパッタ法に
より、基板６０の上側全面にＴｉＮ膜８０を約１００ｎ
ｍの厚さに形成する。そして、図２７に示すように、こ
のＴｉＮ膜８０の上に、所望の上部電極パターン及び引
出配線パターンでレジスト膜８１を形成する。
より、基板６０の上側全面にＴｉＮ膜８０を約１００ｎ
ｍの厚さに形成する。そして、図２７に示すように、こ
のＴｉＮ膜８０の上に、所望の上部電極パターン及び引
出配線パターンでレジスト膜８１を形成する。
【００７３】次に、図２８に示すように、レジスト膜８
１をマスクにしてＴｉＮ膜８０をエッチングし、容量素
子７４の上部電極７２ａと、第１の引出配線７０ｂと接
続する第２の引出配線７２ｂとを形成する。その後、図
２９に示すように、レジスト膜８１を除去する。
１をマスクにしてＴｉＮ膜８０をエッチングし、容量素
子７４の上部電極７２ａと、第１の引出配線７０ｂと接
続する第２の引出配線７２ｂとを形成する。その後、図
２９に示すように、レジスト膜８１を除去する。
【００７４】次いで、図３０に示すように、基板６０の
上側全面に層間絶縁膜７５ｄを形成し、この層間絶縁膜
７５ｄの所定の位置にコンタクトホールを形成する。そ
して、ＣＶＤ法により、基板６０の上側全面にＡｌを堆
積させて、第３配線層７３の配線に接続するビア（図示
せず）を形成するとともに、層間絶縁膜７５上に厚さが
約５００ｎｍのＡｌ膜８２を形成する。そして、フォト
リソグラフィによりＡｌ膜８２をパターニングして、図
１７に示すように、シールド７３ａと第４配線層の配線
（図示せず）とを形成する。このようにして、本実施の
形態の容量素子を備えた半導体装置が完成する。
上側全面に層間絶縁膜７５ｄを形成し、この層間絶縁膜
７５ｄの所定の位置にコンタクトホールを形成する。そ
して、ＣＶＤ法により、基板６０の上側全面にＡｌを堆
積させて、第３配線層７３の配線に接続するビア（図示
せず）を形成するとともに、層間絶縁膜７５上に厚さが
約５００ｎｍのＡｌ膜８２を形成する。そして、フォト
リソグラフィによりＡｌ膜８２をパターニングして、図
１７に示すように、シールド７３ａと第４配線層の配線
（図示せず）とを形成する。このようにして、本実施の
形態の容量素子を備えた半導体装置が完成する。
【００７５】本実施の形態の容量素子を備えた半導体装
置の製造方法によれば、第４配線層（最上層）７３にＭ
ＩＭ容量素子７４と直接接続した配線がなく、かつ、容
量素子７４の上方がシールド７３ａで覆われているの
で、容量素子７４の電極７２ａとパッケージの外側の導
体との間に寄生容量が発生することを回避できる。これ
により、アナログ回路に使用したときに、半導体装置の
外部からの雑音の混入が防止されるという効果を奏す
る。
置の製造方法によれば、第４配線層（最上層）７３にＭ
ＩＭ容量素子７４と直接接続した配線がなく、かつ、容
量素子７４の上方がシールド７３ａで覆われているの
で、容量素子７４の電極７２ａとパッケージの外側の導
体との間に寄生容量が発生することを回避できる。これ
により、アナログ回路に使用したときに、半導体装置の
外部からの雑音の混入が防止されるという効果を奏す
る。
【００７６】なお、上記第１及び第２の実施の形態で
は、いずれも配線層が４層の場合について説明したが、
本発明は配線層が３層の場合及び５層以上の場合にも適
用することができる。
は、いずれも配線層が４層の場合について説明したが、
本発明は配線層が３層の場合及び５層以上の場合にも適
用することができる。
【００７７】
【発明の効果】上述したように、本発明によれば、第
（Ｎ−１）配線層又は第（Ｎ−１）配線層の上に容量素
子の下部電極を形成し、当該容量素子の上部電極を第Ｎ
配線層（最上層）を介さずに第（Ｎ−１）配線層の配線
と電気的に接続しているので、容量素子の電極と外部の
導体との間で寄生容量が発生することが回避される。こ
れにより、外部ノイズの影響を受けにくく、アナログ回
路に好適な容量素子を得ることができる。
（Ｎ−１）配線層又は第（Ｎ−１）配線層の上に容量素
子の下部電極を形成し、当該容量素子の上部電極を第Ｎ
配線層（最上層）を介さずに第（Ｎ−１）配線層の配線
と電気的に接続しているので、容量素子の電極と外部の
導体との間で寄生容量が発生することが回避される。こ
れにより、外部ノイズの影響を受けにくく、アナログ回
路に好適な容量素子を得ることができる。
【図１】図１は、Ｓ／Ｈ回路の一例を示す回路図であ
る。
る。
【図２】図２は、ＭＩＭ容量素子を備えた従来の半導体
装置の一例を示す断面図である。
装置の一例を示す断面図である。
【図３】図３は、本発明の第１の実施の形態のＭＩＭ容
量素子を備えた半導体装置の断面図である。
量素子を備えた半導体装置の断面図である。
【図４】図４は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その１）で
ある。
備えた半導体装置の製造方法を示す断面図（その１）で
ある。
【図５】図５は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その２）で
ある。
備えた半導体装置の製造方法を示す断面図（その２）で
ある。
【図６】図６は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その３）で
ある。
備えた半導体装置の製造方法を示す断面図（その３）で
ある。
【図７】図７は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その４）で
ある。
備えた半導体装置の製造方法を示す断面図（その４）で
ある。
【図８】図８は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その５）で
ある。
備えた半導体装置の製造方法を示す断面図（その５）で
ある。
【図９】図９は、第１の実施の形態のＭＩＭ容量素子を
備えた半導体装置の製造方法を示す断面図（その６）で
ある。
備えた半導体装置の製造方法を示す断面図（その６）で
ある。
【図１０】図１０は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
７）である。
子を備えた半導体装置の製造方法を示す断面図（その
７）である。
【図１１】図１１は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
８）である。
子を備えた半導体装置の製造方法を示す断面図（その
８）である。
【図１２】図１２は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
９）である。
子を備えた半導体装置の製造方法を示す断面図（その
９）である。
【図１３】図１３は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
０）である。
子を備えた半導体装置の製造方法を示す断面図（その１
０）である。
【図１４】図１４は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
１）である。
子を備えた半導体装置の製造方法を示す断面図（その１
１）である。
【図１５】図１５は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
２）である。
子を備えた半導体装置の製造方法を示す断面図（その１
２）である。
【図１６】図１６は、第１の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
３）である。
子を備えた半導体装置の製造方法を示す断面図（その１
３）である。
【図１７】図１７は本発明の第２の実施の形態のＭＩＭ
容量素子を備えた半導体装置を示す断面図である。
容量素子を備えた半導体装置を示す断面図である。
【図１８】図１８は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
１）である。
子を備えた半導体装置の製造方法を示す断面図（その
１）である。
【図１９】図１９は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
２）である。
子を備えた半導体装置の製造方法を示す断面図（その
２）である。
【図２０】図２０は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
３）である。
子を備えた半導体装置の製造方法を示す断面図（その
３）である。
【図２１】図２１は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
４）である。
子を備えた半導体装置の製造方法を示す断面図（その
４）である。
【図２２】図２２は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
５）である。
子を備えた半導体装置の製造方法を示す断面図（その
５）である。
【図２３】図２３は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
６）である。
子を備えた半導体装置の製造方法を示す断面図（その
６）である。
【図２４】図２４は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
７）である。
子を備えた半導体装置の製造方法を示す断面図（その
７）である。
【図２５】図２５は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
８）である。
子を備えた半導体装置の製造方法を示す断面図（その
８）である。
【図２６】図２６は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その
９）である。
子を備えた半導体装置の製造方法を示す断面図（その
９）である。
【図２７】図２７は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
０）である。
子を備えた半導体装置の製造方法を示す断面図（その１
０）である。
【図２８】図２８は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
１）である。
子を備えた半導体装置の製造方法を示す断面図（その１
１）である。
【図２９】図２９は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
２）である。
子を備えた半導体装置の製造方法を示す断面図（その１
２）である。
【図３０】図３０は、第２の実施の形態のＭＩＭ容量素
子を備えた半導体装置の製造方法を示す断面図（その１
３）である。
子を備えた半導体装置の製造方法を示す断面図（その１
３）である。
１０，３０，６０…半導体基板、
１１，３１，６１…素子分離領域、
１２，３２，６２…不純物拡散領域、
１３，３３，６３…ゲート、
１５，１７，１９，２３，３５，３７，３９，４３，６
５，６７，６９，７３…配線層、 １９ａ，３９ａ，７０ａ…下部電極、 ２０，４０，７１…容量絶縁膜、 ２１，４１ａ，７２ａ…上部電極、 ２３ａ，４３ａ，７３…シールド、 ２３ｂ，４１ｂ，７０ｂ，７２ｂ…引出配線、 ２４，４４，７４…容量素子、 ２５ａ，２５ｂ，２５ｃ，２５ｄ，４５ａ，４５ｂ，４
５ｃ，４５ｄ，７５ａ，７５ｂ，７５ｃ，７５ｄ…層間
絶縁膜、 ４６，５２…金属膜、 ４７，４９，５１，７７，７９，８１…レジスト膜、 ４８，７８…シリコン酸化膜、 ５０，７６，８０…ＴｉＮ膜、 ８２…Ａｌ膜。
５，６７，６９，７３…配線層、 １９ａ，３９ａ，７０ａ…下部電極、 ２０，４０，７１…容量絶縁膜、 ２１，４１ａ，７２ａ…上部電極、 ２３ａ，４３ａ，７３…シールド、 ２３ｂ，４１ｂ，７０ｂ，７２ｂ…引出配線、 ２４，４４，７４…容量素子、 ２５ａ，２５ｂ，２５ｃ，２５ｄ，４５ａ，４５ｂ，４
５ｃ，４５ｄ，７５ａ，７５ｂ，７５ｃ，７５ｄ…層間
絶縁膜、 ４６，５２…金属膜、 ４７，４９，５１，７７，７９，８１…レジスト膜、 ４８，７８…シリコン酸化膜、 ５０，７６，８０…ＴｉＮ膜、 ８２…Ａｌ膜。
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F033 HH08 HH09 HH11 HH21 HH33
JJ01 JJ09 JJ11 JJ21 KK01
KK04 KK09 KK11 KK21 LL04
MM02 MM12 MM13 NN06 NN07
PP15 PP27 PP28 PP33 QQ08
QQ09 QQ10 QQ11 QQ16 QQ37
QQ48 QQ58 QQ65 RR04 SS11
SS15 VV00 VV03 VV10 XX00
XX05 XX10
5F038 AC05 AC17 EZ16 EZ20
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板の上方に層間絶縁膜を介して積層された
Ｎ層（但し、Ｎは３以上の整数）の金属配線層と、 前記半導体基板の上方に配置された下部電極、容量絶縁
膜及び上部電極により構成される容量素子とを有し、 前記容量素子の下部電極が、最上層の配線層（第Ｎ配線
層）よりも１つ下の配線層（第（Ｎ−１）配線層）に形
成され、前記容量絶縁膜及び前記上部電極が前記第（Ｎ
−１）配線層と前記第Ｎ配線層との間に形成され、前記
上部電極が前記第Ｎ配線層を介さずに前記第（Ｎ−１）
配線層の配線に電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項２】 前記上部電極と前記第（Ｎ−１）配線層
の配線とを接続する配線が、前記上部電極と同じ金属膜
から形成されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記第Ｎ配線層に、前記容量素子の上方
を覆うシールドが形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板の上方に層間絶縁膜を介して積層された
Ｎ層（但し、Ｎは３以上の整数）の金属配線層と、 前記金属配線層のうちの最上層の配線層（第Ｎ配線層）
とその１つ下の配線層（第（Ｎ−１）配線層）との間に
形成された下部電極、容量絶縁膜及び上部電極により構
成される容量素子とを有し、 前記下部電極が前記第（Ｎ−１）配線層の配線上に形成
され、前記下部電極の上に前記容量絶縁膜が形成され、
前記容量絶縁膜の上に前記上部電極が形成され、前記上
部電極が前記第Ｎ配線層を介さずに前記第（Ｎ−１）配
線層の配線に電気的に接続されていることを特徴とする
半導体装置。 - 【請求項５】 前記配線層のうち少なくとも前記第（Ｎ
−１）配線層が銅により形成されていることを特徴とす
る請求項４に記載の半導体装置。 - 【請求項６】 前記上部電極と前記第（Ｎ−１）配線層
の配線とを接続する配線が、前記上部電極と同じ金属膜
から形成されていることを特徴とする請求項４に記載の
半導体装置。 - 【請求項７】 前記第Ｎ配線層に、前記容量素子の上方
を覆うシールドが形成されていることを特徴とする請求
項４に記載の半導体装置。 - 【請求項８】 半導体基板上に、層間絶縁膜を介して積
層されたＮ層（但し、Ｎは３以上の整数）の金属配線層
と、下部電極、容量絶縁膜及び上部電極により構成され
る容量素子とを有する半導体装置の製造方法において、 第（Ｎ−１）配線層の配線の形成と同時に前記容量素子
の前記下部電極を形成する工程と、 前記下部電極の上に前記容量絶縁膜を形成する工程と、 金属材料により、前記容量絶縁膜の上に前記上部電極を
形成するとともに、前記上部電極と前記第（Ｎ−１）配
線層の配線とを接続する引出配線を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板上に、層間絶縁膜を介して積
層されたＮ層（但し、Ｎは３以上の整数）の金属配線層
と、下部電極、容量絶縁膜及び上部電極により構成され
る容量素子とを有する半導体装置の製造方法において、 前記半導体基板の上に第（Ｎ−１）配線層までの配線を
形成する工程と、 金属材料により、前記第（Ｎ−１）配線層の配線の上に
前記下部電極と第１の引出配線とを形成する工程と、 前記下部電極の上に前記容量絶縁膜を形成する工程と、 金属材料により、前記容量絶縁膜の上に前記上部電極を
形成するとともに、前記上部電極と前記第１の引出配線
とを電気的に接続する第２の引出配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記第（Ｎ−１）配線層の配線を、銅
により形成することを特徴とする請求項９に記載の半導
体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007096104A (ja) * | 2005-09-29 | 2007-04-12 | Fujitsu Ltd | 半導体装置 |
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|---|---|---|---|---|
| FR2839581B1 (fr) * | 2002-05-07 | 2005-07-01 | St Microelectronics Sa | Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit |
| TW548779B (en) * | 2002-08-09 | 2003-08-21 | Acer Labs Inc | Integrated capacitor and method of making same |
| US6784478B2 (en) * | 2002-09-30 | 2004-08-31 | Agere Systems Inc. | Junction capacitor structure and fabrication method therefor in a dual damascene process |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US7098501B2 (en) * | 2003-02-05 | 2006-08-29 | Sun Microsystems, Inc. | Thin capacitive structure |
| US7674682B2 (en) * | 2003-10-30 | 2010-03-09 | Texas Instruments Incorporated | Capacitor integration at top-metal level with a protective cladding for copper surface protection |
| FR2873444B1 (fr) * | 2004-07-22 | 2007-03-02 | Univ Pasteur | Cellule de mesure de piezorheometre et piezorheometre correspondant |
| US7576382B2 (en) * | 2005-02-02 | 2009-08-18 | Ricoh Company, Ltd. | Semiconductor integrated device and method of providing shield interconnection therein |
| US20060255434A1 (en) * | 2005-05-12 | 2006-11-16 | Yinon Degani | Shielding noisy conductors in integrated passive devices |
| US20080157210A1 (en) * | 2006-12-27 | 2008-07-03 | Chang Gung University | High-linearity and high-power CMOS structure and manufacturing method for the same |
| US20080318372A1 (en) * | 2006-12-27 | 2008-12-25 | Hsien-Chin Chiu | Manufacturing method of high-linearity and high-power cmos structure |
| DE102008004927A1 (de) * | 2008-01-18 | 2009-07-30 | Qimonda Ag | Integrierte Schaltung mit Leiterbahnen und Kontaktstrukturen sowie Verfahren zur Herstellung einer derartigen integrierten Schaltung |
| US20100224960A1 (en) * | 2009-03-04 | 2010-09-09 | Kevin John Fischer | Embedded capacitor device and methods of fabrication |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982193B2 (ja) * | 1989-12-28 | 1999-11-22 | 株式会社村田製作所 | 高周波コイルの製造方法 |
| GB9414362D0 (en) * | 1994-07-15 | 1994-09-07 | Plessey Semiconductors Ltd | Trimmable capacitor |
| WO2004100260A1 (ja) * | 1995-05-19 | 2004-11-18 | Kouta Noda | 高密度多層プリント配線版、マルチチップキャリア及び半導体パッケージ |
| JPH09270325A (ja) * | 1996-03-29 | 1997-10-14 | Tokin Corp | 電子部品 |
| US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
| US6072278A (en) * | 1997-08-06 | 2000-06-06 | Alliedsignal Inc. | High capacitance pixel for electronic displays |
| US6198123B1 (en) * | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| JP2000011684A (ja) * | 1998-06-18 | 2000-01-14 | Mitsubishi Electric Corp | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 |
| JP3516593B2 (ja) * | 1998-09-22 | 2004-04-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2000223670A (ja) * | 1999-02-01 | 2000-08-11 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| JP3715502B2 (ja) | 2000-03-14 | 2005-11-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6630736B1 (en) * | 2000-07-27 | 2003-10-07 | National Semiconductor Corporation | Light barrier for light sensitive semiconductor devices |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060220A (ja) * | 2004-08-17 | 2006-03-02 | Samsung Electronics Co Ltd | 半導体素子のキャパシタ形成方法 |
| JP2007096104A (ja) * | 2005-09-29 | 2007-04-12 | Fujitsu Ltd | 半導体装置 |
| US8227848B2 (en) | 2005-09-29 | 2012-07-24 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8592884B2 (en) | 2005-09-29 | 2013-11-26 | Fujitsu Semiconductor Limited | Semiconductor device including capacitor |
| US8617980B2 (en) | 2005-09-29 | 2013-12-31 | Fujitsu Semiconductor Limited | Semiconductor device including capacitor |
| JP2013243353A (ja) * | 2012-04-27 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | スタンダードセル、半導体装置、及び電子機器 |
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