JP2013243353A - スタンダードセル、半導体装置、及び電子機器 - Google Patents

Abstract

【課題】設計に要する時間を短縮する。
【解決手段】第１のトランジスタと第２のトランジスタを積層させた構造である機能回路のスタンダードセルを構成する。スタンダードセルは、上面方向から見て対向する電源線と接地線の間に設けられ、電源線及び接地線を介して電源電圧が供給される機能回路を有し、機能回路は、基板に設けられ、チャネル形成領域にシリコンを含む第１のトランジスタと、第１のトランジスタを挟んで基板の一平面に設けられた絶縁層と、絶縁層に積層され、少なくともチャネル形成領域が上面方向から見て第１のトランジスタのチャネル形成領域と異なる位置に設けられ、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、を有し、第２のトランジスタのソース電極又はドレイン電極は、絶縁層に設けられた開口部において、第１のトランジスタのソース、ドレイン、又はゲート電極に電気的に接続される。
【選択図】図１

Description

本発明は、スタンダードセルに関する。また、本発明は、スタンダードセルを有する半導体装置に関する。また、本発明は、スタンダードセルを用いた電子機器に関する。

近年、集積回路などの半導体装置において、面積の縮小化に関する技術開発が活発に行われている。

上記面積の縮小化に関する技術の一つとしては、集積回路を三次元構造にする技術が挙げられる。例えば、プレーナ技術などを用いて形成された第１の半導体素子の上に、配線を介して第１の半導体素子と電気的に接続する第２の半導体素子を設けた三次元構造により半導体装置を構成することにより、回路面積の増大を抑制でき、回路を集積させやすくなる。

例えば、特許文献１では、半導体基板に設けられた半導体素子の上に、酸化物半導体（ＯＳともいう）を含む半導体素子を積層した構造の半導体装置の例について開示されている。

特開２０１０−１４１２３０号公報

従来の三次元構造の半導体装置では、設計に要する時間が長いといった問題があった。

例えば、上記半導体装置は、複数の回路ブロックにより構成されている。このとき、複数の回路ブロックのそれぞれにおいて、同じ機能を有する機能回路が設けられる場合がある。しかしながら、従来の三次元構造の半導体装置では、同じ機能を有する機能回路であっても、回路ブロックが異なれば個別に設計しなければならなかったため、その分設計に時間がかかっていた。また、従来の三次元構造の半導体装置では、配線構造が複雑であるため、設計に要する時間が長かった。

本発明の一態様では、設計時間の短縮を課題の一つとする。

本発明の一態様では、第１のトランジスタと第２のトランジスタを積層させた構造である上記機能回路のスタンダードセルを構成し、該スタンダードセルを用いて回路を構成することにより、設計時間の短縮を図る。

スタンダードセルとは、セミカスタムＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の一つであり、予め設計された特定の機能を有する機能回路のライブラリを用いて作製される回路である。

スタンダードセルを用いた半導体装置の回路設計では、複数のスタンダードセルを配置し、該半導体装置に付加する機能に応じて各スタンダードセル同士を配線により接続することにより、同じ機能の回路を個別に設計する必要がない。よって、従来よりも簡便に半導体装置を設計できる。なお、半導体装置に適用可能なスタンダードセルを「半導体装置」とみなしてもよい。

なお、第１のトランジスタと第２のトランジスタの積層によりスタンダードセルを構成する場合、第１のトランジスタのソース、ドレイン、又はゲートと、第２のトランジスタのソース又はドレインと、を電気的に接続してもよい。例えば、第１のトランジスタの上に絶縁層を積層し、絶縁層の上に第２のトランジスタを積層する場合、絶縁層に開口部を設け、開口部において、第１のトランジスタのソース電極、ドレイン電極、又はゲート電極としての機能を有する導電層と第２のトランジスタのソース電極又はドレイン電極としての機能を有する導電層を電気的に接続させてもよい。さらにこのとき、第２のトランジスタとしてオフ電流の低いトランジスタを用いることにより、第２のトランジスタと電気的に接続する第１のトランジスタの端子の電荷を保持できる。

本発明の一態様では、第２のトランジスタを、上面方向から見て第１のトランジスタと異なる位置に設けることにより、例えば第１のトランジスタによる第２のトランジスタの電気特性に対する影響、又は第２のトランジスタによる第１のトランジスタの電気特性に対する影響を抑制できる。これにより、複数種のトランジスタを積層させてスタンダードセルを構成する場合であっても動作不良を抑制できる。また、第１のトランジスタと第２のトランジスタとを電気的にするための配線のレイアウトも容易になる。

本発明の一態様は、上面方向から見て対向する電源線と接地線の間に設けられ、電源線及び接地線を介して電源電圧が供給される機能回路を有し、機能回路は、基板に設けられた第１のトランジスタと、第１のトランジスタを挟んで基板の一平面に設けられた絶縁層と、絶縁層に積層され、少なくともチャネル形成領域が上面方向から見て第１のトランジスタのチャネル形成領域と異なる位置に設けられた第２のトランジスタと、を有し、第２のトランジスタのソース電極又はドレイン電極は、絶縁層に設けられた開口部において、第１のトランジスタのソース、ドレイン、又はゲート電極に電気的に接続されるスタンダードセルである。

本発明の一態様により、第１のトランジスタと第２のトランジスタの積層構造により機能回路を構成する場合であっても、回路設計に要する時間を短縮できる。

スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 スタンダードセルの例を説明するための図。 トランジスタのオフ電流値を説明するための図。 半導体装置の例を説明するための図。 電子機器の例を説明するための図。

本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。

（実施の形態１）
本実施の形態では、本発明の一態様であるスタンダードセルの例について説明する。

本実施の形態に係るスタンダードセルの例について、図１を用いて説明する。図１は、本実施の形態に係るスタンダードセルの例を説明するための図である。

図１（Ａ）は、半導体装置の上面模式図である。図１（Ａ）に示すように、半導体装置は、スタンダードセル１００を有する。なお、図１（Ａ）に示すように、スタンダードセル１００を複数設けてもよい。

スタンダードセル１００は、上面方向から見て対向する電源線ＶｄｄＬと接地線ＧｎｄＬの間に機能回路１１０を有する。電源線ＶｄｄＬは、電源電位Ｖｄｄが与えられる配線であり、接地線ＧｎｄＬは、接地電位Ｇｎｄが与えられる配線である。なお、接地線ＧｎｄＬの代わりに電源線ＶｓｓＬを用いてもよい。電源線ＶｓｓＬは、接地電位Ｇｎｄ以下の電位が与えられる配線である。なお、複数のスタンダードセル１００を設ける場合には、上面方向から見て電源線ＶｄｄＬと接地線ＧｎｄＬの間に複数の機能回路１１０が設けられる。

機能回路１１０は、特定の機能を有する回路である。機能回路１１０には、電源線ＶｄｄＬ及び接地線ＧｎｄＬを介して電源電圧が供給される。機能回路１１０は、例えば論理回路を用いて構成される。

さらに、機能回路１１０の上面模式図を図１（Ｂ）に示し、図１（Ｂ）の線分Ａ−Ｂ、線分Ｃ−Ｄの断面模式図を図１（Ｃ）に示す。図１（Ｂ）に示す機能回路は、第１のトランジスタＴｒ１と、絶縁層１３１と、絶縁層１３２と、第２のトランジスタＴｒ２と、を有する。

図１（Ｂ）及び図１（Ｃ）に示すように、第１のトランジスタＴｒ１は、単結晶半導体基板である基板１１１に設けられる。

さらに、第１のトランジスタＴｒ１のチャネル形成領域は、シリコンを含む。なお、図１（Ｃ）では、基板１１１に第１のトランジスタＴｒ１のチャネル形成領域が設けられているが、ガラス基板やプラスチック基板などに設けられた半導体層を用いて第１のトランジスタＴｒ１のチャネル形成領域を設けてもよい。さらに、第１のトランジスタＴｒ１のチャネル形成領域に含まれる元素は、シリコンに限定されず、元素周期表の第１４族の元素が含まれていればよい。

第２のトランジスタＴｒ２は、絶縁層１３１、１３２に積層して設けられる。なお、複数の絶縁膜により絶縁層１３１及び１３２を構成してもよい。

このとき、第２のトランジスタＴｒ２は、上面方向から見て第１のトランジスタＴｒ１と異なる位置に設けられる。なお、上面方向から見て少なくとも第２のトランジスタＴｒ２のチャネル形成領域が第１のトランジスタＴｒ１のチャネル形成領域と異なる位置に設けられていればよい。また、「異なる位置に設けられる」とは「重ならない位置に設けられる」に換言できる。

第２のトランジスタＴｒ２としては、例えばオフ電流の低いトランジスタを用いてもよい。

このとき、上記オフ電流の低いトランジスタのオフ電流は、室温（２５℃）でチャネル幅１μｍあたり１×１０^−１９Ａ（１００ｚＡ）以下であることが好ましい。

上記オフ電流の低いトランジスタとしては、チャネル形成領域が酸化物半導体を有するトランジスタを適用できる。酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。

上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ_２Ｏ_４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ_２Ｏ_４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層であってもよい。

さらに、チャネルを形成する酸化物半導体のキャリア密度は、１×１０^１４ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１２ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１１ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。このようなキャリア密度にするためには、酸化物半導体に含まれるドナー不純物の濃度を低減すればよく、例えば、ドナー不純物といわれる水素の量を１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下に低減することが好ましい。

上記キャリア密度にすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を、１×１０^−１９Ａ（１００ｚＡ）以下、さらには１×１０^−２０Ａ（１０ｚＡ）以下、さらには１×１０^−２１Ａ（１ｚＡ）以下、さらには１×１０^−２２Ａ（１００ｙＡ）以下にすることができる。なお、オフ電流の低いトランジスタの構造は、特に限定されず、例えばトップゲート型のトランジスタ又はボトムゲート型のトランジスタを用いてもよい。また、チャネル保護型のトランジスタを用いてもよい。なお、これに限定されず、第２のトランジスタＴｒ２として、例えばシリコンなどの半導体層をチャネル形成層として用いたトランジスタを用いてもよい。

なお、第２のトランジスタＴｒ２にバックゲート電極を設けてもよい。これにより、第２のトランジスタのＴｒ２のしきい値電圧を所望の値にシフトさせることができる。

第２のトランジスタＴｒ２のゲート絶縁層としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又は酸化ランタンなどの絶縁膜を用いることができる。また、酸化ガリウム、Ｇａ−Ｚｎ系酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子比であるＩｎ−Ｇａ−Ｚｎ系酸化物などの酸化物膜を用いてもよい。

第２のトランジスタＴｒ２のソース又はドレインは、第１のトランジスタＴｒ１のソース、ドレイン、又はゲートに電気的に接続される。例えば、図１（Ｂ）及び（Ｃ）に示すように、第２のトランジスタＴｒ２のソース電極又はドレイン電極を、配線１２１、１２２を介して第１のトランジスタＴｒ１のゲート電極に電気的に接続してもよい。また、図２（Ａ）及び（Ｂ）に示すように、第２のトランジスタＴｒ２のソース電極又はドレイン電極を、配線１２２を介して第１のトランジスタＴｒ１のソース電極又はドレイン電極に電気的に接続してもよい。なお、ソース電極とは、ソースとしての機能を有する導電層のことを指し、ドレイン電極とは、ドレインとしての機能を有する導電層のことを指し、ゲート電極とは、ゲートとしての機能を有する導電層のことを指す。また、第２のトランジスタＴｒ２のソース電極又はドレイン電極を、ビアなどを用いて第１のトランジスタＴｒ１のゲート電極に電気的に接続してもよい。

第２のトランジスタＴｒ２のソース電極又はドレイン電極としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を適用できる。

また、第２のトランジスタＴｒ２のゲート電極としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を適用できる。

配線１２１は、第１のトランジスタＴｒ１のソース電極又はドレイン電極と共に同一の導電膜により形成される。

配線１２２は、絶縁層１３１の一平面に設けられ、図１（Ｃ）では絶縁層１３１に設けられた開口部において配線１２１に電気的に接続される。なお、配線１２２は、絶縁層に埋め込まれている。なお、必ずしも配線１２２及び絶縁層１３１を設けなくてもよい。

第２のトランジスタＴｒ２のソース電極又はドレイン電極は、絶縁層１３２に設けられた開口部において配線１２２に電気的に接続される。つまり、第２のトランジスタＴｒ２のソース電極又はドレイン電極は、第１のトランジスタＴｒ１のゲート電極に電気的に接続される。

第２のトランジスタＴｒ２は、第１のトランジスタＴｒ１のソース、ドレイン、又はゲートの電荷の保持を制御する機能を有する。

さらに、スタンダードセル１００の例について、図３及び図４を用いて説明する。

図３（Ａ−１）に示すスタンダードセル１００は、トランジスタ２１１とインバータ２０１を備える機能回路１１０を有する。さらに、図３（Ａ−１）に示すスタンダードセル１００の上面模式図を図３（Ａ−２）に示す。

トランジスタ２１１は、インバータ２０１の入力端子のデータの書き換え及び保持を制御する機能を有する。トランジスタ２１１のソース及びドレインの一方は、機能回路１１０の入力端子ＩＮとなる。

インバータ２０１は、Ｐチャネル型トランジスタであるトランジスタ２２１と、Ｎチャネル型トランジスタであるトランジスタ２２２と、を有する。

トランジスタ２２１のソースは、電源線ＶｄｄＬに電気的に接続され、ドレインは、インバータ２０１の出力端子ＯＵＴとなる。トランジスタ２２１のゲートは、トランジスタ２１１のソース及びドレインの他方に電気的に接続される。

トランジスタ２２２のソースは、接地線ＧｎｄＬに電気的に接続され、トランジスタ２２２のドレインは、インバータ２０１の出力端子ＯＵＴとなる。トランジスタ２２２のゲートは、トランジスタ２１１のソース及びドレインの他方に電気的に接続される。なお、トランジスタ２２１及び２２２のゲート電極は、２カ所でトランジスタ２１１のソース電極及びドレイン電極の他方と電気的に接続される。

図３（Ｂ−１）に示すスタンダードセル１００は、トランジスタ２３１と、トランジスタ２３２と、ＮＡＮＤ回路２０２と、を備える機能回路１１０を有する。さらに、図３（Ｂ−１）に示すスタンダードセル１００の上面模式図を図３（Ｂ−２）に示す。なお、ＮＡＮＤ回路２０２の代わりに、ＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＥＯＲ回路、ＥＮＯＲ回路などの、他の論理回路を用いてもよい。

トランジスタ２３１は、ＮＡＮＤ回路２０２の第１の入力端子の電荷の保持を制御する機能を有する。トランジスタ２３１のソース及びドレインの一方は、機能回路１１０の第１の入力端子ＩＮ１となる。

トランジスタ２３２は、ＮＡＮＤ回路２０２の第２の入力端子の電荷の保持を制御する機能を有する。トランジスタ２３２のソース及びドレインの一方は、機能回路１１０の第２の入力端子ＩＮ２となる。

ＮＡＮＤ回路２０２は、Ｐチャネル型トランジスタであるトランジスタ２４１及び２４２と、Ｎチャネル型トランジスタであるトランジスタ２４３及び２４４と、を有する。

トランジスタ２４１のソースは、電源線ＶｄｄＬに電気的に接続され、ドレインは、ＮＡＮＤ回路２０２の出力端子ＯＵＴとなる。トランジスタ２４１のゲートは、トランジスタ２３２のソース及びドレインの他方に電気的に接続される。

トランジスタ２４２のソースは、電源線ＶｄｄＬに電気的に接続され、ドレインは、ＮＡＮＤ回路２０２の出力端子ＯＵＴとなる。トランジスタ２４２のゲートは、トランジスタ２３１のソース及びドレインの他方に電気的に接続される。

トランジスタ２４３のドレインは、トランジスタ２４１及び２４２のドレインに電気的に接続される。トランジスタ２４３のゲートは、トランジスタ２３１のソース及びドレインの他方に電気的に接続される。

トランジスタ２４４のソースは、接地線ＧｎｄＬに電気的に接続され、ドレインは、トランジスタ２４３のソースに電気的に接続される。トランジスタ２４４のゲートは、トランジスタ２３２のソース及びドレインの他方に電気的に接続される。

さらに、レジスタ（記憶装置）であるスタンダードセルの例について、図４乃至７を用いて説明する。

図４は、レジスタの回路構成例を示す回路図である。図４（Ａ）に示すレジスタは、第１の記憶回路である記憶回路（ＦＦともいう）３０１と、第２の記憶回路である記憶回路（ＮＶＭともいう）３０２と、セレクタ（ＳＥＬともいう）３０３と、を有する。なお、記憶回路３０１と記憶回路３０２を一つの記憶回路とし、レジスタが複数の記憶回路を有していてもよい。

記憶回路３０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが入力される。記憶回路３０１は、クロック信号ＣＬＫに従って入力されるデータ信号のデータを保持し、データ信号Ｑとして出力する機能を有する。

記憶回路３０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、バックゲート信号ＢＧ、及びデータ信号Ｄが入力される。

記憶回路３０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。

セレクタ３０３には、端子ａを介して読み出し制御信号ＲＤ、端子ｂを介して読み出し制御信号の反転信号／ＲＤ、端子ｃを介してデータ信号Ｄ、及び端子ｄを介して記憶回路３０２から出力されるデータ信号（Ｄ＿ＮＶＭともいう）が入力される。

セレクタ３０３は、読み出し制御信号ＲＤに従い、端子ｅを介してデータ信号Ｄ又はデータ信号Ｄ＿ＮＶＭのどちらを出力するか選択する機能を有する。

さらに、記憶回路３０２の一構成例について、図４（Ｂ）を参照して説明する。

図４（Ｂ）に示すように、記憶回路３０２は、データ保持部３１１及びデータ読み出し部３１２を含む。なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）、抵抗変化型メモリ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）などを用いて記憶回路３０２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。

データ保持部３１１には、トランジスタ３２１及び容量素子３２２が設けられている。

トランジスタ３２１は、Ｎチャネル型トランジスタである。トランジスタ３２１のソース及びドレインの一方は、セレクタ３０３の出力端子（端子ｅ）に電気的に接続されている。トランジスタ３２１は、書き込み制御信号ＷＥに従ってセレクタ３０３から入力されるデータ信号の保持を制御する機能を有する。また、トランジスタ３２１は、バックゲートを有する。トランジスタ３２１のバックゲートには、バックゲート信号線ＢＧＬを介してバックゲート信号ＢＧが入力される。例えば、バックゲート信号ＢＧによりトランジスタ３２１のバックゲートの電位を負電位にすることにより、トランジスタ３２１のしきい値電圧を正の方向にシフトさせることができる。

トランジスタ３２１としては、上記オフ電流の低いトランジスタを用いることができる。

容量素子３２２の一対の電極の一方はトランジスタ３２１のソース及びドレインの他方に電気的に接続され、他方には接地電位が与えられる。容量素子３２２は、記憶するデータ信号のデータ（Ｄ＿ＨＬＤ）に基づく電荷を保持する機能を有する。トランジスタ３２１のオフ電流が非常に低いため、電源電圧ＰＷＲの供給が停止しても容量素子３２２の電荷が保持され、データ（Ｄ＿ＨＬＤ）は保持される。

データ読み出し部３１２には、トランジスタ３２３、トランジスタ３２４、トランジスタ３２５、インバータ３２６、及び容量素子３２７が設けられる。

トランジスタ３２３は、Ｐチャネル型トランジスタである。トランジスタ３２３のソースには電源電位Ｖｄｄが与えられ、ゲートには、読み出し制御信号ＲＤが入力される。電源電位Ｖｄｄは、電源線ＶｄｄＬを介して与えられ、接地電位Ｇｎｄは、接地線ＧｎｄＬを介して与えられ、該電源電位Ｖｄｄと接地電位Ｇｎｄの差が電源電圧ＰＷＲとなる。

トランジスタ３２４は、Ｎチャネル型トランジスタである。トランジスタ３２４のドレインは、トランジスタ３２３のドレインに電気的に接続され、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ３２５は、Ｎチャネル型トランジスタである。トランジスタ３２５のドレインは、トランジスタ３２４のソースに電気的に接続され、ソースには、接地電位Ｇｎｄが与えられる。また、トランジスタ３２５のゲートの電位は、データＤ＿ＨＬＤとなる。

インバータ３２６の入力端子は、トランジスタ３２３のドレインに電気的に接続される。また、インバータ３２６の出力端子は、セレクタ３０３の入力端子（端子ｄ）に電気的に接続され、インバータ３２６の出力信号がデータ信号Ｄ＿ＮＶＭとなる。

容量素子３２７の一対の電極の一方は、トランジスタ３２３のドレインに電気的に接続され、他方には、接地電位Ｇｎｄが与えられる。

トランジスタ３２３乃至３２５、及びインバータ３２６としては、例えばチャネル形成領域にシリコンを含むトランジスタを適用できる。

さらに、図４に示すレジスタを有するスタンダードセルの上面模式図を図５及び図６に示す。図５は、シリコンを用いた半導体素子を含むスタンダードセルの上面模式図であり、図６は、図５の構成に加え、酸化物半導体を用いた半導体素子を含むスタンダードセルの上面模式図である。このとき、Ｍ１〜Ｍ６のハッチのうち、同じハッチが付与された構成要素は、同じ導電膜により形成された導電層を表す。

図５に示すように、スタンダードセルには、対向する電源線ＶｄｄＬと接地線ＧｎｄＬの間に記憶回路３０１、セレクタ３０３、トランジスタ３２３、トランジスタ３２４、トランジスタ３２５、及びインバータ３２６が設けられる。さらに、図６に示すように、スタンダードセルには、トランジスタ３２１、容量素子３２２及び３２７が設けられる。なお、トランジスタ３２３のソース電極又はドレイン電極と同じ導電層により電源線ＶｄｄＬが構成され、トランジスタ３２５のソース電極又はドレイン電極と同じ導電層により接地線ＧｎｄＬが構成される。

このとき、トランジスタ３２１は、記憶回路３０１を構成するトランジスタ、トランジスタ３２３、３２４、３２５、インバータ３２６を構成するトランジスタと異なる位置に設けられる。

さらに、容量素子３２２の一対の電極の一方と接地線ＧｎｄＬとを電気的に接続するための開口部を複数設けることが好ましい。これにより、容量素子３２２の一対の電極の一方と接地線ＧｎｄＬとの接続抵抗を小さくできる。

なお、図７に示すように、図６に示す構成に加え、一対の電極の一方が電源線ＶｄｄＬに電気的に接続され、他方が接地線ＧｎｄＬに電気的に接続される容量素子３２８を設けてもよい。容量素子３２８は、トランジスタ３２１のソース電極又はドレイン電極と共に同一の導電膜により形成される第１の電極と、トランジスタ３２１のゲート電極と共に同一の導電膜により形成される第２の電極と、を有する。容量素子３２８を設けることにより、電源線ＶｄｄＬ及び接地線ＧｎｄＬに対するノイズの影響を抑制できる。

さらに、図６に示すスタンダードセルの断面模式図を図８（Ａ）に示す。

図８（Ａ）に示す断面模式図では、一例としてトランジスタ３２１、容量素子３２２、トランジスタ３２５、及び端子部３５２の構造例を示している。

導電層３５０ａは、絶縁層３３０に設けられた開口部においてトランジスタ３２５のゲート電極に電気的に接続される。

導電層３６１ａは、絶縁層３３１に設けられた開口部において導電層３５０ａに電気的に接続される。

トランジスタ３２１のソース電極及びドレイン電極の他方は、絶縁層３３２に設けられた開口部において導電層３６１ｃに電気的に接続される。

容量素子３２２は、トランジスタ３２１のソース電極又はドレイン電極と共に同一の導電膜により設けられた導電層３６２ａ（一対の電極の他方）と、トランジスタ３２１のゲート電極と共に同一の導電膜により形成された導電層３６３（一対の電極の一方）と、を含む。

導電層３６１ｂは、絶縁層３３２を挟んで導電層３６２ａに重畳する。導電層３６１ｂは、容量素子３２２に対するノイズの影響を抑制する機能を有する。

導電層３６２ａは、絶縁層３３２に設けられた開口部において、導電層３６１ａに電気的に接続される。また、導電層３６２ａは、絶縁層３３２に設けられた開口部において導電層３６１ｃに電気的に接続される。

また、導電層３６２ａは、絶縁層３３２に設けられた開口部において導電層３６１ｃに電気的に接続される。

また、トランジスタ３２１のソース及びドレインの他方は、絶縁層３３２に設けられた開口部において導電層３６１ｃに電気的に接続される。

導電層３６１ｄは、トランジスタ３２１のバックゲート電極としての機能を有する。

さらに、トランジスタ３２１のチャネル形成領域は、トランジスタ３２５のチャネル形成領域と異なる位置に設けられる。

端子部３５２では、導電層３５０ｂが絶縁層３３０に設けられた開口部において導電層３４９に電気的に接続される。

導電層３６１ｅは、絶縁層３３１に設けられた開口部において導電層３５０ｂに電気的に接続される。なお、導電層３６１ａ乃至３６１ｅは、絶縁層に埋め込まれている。

導電層３６２ｂは、絶縁層３３２に設けられた開口部において導電層３６１ｅに電気的に接続される。導電層３６２ｂは、トランジスタ３２１のソース電極又はドレイン電極と共に同一の導電膜により形成された層である。

導電層３６４は、絶縁層３３３に設けられた開口部において導電層３６２ｂに電気的に接続される。

さらに、他のスタンダードセルと接続する場合には、図８（Ｂ）に示すように、導電層３６５を設けてもよい。導電層３６５は、絶縁層３３４に設けられた開口部において導電層３６４に電気的に接続される。また、導電層３６４及び３６５により他のスタンダードセルと接続してもよい。このとき、導電層３６４及び導電層３６５は、少なくともトランジスタ３２１のソース電極及びドレイン電極の他方と、容量素子３２２の一対の電極の他方と、トランジスタ３２５のゲート電極と、の接続箇所とは上面方向から見て異なる位置に設けられることが好ましい。これにより、上記接続箇所に対する、導電層３６４及び導電層３６５により生じる寄生容量の影響を抑制できる。

次に、図６に示すスタンダードセルのレジスタの駆動方法の一例について、図９のタイミングチャートを参照して説明する。

まず、通常動作期間である期間Ｔ１１において、電源電圧ＰＷＲ、リセット信号ＲＳＴ、クロック信号ＣＬＫは、記憶回路に供給された状態である。このとき、セレクタ３０３は、データ信号Ｄのデータを記憶回路３０１に出力する。記憶回路３０１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。

次に、電源電圧ＰＷＲを停止する直前のバックアップ期間である期間Ｔ１２において、書き込み制御信号ＷＥのパルスに従って、記憶回路３０２にデータ信号Ｄのデータを記憶させ、データＤ＿ＨＬＤとして保持する。その後記憶回路に対するクロック信号ＣＬＫの供給を停止し、さらにその後記憶回路に対するリセット信号ＲＳＴの供給を停止する。

次に、電源停止期間である期間Ｔ１３において、記憶回路に対する電源電圧ＰＷＲの供給を停止する。このとき、記憶回路３０２において、トランジスタ３２１のオフ電流が低いため、データＤ＿ＨＬＤの値が保持される。なお、電位Ｖｄｄの代わりに電位Ｇｎｄを供給することにより、電源電圧ＰＷＲの供給を停止するとみなすこともできる。

次に、通常動作期間に戻る直前のリカバリー期間である期間Ｔ１４において、レジスタに対する電源電圧ＰＷＲの供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さらにその後リセット信号ＲＳＴの供給を再開する。このとき、クロック信号ＣＬＫが供給される配線を電位Ｖｄｄにしておき、その後クロック信号ＣＬＫの供給を再開する。さらに、読み出し制御信号ＲＤのパルスに従って記憶回路３０２のデータ読み出し部３１２によりデータＤ＿ＨＬＤに応じた値のデータ信号Ｄ＿ＮＶＭがセレクタ３０３に出力される。セレクタ３０３は、読み出し制御信号ＲＤのパルスに従ってデータ信号Ｄ＿ＮＶＭを記憶回路３０１に出力する。これにより、電源停止期間の直前の状態に記憶回路３０１を復帰させることができる。

その後、通常動作期間である期間Ｔ１５において、再び記憶回路３０１の通常動作を行う。

以上がスタンダードセルのレジスタの駆動方法例である。

図６に示す構成のレジスタを用いることにより、電源電圧の供給を停止する直前に第２の記憶回路にデータを退避させ、電源電圧の供給を再開させたときに該データを第１の記憶回路に入力し、電源電圧の供給を停止する直前の状態に復帰できる。このようにして、電源電圧の供給を再開させてからのレジスタの状態復帰を速くできる。

以上が本実施の形態に係るスタンダードセルの例の説明である。

図１乃至９を用いて説明したように、本実施の形態に係るスタンダードセルの一例では、第１のトランジスタと第２のトランジスタとの積層構造を有する。

さらに、本実施の形態に係るスタンダードセルの一例では、上面方向から見て第２のトランジスタを第１のトランジスタと異なる位置に配置することにより、第１のトランジスタに対する第２のトランジスタの電気特性の低下又は第２のトランジスタに対する第１のトランジスタの電気特性の低下を抑制できる。例えば、動作時の第１のトランジスタの発熱による第２のトランジスタのしきい値電圧のシフト又は電界効果移動度の低下を抑制できる。また、第１のトランジスタと第２のトランジスタを電気的に接続する配線による寄生容量を低減できる。特に第１のトランジスタと第２のトランジスタとの接続箇所は、動作時に浮遊状態になることがあるため、寄生容量の影響が大きい。特にスタンダードセルを用いた半導体装置では、同じスタンダードセルを複数用いるため、その分上記寄生容量の影響が無視できなくなる。このため、寄生容量が少ないことが好ましい。また、第１のトランジスタと第２のトランジスタとを電気的にするための配線のレイアウトが容易になる。

さらに、本実施の形態に係るスタンダードセルの一例では、第２のトランジスタとして、オフ電流の低いトランジスタを適用することにより、第１のトランジスタのソース、ドレイン、又はゲートの電荷の保持を制御することができる。例えば、第２のトランジスタをオフ状態にしたときの第１のトランジスタのソース、ドレイン、又はゲートの電荷の保持期間を長くできる。

ここで、上記オフ電流の低いトランジスタとしてインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について説明する。

トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要がある。

一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとし、温度を１５０℃、１２５℃、８５℃と変化させた際のチャネル幅Ｗが１μｍあたりのオフ電流値から見積もったアレニウスプロットを図１０に示す。

図１０では、例えば２７℃のときのトランジスタのオフ電流が１×１０^−２５Ａ以下である。図１０からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流は、極めて小さいことがわかる。

（実施の形態２）
本実施の形態では、実施の形態１に示すスタンダードセルを１つ以上有する半導体装置の例について説明する。

本実施の形態に係る半導体装置のブロック例を図１１に示す。

図１１に示す半導体装置は、電源保護部７００ａ、７００ｂと、パッド部７０１ａ、７０１ｂと、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護部７０２ａ、７０２ｂと、バッファ部７０３ａ、７０３ｂと、配線部７０４ａ、７０４ｂと、ＣＰＵコア７０５と、ＣＰＵ用電源保護部７０６ａ、７０６ｂと、電源制御回路部７０７と、電源制御スイッチ部７０８と、を含む。

電源保護部７００ａ、７００ｂは、電源電圧ＰＷＲの電圧降下を抑制するための領域である。例えば、電源保護部７００ａ、７００ｂに容量素子を設けることにより、電源電圧ＰＷＲの電圧降下を緩和する。

パッド部７０１ａ、７０１ｂを介して入力されるデータ信号は、バッファ部７０３ａ、７０３ｂにより増幅され、配線部７０４ａ、７０４ｂを介してＣＰＵコア７０５に入力される。また、パッド部７０１ａ、７０１ｂを介してクロック信号、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、リセット信号、バックゲート信号ＢＧなどを入力してもよい。

また、ＥＳＤ保護部７０２ａは、パッド部７０１ａとバッファ部７０３ａの間に設けられ、ＥＳＤ保護部７０２ｂは、パッド部７０１ｂとバッファ部７０３ｂの間に設けられる。

ＣＰＵコア７０５は、入力される各種信号に従って演算処理を行う機能を有する。なお、半導体装置に複数のＣＰＵコアを設けてもよい。

ＣＰＵコア７０５には、複数のレジスタが設けられる。レジスタとしては、例えばアキュームレータ、プログラムカウンタ、命令レジスタ、汎用レジスタなどが挙げられる。レジスタは、実施の形態１のスタンダードセルにより構成される。

ＣＰＵ用電源保護部７０６ａ、７０６ｂは、ＣＰＵコア７０５に供給する電源電圧ＰＷＲの電圧降下を抑制するための領域である。例えば、ＣＰＵ用電源保護部７０６ａ、７０６ｂに容量素子を設けることにより、ＣＰＵコア７０５に供給する電源電圧ＰＷＲの電圧降下を緩和する。

電源制御回路部７０７は、ＣＰＵコア７０５に対する電源電圧ＰＷＲの供給を制御する機能を有する。

電源制御スイッチ部７０８には、電源制御回路部７０７に従ってＣＰＵコア７０５に対する電源電圧ＰＷＲの供給を制御する電源制御スイッチが設けられる。電源制御スイッチをオフ状態にすることにより、ＣＰＵコア７０５に対する電源電圧の供給を停止できる。

以上が図１１に示す半導体装置の例である。

図１１を用いて説明したように、本実施の形態に係る半導体装置の一例では、ＣＰＵコアのレジスタを１以上のスタンダードセルを用いて構成する。これにより、半導体装置の設計に要する時間を短縮できる。

（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図１２を参照して説明する。

図１２（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図１２（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。

パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。

ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御することができる。

スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図１２（Ａ）に示す電子機器を電話機として機能させることができる。

図１２（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様である半導体装置を有する。

図１２（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図１２（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図１２（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。

パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。

図１２（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１２（Ｂ）に示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。

スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図１２（Ｂ）に示す電子機器を電話機として機能させることができる。

図１２（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一態様である半導体装置を有する。

図１２（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図１２（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１２（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。

パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。上記パネルは、タッチパネルとしての機能を有することが好ましい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。

ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。

スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。

図１２（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様である半導体装置を有する。

図１２（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。

図１２（Ｄ）は、据え置き型情報端末の一例である。図１２（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。

なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。

パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。

ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１２（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１２（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１２（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。

図１２（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様である半導体装置を有する。

図１２（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。

図１２（Ｅ）は、電気冷凍冷蔵庫の一例である。図１２（Ｅ）に示す電子機器は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。

図１２（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内の半導体装置に対する電源電圧の供給を制御できる。

図１２（Ｆ）は、エアコンディショナーの一例である。図１２（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。

室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。

図１２（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内の半導体装置に対する電源電圧の供給を制御できる。

なお、図１２（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。

なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも本発明の一態様である半導体装置を適用できる。

以上が図１２に示す電子機器の例の説明である。

図１２を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様である半導体装置を用いることにより、消費電力を低くできる。

Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
１００ スタンダードセル
１１０ 機能回路
１１１ 基板
１２１ 配線
１２２ 配線
１３１ 絶縁層
１３２ 絶縁層
２０１ インバータ
２０２ ＮＡＮＤ回路
２１１ トランジスタ
２２１ トランジスタ
２２２ トランジスタ
２３１ トランジスタ
２３２ トランジスタ
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
３０１ 記憶回路
３０２ 記憶回路
３０３ セレクタ
３１１ データ保持部
３１２ データ読み出し部
３２１ トランジスタ
３２２ 容量素子
３２３ トランジスタ
３２４ トランジスタ
３２５ トランジスタ
３２６ インバータ
３２７ 容量素子
３２８ 容量素子
３３０ 絶縁層
３３１ 絶縁層
３３２ 絶縁層
３３３ 絶縁層
３３４ 絶縁層
３４９ 導電層
３５０ａ 導電層
３５０ｂ 導電層
３５２ 端子部
３６１ａ 導電層
３６１ｂ 導電層
３６１ｃ 導電層
３６１ｄ 導電層
３６１ｅ 導電層
３６２ａ 導電層
３６２ｂ 導電層
３６３ 導電層
３６４ 導電層
３６５ 導電層
７００ａ 電源保護部
７００ｂ 電源保護部
７０１ａ パッド部
７０１ｂ パッド部
７０２ａ ＥＳＤ保護部
７０２ｂ ＥＳＤ保護部
７０３ａ バッファ部
７０３ｂ バッファ部
７０４ａ 配線部
７０４ｂ 配線部
７０５ ＣＰＵコア
７０６ａ ＣＰＵ用電源保護部
７０６ｂ ＣＰＵ用電源保護部
７０７ 電源制御回路部
７０８ 電源制御スイッチ部
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機

Claims (5)

1. 上面方向から見て対向する電源線と接地線の間に設けられ、前記電源線及び前記接地線を介して電源電圧が供給される機能回路を有し、
   前記機能回路は、
   基板に設けられた第１のトランジスタと、
   前記第１のトランジスタを挟んで前記基板の一平面に設けられた絶縁層と、
   前記絶縁層に積層され、少なくともチャネル形成領域が上面方向から見て前記第１のトランジスタのチャネル形成領域と異なる位置に設けられた第２のトランジスタと、を有し、
   前記第２のトランジスタのソース電極又はドレイン電極は、前記絶縁層に設けられた開口部において、前記第１のトランジスタのソース電極、ドレイン電極、又はゲート電極に電気的に接続されるスタンダードセル。
2. 前記第２のトランジスタの前記チャネル形成領域は、酸化物半導体を含み、
   前記第２のトランジスタのチャネル幅１μｍあたりのオフ電流は、１００ｚＡ以下である請求項１又は２に記載のスタンダードセル。
3. 前記第２のトランジスタは、バックゲート電極を含む請求項１又は２に記載のスタンダードセル。
4. 請求項１乃至３のいずれか一項に記載のスタンダードセルを１つ以上含む半導体装置。
5. 請求項４に記載の半導体装置を用いた電子機器。

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