TWI696245B - 半導體裝置、電子構件及電子裝置 - Google Patents

半導體裝置、電子構件及電子裝置 Download PDF

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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract

提供層疊有元件層的半導體裝置。在第一元件層和第二元件層之間層疊有第一佈線層及第二佈線層，在第二元件層上層疊有第三佈線層及第四佈線層。邏輯單元的電晶體設置在第一元件層中，邏輯單元的佈線設置在第一佈線層或第二佈線層中。邏輯單元的輸入埠及輸出埠設置在第三佈線層中。藉由第三佈線層或第四佈線層的佈線，邏輯單元的輸入埠與其他邏輯單元的輸出埠連接。藉由第二元件層上方的佈線層使邏輯單元之間連接，邏輯單元之間的佈局佈線製程的效率得到提高。

Description

半導體裝置、電子構件及電子裝置
本說明書、圖式以及申請專利範圍(以下稱為本說明書等)公開半導體裝置、電子構件、電子裝置、它們的工作方法以及製造方法等。例如、作為本發明的一個實施方式的技術領域的一個實例，可以舉出半導體裝置、記憶體裝置、處理裝置、開關電路(例如功率開關、佈線開關等)、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、輸入裝置、攝像裝置、它們的驅動方法、或它們的製造方法。
作為SOC等的設計半導體裝置的方法，有標準單元方式。在該設計方法中，根據各功能準備多個單元(也稱為邏輯單元或標準單元等)，且以這些單元為構成單元而構成半導體裝置。在標準單元方式中，藉由利用自動佈局佈線工具進行單元布圖以及單元之間的佈線連接的製程。
另外，提出了多種半導體裝置，其中利用由氧化物半導體形成半導體區域的電晶體(以下有時稱為OS電晶體)的關態電流極小的特性。
例如，在專利文獻1及2中記載使用OS電晶體的記憶體電路。例如，在非專利文獻1中記載能夠進行電源閘控的處理器，其中正反器及SRAM設置有使用OS電晶體的備份電路。另外，在專利文獻3中提出了將包括Si電晶體及OS電晶體的標準單元和由Si電晶體構成的標準單元組合的半導體裝置。
[專利文獻1]日本專利申請公開第2011-187950號公報
[專利文獻2]日本專利申請公開第2013-8437號公報
[專利文獻3]日本專利申請公開第2013-243351號公報
[非專利文獻1]H.Tamura et al.，“Embedded SRAM and Cortex-M0 Core with Backup Circuits Using a 60-nm Crystalline Oxide Semiconductor for Power Gating，” IEEE COOL Chips XVII，APR.2014.
提供一種新穎的半導體裝置、新穎的半導體裝置的工作方法、或新穎的半導體裝置的製造方法。提供一種層疊有至少兩個元件層的新穎的半導體裝置、該新穎的半導體裝置的工作方法、或該新穎的半導體裝置的製造方法。或者，提供一種能夠進行電源閘控的半導體裝置、以及該半導體裝置的工作方法。或者，提供一種能夠實現半導體裝置的設計製程的高效化的方法。
注意，多個目的的記載不妨礙彼此的目的的存在。本發明的一個實施方式並不一定必須達到所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載看來上述以外的目的是顯然的，且這些目的也會成為本發明的一個實施方式的目的。
(1)本發明的一個實施方式是一種包括多個邏輯單元的半導體裝置，它包括：第一元件層；第二元件層；以及第一至第k佈線層(k為大於3的整數)，其中，在第一元件層及第二元件層中都設置有多個電晶體，第一至第k佈線層被依次層疊，第一元件層設置在第一佈線層的下方，第二元件層設置在第二佈線層與第三佈線層之間，邏輯單元的電晶體設置在第一元件層中，邏輯單元的佈線設置在第一佈線層或第二佈線層中，並且，邏輯單元的輸入埠及輸出埠設置在第三佈線層中。
在上述方式(1)中，藉由第三佈線層的佈線或第三佈線層的佈線及第四佈線層的佈線，邏輯單元的輸入埠與其他邏輯單元的輸出埠可以電連接。
在上述方式(1)中，第三至第k佈線層的佈線的電阻率可以低於第一佈線層及第二佈線層的佈線。或者，第一佈線層及第二佈線層的佈線可以包括包含鎢的導電體，第三至第k佈線層的佈線可以包括包含銅或鋁的導電體。
在上述方式(1)中，第二元件層的多個電晶體可以包括形成有通道的氧化物半導體層。
在上述方式(1)中，第三佈線層的佈線網格的間隔可以為第二佈線層的佈線網格的間隔的1.5倍或2倍。
在上述方式(1)中，可以採用不設置第二佈線層的結構。
在本說明書等中，半導體裝置是指利用半導體特性而可以工作的裝置並是指包括半導體元件(電晶體、二極體以及光電二極體等)的電路及包括該電路的裝置等。具備積體電路的晶片、其封裝容納有晶片的電子構件、記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
在本說明書等中，當記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極是用作控制電晶體的導電狀態的控制節點的節點。在用作源極或汲極的兩個輸入輸出節點中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。電位是相對性的。因此，即使記載為“GND”，也並不一定是指0V的。
在本說明書等中，有時為了表示順序而附記“第一”、“第二”、“第三”等序數詞。另外，有時為了避免構成要素的混淆而附記序數詞。在此情況下，序數詞不限定構成要素的個數，並且不限定順序。例如，可以將“第一”調換為“第二”或“第三”來說明發明的一個實施方式。
在實施方式4中記載關於本說明書等的記載的其他附記。
能夠提供一種新穎的半導體裝置、新穎的半導體裝置的工作方法，或新穎的半導體裝置的製造方法。能夠提供一種層疊有至少兩個元件層的新穎的半導體裝置、該新穎的半導體裝置的工作方法、或該新穎的半導體裝置的製造方法。或者，能夠提供一種能夠進行電源閘控的半導體裝置、或該半導體裝置的工作方法。或者，能夠實現半導體裝置的設計的高效化。
多個效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所例示效果的所有。在本發明的一個實施方式中，根據本說明書中的描述及圖式，除上述之外的目的、效果及新穎的特徵將會顯而易見。
10‧‧‧邏輯單元
10a‧‧‧邏輯電路
11‧‧‧邏輯單元
11a‧‧‧邏輯電路
15‧‧‧佈線網格
15a‧‧‧網格點
16‧‧‧佈線網格
16a‧‧‧網格點
20‧‧‧反相器單元
20N‧‧‧電晶體
20P‧‧‧電晶體
21C‧‧‧區域
22n‧‧‧區域
22p‧‧‧區域
23‧‧‧佈線
24a‧‧‧佈線
24b‧‧‧佈線
24c‧‧‧佈線
24d‧‧‧佈線
25a‧‧‧佈線
25b‧‧‧佈線
26a‧‧‧佈線
26b‧‧‧佈線
30‧‧‧電路
30-1‧‧‧電路
30-2‧‧‧電路
31‧‧‧電路
32‧‧‧電路
33‧‧‧電路
34‧‧‧邏輯電路
35‧‧‧邏輯電路
36A‧‧‧備份電路
36B‧‧‧備份電路
36C‧‧‧備份電路
40‧‧‧單晶矽晶圓
41‧‧‧絕緣層
42‧‧‧絕緣層
43‧‧‧絕緣層
44‧‧‧絕緣層
52-1‧‧‧絕緣層
52-3‧‧‧絕緣層
53-1‧‧‧絕緣層
53-2‧‧‧絕緣層
53-3‧‧‧絕緣層
53-4‧‧‧絕緣層
53-5‧‧‧絕緣層
53-6‧‧‧絕緣層
61‧‧‧佈線
62‧‧‧佈線
63‧‧‧佈線
64‧‧‧佈線
65‧‧‧佈線
66‧‧‧佈線
67‧‧‧佈線
68‧‧‧佈線
71‧‧‧插頭
72‧‧‧插頭
73‧‧‧插頭
74‧‧‧插頭
75‧‧‧插頭
76‧‧‧插頭
100‧‧‧半導體裝置
101‧‧‧半導體裝置
110‧‧‧邏輯單元
111‧‧‧邏輯單元
112‧‧‧電路
200‧‧‧PU(處理裝置)
201‧‧‧處理器核心
202‧‧‧PMU(電源管理單元)
203‧‧‧PSW(功率開關)
204‧‧‧時脈控制電路
205‧‧‧電路
210‧‧‧電源電路
220‧‧‧端子
221‧‧‧端子
222‧‧‧端子
231‧‧‧控制裝置
232‧‧‧程式計數器
233‧‧‧管線暫存器
234‧‧‧管線暫存器
235‧‧‧暫存器檔案
236‧‧‧ALU(算術邏輯單元)
237‧‧‧資料匯流排
240‧‧‧邏輯電路
250‧‧‧FF(正反器)
251‧‧‧SFF(掃描正反器)
252‧‧‧備份電路
253‧‧‧SEL(選擇器)
254‧‧‧FF(正反器)
254a‧‧‧電路
700‧‧‧單晶矽晶圓
710‧‧‧元件分離層
771‧‧‧井
772‧‧‧活性層
773‧‧‧低濃度雜質區域
774‧‧‧高濃度雜質區域
775‧‧‧導電區域
776‧‧‧閘極絕緣層
777‧‧‧閘極電極
778‧‧‧側壁絕緣層
779‧‧‧側壁絕緣層
800‧‧‧OS電晶體
801‧‧‧OS電晶體
802‧‧‧OS電晶體
803‧‧‧OS電晶體
820‧‧‧基板
821‧‧‧絕緣層
822‧‧‧絕緣層
823‧‧‧絕緣層
824‧‧‧絕緣層
825‧‧‧絕緣層
840‧‧‧半導體區域
841‧‧‧半導體層
842‧‧‧半導體層
843‧‧‧半導體層
850‧‧‧導電層
851‧‧‧導電層
852‧‧‧導電層
853‧‧‧導電層
855‧‧‧導電層
856‧‧‧導電層
900‧‧‧可攜式遊戲機
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
910‧‧‧可攜式資訊終端
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
920‧‧‧膝上型個人電腦
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
930‧‧‧電冷藏冷凍箱
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
940‧‧‧視頻攝影機
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
950‧‧‧汽車
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
7000‧‧‧電子構件
7001‧‧‧引線
7002‧‧‧印刷電路板
7003‧‧‧電路部
7004‧‧‧電路基板
A1‧‧‧埠
B1‧‧‧埠
BK‧‧‧埠
C1‧‧‧電容元件
CK‧‧‧埠
CK1‧‧‧埠
CKB1‧‧‧埠
D‧‧‧埠
DE1‧‧‧電晶體
DE2‧‧‧電晶體
DE-1‧‧‧元件層
DE-2‧‧‧元件層
L15‧‧‧網格間隔
L16‧‧‧網格間隔
MA-1‧‧‧佈線層
MA-2‧‧‧佈線層
MA-3‧‧‧佈線層
MB-1‧‧‧佈線層
MB-2‧‧‧佈線層
MB-3‧‧‧佈線層
MB-k‧‧‧佈線層
MVA1‧‧‧層
MVA2‧‧‧層
MVA3‧‧‧層
MVA4‧‧‧層
MVA5‧‧‧層
MVA6‧‧‧層
N35‧‧‧節點
OBG‧‧‧埠
PL‧‧‧埠
Q‧‧‧埠
QB‧‧‧埠
RE‧‧‧埠
RT‧‧‧埠
SD‧‧‧埠
SD_IN‧‧‧埠
SE‧‧‧埠
SN1‧‧‧節點
Tn‧‧‧Si電晶體
Tp‧‧‧Si電晶體
TO1:電晶體
TO2:電晶體
TO3:電晶體
TO6:電晶體
TO7:電晶體
TO8:電晶體
VH:埠
VL:埠
Y1:埠
在圖式中：圖1A至1D是示出半導體裝置及邏輯單元的結構實例的示意圖；圖2A至2D是示出半導體裝置及邏輯單元的結構實例的示意圖；圖3A和3B是示出反相器單元的佈置實例的圖；圖4A至4F是示出邏輯電路和氧化物半導體電晶體的組合實例的電路圖；圖5是示意性地示出半導體裝置的疊層結構的剖面圖；圖6是示出處理裝置的結構實例的方塊圖；圖7是示出處理器核心的結構實例的方塊圖； 圖8是示出正反器的結構實例的電路圖；圖9是示出正反器的工作實例的時序圖；圖10是示出正反器的工作實例的時序圖；圖11是示意性地示出正反器的裝置結構實例的圖；圖12A是示出電子構件的製造方法的實例的流程圖，圖12B是示出電子構件的結構實例的透視示意圖；圖13A至13F是說明電子裝置的結構實例的圖；圖14A是示出OS電晶體的結構實例的俯視圖，圖14B是圖14A的線y1-y2之間的剖面圖，圖14C是圖14A的線x1-x2之間的剖面圖，以及圖14D是圖14A的線x3-x4之間的剖面圖；圖15A是圖14B的局部放大圖，圖15B是OS電晶體的能帶圖；圖16A至16C是示出OS電晶體的結構實例的剖面圖；圖17A和17B是示出電晶體的結構實例的剖面圖。
以下說明本發明的實施方式。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
下面所示的多個實施方式可以適當地組合。另外，在一個實施方式中 示出多個結構實例(包括製造方法實例、工作方法實例等)的情況下，可以適當地組合該結構實例，並且可以適當地組合其他實施方式所記載的一個或多個結構實例。
在本說明書中，例如，有時將高電源電位VDD簡稱為電位VDD或VDD等。其它構成要素(例如，信號、電壓、電路、元件、電極及佈線等)也是同樣的。
實施方式1 〈〈半導體裝置的結構實例1〉〉
在此，對層疊有兩個元件層的半導體裝置進行說明。圖1A是示意性地示出半導體裝置的疊層結構的圖。半導體裝置100包括兩個元件層DE-1及DE-2、兩個佈線層MA-1及MA-2、以及k個佈線層MB-1至MB-k(k為大於1的整數)。這些佈線層按MA-1、MA-2、MB-1至MB-k的順序層疊。在元件層DE-1上層疊有元件層DE-2。元件層DE-1與元件層DE-2之間設置有佈線層MA-1及MA-2。在元件層DE-2上層疊有佈線層MB-1至MB-k。
佈線層MA-1、MA-2、MB-1至MB-k分別設置有多個佈線。元件層DE-1及DE-2分別設置有多個電晶體。在元件層DE-1及DE-2中，除了電晶體之外還可以設置電阻元件、電容元件以及二極體等。
在半導體裝置100中，在鄰接的兩個佈線層之間設置有層間絕緣層，該層間絕緣層使兩個層絕緣。為了使上層的佈線與下層的佈線電連接，在層間絕緣層中形成有插頭。另外，與此相同，在鄰接的元件層與佈線層之間也設置有層間絕緣層，藉由插頭使元件層的元件與佈線層的佈線連接。
〈元件層〉
因為元件層DE-1和元件層DE-2以不同製程製造，可以使元件層DE-1的電晶體(以下稱為“電晶體DE1”)和元件層DE-2的電晶體(以下稱為“電晶體DE2”)的裝置結構及構成要素的材料等彼此不同。
例如，可以將電晶體DE1製造在半導體基板上。作為半導體基板，例如有由矽、鍺、碳化矽、矽鍺等構成的第14族元素半導體基板、以及由砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。半導體基板可以為塊型或在半導體基板上隔著絕緣區域設置有半導體層的SOI(Silicon on Insulator：絕緣層上覆矽)型等。半導體基板的晶體結構較佳為單晶或多晶等。電晶體DE1的半導體區域依靠於半導體基板的材料及晶體結構。
電晶體DE2的半導體區域是由在佈線層MA-2的上方藉由氣相法成膜的半導體構成的。構成半導體區域的半導體大致分為單晶半導體和非單 晶半導體。作為非單晶半導體，可以舉出多晶半導體、微晶半導體、非晶半導體等。作為半導體材料，可以舉出包含Si、Ge、C等的第14族元素中的一種或多種的第14族半導體(例如，矽、鍺、碳化矽、矽鍺等)、氧化物半導體(例如，In-Ga-Zn氧化物等)或化合物半導體等。
例如，在由矽形成電晶體DE2的半導體區域的情況下，可以由藉由氣相沉積法或濺射法等成膜的非晶矽或使非晶矽結晶化的多晶矽等形成半導體區域。在非晶矽的結晶化時使用熱處理或雷射照射處理等即可。或者，可以由藉由氣相沉積法或濺射法等成膜的氧化物半導體形成電晶體DE2的半導體區域。在此情況下，電晶體DE2為OS電晶體。
〈邏輯單元〉
半導體裝置100包括以多個邏輯單元10為構成單位而構成的一個或多個電路。在圖1B中示意性地示出邏輯單元10的結構。邏輯單元10包括一個或多個電晶體、多個佈線、埠A1以及埠Y1。埠A1為輸入埠，並且埠Y1為輸出埠。
在邏輯單元10中，多個電晶體設置在元件層DE-1中。多個電晶體藉由設置在佈線層MA-1及佈線層MA-2中的任一個的佈線彼此電連接，而構成具有指定的處理功能的邏輯電路10a。
邏輯電路10a具有對埠A1的資料進行處理並將該處理了的資料從埠Y1 輸出的功能。對邏輯電路10a的電路結構沒有特別的限定。例如，可以使用反相器電路或NAND電路等的基本邏輯閘電路、正反器、閂鎖電路、計數器以及多工器等。另外，也可以使用算數運算單元等複雜的邏輯電路。
雖然在此將邏輯單元10的輸入埠及輸出埠的個數為一個，但是有時根據邏輯單元10的電路結構設置多個輸入埠，該多個輸入埠與埠A1同樣地配置。另外，有時設置多個輸出埠，該多個輸出埠與埠Y1同樣地配置。
埠A1及埠Y1分別設置在佈線層MB-1中。另外，兩個邏輯單元10之間藉由佈線層MB-1的佈線或佈線層MB-2的佈線彼此電連接。圖1C及圖1D是示意性地示出兩個邏輯單元10之間的連接結構的圖。在圖1C的實例中，邏輯單元10的埠Y1藉由佈線層MB-2的佈線與其它邏輯單元10的埠A1電連接。在圖1D的實例中，邏輯單元10的埠Y1藉由佈線層MB-1的佈線與其它邏輯單元10的埠A1電連接。在半導體裝置100中，邏輯電路10a由設置在元件層DE-2的下方的層中的電晶體DE1及佈線構成，多個邏輯單元10(邏輯電路10a)之間藉由元件層DE-2的上方的層中的佈線彼此電連接。
就是說，邏輯單元10的電路部(邏輯電路10a)由元件層DE-2的下方的疊層(DE-1、MA-2)構成，電路部的輸入埠及輸出埠設置在層疊在元 件層DE-2上的佈線層MB-1中。
〈佈線層〉
在半導體裝置100中，電晶體DE1及DE2的電極、各佈線層的佈線、使佈線之間連接的插頭等較佳為電阻率低的導電體(例如鋁或銅)。藉由使佈線等低電阻化，佈線等的寄生電阻或寄生電容降低，因此可以抑制信號的延遲而減少功耗。另外，因為能夠縮小形成插頭的導通孔(via hole)，所以是有助於高集成化。
(MA-1及MA-2)
另外，形成在元件層DE-2的下方的佈線層MA-1、MA-2中的佈線等的導電體被要求能夠承受元件層DE-2(電晶體DE2)的製程的處理溫度。另外，與使用單晶矽晶圓形成的Si電晶體不同，電晶體DE2的半導體區域由藉由氣相法成膜的半導體形成。由此，為了提高電晶體DE2的特性及可靠性，半導體區域有時在400℃以上的處理溫度下形成。例如，在電晶體DE2為多晶矽電晶體的情況下，這種高溫的熱處理是提高多晶矽的結晶性的熱處理。例如，在電晶體DE2為OS電晶體的情況下，可以採用為了減少氧化物半導體區域的氧缺陷的熱處理或減少氫(H)的熱處理。
因此，作為佈線層MA-1及MA-2的佈線等，較佳為使用具有能夠承受400℃左右(例如400℃至500℃)的熱度的耐熱性的導電體形成。作為 這種導電體，可以舉出添加有磷等雜質的多晶矽、矽化物、高熔點金屬、高熔點金屬的合金以及高熔點金屬的化合物等。作為高熔點金屬，可以舉出鎢、鉬、鉭、鈦、鉻、鈮、釩以及鉑等。作為可以用於佈線層MA-1及MA-2的佈線等的高熔點金屬的合金，例如可以舉出Ta-W合金及Mo-W合金。作為高熔點金屬的化合物，可以舉出氮化鈦及氮化鉭等。
佈線層MA-1及MA-2的佈線等既可以為單層導電體，又可以為疊層導電體。作為佈線層MA-1及MA-2的佈線、以及連接於該佈線的插頭，較佳為使用具備耐熱性及導電性的鎢或鉬形成，特別較佳為使用鎢。
(MB-1至MB-k)
佈線層MB-j(j為1以上且k以下的整數)在元件層DE-2上層疊，因此作為佈線層MB-j的佈線及連接於該佈線的插頭，可以使用其耐熱性低但電阻低的導電體(例如以鋁或銅為主要成分的導電體)形成。作為這些低電阻導電體，可以舉出鋁、銅、鋁合金、包含用於防止小丘的元素(Si、Cr、Sc、Ta、Ti等)的鋁合金(例如Al-Mo合金、Al-Ti合金)、以及銅合金(例如Cu-Mo合金、Cu-W合金)等。佈線層MB-j的佈線及連接於該佈線的插頭既可以為單層導電體又可以為疊層導電體。在為疊層導電體的情況下，可以採用以上所述的低電阻導電體和以上所述的高耐熱性導電體的疊層。藉由採用這種疊層，可以提高佈線及插頭的耐熱性，或者可以抑制遷移。例如，在設置疊層導電體的情況下， 在低電阻導電體的下側及上側中的一者或兩者設置鈦、鉬及鎢等高熔點金屬、或它們的氮化物(氮化鈦、氮化鉬及氮化鎢)即可。例如，可以由氮化鈦、鋁、氮化鈦的三個層的導電體形成佈線及插頭。
就是說，作為層疊在元件層DE-2上的佈線層MB-j，為了半導體裝置100的高速工作使用低電阻導電體。相對於此，由於元件層DE-2下方的佈線層MA-1及MA-2被要求耐熱性，作為該佈線層MA-1及MA-2使用其電阻率比佈線層MB-j的導電體高的導電體。當然，根據元件層DE-2的處理溫度，與佈線層MB-j同樣，作為佈線層MA-1及MA-2的佈線也可以使用低電阻導電體。
因為邏輯單元10的所有電晶體設置在元件層DE-1中，所以為了容易地配置並連接邏輯電路10a，在元件層DE-2下方的佈線層MA-1、MA-2及元件層DE-1的疊層中配置邏輯電路10a的所有構成要素。另外，藉由將埠A1及埠Y1設置在元件層DE-2的上方的佈線層MB-1中，從半導體裝置100的設計方面來看邏輯單元10的佈局製程及多個邏輯單元10之間的佈線連接製程變得容易，而提高半導體裝置100的設計效率。另外，藉由佈線層MB-1及MB-2的低電阻佈線使多個邏輯單元10之間連接，可以以高頻率使邏輯單元10工作。
此外，根據邏輯單元10的佈局，有時更佳的是藉由佈線層MA-2的佈線使邏輯單元10之間彼此連接。在這種邏輯單元10中，埠A1及埠Y1設置 在佈線層MA-2中即可。
〈〈半導體裝置的結構實例2〉〉
另外，在可以使用元件層DE-1的電晶體DE1及佈線層MA-1的佈線設計邏輯單元10的邏輯電路10a的情況下，可以不設置佈線層MA-2。在圖2A至2D中示出這種結構實例。
圖2A的半導體裝置101是半導體裝置100的變形例子，除了不設置佈線層MA-2之點以外，半導體裝置101與半導體裝置100相同。半導體裝置101包括由多個邏輯單元11構成的電路。圖2B是示意性地示出邏輯單元11的結構實例的圖。邏輯單元11是邏輯單元10的變形例子，邏輯單元11的電路部(邏輯電路11a)由元件層DE-1及佈線層MA-1構成。
邏輯單元11之間的連接與邏輯單元10之間的連接相同。在圖2C中示出藉由佈線層MB-2的佈線使兩個邏輯單元11彼此連接的實例。在圖2D中示出藉由佈線層MB-1的佈線使兩個邏輯單元11彼此連接的實例。
雖然在此將邏輯單元11的輸入埠及輸出埠的個數為一個，但是有時根據邏輯單元11的電路結構設置多個輸入埠，有時設置多個輸出埠。這些輸入及輸出埠與埠A1及埠Y1同樣地配置。關於邏輯電路10也是同樣的。
雖然下面以半導體裝置100及邏輯單元10為實例說明本發明的更具體的方式，但是同樣適用於半導體裝置101及邏輯單元11。
〈〈邏輯單元10的佈局實例〉〉
以反相器單元為實例說明邏輯單元10的佈局。圖3A和3B是示意性地示出反相器單元20的佈局的圖。圖3A示出電晶體20P、電晶體20N、佈線層MA-1及MA-2的佈線的佈局，並且圖3B示出佈線層MA-2及MB-1的佈線的佈局。在圖3A中示出用於元件層DE-1、佈線層MA-1及MA-2的設計的佈線網格(grid)15及網格點15a。在圖3B中示出用於佈線層MB-1及MB-2的設計的佈線網格16及網格點16a。L15及L16是網格的間隔。
電晶體20P為p通道型電晶體，並且電晶體20N為n通道型電晶體。區域21C是形成反相器單元20的區域。在元件層DE-1中設置有區域22p、22n、以及佈線23。區域22p是形成有電晶體20P的區域，區域22n是形成有電晶體20N的區域。在區域22p及區域22n中分別設置有構成電晶體20P及20N的源極及汲極的雜質區域。佈線23構成電晶體20N及20P的閘極。
在佈線層MA-1中設置有佈線24a-24d，在佈線層MA-2中設置有佈線25a及25b，在佈線層MB-1中設置有佈線26a及26b。藉由佈線26b使電晶體20P和電晶體20N串聯連接。佈線24c構成供應低電源電位VSS的電源線 (VSS線)。佈線24d構成供應高電源電位VDD的電源線(VDD線)。
埠A1由佈線26a構成。佈線26a藉由佈線25a及24a與佈線23電連接。埠Y1由佈線26b構成。佈線26b藉由佈線25b與佈線24b電連接。佈線25a、24a以及23以重疊於共用的網格點15a的方式配置。與此相同，佈線25b及24b以重疊於共用的網格點15a的方式配置。
由於佈線層MB-1及MB-2層疊在元件層DE-2上，因此有時L16大於L15。在此情況下，可以以L16為元件層DE-2的設計規則的最小值。注意，在這種設計規則中，佈線層MB-1及MB-2的網格點16a與佈線層MA-1及MA-2的網格點15a不一致，因此有時降低自動佈局佈線工具的設計效率。
在此，在L16大於L15的情況下，將L16設定為L15的1.5倍或2倍。在此，L16為L15的2倍。藉由採用這種設計規則，佈線網格15包括重疊於網格點16a的網格點15a。因此能夠實現提高自動佈局佈線工具的設計效率及抑制半導體裝置100的面積附加。此外，在設計組合邏輯單元10和電晶體DE2的電路的情況下，這種設計規則有助於高效率的設計。
〈〈電晶體DE2和邏輯單元10的組合〉〉
在半導體裝置100中可以設置組合一個或多個電晶體DE2和邏輯單元10的電路。在電晶體DE2為OS電晶體的情況下，由於OS電晶體的關態電 流極小，因此能夠實現對邏輯單元10的邏輯電路10a附加功能或提高性能。在圖4A至4F中示出組合OS電晶體和邏輯電路的電路的實例。圖4A至4F中的電晶體TO1至TO3及TO6至TO8為OS電晶體。
在此指的“關態電流”是在電晶體處於關閉狀態時流在源極和汲極之間的電流。在電晶體為n通道型的情況下，例如當臨界電壓為0V至2V左右時，可以將閘極和源極之間的電壓為負電壓時的流在源極和汲極之間的電流稱為關態電流。另外，關態電流極小是指例如每通道寬度1μm的關態電流為100zA(z：介，10-21)以下。由於關態電流越小越好，所以該標準化關態電流較佳為10zA/μm以下或1zA/μm以下，更佳為10yA/μm(y：攸，10-24)以下。
由於氧化物半導體的能帶間隙為3.0eV以上，因此OS電晶體的因熱激發所引起的洩漏電流較小，並且如上所述關態電流極小。OS電晶體的通道形成區域較佳為包含銦(In)及亞鉛(Zn)中的至少一個的氧化物半導體。作為這種氧化物半導體，典型例子為In-Ga-Zn氧化物、In-Sn-Zn氧化物。藉由減少用作電子予體(施體)的水分或氫等雜質且減少氧缺損，能夠使氧化物半導體成為i型(本質半導體)或無限趨近於i型。在此，將上述氧化物半導體可以稱為高度純化了的氧化物半導體。藉由使用高度純化了的氧化物半導體，能夠將以電晶體的通道寬度標準化的OS電晶體的關態電流降低至幾yA/μm以上且幾zA/μm以下左右。關於OS電晶體及氧化物半導體，將在實施方式3及4中進行說明。
圖4A的電路30包括邏輯電路34及電晶體TO6。邏輯電路34對應於邏輯單元10的邏輯電路10a。電晶體TO6用作遮斷VSS的供應的功率開關。電晶體TO6的開關被信號slp控制。
如圖4B及4C所示，也可以在電晶體TO6中設置背閘極。在圖4B的電路30-1中，電晶體TO7的背閘極與埠OBG電連接。根據埠OBG的電位，可以控制電晶體TO7的臨界電壓。在電晶體TO7的背閘極和通道形成區域之間的絕緣層上設置電荷積累層的情況下，當形成電路30-1時可以進行藉由埠OBG對電晶體TO7的電荷積累層注入電荷的製程。當進行該工序時，在不控制埠OBG的電位的情況下可以使電晶體TO7的背閘極處於電浮動狀態並使電路30-1工作。
在圖4C的電路30-2中，電晶體TO8的背閘極與閘極電連接。藉由採用這種裝置結構，可以提高電晶體TO8的通態電流(on-state current)特性。另外，電晶體TO8的背閘極可以與源極或汲極電連接。
在圖4D至4F中示出將邏輯電路和適用OS電晶體的備份電路組合的電路的實例。藉由設置用來對邏輯電路的資料(狀態)進行備份的電路，可以進行組裝有邏輯電路的半導體裝置的電源閘控。由於OS電晶體具有極小的關態電流，下面所示的備份電路在時脈閘控及電源閘控時能夠長時間保持資料。
圖4D的電路31包括邏輯電路35及備份電路36A。邏輯電路35對應於邏輯單元10的邏輯電路10a。備份電路36A包括節點SN1、電晶體TO1及電容元件C1。備份電路36A具有與DRAM的記憶單元相同的結構。節點SN1為保持節點，藉由使電晶體TO1處於關閉狀態而節點SN1成為電浮動狀態。電容元件C1為用於保持節點SN1的電位的記憶容量，該電容元件C1與節點SN1及埠PL電連接。電晶體TO1的閘極與埠BK電連接。埠BK被輸入控制備份工作的信號。藉由使電晶體TO1處於導通來對節點N35的資料進行備份或將保持在節點SN1中的資料寫入到節點N35。節點N35可以是邏輯電路35的內部節點、輸入節點以及輸出節點中的任一個。
圖4E的電路32包括邏輯電路35及備份電路36B。備份電路36B是對備份電路36A加上電晶體TO2的。電晶體TO1與電晶體TO2串聯連接。藉由使電晶體TO1及TO2處於關閉狀態，節點SN1處於電浮動狀態。電晶體TO2的閘極與埠RE電連接。埠RE被輸入用來控制恢復工作的信號。
在備份工作中，藉由使電晶體TO1處於導通狀態，將邏輯電路35的輸出節點(埠Y1)的資料寫入到節點SN1。在恢復工作中，藉由使電晶體TO2處於導通狀態，將節點SN1的資料寫入到邏輯電路35的輸入節點(埠A1)。注意，成為備份對象的節點既可以為邏輯電路35的內部節點，又可以為輸出節點。另外，返回資料的節點既可以為內部節點， 又可以為輸出節點。
圖4F的電路33包括邏輯電路35、埠B1以及備份電路36C。備份電路36C是對備份電路36B加上電晶體TO3的。電晶體TO3是控制埠B1和埠A1之間的導電狀態的傳輸電晶體。電晶體TO3的閘極與埠BK電連接。
另外，電晶體TO1至TO3也可以如電晶體TO7及TO8那樣分別包括背閘極。
(保持時間)
由於電晶體TO1至TO3為OS電晶體，從而備份電路36A-36C能夠長時間保持資料。例如，在備份電路36A中，在電源電壓為2V以上且3.5V以下、節點SN1的記憶容量(C1的容量)為21fF、且所允許的節點SN1的保持電位的變動量低於0.5V的情況下，為了在10年間將85℃下的保持電位的變動量抑制在允許範圍內，從節點SN1洩漏的電流量需要低於33×10-24A。在從其它元件的洩漏電流更小，且所洩漏的電流幾乎只從電晶體TO1洩漏的情況下，電晶體TO1的通道寬度為350nm時的電晶體TO1的每通道寬度的洩漏電流較佳為低於93×10-24A/μm。就是說，藉由將電晶體TO1為OS電晶體，備份電路36A能夠在10年間在85℃下保持資料。
在像備份電路36A-36C那樣的利用OS電晶體的關態電流特性的記憶體 電路中，有時在保持期間中對OS電晶體持續供應指定電位。例如，有時使OS電晶體處於完全的關閉狀態的電位持續供應到OS電晶體的閘極。或者，有時使OS電晶體處於常關閉狀態的電位持續供應到OS電晶體的背閘極。在這種情況下，雖然在保持期間中對記憶體電路供應電壓，但是電流幾乎不流動，因此幾乎不消耗功率。由於幾乎不消耗功率，所以可以說即使指定電壓供應到記憶體電路，利用OS電晶體的記憶體電路在實質上也是非揮發性。
〈〈半導體裝置100的疊層結構的實例〉〉
圖5是示意性地示出半導體裝置100的疊層結構的圖。在圖5中示出邏輯單元110、邏輯單元111以及電路112。電路112層疊在邏輯單元111上。電路112是對應於圖4C至4E所示的備份電路的電路，為了對邏輯單元111的資料進行備份，電路112與邏輯單元111連接。在圖5中示出設置在電路112中的電晶體TO1及電容元件C1。
圖5中的半導體裝置100形成在單晶矽晶圓40上。在元件層DE-1中形成多個Si電晶體Tp及Si電晶體Tn。這些Si電晶體由絕緣層41覆蓋。邏輯單元110為反相器單元。邏輯單元111為反相器的輸出節點與埠Y1電連接的邏輯電路。在此，Si電晶體Tp為p通道型電晶體，且Si電晶體Tn為n通道型電晶體。
層MVA1至MVA6是形成有用來使上層的導電體和下層的導電體之間 導通的插頭的層。層MVA1至MVA6包括設置在絕緣層53-1至53-6中的多個插頭71至76。
佈線層MA-1及MA-2分別包括設置在絕緣層51-1及51-2中的多個佈線61及62。佈線層MB-1至MB-3分別包括多個佈線64至66。佈線64及66分別設置在絕緣層52-1及52-3中。佈線65形成在絕緣層53-5上。佈線65由絕緣層44覆蓋。
在電路112中，設置有隔著絕緣層44與佈線65重疊的佈線67，由此構成電容元件C1。注意，構成電容元件C1的電極不侷限於形成在佈線層MB-2中的電極。電容元件C1的電極可以形成在半導體裝置100所包括的佈線層的任一個中。埠PL及BK設置在佈線層MB-3中。電晶體TO1的閘極(佈線68)與埠BK連接。
雖然在此示出在元件層DE-2上設置有三個佈線層的實例，但是不侷限於此。在元件層DE-2上設置有兩個以上的佈線層即可。
在元件層DE-2中形成多個OS電晶體。OS電晶體形成在絕緣層42上並由絕緣層43覆蓋。絕緣層42及43為對於OS電晶體的鈍化層。圖5示出設置在元件層DE-2中的OS電晶體中之電晶體TO1。電晶體TO1具有與實施方式3所說明的OS電晶體800(圖14A至14D)相同的裝置結構。在元件層DE-2中設置有包括背閘極的OS電晶體，因此元件層DE-2包括設置有 背閘極的佈線層MA-3。佈線層MA-3包括設置在絕緣層51-3中的多個佈線63。
在圖5中，邏輯單元110的埠A1及埠Y1分別藉由插頭75與佈線65連接。在有佈線層MA-3的情況下，在邏輯單元110及邏輯單元111中，可以在佈線層MA-3中設置用來使由層(DE-1、MA-1及MA-2)構成的邏輯電路和輸入埠及輸出埠連接的佈線。
在圖5中，佈線61至63及插頭71至73為以上所述的耐熱性高的導電體(例如鎢)。另一方面，作為在形成元件層DE-2之後形成的佈線64至67及插頭74至76，較佳為使用其熔點及電阻率低於佈線61等的導電體(例如Cu及Al等)。
在此，雖然元件層DE-1的電晶體Tp及Tn為平面型電晶體，但是不侷限於此。電晶體Tp及Tn也可以為例如具有立體結構的電晶體(鰭(FIN)型電晶體、三維電晶體等)。圖17A和17B示出鰭型電晶體的一個實例。圖17A為電晶體的通道長度方向的剖面圖，且圖17B為沿著線e1-e2切斷的圖17A的剖面圖。
在圖17A和17B所示的電晶體中，活性層(也稱為通道形成區域)772具有凸形狀，沿著其側面及頂面設置有閘極絕緣層776及閘極電極777。710為元件分離層。771為井(well)，773為低濃度雜質區域，且 774為高濃度雜質區域。775為導電區域。778及779為側壁絕緣層。雖然在圖17A和17B中示出對單晶矽晶圓700進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體區域。
〈〈處理裝置的結構實例〉〉
在此，作為以邏輯單元為構成單位而設計的半導體裝置的具體實例，對處理裝置進行說明。圖6所示的半導體裝置包括處理裝置(PU)200及電源電路210。PU200為具有執行指令的功能的電路。PU200包括集成在一個晶片上的多個功能電路。PU200包括處理器核心201、電源管理單元(PMU)202、電源開關(PSW)203以及時脈控制電路204。圖6示出電源電路210與PU200設置在不同晶片上的例子。端子220是電源電位用端子，電源電位VDD從電源電路210被輸入到端子220。端子221、222是信號的輸入端子。端子221被輸入主時脈信號MCLK。向端子222輸入信號INT。信號INT為要求中斷處理的中斷信號。信號INT被輸入到PU200的處理器核心201及PMU202。
〈處理器核心〉
處理器核心201為具有處理指令的功能的電路，也可以被稱為運算處理電路或處理器(處理裝置)。處理器核心201以邏輯單元為基本單位而被設計。處理器核心201包括邏輯電路240及正反器(FF)250等，它們構成各種功能電路。例如，邏輯電路240可以為組合電路。FF250包括在暫存器中。
FF250包括掃描正反器(SFF)251及備份電路252。SFF251由邏輯單元構成。備份電路252是用來對SFF251的資料進行備份的電路。就是說，將FF250可以稱為具備備份功能的掃描正反器。FF250的埠Q與邏輯電路240的輸入端子電連接，並且為了構成掃描器鏈而FF250的埠Q與其他FF250的埠SD_IN電連接。藉由設置FF250，能夠進行處理器核心201的時脈閘控及電源閘控，從而可以減少PU200的功耗。
圖7是處理器核心201的結構實例。圖7所示的處理器核心201包括控制裝置231、程式計數器232、管線暫存器233、管線暫存器234、暫存器檔案235、ALU(算術邏輯單元)236及資料匯流排237。處理器核心201與PMU202或快取記憶體等週邊電路之間的資料傳輸經由資料匯流排237進行。
控制裝置231藉由總括控制程式計數器232、管線暫存器233、管線暫存器234、暫存器檔案235、ALU236以及資料匯流排237的工作，對包含在被輸入的應用軟體等程式中的指令進行解碼及執行。ALU236具有進行四則運算和邏輯運算等各種運算處理的功能。程式計數器232是具有儲存接下來要執行的指令的地址的功能的暫存器。
管線暫存器233是具有暫時儲存指令資料的功能的暫存器。暫存器檔案235具有包括通用暫存器的多個暫存器，可以儲存從主記憶體讀出的資 料或者由ALU236的運算處理結果得出的資料等。管線暫存器234是具有暫時儲存用於ALU236的運算處理的資料或者由ALU236的運算處理結果得出的資料等的功能的暫存器。
〈正反器的電路結構實例〉
圖8示出FF250的電路結構實例。圖8所示的備份電路252包括與備份電路36C相同的電路結構。圖8所示的SFF251包括選擇器(SEL)253、FF254、埠VH、VL、D、Q、QB、SD、SD_IN、SE、CK以及RT。
埠VH是高電源電壓VDD用電源端子，埠VL是低電源電壓VSS用電源埠。VDD及VSS被供應到SEL253的反相器、FF254的反相器及NAND電路(以下稱為“NAND”)。藉由電源開關向VH輸入VDD。
埠D及埠SD為SFF251的資料輸入埠。埠D與邏輯電路(例如，組合電路)的資料輸出埠電連接，資料被輸入到埠D。向埠SD藉由備份電路252輸入恢復用資料或掃描測試資料。埠Q是輸出埠。埠Q與其他FF250的埠SD_IN及邏輯電路的資料輸入埠電連接。埠QB用來輸出反轉埠Q的邏輯的資料。埠QB與其他邏輯電路的資料輸入埠電連接。根據需要設置埠QB，即可。
埠SE、CK、RT是控制信號用輸入埠。向埠SE輸入掃描賦能信號。埠SE與SEL253電連接。向埠CK輸入時脈信號，該埠CK與電路254a電連 接。向埠RT輸入重設信號，該埠RT與FF254的NAND電連接。
SEL253根據埠SE的邏輯選擇埠D和埠SD中的任一個並將所選擇的埠的資料輸入到FF254。當進行掃描測試時，將埠SE的邏輯設定為“H”，將埠SD的資料輸入到FF254。在使FF250進行常規工作的情況下，將埠SE的邏輯設定為“L”，將埠D與FF254的輸入埠電連接。
圖8中的FF254是由主閂鎖電路及從閂鎖電路構成的FF。電路254a是時脈信號輸入用電路，包括埠CK1及CKB1。從埠CK1輸出非反轉時脈信號，且從埠CKB1輸出反轉時脈信號。FF254的類比開關與埠CK1及CKB1電連接。
〈〈正反器的工作實例〉〉
圖9和圖10是示出FF250的工作實例的時序圖。圖9示出PU200從活動模式轉移到休眠模式時的FF250的工作實例，圖10示出PU200從休眠模式轉移到活動模式時的FF250的工作實例。圖9和圖10示出埠VH、CK、Q、SE、SD、BK、RE以及節點SN1的電壓(邏輯)的變化。向埠PL輸入VSS。在圖9和圖10中，電壓的最大值為VDD，最小值為VSS。
〈活動模式(常規工作模式)〉
在活動模式中，FF250進行常規工作。FF250被用作暫時保持來自邏輯電路的輸出資料的正反器。在此，邏輯電路的輸出資料被輸入到埠D。 在常規工作時，由於埠RE和BK處於“L”，所以電晶體TO1至TO3關閉。埠SE處於“L”，將埠D的資料藉由SEL253輸入到FF254。埠RT為“H”。向埠CK輸入時脈信號。在埠CK處於“H”時，埠Q的電壓(邏輯)與此聯動地變化。
〈掃描模式〉
在掃描模式中，多個SFF251串聯連接而構成掃描器鏈。在備份電路252中，電晶體TO1及TO3導通，電晶體TO2關閉。因為埠SE處於“H”，將埠SD的資料藉由SEL253輸入到FF254。也就是說，在掃描模式中，FF250的埠Q的輸出資料被輸入到下一級的FF250的埠SD。
(掃描測試)
為了進行掃描測試，在掃描模式中，向掃描器鏈的第一級的FF250的埠SD_IN輸入掃描測試資料。藉由輸入時脈信號進行掃描器鏈的漂移工作，向各FF250寫入掃描測試資料。接著，使FF250進行常規工作，將邏輯電路240的輸出資料保持在FF250中。再次設定為掃描模式來進行掃描器鏈的漂移工作。根據從最終級的FF250的埠Q輸出的資料，可以判定邏輯電路240及FF250有沒有故障。
(備份序列)
藉由從活動模式轉移到休眠模式，進行備份序列。在備份序列中，進行時脈閘控(時脈停止)，資料的備份以及電源閘控(電源關閉)。藉 由停止時脈的供應來設定為休眠模式。
在圖9的例子中，在t1，開始FF250的時脈閘控及備份電路252的備份工作。明確而言，在t1，將埠CK設定為“L”，將埠BK設定為“H”。在埠BK處於“H”的期間為備份工作期間。
藉由將埠BK設定為“H”，節點SN1藉由電晶體TO1與埠Q電連接。因此，如果埠Q為“0”，則節點SN1保持“L”，埠Q為“1”，則節點SN1的電壓上升到“H”。也就是說，在BK處於“H”的期間可以使節點SN1的邏輯與埠Q相同。決定埠BK為“H”的期間以便使節點SN1的電壓上升到“1”的邏輯位準，即可。藉由在t2將埠BK設定為“L”並使電晶體TO1及TO3關閉，節點SN1處於電浮動狀態，備份電路252處於保持狀態。
在t3，使電源關閉，將埠RT設定為“L”。埠VH的電壓從VDD逐漸地下降到VSS。也可以在t2停止電源。此外，根據需要遮斷電源，即可。根據PU200的電源域的結構或處於休眠模式的時間等，有時在從休眠模式恢復到活動模式時需要的功率大於因電源的遮斷而能夠減少的功率。在此情況下，因為不能得到電源閘控的效果，所以較佳為在休眠模式中不遮斷電源而只停止時脈信號。
(恢復序列)
在從休眠模式轉移到活動模式的恢復序列中，進行電源的開啟、資料的恢復及時脈的供應。藉由開始時脈的供應來設定為活動模式。
在t4，使電源開啟。VH的電壓從VSS逐漸地上升到VDD。在VH成為VDD之後開始恢復工作。在t5，將埠SE及RE設定為“H”。另外，將埠RT設定為“H”。在埠RE處於“H”的狀態下進行恢復工作。電晶體TO2導通，節點SN1與埠SD連接。如果節點SN1處於“L”，則埠SD保持“L”。如果節點SN1處於“H”，則埠SD的電壓上升到“H”。在t6，將埠SE設定為“H”。埠SD藉由SEL253與FF254的輸入端子電連接。也就是說，保持在節點SN1中的資料被寫入到埠SD。
此外，在t5，也可以將埠RE與埠SE一起設定為“H”。如圖10所示，在節點SN1處於“H”的情況下，較佳為在埠SD的電壓上升到“1”的邏輯位準之後將埠SE設定為“H”。藉由採用上述驅動方法，可以防止在FF250中流過貫通電流。
在使埠SD的邏輯與節點SN1相同之後，在固定期間(t7至t8)將埠CK設定為“H”。在圖10的例子中，向埠CK輸入一個時脈。藉由在t7將埠CK設定為“H”，在FF254中，主閂鎖電路的資料被寫入到從閂鎖器中。在t7，如果埠SD為“0”，則埠Q為“0”，如果埠SD為“1”，則埠Q為“1”。也就是說，節點SN1的資料被寫入到埠Q中，FF250恢復到被進行時脈閘控(成為休眠模式)之前的狀態。在t9，將埠SE、RE 設定為“L”，結束恢復工作。埠D藉由SEL253與FF254的輸入埠電連接。在備份電路252中，電晶體TO3關閉，節點SN1成為浮動狀態。
在將埠SE及RE設定為“L”之後，在經過固定期間(例如，一個時脈期間)的t10，再次開始時脈信號的輸入，使FF250處於活動模式。FF250再次進行常規工作。
如上所述，FF250能夠高速地進行資料的備份及恢復，例如在幾時脈(2至5時脈)以內能夠進行備份工作及恢復工作。由於備份電路252的寫入工作、讀出工作是藉由電晶體TO1至TO3的切換工作進行節點SN1或埠SD的充電或放電的工作，所以這些工作所需的能量與DRAM單元同樣小。由於不需要為了保持備份電路252的資料而供應電源，所以可以減少FF250的待機功率。與此同樣，由於在常規工作時不需要向備份電路252供應電源，所以實質上在設置備份電路252時不增加FF250的動態功率。
雖然在設置備份電路252時對埠Q附加電晶體TO1的寄生電容，但是因為電晶體TO1的寄生電容小於連接於埠Q的邏輯電路的寄生電容，所以對FF250的常規工作沒有影響，實質上備份電路252的設置不使活動模式的FF250的性能下降。就是說，備份電路252不影響到PU200的工作。
〈〈電源管理〉〉
PMU202具有控制電源閘控、時脈閘控等的功能。明確而言，PMU202具有能夠控制處理器核心201、PSW203、時脈控制電路204的功能。PMU202具有將被輸入到埠BK、埠RE、埠SE等的控制信號輸出到處理器核心201的功能。
PMU202包括電路205。電路205具有測定時間的功能。PMU202具有根據由電路205得到的時間的資料進行電源管理的功能。例如，藉由作為電路205使用計時器電路，也可以在PMU202中生成計時器中斷要求信號。根據需要可以設置電路205。
PSW203具有根據PMU202的控制信號控制向PU200的VDD的供應及遮斷的功能。在圖6的例子中，處理器核心201也可以具有多個電源域。此時，由PSW203獨立地控制向多個電源域供電即可。處理器核心201還可以具有不進行電源閘控的電源域。此時，也可以向該電源域不經由PSW203供應VDD。
時脈控制電路204具有從信號MCLK生成門控時脈信號並將其輸出的功能。時脈控制電路204具有根據PMU202的控制信號遮斷向處理器核心201的時脈信號的功能。電源電路210也可以具有根據PMU202的控制信號改變VDD值的功能。
信號SLP從處理器核心201輸出到PMU202。信號SLP為用來將處理器核 心201轉移到休眠模式的觸發信號。根據信號SLP，在處理器核心201中執行FF250的備份序列。PMU202在接收信號SLP時將用來從活動模式轉移到休眠模式的控制信號輸出到控制對象的功能電路。PMU202控制時脈控制電路204以停止向處理器核心201供應時脈信號。此外，PMU202控制PSW203以停止向處理器核心201供應電源。
藉由輸入信號INT執行用來將處理器核心201從休眠模式恢復到活動模式的處理。根據信號INT，在處理器核心201中執行FF250的恢復序列。PMU202在接收信號INT時將用來從休眠模式轉移到活動模式的控制信號輸出到控制對象的功能電路。PMU202控制PSW203以再次開始向處理器核心201供應電源。此外，PMU202控制時脈控制電路204以再次開始向處理器核心201供應時脈信號。
備份序列也可以以信號INT或PMU202的中斷要求信號為觸發而被執行。另外，恢復序列也可以以PMU202的中斷要求信號為觸發而被執行。
〈〈PU200(FF250)的裝置結構〉〉
PU200是具有與圖5的半導體裝置100相同的疊層結構的裝置。圖11是FF250的裝置結構的示意圖。SFF251由邏輯單元構成。SFF251的電晶體設置在元件層DE-1中，且該電晶體藉由佈線層MA-1的佈線彼此連接。埠SD及埠Q設置在佈線層MB-1中，埠SD及埠Q藉由佈線層MA-2的佈線與SFF251連接。埠SD_IN及埠D也是相同的。備份電路252的電 晶體TO1至TO3設置在元件層DE-2中。電容元件C1的一對電極中的一個設置在佈線層MB-2中。
與SFF251相比，備份電路252的元件個數極少，因此為了層疊備份電路252不需要改變構成SFF251的邏輯單元的電路結構。就是說，備份電路252是通用性非常高的備份電路。另外，可以實現PU200的設計的高效化。
備份電路252在常規工作中幾乎不消耗功率，並且在備份及恢復工作時需要的功率極小。因此，具備備份電路252的FF250非常適合於常閉運算(normally-off computing)。即使安裝有FF250，也可以幾乎不發生PU200的動態功率的增加及性能的下降。由此，安裝有FF250的PU200藉由進行電源閘控可以在保持性能的狀態下有效地減少功耗。
實施方式2
在本實施方式中，作為半導體裝置的一個例子，對電子構件及具備該電子構件的電子裝置等進行說明。
〈〈電子構件〉〉
圖12A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具 有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成由電晶體構成的半導體裝置。後製程可以藉由進行圖12A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，進行將基板分成多個晶片的切割(dicing)製程(步驟S2)。在進行步驟S2之前，進行研磨基板的背面的製程。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。作為晶片接合製程中的晶片與引線框架的接合方法，選擇合適於產品的方法即可，且可以使用樹脂或膠帶進行接合。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。在打線接合(wire bonding)製程中，將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
對進行了打線接合的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充。接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加 工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由檢驗步驟(步驟S8)完成電子構件(步驟S9)。藉由組裝上述實施方式的半導體裝置，可以提供功耗低且小型的電子構件。
圖12B示出完成的電子構件的透視示意圖。在圖12B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。如圖12B所示，電子構件7000包括引線7001及電路部7003。在電路部7003中，由多個邏輯單元及元件層DE-2的電晶體DE2形成各種邏輯電路，例如形成有實施方式1的FF。電子構件7000例如安裝於印刷電路板7002。藉由組合多個這樣的電子構件7000並使其在印刷電路板7002上彼此電連接，可以將電子構件7000安裝於電子裝置。完成的電路基板7004設置於電子裝置等的內部。例如，電子構件7000能夠被用作儲存資料的隨機記憶體或進行各種處理的處理裝置如CPU、MCU(微控制單元)、FPGA或無線IC等。藉由安裝電子構件7000，可以減少電子裝置的功耗。或者，容易使電子裝置小型化。
因此，電子構件7000能夠用於如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體無線系統(software-defined radio systems)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電子裝置，可以舉出顯示裝置、個人電腦(PC)或具備儲存媒體的影像再現裝置(再現儲存媒體如數位影音光碟(DVD)、藍光光碟(Blu-ray Disc)、快閃記憶體、HDD等的裝置以及具有用來顯示影像的顯示部的裝置)、行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置(視頻攝影機、數位相機等)、可穿戴顯示裝置(頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖13A至13F示出這些電子裝置的具體例子。
圖13A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。
圖13B所示的可攜式資訊終端910包括外殼911、外殼912、顯示部913、顯示部914、連接部915及操作鍵916等。顯示部913設置在外殼911中，顯示部914設置在外殼912中。並且，外殼911與外殼912藉由連接部915連接，外殼911與外殼912所形成的角度可以藉由連接部915改變。由此，也可以根據連接部915所形成的外殼911和外殼912之間的角度切換顯示在顯示部913上的影像。另外，也可以作為顯示部913及/或顯示部914使用設置有觸控面板的顯示裝置。
圖13C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。
圖13D所示的電冷藏冷凍箱930包括外殼931、冷藏室門932及冷凍室門933等。
圖13E所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。而且，外殼941和外殼942由連接部946連接，並且由連接部946可以改變外殼941和外殼942之間的角度。也可以根據外殼941與外殼942所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示等。
圖13F所示的汽車950包括車體951、車輪952、儀表板953及燈954等。
實施方式3
在本實施方式中，對OS電晶體及包括OS電晶體的半導體裝置進行說明。
〈〈OS電晶體的結構實例1〉〉
圖14A至14D示出OS電晶體的結構的一個例子。圖14A是示出OS電晶體的結構的一個實例的俯視圖。圖14B為y1-y2之間的剖面圖，圖14C為x1-x2之間的剖面圖，圖14D為x3-x4之間的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。注意，為了明確地示出裝置結構，在圖14A中省略部分構成要素。
OS電晶體800形成在絕緣表面上。在此，OS電晶體800形成在絕緣層821上。絕緣層821形成在基板820表面。絕緣層821具有用作OS電晶體800的基底層的功能。OS電晶體800被絕緣層825覆蓋。注意，也可以將絕緣層821及825視為OS電晶體800的構成要素。OS電晶體800包括絕緣層822、絕緣層823、絕緣層824、半導體層841至843、導電層850、導電層851、導電層852及導電層853。在此，將半導體層841至843總稱為半導體區域840。
導電層850被用作閘極電極，且導電層853被用作背閘極電極。導電層851及導電層852被用作源極電極或者汲極電極。絕緣層821具有使基板820和導電層853電分離的功能。絕緣層824構成閘極絕緣層，且絕緣層823構成背後通道一側的閘極絕緣層。
注意，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區 域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書等中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有立體的結構的微型電晶體中，有時形成在半導體的側面上的通道區的比例大。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
尤其是，在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假定已 知半導體區域的形狀。因此，當半導體區域的準確形狀不清楚時，難以準確地測量實效的通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體區域和閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示為“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時得到與使用實效的通道寬度進行計算時不同的值。
如圖14B和14C所示，半導體區域840包括依次層疊半導體層841、半導體層842和半導體層843的部分。絕緣層824包括覆蓋該疊層部的區域。導電層850隔著絕緣層823與該疊層部重疊。導電層851及導電層852設置在由半導體層841及半導體層843構成的疊層上，並都與該疊層的頂面及通道長度方向上的側面接觸。半導體層841、半導體層842及導電層851、導電層852的疊層藉由使用同一遮罩的蝕刻製程形成。
半導體層843以覆蓋半導體層841、半導體層842及導電層851、導電層852的方式設置。絕緣層824覆蓋半導體層843。在此，使用同一遮罩對半導體層843及絕緣層824進行蝕刻。
以隔著絕緣層824在通道寬度方向上圍繞半導體層841至843的疊層部的方式形成有導電層850(參照圖14C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層部。在OS電晶體800中，閘極電場是指由施加到導電層850(閘極電極層)的電壓所形成的電場。由於閘極電場能夠電圍繞半導體層841至843的整個疊層部，所以有時通道形成在半導體層842整體(塊內)。因此，可以提高OS電晶體800的通態電流。
在本說明書等中，其半導體區域被閘極電極層的電場包圍的電晶體結構稱為“surrounded channel(s-channel：圍繞通道)結構”。藉由採用s-channel結構，可以提高OS電晶體800的高頻特性。明確而言，可以提高截止頻率。因為s-channel結構能夠得到較高的通態電流，所以可以說s-channel結構適合用於LSI(Large Scale Integration：大型積體電路)等需要微型電晶體的半導體裝置，並且適合用於工作頻率高的電晶體。包括該電晶體的半導體裝置可以在高頻下工作。
藉由實現OS電晶體的微型化，可以提供集成度高或小型的半導體裝 置。例如，OS電晶體包括其通道長度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步佳為10nm以上且小於70nm，更進一步佳為10nm以上且小於60nm，再更進一步佳為10nm以上且小於30nm的區域。例如，電晶體包括其通道寬度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步佳為10nm以上且小於70nm，更進一步佳為10nm以上且小於60nm，再更進一步佳為10nm以上且小於30nm的區域。
〈導電層〉
導電層850至853較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)等的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鋁等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
OS電晶體801的導電層851及導電層852使用用來形成半導體層841及半導體層842的疊層的硬遮罩形成。因此，導電層851及導電層842不包括與半導體層841及半導體層842的側面接觸的區域。例如，藉由如下製程可以形成半導體層841、半導體層842、導電層851、導電層852。形 成構成半導體層841、半導體層842的兩層的氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成半導體層841和半導體層842的疊層。接著，藉由對硬遮罩進行蝕刻，來形成導電層851及導電層852。
〈半導體層〉
半導體層842例如是包含銦(In)的氧化物半導體。例如，在半導體層842包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體層842較佳為包含元素M。元素M較佳的是鋁(Al)、鎵(Ga)、釔(Y)或錫(Sn)等。作為可用作元素M的其他元素，有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)等。注意，作為元素M，有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體層842較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體層842不侷限於包含銦的氧化物半導體。半導體層842例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦但包含鋅、鎵或錫的氧化物半導體等。作為半導體層842例如使用能隙大的氧化物。半導體層842的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV 以下，更佳為3eV以上且3.5eV以下。半導體區域840較佳為使用實施方式4所述的CAAC-OS形成。或者，至少半導體層842使用CAAC-OS形成。
注意，當利用濺射法形成構成半導體區域840的氧化物半導體時，藉由將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定為200℃以上且420℃以下，可以形成CAAC-OS。因此，在實施方式1的半導體裝置100中，設置在元件層DE-1中的導電體被要求能夠承受氧化物半導體的成膜溫度。
例如，半導體層841及半導體層843是包含一種以上或兩種以上的構成半導體層842的除了氧之外的元素的氧化物半導體。因為半導體層841及半導體層843包含一種以上或兩種以上的構成半導體層842的除了氧之外的元素，所以不容易在半導體層841與半導體層842的介面以及半導體層842與半導體層843的介面處形成介面能階。
另外，在半導體層841是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。當利用濺射法形成半導體層841時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：3：2。
此外，在半導體層842是In-M-Zn氧化物的情況下，在In和M的總和為 100atomic%時，較佳的是：In高於25atomic%且M低於75atomic%，更佳的是：In高於34atomic%且M低於66atomic%。當利用濺射法形成半導體層842時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。尤其是，當使用原子數比為In：Ga：Zn=4：2：4.1的濺射靶材時，所形成的半導體層842的原子數比有時接近於In：Ga：Zn=4：2：3。
此外，在半導體層843是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。另外，半導體層843也可以使用與半導體層841相同種類的氧化物。注意，半導體層841和半導體層843中的一者或兩者有時也可以不包含銦。例如，半導體層841和半導體層843中的至少一個也可以為氧化鎵。
(能帶結構)
參照圖15A和15B對由半導體層841、半導體層842及半導體層843的疊層構成的半導體區域840的功能及效果進行說明。圖15A是圖14B的部分放大圖，是OS電晶體800的活性層(通道部分)的放大圖。圖15B示出OS電晶體800的通道形成區域的能帶結構，示出圖15A中的點劃線z1-z2之間的部分的能帶結構。
在圖15B中，Ec823、Ec841、Ec842、Ec843、Ec824分別示出絕緣層823、 半導體層841、半導體層842、半導體層843、絕緣層824的導帶底能量。
這裡，真空能階和導帶底之間的能量差(也稱為“電子親和力”)是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置測定。
絕緣層823及絕緣層824是絕緣體，所以Ec823及Ec824比Ec841、Ec842及Ec843更接近於真空能階(電子親和力小)。
作為半導體層842，使用其電子親和力大於半導體層841及半導體層843的氧化物。例如，作為半導體層842，使用其電子親和力比半導體層841及半導體層843大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階與導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小且氧阻擋性高。因此，半導體層843較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。此時，若施加閘極電壓，通道則形成在半導體層841、半導體層842和半導體層843中的電子親和力最大的半導體層842中。
在此，有時在半導體層841與半導體層842之間具有半導體層841和半導體層842的混合區域。另外，有時在半導體層842與半導體層843之間具有半導體層842和半導體層843的混合區域。混合區域的介面態密度較低。因此，在半導體層841、半導體層842和半導體層843的疊層體的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。
此時，電子不在半導體層841及半導體層843中而主要在半導體層842中移動。如上所述，藉由降低半導體層841與半導體層842的介面處的介面態密度、半導體層842與半導體層843的介面處的介面態密度，在半導體層842中電子移動受到妨礙的情況減少，從而可以提高OS電晶體800的通態電流。
越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的因素的情況下，假定電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也會發生電子移動的妨礙。
為了提高OS電晶體800的通態電流，例如，使半導體層842的頂面或底面(被形成面，在此為半導體層841的頂面)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm， 更佳為低於0.5nm，進一步佳為低於0.4nm，即可。另外，使其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步佳為低於0.4nm，即可。使其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步佳為低於7nm，即可。RMS粗糙度、Ra以及P-V可以藉由使用掃描探針顯微鏡測定。
例如，在半導體層842具有氧缺陷(也記為“VO”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“VOH”。由於VOH使電子散射，所以會成為降低OS電晶體800的通態電流的原因。另外，氧進入氧缺陷位點的情況比氫進入氧缺陷位點的情況更加穩定。因此，藉由降低半導體層842中的氧缺陷，有時能夠提高OS電晶體800的通態電流。
例如，在半導體層842的某個深度或某個區域中，使利用二次離子質譜分析法(SIMS：SecondaryIon Mass Spectrometry)測定出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。
為了減少半導體層842的氧缺陷，例如採用將包含於絕緣層823中的過 量氧經過半導體層841移動到半導體層842的方法等。此時，半導體層841較佳為具有氧透過性的層(使氧經過或透過的層)。例如，藉由在形成絕緣層825之後進行150℃以上且低於600℃的熱處理，將包含於與半導體區域840接觸的絕緣層(例如絕緣層823)中的氧擴散且移動到半導體層842，而可以用氧填補半導體層842中的氧缺陷。由於減少半導體層842的局部能階密度，因此能夠製造具有優異的電特性的OS電晶體800。此外，還可以製造因時間經過或應力測試而產生的電特性的變動小的可靠性高的OS電晶體800。
可以將此時的熱處理的溫度設定為250℃以上且500℃以下，較佳為設定為300℃以上且450℃以下。因此，藉由在實施方式1的半導體裝置100中，將元件層DE-2的下方的導電體作為具有高耐熱性的導電體，可以將元件層DE-2的處理溫度設定為高，能夠製造其特性優越並可靠性高的電晶體DE2。
注意，當OS電晶體800具有s-channel結構時，在整個半導體層842中形成有通道。因此，半導體層842的厚度越大，通道區越大。亦即，半導體層842越厚，越能夠提高OS電晶體800的通態電流。
此外，為了提高OS電晶體800的通態電流，半導體層843的厚度越小越好。例如，半導體層843可以具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域。另一方面，半導體層843具有阻擋構成相鄰的絕 緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體層842中的功能。因此，半導體層843較佳為具有一定程度的厚度。例如，半導體層843可以具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域。另外，為了抑制從絕緣層823及絕緣層824等釋放的氧向外擴散，半導體層843較佳為具有阻擋氧的性質。
此外，為了提高OS電晶體800的可靠性，較佳的是，半導體層841較厚且半導體層843較薄。例如，半導體層841可以具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步佳為60nm以上的區域。藉由將半導體層841形成得厚，可以拉開從相鄰的絕緣體與半導體層841的介面到形成有通道的半導體層842的距離。注意，為了防止半導體裝置的生產率下降，半導體層841具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域。
為了對OS電晶體800賦予穩定的電特性，藉由降低半導體區域840中的雜質濃度，來使半導體層842成為本質或實質上本質是有效的。在本說明書等中，“氧化物半導體為實質上本質”是指氧化物半導體膜的載子密度低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3，為1×10-9/cm3以上。
對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外， 矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低半導體層841、半導體層842及半導體層843中或各介面的雜質濃度。
例如，在半導體層842與半導體層841之間設置有矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3的區域。矽濃度較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3。另外，在半導體層842與半導體層843之間設置有矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3的區域。矽濃度較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3。矽濃度例如可以利用SIMS測定出。
另外，為了降低半導體層842的氫濃度，較佳為降低半導體層841及半導體層843的氫濃度。半導體層841及半導體層843包括氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下的區域。氫濃度較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。氫濃度例如可以利用SIMS測定出。
為了降低半導體層842的氮濃度，較佳為降低半導體層841及半導體層843的氮濃度。半導體層841及半導體層843包括氮濃度為 1×1016atoms/cm3以上且低於5×1019atoms/cm3的區域。氮濃度較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，較佳為1×1016atoms/cm3以上且1×1018atoms/cm3以下，進一步佳為1×1016atoms/cm3以上且5×1017atoms/cm3以下。氮濃度可以利用SIMS測定出。
此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區域的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1(V)、5(V)或10(V)左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
圖14A至14D示出半導體區域840為三層的例子，但是不侷限於此。例如，也可以採用沒有半導體層841或半導體層843的兩層結構。或者，也可以採用在半導體層841之上或半導體層841之下或者半導體層843之上或半導體層843之下設置與半導體層841至843同樣的半導體層而構成四層結構。或者，可以在半導體層841之上、半導體層841之下、半導體層843之上和半導體層843之下中的任兩個以上的位置設置與半導體層841至843同樣的半導體層而構成n層結構(n為5以上的整數)。
當形成沒有背電極的OS電晶體800時，不設置導電層853及絕緣層822，而在絕緣層821上形成絕緣層823即可。
〈絕緣層〉
絕緣層821至825使用單層結構或疊層結構的絕緣膜形成。作為絕緣膜的材料，例如可以舉出氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等。
注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。在本說明書等中，用於絕緣材料的氧化物包括氮濃度低於1atomic%的氧化物。
由於絕緣層823及絕緣層824與半導體區域840接觸，因此較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣層823、絕緣層824脫離的氧被供應到為氧化物半導體的半導體區域840，由此可以減少氧化物半導體中的氧缺陷。其結果，可以抑制電晶體的電特性變動，而可以提高可靠性。
例如在熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，其氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
絕緣層821及絕緣層825較佳為具有防止絕緣層823及絕緣層824中的氧減少的鈍化功能。絕緣層821及絕緣層825較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置具有這種功能的絕緣層821及絕緣層825，可以防止氧從半導體區域840擴散到外部並防止氫或水等從外部進入半導體區域840。為了實現上述功能，絕緣層821及絕緣層825例如包括至少一個包含氮化矽、氮氧化矽、氮化鋁、氮氧化鋁、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等的絕緣層即可。
〈電荷俘獲層〉
在Si電晶體中，可以由通道摻雜容易控制臨界電壓。與此相反，在OS電晶體中，難以由通道摻雜使臨界電壓高效地變化。在OS電晶體中，藉由向電荷俘獲層注入電子可以使臨界電壓變動。例如，利用穿隧效應將電子注入到電荷俘獲層即可。藉由對導電層853施加正電壓，而將穿隧電子注入到電荷俘獲層。
在OS電晶體800中，可以在絕緣層823中設置電荷俘獲層。例如，作為電荷俘獲層可以舉出使用氧化鉿、氧化鋁、氧化鉭以及矽酸鋁等形成的絕緣層。例如，作為絕緣層823，採用氧化矽層、氧化鉿層以及氧化矽層的三層結構即可。
〈基板〉
作為基板820例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如有玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板，例如有由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。半導體基板可以為塊型或在半導體基板上隔著絕緣區域設置有半導體層的SOI(Silicon on Insulator：絕緣層上覆矽)型等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在上述基板上設置有元件的基板。作為設置在基板上的元件，有電容元件、電阻元件、切換元件、發光元件、記憶元件等。
基板820也可以為撓性基板。作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在非撓性基板(例如，半導體基板)上形成電晶體之後，剝離電晶體而將該電晶體轉置到具有撓性的基板820上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。作為基板820，也可以使用包含纖維的薄片、薄膜或箔等。基板820也可以具有伸縮性。基板820可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板820的厚度例如為 5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板820形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板820形成得薄，即便在使用如玻璃等材料的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩解因掉落等而對基板820上的半導體裝置產生的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為具有撓性的基板820，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的材料。
〈〈OS電晶體的結構實例2〉〉
可以以導電層850為遮罩對半導體層843及絕緣層824進行蝕刻。圖16A示出經過該製程而形成的OS電晶體的結構實例。在圖16A所示的OS電晶體801中，半導體層843及絕緣層824的端部與導電層850的端部大致對齊。因此，僅在導電層850之下存在半導體層843及絕緣層824。
〈〈OS電晶體的結構實例3〉〉
圖16B所示的OS電晶體802具有在OS電晶體801中追加導電層855及導電層856的裝置結構。作為源極電極及汲極電極的一對電極分別由導電層855與導電層851的疊層以及導電層856與導電層852的疊層構成。
導電層855及導電層856使用單層或疊層的導電體形成。例如，可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體。導電體也可以為合金膜或化合物，例如可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
導電層855及導電層856也可以具有使可見光線透過的性質。或者，導電層855及導電層856也可以具有藉由將可見光線、紫外線、紅外線或X射線反射或吸收而不使其透過的性質。藉由具有上述性質，有時可以抑制雜散光導致的OS電晶體802的電特性變動。
有時較佳為將不在與半導體層842之間形成肖特基能障的層用於導電層855及導電層856。由此，可以提高OS電晶體802的通態特性。
導電層855及導電層856有時較佳為使用電阻高於導電層851及導電層852的膜。另外，導電層855及導電層856的電阻有時較佳為低於OS電晶體802的通道(明確而言，半導體層842)的電阻。例如，可以將導電 層855及導電層856的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將導電層855及導電層856的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低OS電晶體802的電特性變動。另外，也可以降低起因於從汲極產生的電場的衝穿電流。因此，在通道長度短的電晶體中也能夠實現良好的飽和特性。注意，在不調換源極與汲極的電路結構中，有時較佳為只配置導電層855及導電層856中的一個(例如，位於汲極一側的導電層)。
〈〈OS電晶體的結構實例4〉〉
在圖14A至14D所示的OS電晶體800中，導電層851及導電層852與半導體層841及半導體層842的側面也可以接觸。在圖16C中示出這種結構實例。在圖16C所示的OS電晶體803中，導電層851及導電層852與半導體層841的側面及半導體層842的側面接觸。
在半導體裝置的製程中，藉由濺射法、化學氣相沉積(CVD；Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法、或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法等進行絕緣體、導電體及半導體的成膜即可。CVD法包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic CVD)法以及電漿CVD(PECVD：Plasma Enhanced CVD)法等。例如，在藉由CVD法，較佳為藉由PECVD法形成絕緣膜的情況下， 能夠提高覆蓋率，所以是較佳的。為了減少由於電漿的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。另外，在藉由濺射法進行成膜的情況下，例如，使用對向靶材式濺射裝置或平行板型濺射裝置等即可。例如，半導體區域840的半導體層842較佳為使用對向靶材式濺射裝置形成。
實施方式4 〈〈氧化物半導體的結構〉〉
在本實施方式中，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定 化，具有各向同性而不具有不均勻結構等。也可以換句話說為非晶結構具有靈活鍵角並是短程有序，而不是長程有序。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定的結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。根據從大致平行於樣本 面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像，能夠確認在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
另外，根據高解析度TEM影像，能夠確認CAAC-OS具有特有的原子排列。一個顆粒的尺寸為1nm以上或3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像中，能夠確認在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子射線時，可能會獲得繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，在對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子射線時，觀察到環 狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以實現載子密度小於8×2011個/cm3，較佳為小於1×1011個/cm3， 更佳為小於1×1010個/cm3，且是1×10-9個/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束 徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。由於a-like OS包含空洞，所以其結構不穩定。有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說， a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。下面示出涉及本說明書等的附記。
另外，在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書中，為了方便起見，有時使用“上”“下”等表示配置的詞句以參照圖式說明構成要素的位置關係。另外，構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
在圖式中記載的方塊圖的各電路方塊的位置關係是為了便於說明而指定的，即便方塊圖示出了不同的電路方塊實現不同的功能的情況，也可能實際上有一個電路方塊實現不同的功能的情況。此外，各電路方塊的功能是為了便於說明而指定的，即便示出的是一個電路方塊進行處理的情況，也可能實際上有由多個電路方塊進行該處理的情況。
在本說明書等中，“膜”和“層”根據情形或狀況可以相互調換。例 如，有時可以將“導電層”更換為“導電膜”。此外，有時可以將“絕緣膜”更換為“絕緣層”。
在本說明書等中，在結晶為三方晶系或菱方晶系時，將其表示為六方晶系。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有埠的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在埠的連接位置的個數有多個的情況下，不一定必須要將該埠的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的埠的連接位置，就能夠構成發 明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的普通技術人員能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的普通技術人員能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
可以構成不包括本說明書等所未規定的內容的發明的一個實施方式。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍的一部分，可以構成去除該範圍的一部分的發明的一個實施方式。由此，例如，可以規定習知技術不包括在本發明的一個實施方式的技術範圍內。
作為具體例子，在記載有包括第一至第五電晶體的電路的電路圖。在該情況下，可以將該電路不包含第六電晶體的情況規定為發明。另外，也可以將該電路不包含電容元件的情況規定為發明。再者，可以將該電路不包含具有特定連接結構的第六電晶體的情況規定為發明。還可 以將該電路不包含具有特定連接結構的電容元件的情況規定為發明。例如，可以將不包括其閘極與第三電晶體的閘極連接的第六電晶體的情況規定為發明。例如，可以將不包括其第一電極與第三電晶體的閘極連接的電容元件的情況規定為發明。
注意，在本說明書等中，可以在某一個實施方式中示出的圖式或者文章中取出其一部分而構成發明的一個實施方式。因此，在記載有說明某一部分的圖式或者文章的情況下，取出圖式或者文章的一部分的內容也算是所公開的發明的一個實施方式，所以能夠構成發明的一個實施方式。並且，可以說該發明的一個實施方式是明確的。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈線、被動元件(電容元件、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個實施方式。例如，可以從由N個(N是整數)電路元件(電晶體、電容元件等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容元件等)來構成發明的一個實施方式。作為其他例子，可以從由N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個實施方式。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個實施方式。作為其他的例子，當從“A包括B、C、D、E或F”的記載中任意抽出一部分的要素時，可以構成“A包括B和E”、“A包括E和F”、 “A包括C、E和F”或者“A包括B、C、D和E”等的發明的一個實施方式。
在本說明書等中，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。因此，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，該具體例子的上位概念也是所公開的發明的一個實施方式，可以構成發明的一個實施方式。並且，可以說該發明的一個實施方式是明確的。
在本說明書等中，至少示於圖式中的內容(也可以是其一部分)是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。因此，即使在文章中沒有某一個內容的描述，如果該內容示於圖式中，就可以說該內容是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。同樣地，取出圖式的一部分的圖式也是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。並且，可以說該發明的一個實施方式是明確的。
在本發明的一個實施方式中，作為開關可以使用各種方式的開關。開關藉由處於導電狀態(開啟狀態)或非導電狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇使電流流過的路徑而切換的功 能，例如，具有如下功能，亦即選擇使路徑1中流過電流還是使路徑2中流過電流而切換。作為開關的一個例子，可以使用電開關或機械開關等。換言之，開關只要可以控制電流就不侷限於特定的開關。開關的示例包括電晶體(例如雙極電晶體或MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體等)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM：Metal Insulator Metal)二極體、金屬-絕緣體-半導體(MIS：Metal Insulator Semiconductor)二極體或者二極體接法的電晶體等)或者組合這類元件的邏輯電路等。機械開關的示例包括像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和不導通而進行工作。
在本發明的一個實施方式中，對作為元件有意設置的電容器的裝置結構沒有特別的限制。例如，既可以使用MIM型電容器，又可以使用MOS型電容器。
DE-1‧‧‧元件層
DE-2‧‧‧元件層
MA-1‧‧‧佈線層
MA-2‧‧‧佈線層
MB-1‧‧‧佈線層
MB-2‧‧‧佈線層
MB-k‧‧‧佈線層

Claims (11)

  1. 一種包括多個邏輯單元的半導體裝置，該半導體裝置包括：第一元件層；第二元件層；以及第一至第k佈線層(k為大於3的整數)，其中，在該第一元件層及該第二元件層都設置有多個電晶體，該第一至第k佈線層被依次層疊，該第一元件層設置在該第一佈線層的下方，該第二元件層設置在該第二佈線層與該第三佈線層之間，該邏輯單元的該電晶體設置在該第一元件層中，該邏輯單元的佈線設置在該第一佈線層或該第二佈線層中，該邏輯單元各個的輸入埠及輸出埠設置在該第三佈線層中，該第一佈線層及該第二佈線層的佈線包含鎢，該第三至第k佈線層的佈線包含銅或鋁，並且，該第三佈線層的佈線網格的間隔的長度為該第二佈線層的佈線網格的間隔的1.5倍或2倍。
  2. 根據申請專利範圍第1項之半導體裝置，其中藉由該第三佈線層的佈線或該第三佈線層的該佈線及該第四佈線層的佈線，該多個邏輯單元之一的該輸入埠與其他邏輯單元的該輸出埠電連接。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第三至第k佈線層的電阻率低於該第一佈線層及該第二佈線層。
  4. 一種包括多個邏輯單元的半導體裝置，該半導體裝置包括：第一元件層；第二元件層；以及第一至第k佈線層(k為大於2的整數)，其中，在該第一元件層及該第二元件層都設置有多個電晶體，該第一至第k佈線層被依次層疊，該第一元件層設置在該第一佈線層的下方，該第二元件層設置在該第一佈線層與該第二佈線層之間，該邏輯單元的該電晶體設置在該第一元件層中，該邏輯單元的佈線設置在該第一佈線層中，該邏輯單元各個的輸入埠及輸出埠設置在該第二佈線層中，該第一佈線層的佈線包含鎢， 該第二至第k佈線層的佈線包含銅或鋁，並且，該第二佈線層的佈線網格的間隔的長度為該第一佈線層的佈線網格的間隔的1.5倍或2倍。
  5. 根據申請專利範圍第4項之半導體裝置，其中藉由該第二佈線層的佈線或該第二佈線層的該佈線及該第三佈線層的佈線，該多個邏輯單元之一的該輸入埠與其他邏輯單元的該輸出埠電連接。
  6. 根據申請專利範圍第4項之半導體裝置，其中該第二至第k佈線層的電阻率低於該第一佈線層。
  7. 根據申請專利範圍第1或4項之半導體裝置，其中該第二元件層的該多個電晶體包括形成有通道的氧化物半導體層。
  8. 根據申請專利範圍第7項之半導體裝置，還包括該第二元件層的該電晶體與該邏輯單元電連接的電路。
  9. 根據申請專利範圍第1或4項之半導體裝置，還包括：備份電路，其中該備份電路與該邏輯單元電連接，來可以對該邏輯單元的資料進行備份，該備份電路包括電晶體及電容元件，並且該備份電路的該電晶體設置在該第二元件層中並控制該電容元件的充電及放電。
  10. 一種電子構件，包括：晶片；以及引線，其中，申請專利範圍第1或4項之半導體裝置設置在該晶片上，並且，該引線與該晶片電連接。
  11. 一種電子裝置，包括：申請專利範圍第1或4項之半導體裝置；以及顯示裝置、觸控面板、麥克風、揚聲器、操作鍵以及外殼中的至少一個。
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