KR20150128823A - 반도체 장치의 구동 방법 및 반도체 장치 - Google Patents

반도체 장치의 구동 방법 및 반도체 장치 Download PDF

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KR20150128823A
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히로키 이노우에
타카히코 이시즈
타카노리 마츠자키
유타카 시오노이리
키요시 카토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 멀티레벨 데이터의 레벨수에 따라 멀티레벨 데이터를 판독하기 위한 신호를 전환하지 않고 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터를 갖는 메모리 셀로부터 멀티레벨 데이터를 판독한다. 비트 라인의 전하는 방전되고, 데이터를 기록하기 위한 트랜지스터를 통하여 비트 라인의 전위는 충전되고, 충전에 의하여 변화되는 비트 라인의 전위는 멀티레벨 데이터로서 판독된다. 이와 같은 구조에 의하여, 트랜지스터의 게이트에 유지된 데이터에 상당하는 전위는 데이터를 판독하기 위한 신호를 한번만 전환함으로써 판독될 수 있다.

Description

반도체 장치의 구동 방법 및 반도체 장치{METHOD FOR DRIVING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 구동 방법에 관한 것이다.
실리콘(Si)을 사용하여 반도체층이 형성되는 트랜지스터 및 산화물 반도체(OS)를 사용하여 반도체층이 형성되는 트랜지스터를 포함하는, 데이터의 유지가 가능한 반도체 장치가 주목을 모으고 있다(특허문헌 1 참조).
근년, 처리되는 데이터량의 증대와 함께, 큰 저장 용량을 갖는 반도체 장치가 요구되고 있다. 이런 상황에서, 특허문헌 1에 개시(開示)된 반도체 장치는 멀티레벨 데이터가 저장 및 판독되는 구조를 갖는다.
일본국 특개 제2012-256400호 공보
메모리 셀로부터 멀티레벨 데이터가 판독되는 경우, 데이터를 판독하기 위한 신호는 멀티레벨 데이터의 레벨수에 따라, 2회 이상 전환될 필요가 있다.
예를 들어, 특허문헌 1에 개시된 반도체 장치에서, 계단 형태 파형을 갖는 판독 신호는 메모리 셀에 공급된다. 파형의 계단수는 멀티레벨 데이터의 레벨수에 상당한다. 데이터는, 판독되는 데이터의 변화를 판정함으로써 판독된다. 이와 같은 구조에서, 멀티레벨 데이터의 레벨수가 많아질수록, 판독 신호의 전압 레벨이 전환되어야 하는 횟수가 많아져, 데이터의 판독에 긴 시간이 걸린다.
본 발명의 일 형태의 목적은 신규 구조를 갖는 반도체 장치를 구동하기 위한 방법을 제공하는 것이다. 반도체 장치에서, 실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터는 메모리 셀에 제공된다. 멀티레벨 데이터의 레벨수에 따라 멀티레벨 데이터를 판독하기 위한 신호를 전환하지 않고 멀티레벨 데이터는 메모리 셀로부터 판독될 수 있다.
본 발명의 일 형태에서, 비트 라인의 전하는 방전되고, 비트 라인의 전위는 데이터를 판독하기 위한 트랜지스터를 통하여 충전되고, 충전에 의하여 변화되어 있는 비트 라인의 전위는 멀티레벨 데이터로서 판독된다. 이와 같은 구조에 의하여, 트랜지스터의 게이트에 유지된 데이터에 상당하는 전위는 데이터를 판독하기 위한 신호를 한번만 전환함으로써 판독될 수 있다.
본 발명의 일 형태에 따른 구조에서, 비트 라인의 전위의 충전에 의하여, 트랜지스터의 게이트와 소스 사이에 유지된 전압이 트랜지스터의 문턱 전압에 도달되는 현상이 사용된다. 여기서, 데이터를 판독하기 위한 트랜지스터의 게이트는 멀티레벨 데이터에 상당하는 전위를 갖고, 소스는 비트 라인의 전위를 갖는다. 따라서 상술한 비트 라인의 전위의 충전에 의하여, 비트 라인의 전위는 멀티레벨 데이터에 상당하는 전위로부터 문턱 전압을 뺌으로써 얻어진 값에 도달된다. 비트 라인의 전위를 판독함으로써 멀티레벨 데이터에 상당하는 전위가 얻어질 수 있다.
본 발명의 일 형태는, 비트 라인의 전위를 방전하는 단계와, 방전한 후에 제 3 트랜지스터를 온으로 함으로써 제 2 트랜지스터를 통하여 상기 비트 라인의 전위를 충전하는 단계를 포함하고, 이에 의하여 데이터가 판독되는, 제 1 트랜지스터를 통하여 제 2 트랜지스터의 게이트에 공급된 데이터에 기초된 전위를 유지함으로써 복수의 데이터가 기록되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 비트 라인 사이의 도통 상태 또는 비도통 상태를 제어하기 위하여 제공되는 제 3 트랜지스터의 게이트에 판독 신호를 공급함으로써 데이터가 판독되는 메모리 셀을 포함하는 반도체 장치의 구동 방법이다.
본 발명의 다른 일 형태는, 비트 라인의 전위를 방전하는 단계와, 방전한 후에 제 3 트랜지스터를 온으로 함으로써 제 2 트랜지스터를 통하여 상기 비트 라인의 전위를 충전하는 단계와, 충전에 의하여 변화되는 비트 라인의 전위를 사용하여 데이터를 판정하는 단계를 포함하고, 이에 의하여 데이터가 판독되는, 제 1 트랜지스터를 통하여 제 2 트랜지스터의 게이트에 공급된 데이터에 기초된 전위를 유지함으로써 복수의 데이터를 기록하도록 구성되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 비트 라인 사이의 도통 상태 또는 비도통 상태를 제어하기 위하여 제공되는 제 3 트랜지스터의 게이트에 판독 신호를 공급함으로써 데이터가 판독되는 메모리 셀을 포함하는 반도체 장치의 구동 방법이다.
본 발명의 일 형태에서의 반도체 장치의 구동 방법에서, 제 1 트랜지스터는 반도체층에 산화물 반도체를 포함하는 것이 바람직하다.
본 발명의 일 형태에서의 반도체 장치의 구동 방법에서, 제 2 트랜지스터는 n채널 트랜지스터인 것이 바람직하다.
본 발명의 일 형태는 멀티레벨 데이터의 레벨수에 따라 멀티레벨 데이터를 판독하기 위한 신호를 전환하지 않고 멀티레벨 데이터가 메모리 셀로부터 판독될 수 있는 신규 구조를 갖는 반도체 장치의 구동 방법을 제공할 수 있다.
도 1의 (a)는 메모리 셀의 회로도이고, 도 1의 (b)는 메모리 셀의 타이밍 차트.
도 2는 반도체 장치의 회로 블록 다이어그램.
도 3은 행 드라이버의 회로 블록 다이어그램.
도 4는 열 드라이버의 회로 블록 다이어그램.
도 5는 A/D 컨버터의 회로 블록 다이어그램.
도 6은 메모리 셀의 회로도.
도 7은 메모리 셀의 타이밍 차트.
도 8은 메모리 셀의 타이밍 차트.
도 9는 반도체 장치의 단면도.
도 10의 (a) 및 (b)는 트랜지스터의 단면도.
도 11의 (a) 및 (b)는 반도체 장치를 제작하는 단계를 도시한 흐름도 및 반도체 장치의 개략 투시도.
도 12의 (a)~(e)는 반도체 장치를 포함하는 전자 기기를 각각 도시한 도면.
실시형태는 도면을 참조하여 이하에서 설명된다. 하지만, 실시형태는 다양한 형식으로 실시될 수 있다. 본 발명의 취지 및 범위로부터 벗어나지 않고, 형식 및 상세를 다양한 방법으로 변경할 수 있다는 것은, 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정되어 해석(解釋)되지 말아야 한다. 또한, 이하에서 설명되는 본 발명의 구조에서, 같은 부분을 가리키는 부호는 상이한 도면에서 공통으로 사용된다.
도면에서, 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 실시형태는 그 스케일에 반드시 한정될 필요는 없다. 또한 도면은, 이상적인 예를 나타내는 개략도이며, 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 변동이 포함될 수 있다.
본 명세서 등에서, 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다.
여기서 트랜지스터의 소스와 드레인은, 트랜지스터의 구조, 동작 조건 등에 따라 바뀌기 때문에, 소스 또는 드레인의 어느 쪽인지를 정의하기 어렵다. 따라서, 소스로서 기능하는 부분 또는 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 말하지 않는 경우가 있다. 이와 같은 경우, 소스 및 드레인 중 한쪽을 제 1 전극이라고 말하고, 소스 및 드레인 중 다른 쪽을 제 2 전극이라고 말한다.
또한, 본 명세서에서, "제 1", "제 2", 및 "제 3" 등의 서수사는, 구성 요소들끼리의 혼동을 피하기 위하여 사용되어, 구성 요소의 개수를 한정하지 않는다.
또한, 본 명세서에서, "A와 B가 서로 접속된다"라고 설명될 때, A와 B가 서로 직접 접속되는 경우에 더하여 A와 B가 서로 전기적으로 접속되는 경우가 포함된다. 여기서, "A와 B가 전기적으로 접속된다"라는 표현은, A와 B 사이에, 어떤 전기적 작용을 갖는 대상물이 존재할 때, A와 B 사이에서 전기 신호가 송신 및 수신될 수 있다는 경우를 의미한다.
또한, 본 명세서에서, "위에" 및 "아래에" 등, 배치를 설명하기 위한 단어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하기 위하여 편의상 사용된다. 또한, 구성 요소들 사이의 위치 관계는, 각 구성 요소가 설명되는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 단어에 한정은 없고, 상황에 따라 적절히 기재되어 있을 수 있다.
또한, 도면에서의 회로 블록의 레이아웃은, 설명을 위하여 위치 관계를 특정한다. 그러므로 상이한 기능이 상이한 회로 블록에서 달성되도록 도면에 나타내더라도 실제의 회로 또는 영역은 상이한 기능이 같은 회로 또는 영역에서 달성되도록 구성되어도 좋다. 또한, 도면에서의 회로 블록의 기능은 기재를 위하여 특정되고, 하나의 회로 블록이 도시되는 경우라도 하나의 회로 블록에 의하여 수행되는 처리가 복수의 회로 블록에 의하여 수행되도록 블록이 실제의 회로 또는 영역에 제공되어도 좋다.
또한, 전압은 소정의 전위와 기준 전위(예컨대 접지 전위) 사이의 전위차를 말하는 경우가 많다. 따라서, 전압, 전위, 및 전위차를 각각 전위, 전압, 및 전위차라고 말할 수도 있다. 또한, 전압은 2점의 전위들 사이의 차이를 말하고, 전위는 정전기장에서의 소정의 점에서 단위 전하의 정전 에너지(전기적인 위치 에너지)를 말한다.
본 명세서에서, 본 발명의 실시형태는 도면을 참조하여 설명된다. 실시형태는 이하의 절차로 설명된다.
1. 실시형태 1(본 발명의 일 형태에 따른 메모리 셀);
2. 실시형태 2(반도체 장치의 구성예);
3. 실시형태 3(산화물 반도체);
4. 실시형태 4(반도체 장치의 소자);
5. 실시형태 5(반도체 장치의 전자 부품 및 전자 부품을 포함하는 전자 기기의 구조예);
(실시형태 1)
본 실시형태에서, 개시되는 발명의 일 형태에 따른 반도체 장치에 포함되는 메모리 셀의 회로 구성 및 동작은 도 1의 (a) 및 (b)를 참조하여 설명된다.
또한, 반도체 장치란, 반도체 소자를 포함하는 장치를 말한다. 반도체 장치는 반도체 소자를 포함하는 회로를 구동시키기 위한 구동 회로 등을 포함한다. 또한, 반도체 장치는 메모리 셀을 포함하고, 또한, 메모리 셀이 제공된 기판과 상이한 기판 위에 제공되는 구동 회로, 전원 회로 등을 더 포함하는 경우가 있다.
도 1의 (a)는 메모리 셀(100)의 예를 나타내는 회로도다.
도 1의 (a)에 나타낸 메모리 셀(100)은 트랜지스터(111), 트랜지스터(112), 트랜지스터(113), 및 커패시터(114)를 포함한다. 또한, 도 1의 (a)에 나타내지 않지만 실제로는 복수의 메모리 셀(100)이 매트릭스로 배열된다.
트랜지스터(111)의 게이트는 기록 워드 라인(WWL)에 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 비트 라인(BL)에 접속된다. 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 플로팅 노드(FN)에 접속된다.
트랜지스터(112)의 게이트는 플로팅 노드(FN)에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 한쪽은 트랜지스터(113)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 다른 쪽은 전원 라인(SL)에 접속된다.
트랜지스터(113)의 게이트는 판독 워드 라인(RWL)에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 다른 쪽은 비트 라인(BL)에 접속된다.
커패시터(114)의 한쪽 전극은 플로팅 노드(FN)에 접속된다. 커패시터(114)의 다른 쪽 전극은 정전위가 공급된다.
워드 신호는 기록 워드 라인(WWL)에 공급된다.
워드 신호는 비트 라인(BL)의 전압이 플로팅 노드(FN)에 공급되도록 트랜지스터(111)를 온으로 하는 신호다.
또한, 본 명세서에서, "메모리 셀에 데이터를 기록함"이란 기록 워드 라인(WWL)에 공급되는 워드 신호가 제어되어 플로팅 노드(FN)의 전위가 비트 라인(BL)의 전압에 상당하는 전위에 도달되는 것을 의미한다. 또한, "메모리 셀로부터 데이터를 판독함"이란 판독 워드 라인(RWL)에 공급되는 판독 신호가 제어되어 비트 라인(BL)의 전압이 플로팅 노드(FN)의 전위에 상당하는 전압에 도달되는 것을 의미한다.
멀티레벨 데이터는 비트 라인(BL)에 공급된다. 또한 데이터를 판독하기 위한 방전 전압(V discharge)이 비트 라인(BL)에 공급된다.
멀티레벨 데이터는 kbit(k는 2 이상의 자연수)의 데이터다. 구체적으로, 2bit의 데이터는 4개의 레벨의 데이터(즉 4단계의 전압 중 어느 하나를 갖는 신호)다.
방전 전압(V discharge)은 데이터를 판독하기 위하여 비트 라인(BL)에 공급되는 전압이다. 방전 전압(V discharge)이 공급된 후, 비트 라인(BL)은 전기적으로 부유 상태가 되어간다. 방전 전압(V discharge)은 비트 라인(BL)을 초기화하기 위하여 공급되는 전압이다.
또한, 본 명세서에서, "전기적으로 부유 상태"란 전기적으로 절연되어 있는 상태를 말하고, 즉 신호가 가해지거나 또는 전위가 인가되는 배선에 전기적으로 접속되지 않는다는 것이다.
판독 신호는 판독 워드 라인(RWL)에 공급된다.
판독 신호는 메모리 셀로부터 데이터를 선택적으로 판독하기 위하여 트랜지스터(113)의 게이트에 공급되는 신호다.
플로팅 노드(FN)는 커패시터(114)의 한쪽 전극, 트랜지스터(111)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(112)의 게이트에 접속하는 배선상에 있는 어느 노드에 상당한다.
또한, 본 명세서에서, "노드"는 소자들을 전기적으로 접속하기 위하여 제공된 배선상에 있는 어느 점을 말한다.
또한, 플로팅 노드(FN)의 전위는 비트 라인(BL)에 공급된 멀티레벨 데이터에 기초된다. 트랜지스터(111)가 오프될 때, 플로팅 노드(FN)는 전기적으로 부유 상태에 있다.
전원 라인(SL)은 비트 라인(BL)에 공급되는 방전 전압(V discharge)보다 높은 프리차지 전압(V precharge)이 공급된다.
또한, 전원 라인(SL)의 전압은 데이터가 메모리 셀(100)로부터 판독되는 기간에 적어도 프리차지 전압(V precharge)일 필요가 있다. 따라서 데이터가 메모리 셀(100)에 기록되는 기간 및/또는 데이터가 판독 또는 기록되지 않는 기간에, 전원 라인(SL)에 방전 전압(V discharge)이 공급될 수 있어, 비트 라인(BL) 및 전원 라인(SL)은 같은 전위를 갖는다. 이와 같은 구조에 의하여, 비트 라인(BL)과 전원 라인(SL) 사이를 흐르는 미량의 관통 전류를 감소시킬 수 있다.
다른 구조로서, 전원 라인(SL)에 프리차지 전압(V precharge)과 같은 정전압이 공급되어도 좋다. 이와 같은 구조에 의하여 프리차지 전압(V precharge)과 방전 전압(V discharge) 사이의 전원 라인(SL)의 전압을 전환할 필요가 없어, 전원 라인(SL)의 전위의 충전 및 방전에서의 소비 전력을 감소시킬 수 있다.
프리차지 전압(V precharge)이 전원 라인(SL)에 공급되어, 트랜지스터(112) 및 트랜지스터(113)를 통한 충전에 의하여 비트 라인(BL)에 공급되는 방전 전압(V discharge)이 변화된다.
트랜지스터(111)는 도통 상태 및 비도통 상태를 전환함으로써 데이터의 기록을 제어하는 스위치의 기능을 갖는다. 트랜지스터(111)는 비도통 상태를 유지함으로써 기록된 데이터에 기초된 전위를 유지하는 기능도 갖는다. 또한 트랜지스터(111)는 제 1 트랜지스터라고도 말한다. 또한, 본 기재에서 트랜지스터(111)는 n채널 트랜지스터다.
또한, 트랜지스터(111)로서, 비도통 상태에서 소스와 드레인 사이를 흐르는 저전류(낮은 오프 상태 전류)를 갖는 트랜지스터가 사용되는 것이 바람직하다. 여기서, "낮은 오프 상태 전류"란, 실온에서 10V의 드레인-소스 전압으로 하고 채널 폭 1μm당 규격화된 오프 상태 전류가 10zA 이하인 것을 의미한다. 이와 같은 낮은 오프 상태 전류를 갖는 트랜지스터의 예는, 반도체층으로서 산화물 반도체를 포함하는 트랜지스터다.
도 1의 (a)에 나타낸 메모리 셀(100)의 구성에서, 비도통 상태를 유지함으로써, 기록된 데이터에 기초된 전위가 유지된다. 따라서, 전하의 이동을 수반하는 플로팅 노드(FN)에서의 전위 변화를 억제하기 위한 스위치로서 낮은 오프 상태 전류의 트랜지스터를 사용하는 것이 특히 바람직하다.
낮은 오프 상태 전류를 갖는 트랜지스터가 트랜지스터(111)로서 사용되고 트랜지스터(111)가 계속 오프될 때, 메모리 셀(100)은 비휘발성 메모리가 될 수 있다. 따라서, 일단 데이터가 메모리 셀(100)에 기록되면 트랜지스터(111)가 다시 온될 때까지 데이터가 플로팅 노드(FN)에 유지될 수 있다.
트랜지스터(112)에서, 전류(I d)는 플로팅 노드(FN)의 전위에 따라 소스와 드레인 사이를 흐른다. 또한, 도 1의 (a)에 나타낸 메모리 셀(100)에서, 트랜지스터(112)의 소스와 드레인 사이를 흐르는 전류(I d)는 비트 라인(BL)과 전원 라인(SL) 사이를 흐르는 전류다. 또한, 트랜지스터(112)는 제 2 트랜지스터라고도 말한다. 또한, 기재에서 트랜지스터(112)는 n채널 트랜지스터다.
트랜지스터(113)에서, 전류(I d)는 판독 워드 라인(RWL)의 전위에 따라 소스와 드레인 사이를 흐른다. 또한, 도 1의 (a)에 나타낸 메모리 셀(100)에서, 트랜지스터(113)의 소스와 드레인 사이를 흐르는 전류(I d)는 비트 라인(BL)과 전원 라인(SL) 사이를 흐르는 전류다. 또한, 트랜지스터(113)는 제 3 트랜지스터라고도 말한다. 또한, 기재에서 트랜지스터(113)는 n채널 트랜지스터다.
트랜지스터(112) 및 트랜지스터(113)는 문턱 전압의 변동이 작은 것이 바람직하다. 여기서, 문턱 전압의 변동이 작은 트랜지스터는 이하를 의미한다: 같은 공정에서 생산된 트랜지스터들은 허용되는 문턱 전압의 차이가 20mV 이하이고, 채널에 단결정 실리콘을 포함하는 트랜지스터가 그 예다. 문턱 전압의 변동이 작으면 작을수록 바람직한 것은 말할 나위 없지만, 채널에 단결정 실리콘을 포함하는 트랜지스터라도 20mV 정도의 문턱 전압의 차이를 가질 수 있다.
다음에 도 1의 (a)에 나타낸 메모리 셀(100)의 동작을 설명하고, 또한 본 실시형태의 구조의 작용 및 효과도 설명한다.
도 1의 (b)는, 도 1의 (a)에 나타낸 기록 워드 라인(WWL), 판독 워드 라인(RWL), 플로팅 노드(FN), 비트 라인(BL), 및 전원 라인(SL)에 공급되는 신호의 변화를 도시한 타이밍 차트다.
이하의 기간이 도 1의 (b)의 타이밍 차트에 나타내어진다: 초기 상태에 있는 기간(T1); 비트 라인(BL)의 전위가 데이터를 판독하기 위하여 충전되는 기간(T2)이다.
도 1의 (b)의 기간(T1)에서, 비트 라인(BL)의 전하가 방전된다. 이 때, 기록 워드 라인(WWL)은 저레벨 전위가 공급되고, 판독 워드 라인(RWL)은 저레벨 전위가 공급된다. 플로팅 노드(FN)는 멀티레벨 데이터에 상당하는 전위를 유지한다. 비트 라인(BL)은 방전 전압(V discharge)이 공급된다. 전원 라인(SL)은 프리차지 전압(V precharge)이 공급된다.
또한, 멀티레벨 데이터의 예로서 2bit의 데이터(즉 4개의 레벨의 데이터)가 도 1의 (b)에 나타내어졌다. 구체적으로 4개의 레벨의 데이터(V 00, V 01, V 10, 및 V 11)가 도 1의 (b)에 나타내어지고, 데이터는 4단계의 전위로 나타내어질 수 있다.
비트 라인(BL)은 방전 전압(V discharge)이 공급된 후, 전기적으로 부유 상태가 되어간다. 즉, 비트 라인(BL)은, 전위가 전하의 충전 또는 방전에 의하여 변화되는 상태가 되어간다. 부유 상태는 비트 라인(BL)에 전위를 공급하기 위한 스위치를 오프로 함으로써 달성될 수 있다.
다음에 도 1의 (b)의 기간(T2)에서, 데이터를 판독하기 위하여 비트 라인(BL)의 전위가 충전된다. 이 때, 기록 워드 라인(WWL)은 전의 기간과 마찬가지로 저레벨 전위가 공급된다. 판독 워드 라인(RWL)은 고레벨 전위가 공급된다. 플로팅 노드(FN)에서, 멀티레벨 데이터에 상당하는 전위가 전의 기간과 마찬가지로 유지된다. 비트 라인(BL)에서, 방전 전압(V discharge)은 플로팅 노드(FN)의 전위에 따라 증가된다. 전원 라인(SL)은 전의 기간과 마찬가지로 프리차지 전압(V precharge)이 공급된다.
트랜지스터(113)는 판독 워드 라인(RWL)의 전위의 변화에 따라 온된다. 따라서 트랜지스터(112)의 소스 및 드레인 중 한쪽의 전위는 저하되어 방전 전압(V discharge)이 된다.
트랜지스터(112)는 n채널 트랜지스터다. 트랜지스터(112)의 소스 및 드레인 중 한쪽의 전위가 저하되어 방전 전압(V discharge)이 될 때, 게이트와 소스 사이의 전압(게이트-소스 전압: V gs)의 절대값이 증가된다. V gs의 증가에 따라 전류(I d)는 트랜지스터(112) 및 트랜지스터(113) 각각의 소스와 드레인 사이를 흐른다.
트랜지스터(112) 및 트랜지스터(113) 각각에서 전류(I d)가 흐를 때, 비트 라인(BL)의 전위가 전원 라인(SL)으로부터의 전하에 의하여 충전된다. 트랜지스터(112)의 소스의 전위와 비트 라인(BL)의 전위는 충전에 의하여 상승된다. 트랜지스터(112)의 소스에서의 전위의 상승은 트랜지스터(112)의 V gs의 완만한 저하에 이어진다.
V gs가 트랜지스터(112)의 문턱 전압에 도달될 때, 기간(T2)에서 흐르는 전류(I d)가 흐름을 멈춘다. 그러므로, 비트 라인(BL)에서의 전위의 상승은 진행되고, 트랜지스터(112)의 V gs가 문턱 전압에 도달될 때, 충전은 완료되고 비트 라인(BL)은 정전위를 갖는다. 이 때의 비트 라인(BL)의 전위는 플로팅 노드(FN)의 전위로부터 문턱 전압을 뺌으로써 얻어진 값 정도다.
즉, 플로팅 노드(FN)의 전위는 충전에 의하여 변화되는 비트 라인(BL)의 전위에 반영될 수 있다. 전위차는 멀티레벨 데이터를 판정하기 위하여 사용된다. 이와 같이, 메모리 셀(100)에 기록된 멀티레벨 데이터는 판독될 수 있다.
본 실시형태에서, 멀티레벨 데이터는, 데이터를 판독하기 위한 신호를 멀티레벨 데이터의 레벨수에 따라 전환하지 않고 메모리 셀로부터 판독될 수 있다.
본 실시형태에서의 상술한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서, 도 1의 (a) 및 (b)에 도시된 방법에 의하여 구동할 수 있는 반도체 장치의 예를 설명한다. 이하의 기재는 도 2~도 8을 참조하여 만들어진다.
<반도체 장치의 구성예>
도 2는 도 1의 (a)에 나타낸 메모리 셀(100)을 포함하는 반도체 장치의 구성예를 나타낸 블록 다이어그램이다.
도 2에 나타낸 반도체 장치(200)는 도 1의 (a)에 나타낸 복수의 메모리 셀(100)이 제공된 메모리 셀 어레이(201), 행 드라이버(202), 열 드라이버(203), 및 A/D 컨버터(204)를 포함한다. 또한, 반도체 장치(200)에서, 메모리 셀(100)은 m행 n열의 매트릭스로 배열된다. 또한, 도 2에서, 기록 워드 라인(WWL), 판독 워드 라인(RWL), 비트 라인(BL), 및 전원 라인(SL)으로서, 제 (m-1)행에 기록 워드 라인(WWL[m-1]) 및 판독 워드 라인(RWL[m-1]), 제 m행에 기록 워드 라인(WWL[m]) 및 판독 워드 라인(RWL[m]), 제 (n-1)열에 비트 라인(BL[n-1]), 제 n열에 비트 라인(BL[n]), 및 전원 라인(SL)이 나타내어진다.
도 2에 나타낸 메모리 셀 어레이(201)에서, 도 1의 (a)에 도시된 메모리 셀(100)은 매트릭스로 배열된다. 또한, 메모리 셀(100)의 구성 요소는 도 1의 (a)에 나타낸 메모리 셀의 구성 요소와 비슷하다; 따라서, 구성 요소의 기재는 생략되고 도 1의 (a) 및 (b)의 기재를 참조할 수 있다.
또한, 도 2에 나타낸 메모리 셀 어레이(201)는 인접하는 메모리 셀들에 의하여 전원 라인(SL)이 공유되는 구성을 갖는다. 이와 같은 구성에 의하여, 전원 라인(SL)에 의하여 차지되는 면적이 감소된다. 따라서, 상기 구성의 반도체 장치는 단위 면적당 높은 저장 용량을 가질 수 있다.
행 드라이버(202)는, 각 행의 메모리 셀(100)에서의 트랜지스터(111)를 선택적으로 온으로 하는 기능 및 각 행의 메모리 셀(100)에서의 플로팅 노드(FN)의 전위를 선택적으로 변화시키는 기능을 갖는 회로다. 구체적으로, 행 드라이버(202)는 기록 워드 라인(WWL)에 워드 신호를 공급하고, 판독 워드 라인(RWL)에 판독 신호를 공급하는 회로다. 행 드라이버(202)에 의하여, 메모리 셀(100)은 행마다 선택될 수 있고, 반도체 장치(200)에서 데이터는 선택된 메모리 셀(100)에 기록될 수 있고 선택된 메모리 셀(100)로부터 판독될 수 있다.
열 드라이버(203)는 각 열의 메모리 셀(100)에서의 플로팅 노드(FN)에 데이터를 선택적으로 기록하고, 비트 라인(BL)의 전위를 방전하고, 비트 라인(BL)을 전기적으로 부유 상태로 하는 기능을 갖는 회로다. 구체적으로 열 드라이버(203)는, 멀티레벨 데이터에 상당하는 전위를 비트 라인(BL)에 공급하고, 방전 전압(V discharge)을 스위치를 통하여 비트 라인(BL)에 공급하는 회로다. 열 드라이버(203)에 의하여, 메모리 셀(100)은 열마다 선택될 수 있고, 반도체 장치(200)에서 데이터는 선택된 메모리 셀(100)에 기록될 수 있고 선택된 메모리 셀(100)로부터 판독될 수 있다.
A/D 컨버터(204)는 아날로그 값인 비트 라인(BL)의 전위를 디지털 값으로 변환하고 디지털 값을 외부로 출력하는 기능을 갖는 회로다. 구체적으로, A/D 컨버터(204)는 플래시형 A/D 컨버터를 포함한다. A/D 컨버터(204)는, 반도체 장치(200)가 메모리 셀(100)로부터 판독되는 데이터에 상당하는 비트 라인(BL)의 전위를 외부에 출력하도록 할 수 있다.
또한, 기재에서 플래시형 A/D 컨버터가 A/D 컨버터(204)로서 사용되지만 축차 비교형 A/D 컨버터, 멀티 슬로프형 A/D 컨버터, 또는 델타 시그마형 A/D 컨버터가 사용되어도 좋다.
<행 드라이버의 구성예>
도 3은 도 2에 도시된 행 드라이버(202)의 구성예를 나타낸 블록 다이어그램이다.
도 3에 나타낸 행 드라이버(202)는 디코더(301) 및 판독/기록 컨트롤러(302)를 포함한다. 판독/기록 컨트롤러(302)는 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)의 각 행에 제공된다. 또한, 각 행의 판독/기록 컨트롤러(302)는 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)에 접속된다.
디코더(301)는 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)이 제공된 행을 선택하기 위한 신호를 출력하는 기능을 갖는 회로다. 구체적으로, 디코더(301)는 어드레스 신호(Address)를 수신하고 상기 Address에 따라 어느 행의 판독/기록 컨트롤러(302)를 선택하는 회로다. 디코더(301)에 의하여, 행 드라이버(202)는 소정의 행을 선택하여 데이터의 기록 및 판독을 수행할 수 있다.
판독/기록 컨트롤러(302)는, 디코더(301)에 의하여 선택된 기록 워드 라인(WWL) 및 판독 워드 라인(RWL)을 포함하는 행에서, 기록 워드 신호 및 판독 워드 신호를 선택적으로 출력하는 기능을 갖는 회로다. 구체적으로, 판독/기록 컨트롤러(302)는 기록 제어 신호(Write_CONT) 및 판독 제어 신호(Read_CONT)를 수신하고, 상기 신호에 따라 기록 워드 신호 또는 판독 워드 신호를 선택적으로 출력하는 회로다. 판독/기록 컨트롤러(302)에 의하여, 행 드라이버(202)는 디코더(301)에 의하여 선택된 행에서 기록 워드 신호 또는 판독 워드 신호를 선택 및 출력할 수 있다.
<열 드라이버의 구성예>
도 4는 도 2에 도시된 열 드라이버(203)의 구성예를 나타낸 블록 다이어그램이다.
도 4에 나타낸 열 드라이버(203)는 디코더(401), 래치(402), D/A 컨버터(403), 스위치 회로(404), 및 트랜지스터(405)를 포함한다. 래치(402), D/A 컨버터(403), 스위치 회로(404), 및 트랜지스터(405)는 각 열에 제공된다. 또한, 각 열의 스위치 회로(404), 및 트랜지스터(405)는 비트 라인(BL)에 접속된다.
디코더(401)는 비트 라인(BL)이 제공된 열을 선택하고 입력 데이터를 분류하고 출력하는 기능을 갖는 회로다. 구체적으로는 디코더(401)는 어드레스 신호(Address) 및 데이터(Data)를 수신하고 상기 Address에 따라 어느 행의 래치(402)에 Data를 출력하는 회로다. 디코더(401)에 의하여, 열 드라이버(203)는 소정의 열을 선택하여 데이터의 기록을 수행할 수 있다.
또한, 디코더(401)에 입력된 Data는 kbit의 디지털 데이터다. kbit의 디지털 데이터는 비트마다 '1' 또는 '0'의 바이너리 데이터에 의하여 나타내어지는 신호다. 구체적으로, 2bit의 디지털 데이터는 '00', '01', '10', 및 '11'에 의하여 나타내어지는 데이터다.
래치(402)는 입력 Data를 일시적으로 저장하는 기능을 갖는 회로다. 구체적으로, 래치(402)는 래치 신호(W_LAT)를 수신하고, 상기 래치 신호(W_LAT)에 따라 Data를 저장하고, 상기 Data를 D/A 컨버터(403)에 출력하는 플립플롭 회로다. 래치(402)에 의하여 열 드라이버(203)는 소정의 타이밍으로 데이터의 기록을 수행할 수 있다.
D/A 컨버터(403)는 디지털 값인 입력 데이터(Data)를 아날로그 값인 데이터(V data)로 변환하는 기능을 갖는 회로다. 구체적으로, Data의 비트 수가 3인 경우, D/A 컨버터(403)는 상기 Data를 8단계의 전위(V 0~V 7) 중 어느 것으로 변환하고, 스위치 회로(404)에 전위를 출력한다. 열 드라이버(203)에서, 메모리 셀(100)에 기록되는 데이터는 D/A 컨버터(403)에 의하여 멀티레벨 데이터에 상당하는 전위로 변화될 수 있다.
또한, D/A 컨버터(403)로부터 출력된 데이터(V data)는 상이한 전압 값에 의하여 나타내어진다. 이는 2bit의 데이터는 4개의 레벨의 데이터(0.5V, 1.0V, 1.5V, 및 2.0V)인 것이고, 즉, 데이터는 4개의 전압 값 중 어느 것에 의하여 나타내어진다.
스위치 회로(404)는 입력 데이터(V data)를 비트 라인(BL)에 공급하고, 비트 라인(BL)을 전기적으로 부유 상태로 하는 기능을 갖는 회로다. 구체적으로, 스위치 회로(404)는 아날로그 스위치 및 인버터를 포함하고, 스위치 제어 신호(Write_SW)에 따라 데이터(V data)가 비트 라인(BL)에 공급되고 나서 아날로그 스위치가 오프되어 비트 라인(BL)을 전기적으로 부유 상태로 한다. 데이터(V data)가 비트 라인(BL)에 공급된 후, 스위치 회로(404)는, 열 드라이버(203)가 비트 라인(BL)을 전기적으로 부유 상태로 유지하도록 할 수 있다.
트랜지스터(405)는 비트 라인(BL)에 방전 전압(V discharge)을 공급하고, 비트 라인(BL)을 전기적으로 부유 상태로 하는 기능을 갖는 회로다. 구체적으로, 트랜지스터(405)는 방전 제어 신호(disc_EN)에 따라, 비트 라인(BL)에 방전 전압(V discharge)을 공급하고 나서 비트 라인(BL)을 전기적으로 부유 상태로 하는 스위치다. 방전 전압(V discharge)이 비트 라인(BL)에 공급된 후, 트랜지스터(405)는, 열 드라이버(203)가 비트 라인(BL)을 전기적으로 부유 상태로 유지하도록 할 수 있다.
<A/D 컨버터의 구성예>
도 5는 도 2에 도시된 A/D 컨버터(204)의 구성예를 나타낸 블록 다이어그램이다.
도 5에 나타낸 A/D 컨버터(204)는 콤퍼레이터(501), 인코더(502), 래치(503), 및 버퍼(504)를 포함한다. 콤퍼레이터(501), 인코더(502), 래치(503), 및 버퍼(504)는 각 열에 제공된다. 또한, 각 열의 버퍼(504)는 데이터(Dout)를 출력한다.
콤퍼레이터(501)는, 비트 라인(BL)의 전위의 레벨과 참조 전압(V ref0~V ref6)의 전위의 레벨을 비교함으로써 비트 라인(BL)의 전위가 멀티레벨 데이터의 어느 레벨에 상당하는 전위인지를 판정하는 기능을 갖는 회로다. 구체적으로, 복수의 콤퍼레이터가 제공되고, 콤퍼레이터 각각에 비트 라인(BL)의 전위 및 참조 전압(V ref0~V ref6)의 어느 전위(서로 상이함)가 공급되어 비트 라인(BL)의 전위가 참조 전압(V ref0~V ref6)의 2개의 전위 사이에 있는지를 판정한다. 콤퍼레이터(501)에 의하여 A/D 컨버터(204)는 비트 라인(BL)의 전위가 멀티레벨 데이터의 어느 레벨에 상당하는 전위인지를 판정할 수 있다.
또한, 예로서 도 5에 나타낸 참조 전압(V ref0~V ref6)은 멀티레벨 데이터가 3bit의 데이터(즉 8개의 레벨의 데이터)일 때에 공급된다.
인코더(502)는 콤퍼레이터(501)로부터 출력되는 비트 라인(BL)의 전위를 판정하기 위한 신호에 기초하여 멀티 비트 디지털 신호를 생성하는 기능을 갖는 회로다. 구체적으로, 인코더(502)는 복수의 콤퍼레이터로부터 출력되는 고레벨 신호 또는 저레벨 신호에 기초하여 부호화를 수행함으로써 디지털 신호를 생성하는 회로다. 인코더(502)에 의하여 A/D 컨버터(204)는 메모리 셀(100)로부터 판독되는 데이터를 디지털 값의 데이터로 변화시킬 수 있다.
래치(503)는 디지털 값의 입력 데이터를 일시적으로 저장하는 기능을 갖는 회로다. 구체적으로, 래치(503)는 래치 신호(LAT)를 수신하는 플립플롭 회로이고, 상기 래치 신호(LAT)에 따라 데이터를 저장하고, 버퍼(504)에 상기 데이터를 출력한다. 래치(503)에 의하여 A/D 컨버터(204)는 소정의 타이밍으로 데이터를 출력할 수 있다. 또한, 래치(503)는 생략할 수 있다.
버퍼(504)는 래치(503)로부터 출력되는 데이터를 증폭하고, 증폭된 데이터를 출력 신호(Dout)로서 출력하는 기능을 갖는 회로다. 구체적으로, 버퍼(504)는 짝수개의 인버터 회로가 제공된 회로다. 버퍼(504)에 의하여 A/D 컨버터(204)에서 디지털 신호에 대한 노이즈를 저감할 수 있다. 또한, 버퍼(504)는 생략할 수 있다.
<반도체 장치의 구동 방법의 구체적인 예>
도 6은 반도체 장치에 포함되는 메모리 셀을 나타낸 회로도다. 도 7 및 도 8은 도 6에 나타낸 반도체 장치의 동작을 도시한 타이밍 차트다.
도 6에 나타낸 반도체 장치(600)는 2행 2열의 매트릭스로 배열된 메모리 셀(100A~100D)을 포함한다. 메모리 셀(100A~100D) 각각의 회로 구성은 도 1의 (a)에 도시된 메모리 셀과 마찬가지다. 도 6에서, 기록 워드 라인(WWL), 판독 워드 라인(RWL), 비트 라인(BL), 및 전원 라인(SL)으로서, 제 1행에 기록 워드 라인(WWL[1]) 및 판독 워드 라인(RWL[1]), 제 2행에 기록 워드 라인(WWL[2]) 및 판독 워드 라인(RWL[2]), 제 1열에 비트 라인(BL[1]), 제 2열에 비트 라인(BL[2]), 및 전원 라인(SL)이 나타내어진다.
도 7은 데이터가 기록되는 기간(p1~p8)에서의 타이밍 차트를 나타낸 것이다. 도 8은 데이터가 판독되는 기간(p9~p17)에서의 타이밍 차트를 나타낸 것이다. 또한, 도 7 및 도 8은 각각 도 6의 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2])의 전압 변화를 나타낸 것이다.
도 7의 기간(p1)에서, 기록 워드 라인(WWL[1])은 고레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 7의 기간(p2)에서, 비트 라인(BL[1])은 전압(V 1)이 공급되고, 비트 라인(BL[2])은 전압(V 2)이 공급된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 7의 기간(p3)에서, 기록 워드 라인(WWL[1])은 저레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
기간(p1~p3)에서, 판독 워드 라인(RWL[1])이 저레벨에 설정되기 때문에 트랜지스터(113)는 비도통 상태에 있다. 따라서 비트 라인(BL)의 전위가 변화되더라도 비트 라인(BL)과 전원 라인(SL) 사이의 관통 전류가 저감될 수 있다.
도 7의 기간(p4)에서, 비트 라인(BL[1]) 및 비트 라인(BL[2])은 방전 전압(V discharge)이 각각 공급된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 7의 기간(p5)에서, 기록 워드 라인(WWL[2])은 고레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 7의 기간(p6)에서, 비트 라인(BL[1])은 전압(V 2)이 공급되고, 비트 라인(BL[2])은 전압(V 1)이 공급된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 7의 기간(p7)에서, 기록 워드 라인(WWL[2])은 저레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
기간(p5~p7)에서, 판독 워드 라인(RWL[2])이 저레벨에 설정되기 때문에 트랜지스터(113)는 비도통 상태에 있다. 따라서 비트 라인(BL)의 전위가 변화되더라도 비트 라인(BL)과 전원 라인(SL) 사이의 관통 전류가 저감될 수 있다.
도 7의 기간(p8)에서, 비트 라인(BL[1]) 및 비트 라인(BL[2])은 방전 전압(V discharge)이 각각 공급된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
상술한 바와 같이, 기간(p1~p8)에서 나타낸 데이터의 기록을 수행함으로써 전압(V 1)에 상당하는 데이터가 도 6에 나타낸 메모리 셀(100A)에 기록되고, 전압(V 2)에 상당하는 데이터가 메모리 셀(100B)에 기록되고, 전압(V 2)에 상당하는 데이터가 메모리 셀(100C)에 기록되고, 전압(V 1)에 상당하는 데이터가 메모리 셀(100D)에 기록된다.
도 8의 기간(p9)에서, 전원 라인(SL)은 고레벨(즉 프리차지 전압(V precharge))에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p10)에서, 판독 워드 라인(RWL[1])은 고레벨에 설정된다. 이 때 비트 라인(BL[1]) 및 비트 라인(BL[2])의 전압은 메모리 셀(100A) 및 메모리 셀(100B)에 기록된 데이터에 상당하는 전압에 따라 증가된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p11)에서, 기간(p10)에서의 비트 라인(BL[1]) 및 비트 라인(BL[2])의 전압의 증가가 멈추고 비트 라인(BL[1])의 전압이 전압(V 1')이 되고 비트 라인(BL[2])의 전압이 전압(V 2')이 된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
또한, 도 7에서 전압(V 1')은 메모리 셀(100A)에 기록되는 전압(V 1)에 상당하고 전압(V 2')은 메모리 셀(100B)에 기록되는 전압(V 2)에 상당한다.
도 8의 기간(p12)에서, 판독 워드 라인(RWL[1])은 저레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p13)에서, 비트 라인(BL[1]) 및 비트 라인(BL[2])은 각각 방전 전압(V discharge)이 공급된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p14)에서, 판독 워드 라인(RWL[2])은 고레벨에 설정된다. 따라서 비트 라인(BL[1]) 및 비트 라인(BL[2])의 전압은 메모리 셀(100C) 및 메모리 셀(100D)에 기록된 데이터에 상당하는 전압에 따라 증가된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p15)에서, 기간(p14)에서의 비트 라인(BL[1]) 및 비트 라인(BL[2])의 전압의 증가가 멈추고, 전압(V 2')은 비트 라인(BL[1])의 전압으로서 얻어지고 전압(V 1')은 비트 라인(BL[2])의 전압으로서 얻어진다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 및 전원 라인(SL))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
또한, 도 7에서 전압(V 2')은 메모리 셀(100C)에 기록되는 전압(V 2)에 상당하고 전압(V 1')은 메모리 셀(100D)에 기록되는 전압(V 1)에 상당한다.
도 8의 기간(p16)에서, 판독 워드 라인(RWL[2])은 저레벨에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
도 8의 기간(p17)에서, 전원 라인(SL)은 저레벨(즉, 방전 전압(V discharge))에 설정된다. 또한, 다른 라인(즉, 기록 워드 라인(WWL[1]), 기록 워드 라인(WWL[2]), 판독 워드 라인(RWL[1]), 판독 워드 라인(RWL[2]), 전원 라인(SL), 비트 라인(BL[1]), 및 비트 라인(BL[2]))은 전의 기간에 공급되는 이들 각각의 전압을 유지한다.
상술한 바와 같이, 기간(p9~p17)에 도시된 데이터의 판독을 수행함으로써 전압(V 1)에 상당하는 데이터가 도 6에 나타낸 메모리 셀(100A)로부터 판독되고, 전압(V 2)에 상당하는 데이터가 메모리 셀(100B)로부터 판독되고, 전압(V 2)에 상당하는 데이터가 메모리 셀(100C)로부터 판독되고, 전압(V 1)에 상당하는 데이터가 메모리 셀(100D)로부터 판독된다.
상술한 바와 같이, 본 실시형태에 설명된 반도체 장치의 구성 및 동작을 사용하여, 멀티레벨 데이터는, 데이터를 판독하기 위한 신호를 멀티레벨 데이터의 레벨수에 따라 전환하지 않고 메모리 셀로부터 판독될 수 있다.
본 실시형태에서의 상술한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서, 상술한 실시형태에서 설명한 오프 상태 전류가 낮은 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체를 설명한다.
트랜지스터의 반도체층에서의 채널 형성 영역에 사용되는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, 산화물 반도체는 In 및 Zn 양쪽을 포함하는 것이 바람직하다. In 및 Zn에 더하여 산소 결합을 강하게 하기 위하여 스테빌라이저(stabilizer)가 포함되는 것이 바람직하다. 스테빌라이저로서, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 하나가 함유되어도 좋다.
다른 스테빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등의 란타노이드 중 하나 또는 복수 종류가 함유되어도 좋다.
트랜지스터의 반도체층에 사용되는 산화물 반도체로서, 예컨대 이하 중 어느 것이 사용될 수 있다; 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물 또는 상술한 원자수비에 가까운 원자수비의 산화물을 사용할 수 있다.
반도체층을 형성하는 산화물 반도체막이 많은 양의 수소를 포함하면, 산화물 반도체와 수소가 서로 결합되어 수소의 일부가 도너로서 기능하여 캐리어인 전자를 생성시킨다. 결과적으로 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트된다. 그러므로, 산화물 반도체막이 고순도화되어 불순물이 가능한 한 포함되지 않도록, 산화물 반도체막이 형성된 후, 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거하는 것이 바람직하다.
또한 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막에서의 산소도 감소되는 경우가 있다. 그러므로, 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 빈자리를 채우기 위하여 산화물 반도체막에 산소가 첨가되는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 일을 산소 첨가 처리라고 표현하고, 산화물 반도체막의 산소 함유량을 화학량론적 조성에서의 함유량보다 초과시키는 처리를 산소 과잉 상태를 만들기 위한 처리라고 표현하는 경우가 있다.
이와 같이, 탈수화 처리(탈수소화 처리)에 의하여, 수소 또는 수분이 산화물 반도체막으로부터 제거되고, 산소 첨가 처리에 의하여 산소 빈자리를 채움으로써, 산화물 반도체막을 i형(진성) 또는 i형 산화물 반도체막에 한없이 가까운 실질적으로 i형(진성) 산화물 반도체막으로 할 수 있다. 또한, "실질적으로 진성"이란, 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 또는 1×1013/cm3 이하이고 도너에서 유래하는 캐리어를 매우 적게(제로에 가까움) 함유하는 산화물 반도체막을 의미한다.
따라서 i형 또는 실질적으로 i형의 산화물 반도체막을 포함하는 트랜지스터는 매우 우수한 오프 상태 전류 특성을 가질 수 있다. 예를 들어, 산화물 반도체막을 포함하는 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하; 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, n채널 트랜지스터의 오프 상태란, 게이트 전압이 문턱 전압보다 충분히 낮은 상태를 말한다. 구체적으로, 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 낮으면, 트랜지스터는 오프 상태에 있다.
예를 들어, 형성되는 산화물 반도체는 비단결정을 포함하여도 좋다. 비단결정은 예컨대 CAAC(c-axis aligned crystal), 다결정, 미결정, 및 비정질부 중 적어도 하나에 의하여 구축된다.
예를 들어, 산화물 반도체는 CAAC를 포함하여도 좋다. 또한, CAAC를 포함하는 산화물 반도체는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)라고 말한다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 얻어진 이미지에서, 결정부를 CAAC-OS에서 찾을 수 있는 경우가 있다. 대부분의 경우, TEM으로 얻어진 이미지에서, CAAC-OS에서의 결정부 각각은 예컨대 하나의 변이 100nm인 입방체 내에 맞는다. TEM으로 얻어진 이미지에서, CAAC-OS에서의 결정부들 사이의 경계가 명확하게 관찰되지 않는 경우가 있다. 또한, TEM으로 얻어진 이미지에서, CAAC-OS에서의 결정립계는 명확하게 관찰되지 않는 경우가 있다. CAAC-OS에서, 명확한 결정립계가 존재하지 않기 때문에 예컨대 불순물이 편석(偏析)되기 어렵다. CAAC-OS에서, 명확한 결정립계가 존재하지 않기 때문에 예컨대 결함 상태의 밀도가 높아지기 어렵다. CAAC-OS에서, 명확한 결정립계가 존재하지 않기 때문에, 예컨대 전자 이동도가 저하되기 어렵다.
예를 들어, CAAC-OS는 복수의 결정부를 포함한다. 복수의 결정부에서, c축이 CAAC-OS가 형성되는 면의 법선 벡터 또는 CAAC-OS 표면의 법선 벡터에 평행한 방향으로 정렬되는 경우가 있다. CAAC-OS를 X선 회절(XRD: X-Ray Diffraction) 장치로, out-of-plane법에 의하여 분석하면, 배향을 나타내는 2θ 31° 근방에서의 피크가 나타나는 경우가 있다. 또한, 예컨대 CAAC-OS의 전자선 회절 패턴에서 스폿(휘점(輝點))이 나타내어지는 경우가 있다. 10nmφ 이하, 또는 5nmφ 이하의 직경을 갖는 전자빔으로 얻어지는 전자선 회절 패턴은, 나노 전자빔 회절 패턴이라고 불린다. CAAC-OS에서, 예컨대 결정부들끼리, 하나의 결정부의 a축 및 b축의 방향과 또 다른 결정부의 a축 및 b축의 방향이 상이한 경우가 있다. CAAC-OS에서, 예컨대 c축은 정렬되고, a축 및/또는 b축은 거시적으로 정렬되지 않는 경우가 있다.
CAAC-OS에 포함되는 결정부 각각에서, 예컨대 c축이, CAAC-OS가 형성되는 면의 법선 벡터 또는 CAAC-OS 표면의 법선 벡터에 평행한 방향으로 정렬되고, a-b면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열이 형성되고, c축에 수직인 방향에서 봤을 때, 금속 원자가 층 형상으로 배열되고, 또는 금속 원자 및 산소 원자가 층 형상으로 배열된다. 또한, 결정부들끼리 하나의 결정부의 a축 및 b축의 방향은 또 다른 결정부의 a축 및 b축의 방향과 상이하여도 좋다. 본 명세서에서, "수직"이란 단어는 80° 이상 100° 이하의 범위, 바람직하게는 85° 이상 95° 이하의 범위를 포함한다. 또한, "평행"이란 단어는 -10° 이상 10° 이하의 범위, 바람직하게는 -5° 이상 5° 이하의 범위를 포함한다.
또한, 예컨대 CAAC-OS는 결함 상태의 밀도를 저감함으로써 형성될 수 있다. 산화물 반도체에서, 예컨대 산소 빈자리는 결함 상태다. 산소 빈자리는 트랩 준위로서 기능하거나, 또는 수소가 이들에 포획되면 캐리어 발생원으로서 기능한다. CAAC-OS를 형성하기 위하여, 예컨대 산소 빈자리가 산화물 반도체에 생기는 것을 방지하는 것이 중요하다. 따라서 CAAC-OS는 결함 상태의 밀도가 낮은 산화물 반도체다. 바꿔 말하면 CAAC-OS는 산소 빈자리가 적은 산화물 반도체다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 개수가 적은) 상태는 "고순도 진성", 또는 "실질적으로 고순도 진성" 상태라고 말한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체는 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 갖는 경우가 있다. 따라서 채널 형성 영역에 상기 산화물 반도체를 포함하는 트랜지스터는 마이너스의 문턱 전압을 거의 갖지 않는(노멀리 온이 거의 되지 않는) 경우가 있다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체는 결함 상태의 밀도가 낮음에 따라 트랩 상태의 밀도가 낮은 경우가 있다. 따라서 상기 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 경우가 있다. 산화물 반도체에서의 트랩 상태에 의하여 포획된 전하는 소실하기까지에 걸리는 시간이 길다. 포획된 전하는 고정 전하처럼 행동하여도 좋다. 그러므로 높은 트랩 상태의 밀도를 갖는 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성의 CAAC-OS를 사용한 트랜지스터는, 가시광 또는 자외광의 조사로 인한 전기 특성의 변동이 작다.
산화물 반도체는, 예컨대 다결정을 포함하여도 좋다. 또한, 다결정을 포함하는 산화물 반도체는 다결정 산화물 반도체라고 말한다. 다결정 산화물 반도체는 복수의 결정립을 포함한다.
산화물 반도체는, 예컨대 미결정을 포함하여도 좋다. 또한, 미결정을 포함하는 산화물 반도체는 미결정 산화물 반도체라고 말한다.
TEM에 의하여 얻어진 이미지에서, 예컨대 결정부가 미결정 산화물 반도체에서 명확하게 찾을 수 없는 경우가 있다. 미결정 산화물 반도체에 포함되는 결정부의 사이즈는 예컨대, 1nm 이상 100nm 이하, 또는, 1nm 이상 10nm 이하인 경우가 많다. 예를 들어, 1nm 이상 10nm 이하의 사이즈의 미결정은 특히, 나노 결정(nc: nanocrystal)이라고 말한다. 나노 결정을 포함하는 산화물 반도체는 nc-OS(nanocrystalline Oxide Semiconductor)라고 말한다. TEM에 의하여 얻어진 nc-OS의 이미지에서, 예컨대 결정부들 사이의 경계는 명확하게 검출될 수 없는 경우가 있다. TEM에 의하여 얻어진 nc-OS의 이미지에서, 예컨대 명확한 결정립계가 존재하지 않기 때문에 예컨대 불순물의 편석이 일어나기 어렵다. nc-OS에서, 명확한 결정립계가 존재하지 않기 때문에, 예컨대 결함 상태의 밀도가 높아지기 어렵다. nc-OS에서, 명확한 결정립계가 존재하지 않기 때문에, 예컨대 전자 이동도의 저하가 일어나기 어렵다.
nc-OS에서, 예컨대 미세한 영역(예컨대 1nm 이상 10nm 이하의 사이즈의 영역)은 주기적인 원자 배열을 갖는 경우가 있다. 또한, 예컨대 nc-OS에서, 결정부들은 규칙적으로 배열되지 않는다. 따라서 주기적인 원자 배열이 거시적으로 관찰되지 않는 경우, 또는 원자 배열에 장거리 질서가 관찰되지 않는 경우가 있다. 따라서, nc-OS는 분석 방법에 따라서, 예컨대 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. nc-OS가 결정부의 직경보다 큰 빔 직경을 갖는 X선을 사용한 XRD장치로 out-of-plane법에 의하여 분석되면, 배열을 나타내는 피크가 나타나지 않는 경우가 있다. 또한, 예컨대 결정부의 직경보다 큰 직경(예컨대 20nmφ 이상, 또는 50nmφ 이상의 빔 직경)을 갖는 전자빔을 사용하여 얻어진 nc-OS의 전자선 회절 패턴에서, 헤일로 패턴이 보이는 경우가 있다. 예를 들어, 결정부와 같거나 또는 결정부보다 작은 직경(예컨대, 10nmφ 이하, 또는 5nmφ 이하의 빔 직경)을 갖는 전자빔을 사용하여 얻어진 nc-OS의 나노 전자빔 회절 패턴에서, 스폿이 보이는 경우가 있다. nc-OS의 나노 전자빔 회절 패턴에서, 예컨대 원형 패턴의 고휘도 영역이 보이는 경우가 있다. nc-OS의 나노 전자빔 회절 패턴에서, 예컨대 복수의 스폿이 상기 영역에서 보이는 경우가 있다.
nc-OS에서의 미세한 영역은 주기적인 원자 배열을 갖는 경우가 있기 때문에, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮다. 또한, nc-OS에서의 결정부들이 규칙적으로 배열되지 않기 때문에, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
또한, 산화물 반도체가 CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체 중 2개 이상을 포함하는 혼합막이라도 좋다. 혼합막은, 비정질 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, 및 CAAC-OS 영역 중 2개 이상을 포함하는 경우가 있다. 혼합막은, 비정질 산화물 반도체 영역, 미결정 산화물 반도체 영역, 다결정 산화물 반도체 영역, 및 CAAC-OS 영역 중 2개 이상의 적층 구조를 갖는 경우가 있다.
본 실시형태는, 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서, 개시된 발명의 일 형태의 반도체 장치의 메모리 셀에 포함되는 트랜지스터의 단면 구조를 도면을 참조하여 설명한다.
도 9는 본 발명의 일 형태의 메모리 셀의 단면 구조의 일부의 예를 도시한 것이다. 도 9는 실시형태 1에 나타낸 트랜지스터(111), 트랜지스터(112), 및 커패시터(114)를 도시한 것이다.
본 실시형태에서, 트랜지스터(112)는 단결정 실리콘 기판으로 형성되고, 산화물 반도체층을 포함하는 트랜지스터(111)는 트랜지스터(112) 위에 형성된다. 트랜지스터(112)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘, 저마늄 등의 얇은 반도체층을 포함하여도 좋다.
트랜지스터(112)가 실리콘 박막을 사용하여 형성되는 경우, 이하의 어느 것을 사용할 수 있다: 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의하여 비정질 실리콘을 결정화시킴으로써 얻어진 다결정 실리콘; 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면부를 박리함으로써 얻어진 단결정 실리콘 등이다.
실시형태 1에서 설명한 반도체 장치의 메모리 셀에 포함되는 트랜지스터 중, 트랜지스터(111)는 산화물 반도체를 포함하고, 트랜지스터(112) 및 트랜지스터(113) 등의 다른 트랜지스터는 실리콘을 포함한다. 이 경우, 산화물 반도체를 사용한 트랜지스터의 개수는 실리콘을 사용한 트랜지스터보다 적다. 따라서 실리콘을 사용한 트랜지스터 위에 트랜지스터(111)를 적층하는 것은 트랜지스터(111)의 디자인 룰을 더 완만하게 한다.
반도체 장치의 칩 면적은 실리콘을 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터가 적층된 구조를 사용함으로써 감소시킬 수 있다. 하나의 회로 블록에서 실리콘을 포함하는 트랜지스터의 개수가 산화물 반도체를 포함하는 트랜지스터의 개수보다 많기 때문에 반도체 장치의 실제의 칩 면적은 실리콘을 포함하는 트랜지스터의 개수에 의존한다.
도 9에서, n채널 트랜지스터(112)는 반도체 기판(800)에 형성된다.
반도체 기판(800)은 예컨대 n형 또는 p형 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판, 또는 화합물 반도체 기판(예컨대 GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, 또는 ZnSe 기판)일 수 있다.
트랜지스터(112)는 소자 분리 절연막(801)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 소자 분리 절연막(801)은 LOCOS(local oxidation of silicon)법, 트렌치 분리법 등에 의하여 형성될 수 있다.
구체적으로 트랜지스터(112)는 반도체 기판(800)에 형성되고 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(802) 및 불순물 영역(803), 게이트 전극(804), 및 반도체 기판(800)과 게이트 전극(804) 사이에 제공된 게이트 절연막(805)을 포함한다. 게이트 전극(804)은, 게이트 절연막(805)을 개재(介在)하여 불순물 영역(802)과 불순물 영역(803) 사이에 형성된 채널 형성 영역과 중첩된다.
절연막(809)은 트랜지스터(112) 위에 제공된다. 개구가 절연막(809)에 형성된다. 불순물 영역(802) 및 불순물 영역(803)과 각각 접촉되는 배선(810) 및 배선(811)과, 게이트 전극(804)과 접촉되는 배선(812)이 개구에 형성된다.
배선(810)은 절연막(809) 위에 형성된 배선(815)에 접속된다. 배선(811)은 절연막(809) 위에 형성된 배선(816)에 접속된다. 배선(812)은 절연막(809) 위에 형성된 배선(817)에 접속된다.
절연막(820)은 배선(815)~배선(817) 위에 형성된다. 개구는 절연막(820)에 형성된다. 개구에서, 배선(817)에 접속되는 배선(821)이 형성된다.
도 9에서, 트랜지스터(111) 및 커패시터(114)는 절연막(820) 위에 형성된다.
트랜지스터(111)는, 절연막(820) 위에, 산화물 반도체를 포함하는 반도체막(830), 반도체막(830) 위에 위치하고 소스 전극 및 드레인 전극으로서 기능하는 도전막(832) 및 도전막(833), 반도체막(830)과 도전막(832) 및 도전막(833) 위의 게이트 절연막(831), 및 게이트 절연막(831) 위에 위치되고 도전막(832)과 도전막(833) 사이에서 반도체막(830)과 중첩되는 게이트 전극(834)을 포함한다. 또한, 도전막(833)은 배선(821)에 접속된다.
도전막(835)은 게이트 절연막(831)을 개재하여 도전막(833) 위에 제공된다. 도전막(833) 및 도전막(835)이 게이트 절연막(831)을 개재하여 서로 중첩되는 부분은 커패시터(114)로서 기능한다.
또한, 도 9에서, 커패시터(114)는 트랜지스터(111)와 함께 절연막(820) 위에 제공된다. 하지만, 커패시터(114)는 트랜지스터(112)와 함께 절연막(820) 아래에 제공되어도 좋다.
절연막(841)은 트랜지스터(111) 및 커패시터(114) 위에 제공된다. 개구는 절연막(841)에 제공된다. 절연막(841) 위에, 개구를 통하여 게이트 전극(834)과 접촉되는 도전막(843)이 제공된다.
또한, 도 9에서, 트랜지스터(111)는 반도체막(830)의 적어도 한쪽 면에 게이트 전극(834)을 포함한다. 또는 트랜지스터(111)는 반도체막(830)을 끼우는 한 쌍의 게이트 전극을 포함하여도 좋다.
트랜지스터(111)가 반도체막(830)을 끼우는 한 쌍의 게이트 전극을 포함할 때, 온/오프를 제어하는 신호가 한쪽 게이트 전극에 공급되어도 좋고, 다른 쪽 게이트 전극은 다른 소자로부터 전위가 공급되어도 좋다. 후자인 경우, 같은 레벨의 전위가 한 쌍의 전극에 공급되어도 좋거나, 또는 접지 전위 등의 고정 전위가 다른 쪽 게이트 전극에만 공급되어도 좋다. 다른 쪽 게이트 전극에 인가되는 전위의 레벨을 제어함으로써 트랜지스터(111)의 문턱 전압을 제어할 수 있다.
반도체막(830)은 반드시 단결정 산화물 반도체막일 필요는 없고, 복수의 산화물 반도체막의 적층이라도 좋다. 도 10의 (a) 및 (b)는 반도체막(830)이 3개의 산화물 반도체막의 적층을 사용하여 형성된 예를 도시한 것이다.
도 10의 (a)에서의 트랜지스터(111A)는 절연막(820) 등 위에 제공된 반도체막(830), 반도체막(830)에 전기적으로 접속된 도전막(832) 및 도전막(833), 게이트 절연막(831), 및 게이트 절연막(831)을 개재하여 반도체막(830) 위에 제공된 게이트 전극(834)을 포함한다.
트랜지스터(111A)에서의 반도체막(830)으로서, 산화물 반도체층(830a)~산화물 반도체층(830c)이 절연막(820) 측으로부터 순차적으로 적층된다.
산화물 반도체층(830a) 및 산화물 반도체층(830c) 각각은 산화물 반도체층(830b)에 함유되는 금속 원소 중 적어도 하나를 함유하고 전도대 하단의 에너지가 산화물 반도체층(830b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 산화물 반도체층(830b)은 캐리어 이동도가 증가되기 때문에 적어도 인듐을 포함하는 것이 바람직하다.
또한, 도 10의 (b)에서의 트랜지스터(111B)에 도시된 바와 같이, 산화물 반도체층(830c)은 게이트 절연막(831)과 중첩되도록 도전막(832) 및 도전막(833) 위에 제공되어도 좋다.
본 실시형태는, 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서, 상술한 실시형태에서 설명한 반도체 장치를 전자 부품 및 상기 전자 부품을 포함하는 전자 기기에 적용하는 예를 도 11의 (a) 및 (b), 및 도 12의 (a)~(e)를 참조하여 설명한다.
도 11의 (a)는 상술한 실시형태에서 설명한 반도체 장치가 전자 부품의 제작에 사용되는 예를 나타낸 것이다. 또한, 전자 부품은 반도체 패키지 또는 IC 패키지라고도 말한다. 전자 부품에는, 단자의 방향 또는 단자의 형상에 상당하는 다양한 규격 및 이름이 있다; 그러므로 전자 부품의 일례를 본 실시형태에서 설명한다.
실시형태 4에서 도 9에 도시된 트랜지스터를 포함하는 반도체 장치는 조립 처리(후처리)를 거쳐 인쇄 회로 기판에 떼어낼 수 있는 부품을 조합하여 완성된다.
후처리는 도 11의 (a)에 나타낸 공정을 통하여 완성될 수 있다. 구체적으로, 웨이퍼 프로세스에서 얻어진 소자 기판이 완성(스텝 S1)된 후, 기판의 뒷면을 깎는다(스텝 S2). 이 단계에서 기판이 얇아져 웨이퍼 프로세스에서의 기판의 휨 등을 저감하여 부품의 사이즈를 저감한다.
다이싱 공정은 기판의 뒷면을 깎아서 기판을 복수의 칩으로 나누도록 수행된다. 이 때, 다이 본딩 공정이 수행되어 나뉜 칩이 각각 꺼내져 리드 프레임에 탑재되어 접합된다(스텝 S3). 다이 본딩 공정에서 칩과 리드 프레임을 접합하기 위하여 수지 접합 또는 TAB(Tape-Automated Bonding) 등의 방법이 제품에 따라 적절히 선택된다. 또한, 다이 본딩 공정에서, 칩은 인터포저상에 탑재되어 접합되어도 좋다.
다음에 리드 프레임의 리드와, 칩상의 전극을 금속 배선을 통하여 전기적으로 접속하기 위한 와이어 본딩이 수행된다(스텝 S4). 금속 배선으로서 은선 또는 금선이 사용될 수 있다. 와이어 본딩을 위하여 볼 본딩 또는 웨지 본딩(wedge bonding)이 채용될 수 있다.
와이어 본딩된 칩에 에폭시 수지 등으로 칩을 밀봉하는 몰딩 공정이 수행된다(단계 S5). 몰딩 공정에 의하여, 전자 부품의 내부가 수지로 충전되어, 부품에 내장된 회로부 및 배선을 외부의 기계적 힘으로부터 보호할 수 있고, 수분 또는 먼지로 인한 특성의 열화를 저감할 수 있다.
다음에, 리드 프레임의 리드를 도금한다. 이 때, 리드는 절단되어 소정의 형상으로 처리된다(스텝 S6). 도금 처리에 의하여 리드의 부식을 방지할 수 있고, 나중의 공정에서 인쇄 회로 기판상에 전자 부품을 실장하기 위한 납땜을 더 높은 신뢰성으로 수행할 수 있다.
다음에 인쇄 프로세스(마킹)가 패키지 표면에 수행된다(스텝 S7). 그리고, 마지막 검사 단계(스텝 S8)를 통하여 전자 부품이 완성된다(스텝 S9).
상술한 전자 부품은 상술한 실시형태에서 설명한 반도체 장치를 포함한다. 이와 같이 멀티레벨 데이터의 레벨수에 따라 데이터를 판독하기 위한 신호를 전환하지 않고 멀티레벨 데이터를 판독할 수 있는 메모리 셀을 포함하는 전자 부품을 달성할 수 있다. 상기 전자 부품은 멀티레벨 데이터의 레벨수에 따라 데이터를 판독하기 위한 신호를 전환하지 않고 멀티레벨 데이터를 판독할 수 있는 메모리 셀이 제공된 반도체 장치를 포함하고, 이에 따라 전자 부품 내에서 판독 동작이 고속으로 수행된다.
도 11의 (b)는 완성된 전자 부품의 개략 투시도다. 도 11의 (b)는 전자 부품의 예로서 QFP(Quad Flat Package)의 개략 투시도를 나타낸 것이다. 도 11의 (b)에 도시된 전자 부품(700)은 리드(701) 및 반도체 장치(703)를 포함한다. 예를 들어, 도 11의 (b)에서의 전자 부품(700)은 인쇄 회로 기판(702)상에 실장된다. 복수의 전자 부품(700)이 조합되어 사용되어, 인쇄 회로 기판(702) 위에서 서로 전기적으로 접속된다; 따라서 전자 부품이 실장된 회로 기판(회로 기판(704))이 완성된다. 완성된 회로 기판(704)은 전자 기기 등에 제공된다.
다음에 컴퓨터, 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등을 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 또는 디지털 비디오 카메라 등의 전자 기기에 상술한 전자 부품을 적용하는 것에 대하여 설명한다.
도 12의 (a)는 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 하우징(901) 및 하우징(902) 중 적어도 하나는 상술한 실시형태에서 설명한 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 판독 동작이 고속으로 수행되는 휴대 정보 단말을 달성할 수 있다.
또한, 제 1 표시부(903a)는 터치 패널이고, 예컨대 도 12의 (a)의 왼쪽에 도시된 바와 같이, "터치 입력" 및 "키보드 입력"의 어느 쪽을 수행하는지를 제 1 표시부(903a)에 표시된 선택 버튼(904)에 의하여 선택할 수 있다. 다양한 사이즈의 선택 버튼이 표시될 수 있기 때문에 휴대 정보 단말은 어느 세대의 사람에 의해서도 쉽게 사용될 수 있다. "터치 입력"이 선택되는 경우, 예컨대 키보드(905)는 도 12의 (a)의 오른쪽에 도시된 바와 같이, 제 1 표시부(903a)에 표시된다. 예를 들어, 키보드(905)에 의하여, 종래의 정보 단말을 사용하는 경우와 같이, 키보드 입력에 의하여 문장을 빨리 입력할 수 있다.
또한, 제 1 표시부(903a) 및 제 2 표시부(903b) 중 한쪽은 도 12의 (a)의 오른쪽에 도시된 바와 같이, 휴대 정보 단말로부터 떼어낼 수 있다. 제 1 표시부(903a)가 터치 입력 기능을 가질 때, 정보 단말은 무게를 더 감소시킬 수 있어 들고 다니기 쉽게 되어, 한 손으로 하우징(902)을 지지하면서 다른 손으로 조작 가능하기 때문에 편리하다.
도 12의 (a)에 도시된 휴대 정보 단말은 다양한 정보(예컨대 정지 화상, 동영상, 및 텍스트 화상)를 표시하는 기능, 캘린더, 날짜, 시간 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(예컨대 이어폰 단자 또는 USB 단자), 기록 매체 삽입부 등이 상기 하우징의 뒷면 또는 측면상에 제공되어도 좋다.
도 12의 (a)에 도시된 휴대 정보 단말은, 무선으로 정보를 송신 및 수신하여도 좋다. 무선 통신을 통하여, 전자 서적 서버로부터 원하는 서적 데이터 등이 구매되고 다운로드될 수 있다.
또한, 도 12의 (a)에 도시된 하우징(902)은 안테나, 마이크로폰 기능, 또는 무선 통신 기능을 가져, 휴대 전화로서 사용되어도 좋다.
도 12의 (b)는 전자 페이퍼를 포함하는 전자 서적 리더(910)를 도시한 것이다. 전자 서적 리더(910)는 2개의 하우징(하우징(911) 및 하우징(912))을 포함한다. 하우징(911)은 표시부(913)를 포함하고 하우징(912)은 표시부(914)를 포함한다. 하우징(911) 및 하우징(912)은 힌지(915)에 의하여 서로 접속되어, 전자 서적 리더(910)는 힌지(915)를 축으로서 사용하여 개폐될 수 있다. 하우징(911)은 전원 버튼(916), 조작 키(917), 스피커(918) 등을 포함한다. 하우징(911) 및 하우징(912) 중 적어도 하나는 상술한 실시형태에 설명된 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 판독 동작이 고속으로 수행되는 전자 서적 리더를 달성할 수 있다.
도 12의 (c)는 하우징(921), 표시부(922), 스탠드(923) 등을 포함하는 텔레비전 장치다. 텔레비전 장치(920)는 하우징(921)의 스위치 및 리모트 컨트롤러(924)에 의하여 조작될 수 있다. 하우징(921) 및 리모트 컨트롤러(924)는 상술한 실시형태에서 설명한 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 판독 동작이 고속으로 수행되는 텔레비전 장치를 달성할 수 있다.
도 12의 (d)는 본체(930)가 표시부(931), 스피커(932), 마이크로폰(933), 조작 버튼(934) 등을 포함하는 스마트폰을 도시한 것이다. 본체(930)는 상술한 실시형태에서 설명한 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 판독 동작이 고속으로 수행되는 스마트폰을 달성할 수 있다.
도 12의 (e)는 본체(941), 표시부(942), 조작 스위치(943) 등을 포함하는 디지털 카메라를 도시한 것이다. 본체(941)는 상술한 실시형태에서 설명한 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 사이즈, 무게, 또는 소비 전력이 저감된 디지털 카메라를 달성할 수 있다.
상술한 바와 같이, 본 실시형태에 나타낸 전자 기기는 각각 상술한 실시형태의 반도체 장치를 포함하는 회로 기판을 포함한다. 이와 같이, 판독 동작이 고속으로 수행되는 전자 기기를 달성할 수 있다.
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p6 : 기간
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p8 : 기간
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p11 : 기간
p12 : 기간
p13 : 기간
p14 : 기간
p15 : 기간
p16 : 기간
T1 : 기간
T2 : 기간
V 0 : 전위
V 7 : 전위
V ref0 : 참조 전압
V ref6 : 참조 전압
100 : 메모리 셀
100A : 메모리 셀
100B : 메모리 셀
100C : 메모리 셀
100D : 메모리 셀
111 : 트랜지스터
111A : 트랜지스터
111B : 트랜지스터
112 : 트랜지스터
113 : 트랜지스터
114 : 커패시터
200 : 반도체 장치
201 : 메모리 셀 어레이
202 : 행 드라이버
203 : 열 드라이버
204 : A/D 컨버터
301 : 디코더
302 : 컨트롤러
401 : 디코더
402 : 래치
403 : D/A 컨버터
404 : 스위치 회로
405 : 트랜지스터
501 : 콤퍼레이터
502 : 인코더
503 : 래치
504 : 버퍼
600 : 반도체 장치
700 : 전자 부품
701 : 리드
702 : 인쇄 회로 기판
703 : 반도체 장치
704 : 완성된 회로 기판
800 : 반도체 기판
801 : 소자 분리 절연막
802 : 불순물 영역
803 : 불순물 영역
804 : 게이트 전극
805 : 게이트 절연막
809 : 절연막
810 : 배선
811 : 배선
812 : 배선
815 : 배선,
816 : 배선
817 : 배선
820 : 절연막
821 : 배선
830 : 반도체막
830a : 산화물 반도체층
830b : 산화물 반도체층
830c : 산화물 반도체층
831 : 게이트 절연막
832 : 도전막
833 : 도전막
834 : 게이트 전극
835 : 도전막
841 : 절연막
843 : 도전막
901 : 하우징
902: 하우징
903a : 표시부
903b : 표시부
904 : 선택 버튼
905 : 키보드
910 : 전자 서적 리더
911 : 하우징
912 : 하우징
913 : 표시부
914 : 표시부
915 : 힌지
916 : 전원 버튼
917 : 조작 키
918 : 표시부
920 : 텔레비전 장치
921 : 하우징
922 : 표시부
923 : 스탠드
924 : 리모트 컨트롤러
930 : 본체
931 : 표시부
932 : 본체
933 : 마이크로폰
934 : 조작 버튼
941 : 본체
942 : 표시부
943 : 조작 스위치
본 출원은 2013년 3월 14일에 일본 특허청에 출원된 일련 번호 2013-051145의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (17)

  1. 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 메모리 셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 상기 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 n채널 트랜지스터인, 상기 반도체 장치의 구동 방법에 있어서,
    상기 제 1 트랜지스터를 온으로 함으로써 상기 메모리 셀에 데이터를 기록하는 단계; 및
    상기 제 3 트랜지스터를 온으로 하고 상기 비트 라인의 전위를 충전함으로써 상기 메모리 셀로부터 상기 데이터를 판독하는 단계를 포함하는, 반도체 장치의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  3. 제 1 항에 있어서,
    상기 제 3 트랜지스터는 n채널 트랜지스터인, 반도체 장치의 구동 방법.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  5. 제 1 항에 있어서,
    상기 비트 라인의 상기 전위를 충전하기 전에 상기 비트 라인을 전기적 부유 상태로 하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  6. 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 메모리 셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 상기 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 n채널 트랜지스터인, 상기 반도체 장치의 구동 방법에 있어서,
    상기 제 1 트랜지스터를 온으로 함으로써 상기 메모리 셀에 데이터를 기록하는 단계;
    상기 메모리 셀에 상기 데이터를 유지하는 동안 상기 비트 라인에 제 1 전압을 인가하는 단계; 및
    상기 비트 라인에 상기 제 1 전압을 인가한 후, 상기 메모리 셀에 상기 데이터를 유지하는 동안 상기 제 3 트랜지스터를 온으로 함으로써 상기 비트 라인의 전위를 충전하는 단계를 포함하는, 반도체 장치의 구동 방법.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  8. 제 6 항에 있어서,
    상기 제 3 트랜지스터는 n채널 트랜지스터인, 반도체 장치의 구동 방법.
  9. 제 6 항에 있어서,
    상기 제 2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  10. 제 6 항에 있어서,
    상기 비트 라인에 상기 제 1 전압을 인가한 후 그리고 상기 비트 라인의 상기 전위를 충전하기 전에, 상기 비트 라인을 전기적 부유 상태로 하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  11. 메모리 셀을 포함하는 반도체 장치의 구동 방법으로서,
    상기 메모리 셀은 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 커패시터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 전원 라인에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 상기 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 커패시터의 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 n채널 트랜지스터인, 상기 반도체 장치의 구동 방법에 있어서,
    상기 제 1 트랜지스터를 온으로 하는 단계;
    상기 제 1 트랜지스터를 온 상태로 유지하는 동안, 상기 비트 라인에 제 1 전압을 인가하는 단계;
    상기 비트 라인에 상기 제 1 전압을 인가하는 동안, 상기 제 1 트랜지스터를 오프로 하여 상기 메모리 셀에 데이터를 유지하는 단계;
    상기 제 1 트랜지스터를 오프로 하여 상기 메모리 셀에 데이터를 유지한 후, 상기 메모리 셀에 상기 데이터를 유지하는 동안, 상기 비트 라인에 제 2 전압을 인가하는 단계; 및
    상기 비트 라인에 상기 제 2 전압을 인가한 후, 상기 제 3 트랜지스터를 온으로 하는 단계를 포함하고,
    상기 제 2 전압은 상기 전원 라인에 인가되는 제 3 전압보다 낮은, 반도체 장치의 구동 방법.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  13. 제 11 항에 있어서,
    상기 제 3 트랜지스터는 n채널 트랜지스터인, 반도체 장치의 구동 방법.
  14. 제 11 항에 있어서,
    상기 제 2 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 반도체 장치의 구동 방법.
  15. 제 11 항에 있어서,
    상기 비트 라인에 상기 제 2 전압을 인가한 후 그리고 상기 제 3 트랜지스터를 온으로 하기 전에, 상기 비트 라인을 전기적 부유 상태로 하는 단계를 더 포함하는, 반도체 장치의 구동 방법.
  16. 제 11 항에 있어서,
    상기 제 3 트랜지스터를 온으로 할 때, 상기 비트 라인의 전위는 상기 전원 라인으로부터 충전되는, 반도체 장치의 구동 방법.
  17. 반도체 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 커패시터를 포함하는 메모리 셀; 및
    A/D 컨버터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 전원 라인에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중 다른 쪽은 상기 비트 라인에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 커패시터의 전극에 전기적으로 접속되고,
    상기 비트 라인은 상기 A/D 컨버터에 전기적으로 접속되는, 반도체 장치.
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