TW201447883A - 驅動半導體裝置的方法及半導體裝置 - Google Patents

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Abstract

本發明的目的之一是在將使用了矽的電晶體及使用了氧化物半導體的電晶體設置於記憶單元的結構中，能夠以不根據多值的個數切換用來讀出多值資料的信號的方式從記憶單元讀出多值資料。將位元線的電壓放電，藉由用來讀出資料的電晶體將該位元線充電，將因充電而變化的位元線的電位作為多值資料讀出。藉由採用該結構，可以在讀出儲存於電晶體的閘極的對應於資料的電位時，使切換用來讀出資料的信號的次數為一次。

Description

驅動半導體裝置的方法及半導體裝置
本發明係關於一種半導體裝置的驅動方法。
組合將矽(Si)用於半導體層的電晶體與將氧化物半導體(Oxide Semiconductor：OS)用於半導體層的電晶體來實現資料的保持的半導體裝置備受注目(參照專利文獻1)。
近年來，隨著使用資料量的增大，需要具有大記憶容量的半導體裝置。於是，在上述專利文獻1所記載的半導體裝置中，公開了儲存多值資料並讀出該資料的結構。
[專利文獻1]日本專利申請公開第2012-256400號公報
當從記憶單元中讀出多值資料時，需要根據多值資料的個數多次切換讀出資料的信號。
例如，在專利文獻1所記載的半導體裝置中，具有階梯狀的讀出信號被供應到記憶單元。波形的步 階數對應於多值資料的個數。因此，多值資料的個數越多，切換讀出信號的電壓位準的次數越多，導致讀出時間增加。
於是，鑒於上述問題，本發明的一個方式的目的之一是提供一種具有新穎的結構的半導體裝置的驅動方法，該驅動方法為：在將使用矽的電晶體與使用氧化物半導體的電晶體設置於記憶單元的結構中，能夠以不根據多值的個數切換用來讀出多值資料的信號的方式從記憶單元讀出多值資料。
本發明的一個方式是如下結構：將位元線放電，藉由用來讀出資料的電晶體將該位元線充電，將因充電而變化的位元線的電位作為多值資料讀出。藉由採用該結構，可以在讀出保持於電晶體的閘極的對應於資料的電位時，使切換用來讀出資料的信號的次數為一次。
根據本發明的一個方式的結構利用因位元線的充電而使保持於電晶體的閘極與源極之間的電壓成為用作該電晶體的臨界電壓的電壓的現象。在此，讀出資料的電晶體的閘極的電位是對應於多值資料的電位，源極的電位是位元線的電位。因此，藉由上述位元線的充電，可以從對應於多值資料的電位減去臨界電壓而得到位元線的電位，並藉由讀出位元線的電位得到對應於多值資料的電位。
本發明的一個方式是一種半導體裝置的驅動方法，該半導體裝置包括記憶單元，該記憶單元藉由保持經由第一電晶體供應到第二電晶體的閘極的根據多個資料的電位來進行資料的寫入，藉由設置有用來控制第二電晶體的源極和汲極中的一個與位元線的導通或非導通的第三電晶體，並對第三電晶體的閘極供應讀出信號，來進行資料的讀出。藉由在將位元線放電後使第三電晶體處於導通狀態，經由第二電晶體將該位元線充電，由此進行資料的讀出。
本發明的一個方式是一種半導體裝置的驅動方法，該半導體裝置包括記憶單元，該記憶單元藉由保持經由第一電晶體供應到第二電晶體的閘極的根據多個資料的電位來進行資料的寫入，藉由設置有用來控制第二電晶體的源極和汲極中的一個與位元線的導通或非導通的第三電晶體，並對第三電晶體的閘極供應讀出信號，來進行資料的讀出。藉由在將位元線放電後使第三電晶體處於導通狀態，經由第二電晶體將該位元線充電，將因充電而變化的位元線的電位用於資料的判斷，由此進行資料的讀出。
本發明的一個方式較佳是一種在第一電晶體的半導體層中具有氧化物半導體的半導體裝置的驅動方法。
本發明的一個方式較佳是一種第二電晶體為n通道型電晶體的半導體裝置的驅動方法。
根據本發明的一個方式，可以提供一種具有 新穎的結構的半導體裝置的驅動方法，該驅動方法為：能夠以不根據多值資料的個數切換用來讀出資料的信號的方式從記憶單元讀出多值資料。
p1‧‧‧期間
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T1‧‧‧期間
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V0‧‧‧電位
V7‧‧‧電位
Vref0‧‧‧參考電壓
Vref6‧‧‧參考電壓
100‧‧‧記憶單元
100A‧‧‧記憶單元
100B‧‧‧記憶單元
100C‧‧‧記憶單元
100D‧‧‧記憶單元
111‧‧‧電晶體
111A‧‧‧電晶體
111B‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電容元件
200‧‧‧半導體裝置
201‧‧‧記憶單元陣列
202‧‧‧行選驅動器
203‧‧‧列選驅動器
204‧‧‧A/D轉換器
301‧‧‧解碼器
302‧‧‧控制電路
401‧‧‧解碼器
402‧‧‧鎖存電路
403‧‧‧D/A轉換器
404‧‧‧開關電路
405‧‧‧電晶體
501‧‧‧比較器
502‧‧‧編碼器
503‧‧‧鎖存電路
504‧‧‧緩衝器
600‧‧‧半導體裝置
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧半導體裝置
704‧‧‧電路板
800‧‧‧半導體基板
801‧‧‧元件分離絕緣膜
802‧‧‧雜質區域
803‧‧‧雜質區域
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809‧‧‧絕緣膜
810‧‧‧佈線
811‧‧‧佈線
812‧‧‧佈線
815‧‧‧佈線
816‧‧‧佈線
817‧‧‧佈線
820‧‧‧絕緣膜
821‧‧‧佈線
830‧‧‧半導體膜
830a‧‧‧氧化物半導體層
830b‧‧‧氧化物半導體層
830c‧‧‧氧化物半導體層
831‧‧‧閘極絕緣膜
832‧‧‧導電膜
833‧‧‧導電膜
834‧‧‧閘極電極
835‧‧‧導電膜
841‧‧‧絕緣膜
843‧‧‧導電膜
901‧‧‧外殼
902‧‧‧外殼
903a‧‧‧顯示部
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930‧‧‧主體
931‧‧‧顯示部
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934‧‧‧操作按鈕
941‧‧‧主體
942‧‧‧顯示部
943‧‧‧操作開關
在圖式中：圖1A和圖1B是記憶單元的電路圖及時序圖；圖2是半導體裝置的電路塊圖；圖3是行(row)選的驅動器的電路塊圖；圖4是列(column)選的驅動器的電路塊圖；圖5是A/D轉換器的電路塊圖；圖6是記憶單元的電路圖；圖7是記憶單元的時序圖；圖8是記憶單元的時序圖；圖9是半導體裝置的剖面圖；圖10A和圖10B是電晶體的剖面圖；圖11A和圖11B是半導體裝置的製程的流程圖及透視示意圖；圖12A至圖12E是使用半導體裝置的電子裝置。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的普通技術人員可以很容易地理解一個 事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。注意，在下面說明的發明的結構中，在不同的圖式中共同使用相同的符號來表示相同的部分。
另外，在圖式中，為便於清楚地說明，有時對大小、層的厚度或區域進行誇張的描述。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區或汲極電極)與源極(源極端子、源極區或源極電極)之間具有通道區，並且電流能夠流過汲極、通道區以及源極。
在此，因為源極和汲極根據電晶體的結構或工作條件等而更換，因此很難限定哪個是源極哪個是汲極。因此，有時不將用作源極的部分或用作汲極的部分稱為源極或汲極，而將源極和汲極中的一個稱為第一電極並將源極和汲極中的另一個稱為第二電極。
注意，本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同而附加的，而 不是為了在數目方面上進行限定而附加的。
注意，在本說明書中，“使A與B連接”的描述除了包括使A與B直接連接的情況以外，還包括使A與B電連接的情況。在此，“使A與B電連接”的描述是指當在A與B之間存在具有某種電作用的目標物時，能夠進行A和B的電信號的授受。
注意，在本說明書中，為了方便起見，使用“上”“下”等表示配置的詞句以參照圖式說明結構的位置關係。另外，結構的位置關係根據描述各結構的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
另外，為了便於說明，對圖式中的各電路方塊的位置關係進行了特定，雖然在圖式中不同的電路方塊具有不同的功能，但是有時在實際電路或區域中將其設置為可以在相同的電路或相同的區域中實現不同的功能。此外，為了說明在圖式中的各電路方塊的功能，雖然在圖式中示出一個電路方塊，但是有時在實際電路或區域中將其設置為藉由多個電路方塊進行一個電路方塊所進行的處理。
注意，電壓大多是指某個電位和參考電位(例如接地電位)之間的電位差。由此，可將電壓、電位以及電位差分別換稱為電位、電壓和電壓差。注意，電壓是指兩點之間的電位差，並且電位是指某一點處的靜電場中的單位電荷所具有的靜電能(電位能)。
在本說明書中，參照圖式說明本發明的實施方式。以如下順序對各實施方式進行說明。
1.實施方式1(關於本發明的一個方式的記憶單元)
2.實施方式2(半導體裝置的結構例子)
3.實施方式3(氧化物半導體)
4.實施方式4(構成半導體裝置的元件)
5.實施方式5(半導體裝置的電子構件及具有該電子構件的電子裝置的結構例子)
實施方式1
在本實施方式中，參照圖1A和圖1B對根據所公開的發明的一個方式的半導體裝置所包括的記憶單元的電路結構及其工作進行說明。
注意，半導體裝置是指具有半導體元件的裝置。半導體裝置包括用來驅動具有半導體元件的電路的驅動電路等。半導體裝置除了包括記憶單元有時還包括配置於其他基板上的驅動電路和電源電路等。
圖1A是示出記憶單元100的一個例子的電路圖。
圖1A所示的記憶單元100包括電晶體111、電晶體112、電晶體113以及電容元件114。雖然在圖1A中省略圖示，但是實際上將多個記憶單元100設置為矩陣狀。
電晶體111的閘極與寫入字線WWL連接。此 外，電晶體111的源極和汲極中的一個與位元線BL連接。此外，電晶體111的源極和汲極中的另一個與浮動節點FN連接。
電晶體112的閘極與浮動節點FN連接。此外，電晶體112的源極和汲極中的一個與電晶體113的源極和汲極中的一個連接。此外，電晶體112的源極和汲極中的另一個與電源線SL連接。
電晶體113的閘極與讀出字線RWL連接。此外，電晶體112的源極和汲極中的另一個與位元線BL連接。
電容元件114的一個電極與浮動節點FN連接。此外，電容元件114的另一個電極被供應固定電位。
寫入字線WWL被供應字信號。
字信號是為了將位元線BL的電壓供應到浮動節點FN而使電晶體111成為導通狀態的信號。
在本說明書中，“將資料寫入記憶單元”是指藉由控制供應到寫入字線WWL的字信號使浮動節點FN的電位成為對應於位元線BL的電壓的電位。此外，“從記憶單元讀出資料”是指藉由控制供應到讀出字線RWL的讀出信號使位元線BL的電壓成為對應於浮動節點FN的電位的電壓。
對位元線BL供應多值資料。此外，對位元線BL供應用來讀出資料的放電電壓Vdischarge。
多值資料是k比特(bit)(k是2以上的自然數) 的資料。明確而言，2比特的資料是四值資料，該資料是具有四個階段的電壓中的任一個的信號。
放電電壓Vdischarge是為了讀出資料而對位元線BL供應的電壓。此外，在供應放電電壓Vdischarge之後，位元線BL成為電浮動狀態。此外，放電電壓Vdischarge是為了使位元線BL初始化而對位元線BL供應的電壓。
注意，在本說明書中，電浮動狀態是指不與供應信號的佈線或供應電位的佈線電連接而絕緣的狀態。
對讀出字線RWL供應讀出信號。
讀出信號是為了選擇性地從記憶單元讀出資料而對電晶體113的閘極供應的信號。
浮動節點FN相當於將電容元件114的一個電極、電晶體111的源極和汲極中的另一個電極以及電晶體112的閘極連接的佈線上的任一個節點。
在本說明書中，節點是指用來將元件間電連接的佈線上的任一個位置。
浮動節點FN的電位是對位元線BL供應的根據多值資料的電位。此外，藉由使電晶體111處於非導通狀態而使浮動節點FN處於電浮動狀態。
對電源線SL供應比供應到位元線BL的放電電壓Vdischarge更高的預充電電壓Vprecharge。
至少在從記憶單元100讀出資料的期間中，電源線SL的電壓為預充電電壓Vprecharge即可。因此，可 以採用如下結構：在將資料寫入記憶單元100的期間及/或不進行資料的讀出或寫入的期間中，將電源線SL的電壓設定為放電電壓Vdischarge，並使位元線BL與電源線SL為等電位。藉由採用該結構，可以降低在位元線BL與電源線SL之間流動的微小的貫通電流。
另外，作為其他結構，也可以採用對電源線SL供應作為預充電電壓Vprecharge的恆電壓的結構。藉由採用該結構，就不需要將電源線SL的電壓在預充電電壓Vprecharge與放電電壓Vdischarge之間切換，因此可以降低電源線SL的充放電時所需的功耗。
供應到電源線SL的預充電電壓Vprecharge是使供應到位元線BL的放電電壓Vdischarge藉由經由電晶體112及電晶體113的充電而變化的電壓。
電晶體111用作藉由切換其導通狀態和非導通狀態來控制資料的寫入的開關。此外，電晶體111具有藉由將其保持為非導通狀態來保持根據寫入的資料的電位的功能。注意，也將電晶體111稱為第一電晶體。此外，在說明中電晶體111為n通道型電晶體。
電晶體111較佳為使用當處於非導通狀態時流動在源極與汲極之間的電流(關態電流(off-state current))較低的電晶體。在此，關態電流低是指：在室溫下將源極與汲極之間的電壓設定為10V時的每通道寬度1μm的標準化的關態電流為10zA以下。如此，作為關態電流低的電晶體，可以舉出半導體層中包含氧化物半導體的電晶體。
在圖1A所示的記憶單元100的結構中，藉由將其保持為非導通狀態來保持根據寫入的資料的電位。因此，作為抑制因浮動節點FN中的電荷的移動而引起的電位變動的開關，尤其較佳為使用關態電流低的電晶體。
電晶體111是關態電流低的電晶體，藉由使其保持非導通狀態使記憶單元100成為非揮發性記憶體。因此，直到電晶體111再次處於導通狀態為止，寫入記憶單元100的資料能夠被持續保持在浮動節點FN。
電晶體112具有根據浮動節點FN的電位使電流Id在源極與汲極之間流動的功能。注意，在圖1A所示的記憶單元100的結構中，在電晶體112的源極與汲極之間流動的電流Id是在位元線BL與電源線SL之間流動的電流。此外，也將電晶體112稱為第二電晶體。此外，在說明中電晶體112為n通道型電晶體。
電晶體113具有根據讀出字線RWL的電位使電流Id在源極與汲極之間流動的功能。注意，在圖1A所示的記憶單元100的結構中，在電晶體113的源極與汲極之間流動的電流Id是在位元線BL與電源線SL之間流動的電流。此外，也將電晶體113稱為第三電晶體。此外，在說明中電晶體113為n通道型電晶體。
電晶體112及電晶體113較佳為使用臨界電壓的偏差小的電晶體。在此，臨界電壓的偏差小的電晶體是指當在同一製造過程中製造電晶體時，能夠以所允許的臨界電壓的差為20mV以內的條件形成的電晶體。明確而 言，可以舉出由單晶矽形成通道的電晶體。當然，臨界電壓的偏差是越小越好，但即使是上述由單晶矽形成通道的電晶體，臨界電壓的差也有可能殘留20mV左右。
接著，說明圖1A所示的記憶單元100的工作，並說明採用本實施方式的結構的作用及效果。
圖1B所示的時序圖示出供應到圖1A所示的寫入字線WWL、讀出字線RWL、浮動節點FN、位元線BL以及電源線SL的各信號的變化。
在圖1B所示的時序圖中，示出初始狀態的期間T1以及為了讀出資料將位元線BL充電的期間T2。
在圖1B所示的期間T1中，首先進行位元線BL的放電。此時，對寫入字線WWL供應L位準的電位。此外，對讀出字線RWL供應L位準的電位。此外，浮動節點FN保持對應於多值資料的電位。此外，對位元線BL供應放電電壓Vdischarge。此外，對電源線SL供應預充電電壓Vprecharge。
在圖1B中，作為多值資料的一個例子，示出2比特的資料，即四值資料。明確而言，在圖1B中，示出四值資料(V00、V01、V10、V11)，該四值資料能夠以四個階段的電位來表示。
在對位元線BL供應放電電壓Vdischarge之後，位元線BL成為電浮動狀態。也就是說，位元線BL成為因電荷的充電或放電而產生電位的變動的狀態。該浮動狀態可以藉由將對位元線BL供應電位的開關關閉來實現。
接著，在圖1B所示的期間T2中，為了讀出資料而進行位元線BL的放電。此時，與之前的期間同樣，對寫入字線WWL供應L位準的電位。此外，對讀出字線RWL供應H位準。此外，與之前的期間同樣，浮動節點FN保持對應於多值資料的電位。此外，位元線BL的放電電壓Vdischarge根據浮動節點FN的電位上升。此外，與之前的期間同樣，對電源線SL供應預充電電壓Vprecharge。
電晶體113根據讀出字線RWL的電位的變化成為導通狀態。因此，電晶體112的源極和汲極中的一個的電位的降低而成為放電電壓Vdischarge。
電晶體112是n通道型電晶體，電晶體112的源極和汲極中的一個的電位的降低而成為放電電壓Vdischarge，導致閘極與源極之間的電壓(閘極源極間電壓：Vgs)的絕對值變大。隨著該Vgs的上升，在電晶體112及電晶體113中，電流Id在源極與汲極之間流動。
藉由使電流Id在電晶體112及電晶體113中流動，電源線SL的電荷被充電到位元線BL。電晶體112的源極的電位及位元線BL的電位因充電而上升。由於電晶體112的源極的電位的上升，導致電晶體112的Vgs逐漸變小。
在期間T2中流動的電流Id在Vgs為電晶體112的臨界電壓的值時停止流動。因此，在位元線BL的電位上升到電晶體112的Vgs為臨界電壓時位元線BL的 充電結束，位元線BL成為恆電位。此時的位元線BL的電位大致是浮動節點FN的電位減去臨界電壓而得到的值。
也就是說，可以藉由將浮動節點FN的電位的高低反映來得到因充電而變化的位元線BL的電位。藉由將該電位的不同用來判斷多值資料，可以將寫入到記憶單元100的多值資料讀出。
藉由採用本實施方式的結構，能夠以不根據多值資料的個數切換用來讀出資料的信號的方式從記憶單元讀出多值資料。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式2
在本實施方式中，對可以利用圖1A和圖1B所說明的驅動方法的半導體裝置的一個例子進行說明。此外，下面參照圖2至圖8進行說明。
〈半導體裝置的結構例子〉
圖2是示出具有在圖1A中說明的記憶單元100的半導體裝置的結構例子的塊圖。
圖2所示的半導體裝置200包括：設置有多個在圖1A中說明的記憶單元100的記憶單元陣列201；行(row)選驅動器202；列(column)選驅動器203；以及 A/D轉換器204。此外，半導體裝置200包括m行n列的設置為矩陣狀的記憶單元100。另外，在圖2中，作為寫入字線WWL、讀出字線RWL、位元線BL以及電源線SL，示出：第(m-1)行的寫入字線WWL[m-1]；第(m-1)行的讀出字線RWL[m-1]；第m行的寫入字線WWL[m]；第m行的讀出字線RWL[m]；第(n-1)列的位元線BL[n-1]；第n列的位元線BL[n]；以及電源線SL。
在圖2所示的記憶單元陣列201中設置有矩陣狀的在圖1A中說明的記憶單元100。注意，由於記憶單元100所具有的各結構與圖1A相同，因此援用圖1A和圖1B的說明而在此省略其說明。
另外，在圖2所示的記憶單元陣列201中，相鄰的記憶單元使用同一電源線SL。藉由採用該結構，可以縮小電源線SL所占的面積。因此，採用該結構的半導體裝置可以提高每單位面積的儲存電容。
行選驅動器202是具備如下功能的電路：選擇性地使各行的記憶單元100中的電晶體111處於導通狀態的功能；以及選擇性地使各行的記憶單元100中的浮動節點FN的電位變化的功能。明確而言，行選驅動器202是對寫入字線WWL供應字信號並對讀出字線RWL供應讀出信號的電路。藉由具備行選驅動器202，半導體裝置200可以按行選擇性地將資料寫入記憶單元100以及從記憶單元100讀出資料。
列選驅動器203是具備如下功能的電路：選 擇性地將資料寫入各列的記憶單元100中的浮動節點FN的功能；將位元線BL放電的功能；以及使位元線BL處於電浮動狀態的功能。明確而言，列選驅動器203是如下電路：對位元線BL供應對應於多值資料的電位，並藉由開關對位元線BL供應放電電壓Vdischarge。藉由具備列選驅動器203，半導體裝置200可以按列選擇性地將資料寫入記憶單元100以及從記憶單元100讀出資料。
A/D轉換器204是具備如下功能的電路：將類比值的位元線BL的電位轉換為數位值並輸出到外部。明確而言，A/D轉換器204是包括快閃(Flash)A/D轉換器的電路。藉由具備A/D轉換器204，半導體裝置200可以將對應於從記憶單元100讀出的資料的位元線BL的電位輸出到外部。
另外，雖然在此作為A/D轉換器204說明Flash A/D轉換器，但是也可以使用逐次比較A/D轉換器、多斜率(Multi-slope)A/D轉換器以及三角洲-西格瑪(Delta-sigma)A/D轉換器。
〈行選驅動器的結構例子〉
圖3是示出在圖2中說明的行選驅動器202的結構例子的塊圖。
圖3所示的行選驅動器202包括解碼器301及讀出寫入控制電路302。讀出寫入控制電路302被設置在寫入字線WWL及讀出字線RWL的每行。此外，各行 的讀出寫入控制電路302連接於寫入字線WWL及讀出字線RWL。
解碼器301是具有如下功能的電路：輸出用來選擇設置有寫入字線WWL及讀出字線RWL的行的信號。明確而言，解碼器301是如下電路：被輸入位址信號Address，根據該位址信號Address選擇任一行的讀出寫入控制電路302。藉由具備解碼器301，行選驅動器202可以選擇任一行來進行資料的寫入或讀出。
讀出寫入控制電路302是具備如下功能的電路：選擇性地輸出具有由解碼器301選擇的寫入字線WWL的行的寫入字信號的功能；以及選擇性地輸出具有由解碼器301選擇的讀出字線RWL的行的讀出字信號的功能。明確而言，讀出寫入控制電路302是如下電路：寫入控制信號Write_CONT及讀出控制信號Read_CONT被輸入，根據該信號選擇性地輸出寫入字信號或讀出字信號。藉由具備讀出寫入控制電路302，行選驅動器202可以選擇並輸出由解碼器301選擇的行的寫入字信號或讀出字信號。
〈列選驅動器的結構例子〉
圖4是示出在圖2中說明的列選驅動器203的結構例子的塊圖。
圖4所示的列選驅動器203包括：解碼器401；鎖存電路402；D/A轉換器403；開關電路404；以 及電晶體405。鎖存電路402、D/A轉換器403、開關電路404以及電晶體405設置在每列上。此外，各列的開關電路404及電晶體405連接於位元線BL。
解碼器401是具備如下功能的電路：選擇設置有位元線BL的列，將輸入的資料分配並輸出。明確而言，解碼器401是如下電路：位址信號Address及資料Data被輸入，根據該位址信號Address對任一行的鎖存電路402輸出資料Data。藉由具備解碼器401，列選驅動器203可以選擇任一列進行資料的寫入。
輸入到解碼器401的資料Data是k比特的數位資料。k比特的數位資料是每比特以‘1’或‘0’的二值資料表示的信號。明確而言，2比特的數位資料是以‘00’、‘01’、‘10’或‘11’表示的資料。
鎖存電路402是具備暫時儲存被輸入的資料Data的功能的電路。明確而言，鎖存電路402是如下電路：鎖存信號W_LAT被輸入，根據該鎖存信號W_LAT將儲存的資料Data輸出到D/A轉換器403的觸發電路。藉由具備鎖存電路402，列選驅動器203可以在任意的時機進行資料的寫入。
D/A轉換器403是具備將輸入的數位值的資料Data轉換為類比值的資料Vdata的功能的電路。明確而言，D/A轉換器403是如下電路：當資料Data的比特位元數為3時，變換為多個電位V0至V7的八個階段的電位中的任一個並輸出到開關電路404。藉由具備D/A轉換 器403，列選驅動器203可以使寫入到記憶單元100的資料具有對應於多值資料的電位。
從D/A轉換器403輸出的Vdata是以不同的電壓值表示的資料。例如，可以說2比特的資料成為以0.5V、1.0V、1.5V以及2.0V的四值資料中的任一個電壓值表示的資料。
開關電路404是具備如下功能的電路：將輸入的資料Vdata供應到位元線BL的功能；以及使位元線BL成為電浮動狀態的功能。明確而言，開關電路404是如下電路：具有類比開關和反相器，藉由在由開關控制信號Write_SW的控制將資料Vdata供應到位元線BL之後關閉類比開關，使位元線BL處於電浮動狀態。藉由具備開關電路404，列選驅動器203可以在將資料Vdata供應到位元線BL之後將位元線BL保持為電浮動狀態。
電晶體405是具備如下功能的電路：將放電電壓Vdischarge供應到位元線BL的功能；以及使位元線BL處於電浮動狀態的功能。明確而言，電晶體405是如下開關：在藉由放電控制信號disc_EN的控制將放電電壓Vdischarge供應到位元線BL之後，使位元線BL處於電浮動狀態。藉由具備電晶體405，列選驅動器203可以在將放電電壓Vdischarge供應到位元線BL之後將位元線BL保持為電浮動狀態。
〈A/D轉換器的結構例子〉
圖5是示出在圖2中說明的A/D轉換器204的結構例子的塊圖。
圖5所示的A/D轉換器204包括：比較器501；編碼器502；鎖存電路503；以及緩衝器504。比較器501、編碼器502、鎖存電路503以及緩衝器504設置在每列上。此外，各列的緩衝器504輸出資料Dout。
比較器501是具有如下功能的電路：比較位元線BL的電位與參考電壓Vref0至Vref6的電位的高低，並判斷位元線BL的電位是否對應於多值資料中的任一個。明確而言，比較器501是如下電路：具有多個比較器501，每一個都被供應位元線BL的電位及不同的參考電壓Vref0至Vref6，並判斷位元線BL的電位在任一電位之間。藉由具備比較器501，A/D轉換器204可以判斷位元線BL的電位是否對應於多值資料中的任一個。
作為一個例子，圖5所示的參考電壓Vref0至Vref6是在多值資料為3比特(即八值資料)時供應的資料。
編碼器502是具備如下功能的電路：根據判斷從比較器501輸出的位元線BL的電位的信號生成多比特的數位信號。明確而言，編碼器502是根據由多個比較器501輸出的H位準或L位準的信號進行編碼化來生成數位信號的電路。藉由具備編碼器502，A/D轉換器204可以使從記憶單元100讀出的資料轉換為數位值。
鎖存電路503是具備將輸入的數位值的資料 暫時儲存的功能的電路。明確而言，鎖存電路503是如下觸發電路：鎖存信號LAT被輸入，根據該鎖存信號LAT將儲存的資料輸出到緩衝器504。藉由具備鎖存電路503，A/D轉換器204可以在任意時機進行資料的輸出。注意，鎖存電路503可以被省略。
緩衝器504是具備將由鎖存電路503輸出的資料放大並作為輸出信號Dout輸出的功能的電路。明確而言，緩衝器504是具備偶數個反相電路的電路。藉由具備緩衝器504，A/D轉換器204可以減少對數位信號的噪音。注意，緩衝器504可以被省略。
〈半導體裝置的驅動方法的具體例子〉
圖6示出半導體裝置所包括的記憶單元的電路圖。另外，圖7及圖8所示的時序圖是說明圖6的工作的圖。
在圖6所示的半導體裝置600中，設置有與在圖1A中說明的記憶單元電路結構相同的配置為兩行兩列的矩陣狀的記憶單元100A至100D。此外，在圖6中，作為寫入字線WWL、讀出字線RWL、位元線BL以及電源線SL，示出：第一行的寫入字線WWL[1]；第一行的讀出字線RWL[1]；第二行的寫入字線WWL[2]；第二行的讀出字線RWL[2]；第一列的位元線BL[1]；第二列的位元線BL[2]；以及電源線SL。
圖7所示的時序圖是示出進行資料的寫入的期間p1至p8的時序圖。此外，圖8所示的時序圖是示出進 行資料的讀出的期間p9至p17的時序圖。另外，圖7及圖8示出圖6的寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]的電壓變化。
在圖7所示的期間p1中，將寫入字線WWL[1]設定為H位準。另外，使其他佈線，即寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
接著，在圖7所示的期間p2中，將位元線BL[1]的電壓設定為V1，並將位元線BL[2]的電壓設定為V2。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
接著，在圖7所示的期間p3中，將寫入字線WWL[1]設定為L位準。另外，使其他佈線，即寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
藉由將期間p1至期間p3中的讀出字線RWL[1]設定為L位準，可以使電晶體113成為非導通狀態。因此，即使位元線BL的電位變化，也可以減少貫通電流在位元線BL與電源線SL之間流動的情況。
接著，在圖7所示的期間p4中，將位元線 BL[1]及位元線BL[2]的電壓設定為放電電壓Vdischarge。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
接著，在圖7所示的期間p5中，將寫入字線WWL[2]設定為H位準。另外，使其他佈線，即寫入字線WWL[1]、讀出字線RWL[1]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
接著，在圖7所示的期間p6中，將位元線BL[1]的電壓設定為V2，並將位元線BL[2]的電壓設定為V1。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
接著，在圖7所示的期間p7中，將寫入字線WWL[2]設定為L位準。另外，使其他佈線，即寫入字線WWL[1]、讀出字線RWL[1]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
在期間p5至期間p7中，藉由將讀出字線RWL[2]設定為L位準，可以使電晶體113成為非導通狀態。因此，即使位元線BL的電位變化，也可以減少貫通電流在位元線BL與電源線SL之間流動的情況。
接著，在圖7所示的期間p8中，將位元線 BL[1]及位元線BL[2]的電壓設定為放電電壓Vdischarge。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
如上所述，藉由進行在期間p1至期間p8中所說明的資料的寫入，對應於電壓V1的資料被寫入到圖6所示的記憶單元100A，對應於電壓V2的資料被寫入到記憶單元100B，對應於電壓V2的資料被寫入到記憶單元100C，對應於電壓V1的資料被寫入到記憶單元100D。
在圖8所示的期間p9中，將電源線SL設定為H位準，即預充電電壓Vprecharge。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
接著，在圖8所示的期間p10中，將讀出字線RWL[1]設定為H位準。於是，位元線BL[1]及位元線BL[2]的電壓根據對應於寫入到記憶單元100A及記憶單元100B的資料的電壓上升。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
接著，在圖8所示的期間p11中，在期間p10中上升的位元線BL[1]及位元線BL[2]的電壓停止上升，而分別成為電壓V1’及電壓V2’。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線 RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
另外，電壓V1’及電壓V2’是分別對應於寫入到圖7中的記憶單元100A及記憶單元100B的電壓V1及電壓V2的電壓。
接著，在圖8所示的期間p12中，將讀出字線RWL[1]設定為L位準。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[2]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
在圖8所示的期間p13中，對位元線BL[1]及位元線BL[2]供應放電電壓Vdischarge。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
接著，在圖8所示的期間p14中，將讀出字線RWL[2]設定為H位準。於是，位元線BL[1]及位元線BL[2]的電壓根據對應於寫入到記憶單元100C及記憶單元100D的資料的電壓上升。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]以及電源線SL保持之前的期間的電壓。
接著，在圖8所示的期間p15中，在期間p14中上升的位元線BL[1]及位元線BL[2]的電壓停止上升，而分別成為電壓V2’及電壓V1’。另外，使其他佈線，即 寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]以及電源線SL保持之前的期間的電壓。
另外，電壓V2’及電壓V1’是分別對應於寫入到圖7中的記憶單元100C及記憶單元100D的電壓V2及電壓V1的電壓。
接著，在圖8所示的期間p16中，將讀出字線RWL[2]設定為L位準。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、電源線SL、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
接著，在圖8所示的期間p17中，將電源線SL設定為L位準，即放電電壓Vdischarge。另外，使其他佈線，即寫入字線WWL[1]、寫入字線WWL[2]、讀出字線RWL[1]、讀出字線RWL[2]、位元線BL[1]以及位元線BL[2]保持之前的期間的電壓。
如上所述，藉由進行在期間p9至期間p17中所說明的資料的讀出，從圖6所示的記憶單元100A讀出對應於電壓V1的資料，從記憶單元100B讀出對應於電壓V2的資料，從記憶單元100C讀出對應於電壓V2的資料，從記憶單元100D讀出對應於電壓V1的資料。
如上所述，在本實施方式中說明的半導體裝置的結構及半導體裝置的工作中，能夠以不根據多值資料的個數切換用來讀出資料的信號的方式從記憶單元讀出多值資料。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式3
在本實施方式中，說明可用於上述實施方式所說明的關態電流低的電晶體的半導體層的氧化物半導體層。
作為用於電晶體的半導體層中的通道形成區的氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其較佳為包含In及Zn。此外，除了上述元素以外，較佳為還包含使氧堅固地結合的穩定劑(stabilizer)。作為穩定劑，包含鎵(Ga)、錫(Sn)、鋯(Zr)、鉿(Hf)和鋁(Al)中的至少一種即可。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
作為用於電晶體的半導體層的氧化物半導體，例如可以舉出氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也記為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化 物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或接近於該組成的氧化物。
當構成半導體層的氧化物半導體膜包含大量的氫時，由於氫與氧化物半導體鍵合而氫的一部分成為施體，並產生作為載子的電子。由此，電晶體的臨界電壓向負方向漂移。因此，在形成氧化物半導體膜之後較佳為進行脫水化處理(脫氫化處理)，從氧化物半導體膜去除氫或水分將氧化物半導體膜高度純化以使其儘量不包含雜質。
此外，有時因對氧化物半導體膜進行脫水化處理(脫氫化處理)而使氧化物半導體膜的氧減少。因此，為了填補因脫水化處理(脫氫化處理)而增加的氧缺陷，較佳為對氧化物半導體膜進行添加氧的處理。在本說明書等中，有時將對氧化物半導體膜供應氧的處理稱為加氧化處理，或者，有時將使氧化物半導體膜所包含的氧多於化學 計量組成的處理稱為過氧化處理。
像這樣，藉由進行脫水化處理(脫氫化處理)以從氧化物半導體膜去除氫或水分，並進行加氧化處理以填補氧缺陷，可以得到i型(本質)或無限趨近於i型的實質上呈i型(本質)的氧化物半導體膜。此外，實質上呈本質是指氧化物半導體膜中的來源於施體的載子極少(近於零)，載子密度為1×1017/cm3以下、1×1016/cm3以下、1×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下。
此外，如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。例如，可以使使用氧化物半導體膜的電晶體的處於關閉狀態時的汲極電流在室溫(25℃左右)下為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，在85℃下為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。此外，“電晶體處於關閉狀態”是指當電晶體為n通道電晶體時，閘極電壓充分低於臨界電壓的狀態。明確而言，只要閘極電壓比臨界電壓低1V以上、2V以上或3V以上，電晶體就會成為關閉狀態。
形成的氧化物半導體可以處於非單晶狀態。非單晶例如包括CAAC(C Axis Aligned Crystal：c軸配向結晶)、多晶、微晶、或非晶部。
氧化物半導體也可以具有CAAC。注意，將包括CAAC的氧化物半導體稱為CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導 體)。
有時可以在使用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS時確認到結晶部。在大多情況下，在TEM的觀察影像中，包含在CAAC-OS中的結晶部的尺寸為能夠容納在一個邊長為100nm的立方體內的尺寸。此外，在使用TEM觀察CAAC-OS時，有時無法明確地確認到結晶部與結晶部之間的邊界。此外，在使用TEM觀察CAAC-OS時，有時無法明確地確認到晶界(grain boundary)。CAAC-OS不具有明確的晶界，所以不容易產生雜質的偏析。另外，CAAC-OS不具有明確的晶界，所以缺陷態密度很少變高。另外，CAAC-OS不具有明確的晶界，所以電子移動率的下降較小。
CAAC-OS具有多個結晶部，有時在該多個結晶部中c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。此外，當使用X射線繞射(XRD：X-Ray Diffraction)裝置並且利用Out-of-plane法來分析CAAC-OS，有時在表示配向的2θ為31°附近觀察到峰值。另外，有時在CAAC-OS的電子繞射圖案中，觀察到斑點(亮點)。注意，尤其將使用電子束徑為10nm 以下或5nm 以下的電子線而得到的電子繞射圖案稱為奈米束電子繞射圖案。另外，在CAAC-OS中，有時a軸及b軸在不同的結晶部間方向不同。在CAAC-OS中，有時c軸配向且a軸或/及b軸在宏觀上不 一致。
在包括在CAAC-OS中的結晶部中，c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。並且，當從垂直於ab面的方向看時金屬原子排列為三角形或六角形，且當從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸和b軸的方向可以不同。在本說明書中，“垂直”的用語包括80°到100°的範圍，較佳為包括85°到95°的範圍。並且，“平行”的用語包括-10°到10°的範圍，較佳為包括-5°到5°的範圍。
另外，CAAC-OS可以藉由降低缺陷態密度形成。在氧化物半導體中，氧缺陷是缺陷能階。氧缺陷有時成為陷阱能階或因俘獲氫而成為載子發生源。為了形成CAAC-OS，重要的是不在氧化物半導體中產生氧缺陷。因此，CAAC-OS是缺陷態密度低的氧化物半導體。或者，CAAC-OS是氧缺陷少的氧化物半導體。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此有時可以降低其載子密度。因此，有時將該氧化物半導體用於通道形成區的電晶體很少具有負臨界電壓(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，因此有 時其陷阱態密度也變低。因此，有時將該氧化物半導體用於通道形成區的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體的陷阱能階俘獲的電荷直到被釋放為止需要較長的時間，有時像固定電荷那樣動作。因此，有時將陷阱態密度高的氧化物半導體用於通道形成區的電晶體的電特性不穩定。
另外，在使用高純度本質或實質上高純度本質的CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
氧化物半導體例如可以處於多晶狀態。注意，將包括多晶的氧化物半導體稱為多晶氧化物半導體。多晶氧化物半導體包括多個晶粒。
氧化物半導體例如可以處於微晶狀態。注意，將包括微晶的氧化物半導體稱為微晶氧化物半導體。
在使用TEM觀察的微晶氧化物半導體的影像中，有時無法明確地確認到結晶部。微晶氧化物半導體中含有的結晶部的尺寸在大多數情況下為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將1nm以上且10nm以下的微晶稱為奈米晶(nc：nanocrystal)。將具有奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor)。此外，在使用TEM觀察的nc-OS的影像中，有時無法明確地確認到結晶部與結晶部之間的邊界。此外，在使用TEM觀察的nc-OS的影像中，由於不具有明確的晶界，所以很少產生雜質的偏析。另外，nc-OS不 具有明確的晶界，所以缺陷態密度很少變高。另外，nc-OS不具有明確的晶界，所以電子移動率的下降較小。
nc-OS在微小區域(例如1nm以上且10nm以下的區域)中有時其原子排列具有週期性。此外，nc-OS在結晶部與結晶部之間沒有規律性，所以有時在宏觀上觀察不到原子排列的週期性，或者有時觀察不到長程有序。因此，根據分析方法，有時無法辨別nc-OS與非晶氧化物半導體。例如使用XRD裝置，並且利用電子束徑比結晶部大的X射線的Out-of-plane法來分析nc-OS，有時檢測不到表示配向的峰值。此外，nc-OS在使用電子束徑比結晶部大(例如20nm 以上或50nm 以上)的電子線而得到的電子繞射圖案中，有時可以觀察到光暈圖案。此外，nc-OS在使用其電子束徑與結晶部大小相同或比結晶部小(例如10nm 以下或5nm 以下)的電子線而得到的奈米束電子繞射圖案中，有時可以觀察到斑點。此外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的亮度高的區域。此外，在nc-OS的奈米束電子繞射圖案中，有時在該區域內觀察到多個斑點。
由於有時nc-OS在微小區域中原子排列具有週期性，因此其缺陷態密度比非晶氧化物半導體低。注意，由於nc-OS的結晶部與結晶部之間沒有規律性，因此與CAAC-OS相比，有時nc-OS的缺陷態密度變高。
另外，氧化物半導體也可以是包括CAAC-OS、多晶氧化物半導體、微晶氧化物半導體和非晶氧化物半導 體中的兩種以上的混合膜。混合膜例如有時包括非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域。此外，混合膜例如有時具有非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域的疊層結構。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖式對根據所公開的發明的一個方式的半導體裝置的記憶單元所具有的電晶體的剖面結構進行說明。
圖9示出根據所公開的發明的一個方式的記憶單元的剖面結構的一部分的一個例子。在圖9中，例示出上述實施方式1所示的電晶體111、電晶體112以及電容元件114。
在本實施方式中，例示出電晶體112形成在單晶矽基板上並且將氧化物半導體用於半導體層的電晶體111形成在電晶體112上的情況。電晶體112也可以將非晶、微晶、多晶或單晶的矽或鍺等薄膜的半導體用於半導體層。
當使用薄膜矽形成電晶體112時，可以使用：藉由電漿CVD法等氣相生長法或濺射法形成的非晶 矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部剝離的單晶矽等。
另外，在上述實施方式1中說明的半導體裝置的記憶單元所包括的電晶體中，在將氧化物半導體用於電晶體111並將矽用於包括電晶體112及電晶體113的其他電晶體的情況下，相對於使用矽的電晶體的個數，使用氧化物半導體的電晶體的個數少。因此，藉由在使用矽的電晶體上層疊電晶體111，可以緩和電晶體111的設計規則。
如此，藉由採用層疊使用矽的電晶體和使用氧化物半導體的電晶體的結構，可以縮小半導體裝置的晶片面積。此外，在一個電路框中，使用矽的電晶體的個數比使用氧化物半導體的電晶體的個數多，因此實際上的半導體裝置的晶片面積根據使用矽的電晶體的個數決定。
在圖9中，在半導體基板800上形成有n通道型電晶體112。
作為半導體基板800，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。
另外，電晶體112與其他電晶體由元件分離絕緣膜801電分離。作為元件分離絕緣膜801的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等。
明確而言，電晶體112包括：形成在半導體基板800中且用作源極區或汲極區的雜質區802及雜質區803；閘極電極804；以及設置在半導體基板800與閘極電極804之間的閘極絕緣膜805。閘極電極804隔著閘極絕緣膜805重疊於形成在雜質區802與雜質區803之間的通道形成區。
在電晶體112上形成有絕緣膜809。在絕緣膜809中形成有開口部。並且，在該開口部中形成有接觸於雜質區802的佈線810、接觸於雜質區803的佈線811以及接觸於閘極電極804的佈線812。
並且，佈線810連接於形成在絕緣膜809上的佈線815，佈線811連接於形成在絕緣膜809上的佈線816，佈線812連接於形成在絕緣膜809上的佈線817。
在佈線815至佈線817上形成有絕緣膜820。在絕緣膜820中形成有開口部，在該開口部中形成有連接到佈線817的佈線821。
並且，在圖9中，在絕緣膜820上形成有電晶體111及電容元件114。
電晶體111在絕緣膜820上包括：包含氧化物半導體的半導體膜830；半導體膜830上的用作源極電極或汲極電極的導電膜832及導電膜833；半導體膜830、導電膜832及導電膜833上的閘極絕緣膜831；以及位於閘極絕緣膜831上並在導電膜832與導電膜833之 間重疊於半導體膜830的閘極電極834。另外，導電膜833連接於佈線821。
另外，在閘極絕緣膜831上且重疊於導電膜833的位置設置有導電膜835。將導電膜833與導電膜835隔著閘極絕緣膜831彼此重疊的部分用作電容元件114。
另外，在圖9中例示出電容元件114與電晶體111都設置在絕緣膜820上的情況，但是也可以將電容元件114與電晶體112都設置在絕緣膜820下。
並且，在電晶體111及電容元件114上設置有絕緣膜841。在絕緣膜841中設置有開口部，在該開口部中接觸於閘極電極834的導電膜843設置在絕緣膜841上。
另外，在圖9中，電晶體111在半導體膜830的至少一側具有閘極電極834即可，但是也可以具有隔著半導體膜830存在的一對閘極電極。
在電晶體111具有隔著半導體膜830存在的一對閘極電極的情況下，可以對一個閘極電極供應用來控制開啟或關閉的信號，並對另一個閘極電極被施加外部電位。在後者的情況下，可以對一對電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體111的臨界電壓。
另外，半導體膜830不一定由單層的氧化物 半導體構成，也可以由層疊的多個氧化物半導體構成。圖10A和圖10B示出半導體膜830具有三層的疊層結構時的電晶體111的結構例子。
圖10A所示的電晶體111A包括：設置在絕緣膜820等上的半導體膜830；與半導體膜830電連接的導電膜832和導電膜833；閘極絕緣膜831；以及在閘極絕緣膜831上與半導體膜830重疊的方式設置的閘極電極834。
另外，在電晶體111A中，作為半導體膜830從絕緣膜820一側依次疊層有氧化物半導體層830a至氧化物半導體層830c。
氧化物半導體層830a及氧化物半導體層830c是作為構成要素包含構成氧化物半導體層830b的金屬元素中的至少一種的氧化物膜，其導帶底能量比氧化物半導體層830b近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。此外，氧化物半導體層830b較佳為至少包含銦，因為載子移動率得到提高。
另外，如圖10B所示的電晶體111B那樣，也可以在導電膜832和導電膜833的上層以與閘極絕緣膜831重疊的方式設置氧化物半導體層830c。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，參照圖11A和圖11B及圖12A至圖12E說明將在上述實施方式中說明的半導體裝置應用於電子構件及具備該電子構件的電子裝置的例子。
在圖11A中，說明將在上述實施方式中說明的半導體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向和端子的形狀存在多個規格和名稱。於是，在實施方式中，說明其一個例子。
藉由組裝製程(後面的製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成由如上述實施方式4的圖9所示的電晶體構成的半導體裝置。
後面的製程可以藉由進行圖11A所示的各製程完成。明確而言，在由前面的製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以降低在前面的製程中的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面並將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，晶片接合製程中的晶片與引線框架的接合也可以藉由將各晶片安裝於插 入物(interposer)上來進行。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球鍵合(ball bonding)或楔鍵合(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的成型(molding)製程(步驟S5)。藉由進行成型製程，使電子構件的內部被樹脂填充，可以保護安裝於電子構件內部的電路部及金屬細線免受機械外力的影響，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行焊接。
接著，對封裝表面實施印文書處理(marking)(步驟S7)。並且藉由最後的檢驗製程(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以是包括在上述實施方式中所說明的半導體裝置的結構。因此，可以實現能夠不根據多值資料量切換用來讀出資料的信號而從記憶單元讀出多值資料的具有記憶單元的電子構件。由於該電子構件包括能夠不根據多值資料量切換用來讀出資料的信號而從記憶單元讀出多值資料的具有記憶單元的半導體裝置， 因此該電子構件實現了讀出工作的高速化。
另外，圖11B示出完成的電子構件的透視示意圖。在圖11B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四側引腳扁平封裝)的透視示意圖。圖11B所示的電子構件700包括引線701及半導體裝置703。圖11B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使每一個在印刷電路板702上彼此電連接，來完成安裝有電子構件的基板(電路板704)。完成的電路板704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝置的情況：電腦、可攜式資訊終端(也包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖12A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一個中設置有包括之前的實施方式所示的半導體裝置的電路板。因此，可以實現讀出工作速度快的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖12A的左圖所示，可以由第一顯示部903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇 “觸摸輸入”的情況下，如圖12A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，可以如習知的資訊終端同樣地利用鍵盤迅速地進行文字輸入。
另外，圖12A所示的可攜式資訊終端如圖12A的右圖所示，可以將第一顯示部903a及第二顯示部903b中的一個卸下。藉由作為第一顯示部903a採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖12A中的可攜式資訊終端可具有在顯示部上顯示各種資訊(例如靜止影像、動態影像和文字影像等)的功能，在顯示部上顯示日曆、日期、時間等的功能，操作或編輯顯示在顯示部上的資訊的功能，控制各種軟體(程式)的處理的功能等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。
另外，圖12A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖12A所示的外殼902具有天線、麥克風功能及無線通訊功能，來將其用作行動電話。
圖12B示出安裝有電子紙的電子書閱讀器 910，該電子書閱讀器由兩個外殼，即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915連接，並且可以以該軸部915為軸進行開閉動作。此外，外殼911包括電源916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有包括之前的實施方式所示的半導體裝置的電路板。因此，可以實現讀出工作速度快的電子書閱讀器。
圖12C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控操作器924來進行電視機920的操作。在外殼921和遙控操作器924中安裝有包括之前的實施方式所示的半導體裝置的電路板。因此，可以實現讀出工作速度快的電視機。
圖12D示出智慧手機，在其主體930中包括顯示部931、揚聲器932、麥克風933和操作按鈕934等。在主體930中設置有包括之前的實施方式所示的半導體裝置的電路板。因此，可以實現讀出工作速度快的智慧手機。
圖12E示出數位相機，其包括主體941、顯示部942和操作開關943等。在主體941中設置有包括之前的實施方式所示的半導體裝置的電路板。因此，可以實現讀出工作速度快的數位相機。
如上所述，在本實施方式所示的電子裝置中 安裝有包括根據之前的實施方式的半導體裝置的電路板。因此，可以實現讀出工作速度快的電子裝置。
100‧‧‧記憶單元
111‧‧‧電晶體
112‧‧‧電晶體
113‧‧‧電晶體
114‧‧‧電容元件
WWL‧‧‧寫入字線
RWL‧‧‧讀出字線
BL‧‧‧位元線
SL‧‧‧電源線
FN‧‧‧浮動節點
Id‧‧‧電流

Claims (17)

  1. 一種半導體裝置的驅動方法，該半導體裝置包括記憶單元，其中，該記憶單元包括第一電晶體、第二電晶體以及第三電晶體，該第一電晶體的源極和汲極中的一個電連接於該第二電晶體的閘極，該第一電晶體的該源極和該汲極中的另一個電連接於位元線，該第二電晶體的源極和汲極中的一個電連接於該第三電晶體的源極和汲極中的一個，該第三電晶體的該源極和該汲極中的另一個電連接於該位元線，並且，該第二電晶體是n通道型電晶體，該方法包括如下步驟：藉由開啟該第一電晶體將資料寫入該記憶單元；以及藉由開啟該第三電晶體並將該位元線的電位充電而從該記憶單元讀出該資料。
  2. 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第一電晶體包括通道形成區，該通道形成區包括氧化物半導體。
  3. 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第三電晶體是n通道型電晶體。
  4. 根據申請專利範圍第1項之半導體裝置的驅動方法，其中該第二電晶體包括通道形成區，該通道形成區包括矽。
  5. 根據申請專利範圍第1項之半導體裝置的驅動方法，還包括如下步驟：在將該位元線的該電位充電之前使該位元線處於電浮動狀態。
  6. 一種半導體裝置的驅動方法，該半導體裝置包括記憶單元，其中，該記憶單元包括第一電晶體、第二電晶體以及第三電晶體，該第一電晶體的源極和汲極中的一個電連接於該第二電晶體的閘極，該第一電晶體的該源極和該汲極中的另一個電連接於位元線，該第二電晶體的源極和汲極中的一個電連接於該第三電晶體的源極和汲極中的一個，該第三電晶體的該源極和該汲極中的另一個電連接於該位元線，並且，該第二電晶體是n通道型電晶體，該方法包括如下步驟：藉由開啟該第一電晶體將資料寫入該記憶單元；在將該資料保持在該記憶單元中的期間內對該位元線施加第一電壓；以及在對該位元線施加該第一電壓之後，在將該資料保持在該記憶單元中的期間內藉由開啟該第三電晶體將該位元線的電位充電。
  7. 根據申請專利範圍第6項之半導體裝置的驅動方法，其中該第一電晶體包括通道形成區，該通道形成區包括氧化物半導體。
  8. 根據申請專利範圍第6項之半導體裝置的驅動方 法，其中該第三電晶體是n通道型電晶體。
  9. 根據申請專利範圍第6項之半導體裝置的驅動方法，其中該第二電晶體包括通道形成區，該通道形成區包括矽。
  10. 根據申請專利範圍第6項之半導體裝置的驅動方法，還包括如下步驟：在對該位元線施加該第一電壓之後且將該位元線的該電位充電之前使該位元線處於電浮動狀態。
  11. 一種半導體裝置的驅動方法，該半導體裝置包括記憶單元，其中，該記憶單元包括第一電晶體、第二電晶體、第三電晶體以及電容元件，該第一電晶體的源極和汲極中的一個電連接於該第二電晶體的閘極，該第一電晶體的該源極和該汲極中的另一個電連接於位元線，該第二電晶體的源極和汲極中的一個電連接於該第三電晶體的源極和汲極中的一個，該第二電晶體的該源極和該汲極中的另一個電連接於電源線，該第三電晶體的該源極和該汲極中的另一個電連接於該位元線，該第二電晶體的該閘極電連接於該電容元件的電極，並且，該第二電晶體是n通道型電晶體，該方法包括如下步驟：開啟該第一電晶體；在保持該第一電晶體為開啟狀態的期間內對該位元線施加第一電壓； 在對該位元線施加該第一電壓的期間內關閉該第一電晶體以便將資料保持在該記憶單元中；在關閉該第一電晶體以便將資料保持在該記憶單元中之後，在將該資料保持在該記憶單元中的期間內對該位元線施加第二電壓；以及在對該位元線施加該第二電壓之後，開啟該第三電晶體，其中，該第二電壓低於施加到該電源線的第三電壓。
  12. 根據申請專利範圍第11項之半導體裝置的驅動方法，其中該第一電晶體包括通道形成區，該通道形成區包括氧化物半導體。
  13. 根據申請專利範圍第11項之半導體裝置的驅動方法，其中該第三電晶體是n通道型電晶體。
  14. 根據申請專利範圍第11項之半導體裝置的驅動方法，其中該第二電晶體包括通道形成區，該通道形成區包括矽。
  15. 根據申請專利範圍第11項之半導體裝置的驅動方法，還包括如下步驟：在對該位元線施加該第二電壓之後且開啟該第三電晶體之前使該位元線處於電浮動狀態。
  16. 根據申請專利範圍第11項之半導體裝置的驅動方 法，其中當將該第三電晶體開啟時，該位元線的電位由該電源線充電。
  17. 一種半導體裝置，包括：記憶單元，包括：第一電晶體；第二電晶體；第三電晶體；以及電容元件；以及A/D轉換器，其中，該第一電晶體的源極和汲極中的一個電連接於該第二電晶體的閘極；該第一電晶體的該源極和該汲極中的另一個電連接於位元線；該第二電晶體的源極和汲極中的一個電連接於該第三電晶體的源極和汲極中的一個；該第二電晶體的該源極和該汲極中的另一個電連接於電源線；該第三電晶體的該源極和該汲極中的另一個電連接於該位元線；該第二電晶體的該閘極電連接於該電容元件的電極；並且，該位元線電連接於該A/D轉換器。
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