TWI649857B - 半導體裝置、電子構件以及電子裝置 - Google Patents

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TWI649857B TW104112578A TW104112578A TWI649857B TW I649857 B TWI649857 B TW I649857B TW 104112578 A TW104112578 A TW 104112578A TW 104112578 A TW104112578 A TW 104112578A TW I649857 B TWI649857 B TW I649857B
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Abstract

一種可靠性高的半導體裝置。具有如下結構：藉由電晶體使預充電的源極線與位元線處於導通狀態而使位元線放電，並且在讀出保持在電晶體的閘極中的電位的結構中，根據該放電時的源極線的電位變動而切換位元線的電位。藉由採用該結構，在放電時可以將電晶體的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。

Description

半導體裝置、電子構件以及電子裝置
本發明的一個方式係關於一種半導體裝置、電子構件以及電子裝置。
本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。此外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。由此，明確而言，作為本說明書所公開的本發明的一個方式的技術領域的例子可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、這些裝置的驅動方法或者這些裝置的製造方法。
在專利文獻1中記載有包括將氧化物半導體用於通道形成區域的電晶體(以下稱為OS電晶體)及將矽用於通道形成區域的電晶體(以下稱為Si電晶體)的半導體裝置。另外，還記載有OS電晶體的關態電流 (off-state current)低。
[專利文獻1]日本專利申請公開第2012-256400號公報
本發明的一個方式的目的之一是提供一種具有新穎結構的半導體裝置等。
另外，本發明的一個方式的目的之一是提供一種可靠性高的具有新穎結構的半導體裝置等。另外，本發明的一個方式的目的之一是提供一種能夠將施加到電晶體的電壓設定為固定值以下的具有新穎結構的半導體裝置等。另外，本發明的一個方式的目的之一是提供一種能夠保持多值資料的具有新穎結構的半導體裝置等。
注意，本發明的一個方式的目的不侷限於上列目的。上列目的並不妨礙其他目的的存在。注意，其他目的是下面記載的在本節中不說明的目的。所屬技術領域的普通技術人員可以從說明書或圖式等的記載導出並適當地抽出該在本節中不說明的目的。注意，本發明的一個方式實現上列及/或其他目的中的至少一個目的。
本發明的一個方式是一種半導體裝置，包括：記憶單元；第一佈線；以及第二佈線，其中，記憶單元包括第一電晶體、第二電晶體及電容元件，記憶單元具有能夠將對應於資料電壓的電荷保持在電連接有電容元件的一個電極、第一電晶體的閘極、第二電晶體的源極和汲 極中的一個的節點中的功能，將資料電壓讀出到第一佈線的步驟包括第一步驟、第二步驟及第三步驟，第一步驟包括對第一佈線進行預充電的步驟，第二步驟包括第一佈線的電位根據資料電壓藉由第一電晶體對第二佈線進行放電的步驟，第三步驟包括將第一佈線的電位接近於第一電位的步驟，第一電位是節點的電位加第一電晶體的臨界電壓而成的電位，並且，在第二步驟中，將第二佈線的電位根據第一佈線的電位的變化而切換。
本發明的一個方式是一種半導體裝置，包括：記憶單元；第一佈線；以及第二佈線，其中，記憶單元包括第一電晶體、第二電晶體及電容元件，記憶單元具有能夠將對應於資料電壓的電荷保持在電連接有電容元件的一個電極、第一電晶體的閘極、第二電晶體的源極和汲極中的一個的節點中的功能，將資料電壓讀出到第一佈線的步驟包括第一步驟、第二步驟及第三步驟，第一步驟包括對第一佈線進行預充電的步驟，第二步驟包括第一佈線的電位根據資料電壓藉由第一電晶體對第二佈線進行放電的步驟，第三步驟包括將第一佈線的電位接近於第一電位的步驟，第一電位是節點的電位加第一電晶體的臨界電壓而成的電位，並且，在第二步驟中，將第二佈線的電位和第一佈線的電位之差控制為任意電壓以下。
在本發明的一個方式的半導體裝置中，第一電晶體的半導體層較佳為包含矽。
在本發明的一個方式的半導體裝置中，第二 電晶體的半導體層較佳為包含氧化物半導體。
關於本發明的其他一個方式，在下面描述的實施方式的說明及圖式中記載。
根據本發明的一個方式，可以提供一種具有新穎結構的半導體裝置等。
另外，根據本發明的一個方式，可以提供一種可靠性高的具有新穎結構的半導體裝置等。另外，根據本發明的一個方式，可以提供一種能夠將施加到電晶體的電壓設定為固定值以下的具有新穎結構的半導體裝置等。另外，根據本發明的一個方式，可以提供一種能夠保持多值資料的具有新穎結構的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不一定必須要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的效果。
CT1‧‧‧開口部
CT3‧‧‧開口部
CT4‧‧‧開口部
CT5‧‧‧開口部
R1‧‧‧時刻
R2‧‧‧時刻
R3‧‧‧時刻
R4‧‧‧時刻
R5‧‧‧時刻
W1‧‧‧時刻
W2‧‧‧時刻
W3‧‧‧時刻
W4‧‧‧時刻
W5‧‧‧時刻
W6‧‧‧時刻
W7‧‧‧時刻
10‧‧‧半導體裝置
11‧‧‧電晶體
11_A‧‧‧電晶體
11_B‧‧‧電晶體
12‧‧‧電晶體
12_A‧‧‧電晶體
13‧‧‧電容元件
20_A‧‧‧電晶體
20_B‧‧‧電晶體
21‧‧‧基板
22‧‧‧半導體層
23‧‧‧絕緣層
24‧‧‧導電層
25‧‧‧絕緣層
26‧‧‧導電層
27‧‧‧導電層
28‧‧‧絕緣層
29‧‧‧導電層
30‧‧‧導電層
31‧‧‧絕緣層
32‧‧‧半導體層
33‧‧‧導電層
34‧‧‧導電層
35‧‧‧導電層
36‧‧‧絕緣層
37‧‧‧導電層
38‧‧‧導電層
39‧‧‧絕緣層
40‧‧‧導電層
41‧‧‧導電層
42‧‧‧導電層
43‧‧‧絕緣層
44‧‧‧導電層
51‧‧‧電晶體
52‧‧‧開關
53‧‧‧開關
54‧‧‧開關
55‧‧‧佈線
56‧‧‧佈線
57‧‧‧佈線
58‧‧‧佈線
59‧‧‧佈線
60‧‧‧佈線
61‧‧‧佈線
62‧‧‧佈線
71‧‧‧開關
72‧‧‧電晶體
73‧‧‧開關
74‧‧‧電晶體
75‧‧‧電晶體
76‧‧‧佈線
79‧‧‧佈線
80‧‧‧佈線
81‧‧‧佈線
82‧‧‧佈線
83‧‧‧佈線
84‧‧‧佈線
200‧‧‧半導體裝置
201‧‧‧記憶單元陣列
202‧‧‧行方向驅動器
203‧‧‧列方向驅動器
204‧‧‧選擇器
205‧‧‧A/D轉換器
206‧‧‧比較器
210‧‧‧電子槍室
212‧‧‧光學系統
214‧‧‧樣本室
216‧‧‧光學系統
218‧‧‧照相裝置
220‧‧‧觀察室
222‧‧‧膠片室
224‧‧‧電子
228‧‧‧物質
229‧‧‧螢光板
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧電路部
704‧‧‧電路基板
901‧‧‧外殼
902‧‧‧外殼
903a‧‧‧顯示部
903b‧‧‧顯示部
904‧‧‧選擇按鈕
905‧‧‧鍵盤
910‧‧‧電子書閱讀器
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧軸部
916‧‧‧電源開關
917‧‧‧操作鍵
918‧‧‧揚聲器
920‧‧‧電視機
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧支架
924‧‧‧遙控器
930‧‧‧主體
931‧‧‧顯示部
932‧‧‧揚聲器
933‧‧‧麥克風
934‧‧‧操作按鈕
941‧‧‧主體
942‧‧‧顯示部
943‧‧‧操作開關
在圖式中：圖1是用來說明本發明的一個方式的電路圖；圖2A和圖2B是用來說明本發明的一個方式的電路圖；圖3A至圖3C是用來說明本發明的一個方式的電路圖；圖4是用來說明本發明的一個方式的方塊圖； 圖5是用來說明本發明的一個方式的時序圖；圖6是用來說明本發明的一個方式的時序圖；圖7A至圖7D是用來說明本發明的一個方式的電路圖；圖8是用來說明本發明的一個方式的電路圖；圖9A和圖9B是氧化物半導體的剖面的高解析度TEM影像，圖9C是局部性的傅立葉變換影像；圖10A和圖10B是氧化物半導體膜的奈米束電子繞射圖案，圖10C和圖10D示出穿透式電子繞射測量裝置的一個例子；圖11示出藉由電子照射而發生的結晶部的變化；圖12A是示出利用穿透式電子繞射測量的結構分析的一個例子的圖，圖12B和圖12C是平面的高解析度TEM影像；圖13A和圖13B是用來說明本發明的一個方式的佈局圖及電路圖；圖14是用來說明本發明的一個方式的剖面示意圖；圖15A和圖15B是示出電子構件的製程的流程圖及透視示意圖；圖16A至圖16E是使用電子構件的電子裝置；圖17A和圖17B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖18A和圖18B是用來說明本發明的一個方式的佈局圖及剖面示意圖； 圖19A和圖19B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖20A和圖20B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖21A和圖21B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖22A和圖22B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖23A和圖23B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖24A和圖24B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖25A和圖25B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖26A和圖26B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖27A和圖27B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖28A和圖28B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖29A和圖29B是用來說明本發明的一個方式的佈局圖及剖面示意圖；圖30是用來說明實施例的晶片照片；圖31是用來說明實施例的圖表； 圖32是用來說明實施例的晶片照片；圖33是用來說明實施例的方塊圖；圖34是用來說明實施例的圖表；圖35A和圖35B是用來說明實施例的圖表；圖36是用來說明實施例的圖表。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
另外，在圖式中，大小、層的厚度或區域有時為了容易理解而被誇大。因此，本發明並不侷限於圖式中的尺寸。另外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，在本說明書等中，電晶體是指至少包括閘極、汲極以及源極的三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域、源極。
在此，因為源極和汲極根據電晶體的結構或工作條件等而更換，所以很難限定哪個是源極哪個是汲極。因此，有時不將用作源極的部分或用作汲極的部分稱為源極或汲極，而將源極和汲極中的一個稱為第一電極並將源極和汲極中的另一個稱為第二電極。
注意，本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同而附上的，而不是為了在數目方面上進行限定而附上的。
在本說明書中，“A與B連接”的情況在其範疇內除了A直接連接於B的情況之外，還包括A與B電連接的情況。在此，“A與B電連接”的描述是指當在A與B之間存在具有某種電作用的對象物時，能夠進行A和B之間的電信號的授受。
注意，例如，可以以後面的表達方式表示如下情況：電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況；以及電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，並且，Z2的另一部分與Y直接連接的情況。
例如，可以將上述情況表示為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)相互電連接，X、電晶體的源極(或第一端子等)、 電晶體的汲極(或第二端子等)及Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次電連接”。或者，可以表示為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y依次設置為互相連接”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表達方法是一個例子，不侷限於上述表達方法。在此，X、Y、Z1及Z2為對象物(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
注意，在本說明書中，為了方便起見，使用“上”“下”等的表示配置的詞語以參照圖式說明構成要素的位置關係。另外，構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，不侷限於在本說明書中使用的詞語，根據情況可以適當地換詞語。
另外，在圖式中的方塊圖中，為了說明而示出各電路方塊的配置以指定位置關係，因此，即使示出在不同的電路方塊中實現不同功能的情況，有時在實際上的電路方塊中，也有在相同的電路方塊中實現不同功能的情況。此外，為了說明圖式中的各電路方塊的功能，雖然在 圖式中示出一個電路方塊，但是有時在實際電路方塊中藉由多個電路方塊進行一個電路方塊所進行的處理。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，說明作為半導體裝置的記憶單元MC的結構實例、工作以及包括記憶單元MC的方塊圖的一個例子。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。因此，將由電晶體等半導體元件構成的記憶單元、控制記憶單元的週邊電路或者包括記憶單元及週邊電路等的系統整體稱為半導體裝置。
〈記憶單元MC的結構實例〉
圖1示出包括記憶單元MC的半導體裝置10的結構實例。
記憶單元MC包括電晶體11、電晶體12及電 容元件13。記憶單元MC連接於佈線BL、佈線SL、佈線WWL及佈線RWL。
佈線SL有時被稱為源極線或第一佈線。佈線BL有時被稱為位元線或第二佈線。佈線WWL有時被稱為寫入字線。佈線RWL有時被稱為讀出字線。
佈線BL連接於電晶體51、開關52、開關53及開關54。連接於佈線BL的各元件與佈線55至62連接。將供應到連接於佈線BL的各元件的信號或電位供應到佈線55至62。
佈線SL連接於開關71、電晶體72、開關73、電晶體74及電晶體75。連接於佈線SL的各元件與佈線76至84連接。將供應到連接於佈線SL的各元件的信號或電位供應到佈線76至84。
佈線SL由於開關71的控制而被施加電壓VM。資料VM被施加到佈線76，並藉由開關71被施加到佈線SL。開關71的開啟或關閉根據施加到佈線77、78的信號WTSWE、WTSWEB被控制。
佈線SL具有由於電晶體72的控制而被供應用來初始化的電位(在此，地電位GND)的功能。地電位GND被供應到佈線80，並藉由電晶體72被供應到佈線SL。電晶體72的開啟(也稱為導通狀態)或關閉(也稱為非導通狀態)根據施加到佈線79的信號SLPDE被控制。
佈線SL具有由於開關73的控制而被供應預 充電電位VDM或地電位的功能。開關73的開啟或關閉根據施加到佈線57、58的信號RDSWE、RDSWEB被控制。
預充電電位VDM被供應到佈線81，並藉由電晶體74及開關73施加到佈線SL。地電位GND被供應到佈線82，並藉由電晶體75及開關73被供應到佈線SL。電晶體74的開啟或關閉根據施加到佈線83的信號PCE被控制。電晶體75的開啟或關閉根據施加到佈線84的信號SLPDE被控制。
佈線BL具有由於電晶體51的控制而被供應用來初始化的電位(在此，地電位GND)的功能。地電位GND被供應到佈線55，並藉由電晶體51被供應到佈線BL。電晶體51的開啟或關閉根據施加到佈線56的信號BLPDE被控制。
佈線BL具有由於開關52的控制而被供應第一電位和第二電位(在此，電位VBL和地電位GND)的功能。開關52的開啟或關閉根據施加到佈線57、58的信號RDSWE、RDSWEB被控制。
電位VBL被供應到佈線59，並藉由開關53及開關52被供應到佈線BL。地電位GND被供應到佈線60，並藉由開關54及開關52被供應到佈線BL。開關53及54的開啟或關閉根據施加到佈線61、62的信號BLVE、BLVEB被控制。
電晶體11的閘極連接於電晶體12的源極和汲極中的一個以及電容元件13的一個電極。電晶體11的 源極和汲極中的一個連接於佈線SL。電晶體11的源極和汲極中的另一個連接於佈線BL。
在圖1中，說明電晶體11是p通道型電晶體的情況。電晶體11也可以為n通道型電晶體。此外，電晶體11較佳為Si電晶體。藉由將Si電晶體用作電晶體11，可以使臨界電壓的偏差小，使流過的電流量大。
在圖1中，將連接有電晶體11的閘極(即電晶體12的源極和汲極中的一個)與電容元件13的一個電極的節點稱為節點FN。節點FN的電位由於藉由電晶體12供應到佈線BL的電位或電容耦合而變動，該電容耦合是因使節點FN處於電浮動狀態並使佈線RWL的電位變動而發生的。
電晶體11的導通狀態根據節點FN的電位被控制。當閘極與源極之間的電壓(以下，Vgs)的絕對值超過臨界電壓時，電晶體11處於導通狀態，而電流流過。其結果，佈線BL具有從作為佈線SL的電位的資料電壓VM減去電晶體11的臨界電壓的電位(VM-Vth)。
電晶體12的閘極連接於佈線WWL。電晶體12的源極和汲極中的一個連接於節點FN。電晶體12的源極和汲極中的另一個電連接於佈線BL。
在圖1中，說明將電晶體12用作n通道型電晶體的情況。電晶體12也可以為p通道型電晶體。此外，電晶體12較佳為OS電晶體。藉由將OS電晶體用於電晶體12，可以使在非導通狀態時流在源極與汲極之間 的關態電流低。
在電路圖中，為了表示OS電晶體，附上“OS”的符號。
電晶體12根據佈線WWL的電位而控制導通狀態。藉由使電晶體12處於導通狀態可以使節點FN的電位成為佈線BL的電位，並且藉由使電晶體12處於非導通狀態可以使節點FN處於電浮動狀態。其結果，節點FN能夠保持從資料電壓VM減去電晶體11的臨界電壓的電位(VM-Vth)。
電容元件13的一個電極連接於節點FN。電容元件13的另一個電極連接於佈線RWL。
佈線WWL被施加寫入字信號WWS。在寫入字信號WWS為H位準的情況下，電晶體12處於導通狀態，在寫入字信號WWS為L位準的情況下，電晶體12處於非導通狀態。
佈線RWL被施加讀出字信號RWS。當節點FN處於電浮動狀態時，在讀出字信號RWS為H位準的情況下，使節點FN的電位上升，在讀出字信號RWS為L位準的情況下，使節點FN的電位下降。
藉由採用如圖1所示的電路結構，本發明的一個方式可以將資料電壓讀出到佈線SL，而不使電晶體11的源極與汲極之間的電壓大。
在圖1所示的電路結構中，在讀出資料時，藉由電晶體11使預充電的佈線SL與佈線BL處於導通狀 態，使佈線SL放電，並讀出節點FN的電位。在圖1的電路結構中，根據該放電時的佈線SL的電位變動而切換佈線BL的電位。明確而言，佈線BL的電位可以切換藉由開關53供應的電位VBL和藉由開關54供應的地電位GND。
藉由採用該結構，在放電時可以將電晶體11的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。此外，可以將施加到電晶體的電壓設定為固定值以下，由此可以製造能夠保持多值的資料的半導體裝置。
〈記憶單元MC的工作實例〉
接著，說明記憶單元MC的工作實例。
可以參照圖2A所示的電路圖示意性地說明對記憶單元MC的資料的寫入。
如圖2A所示，施加到佈線SL的資料電壓VM成為從其減去電晶體11的臨界電壓的電位(VM-Vth)，並被施加到佈線BL。供應到佈線BL的電位(VM-Vth)藉由電晶體12被供應到節點FN。圖2A所示的虛線箭頭表示對記憶單元MC寫入資料時的電荷的流動。另外，將電晶體11的臨界電壓表示為Vth。
明確而言，資料的寫入方法為如下。首先，使電晶體12處於非導通狀態，使節點FN處於電浮動狀 態。使節點FN處於浮動狀態，降低佈線RWL的電位。由此，因電容元件13的電容耦合而節點FN的電位下降，電晶體11處於導通狀態。使電晶體12處於導通狀態，將對應於佈線SL的電位的佈線BL的電位供應到節點FN。使電晶體12處於非導通狀態，使節點FN處於電浮動狀態。使節點FN處於浮動狀態，佈線RWL的電位上升。因此，節點FN的電位從電位(VM-Vth)上升固定電位，電晶體11處於非導通狀態。並且，資料的寫入結束。資料的寫入較佳為使佈線BL、SL的電位初始化以成為地電位。
可以參照圖2B所示的電路圖示意性地說明從記憶單元MC的資料的讀出。
如圖2B所示，為了讀出保持在節點FN中的電位(VM-Vth)，將佈線SL預充電到電位VDM。藉由使佈線RWL的電位變動，使節點FN的電位變動，使電晶體11處於導通狀態。由此，佈線SL從預充電的電位VDM變化為電位VM。圖2B所示的虛線箭頭表示佈線SL與BL之間的電荷的流動。
明確而言，資料的讀出方法為如下。首先，使電晶體12處於非導通狀態，使節點FN處於電浮動狀態。將佈線SL預充電到電位VDM。然後，降低佈線RWL的電位。因為節點FN處於電浮動狀態，所以節點FN的電位以相當於固定電位的部分下降而成為電位(VM-Vth)，所以電晶體11處於導通狀態。由於電晶體 11處於導通狀態，所以佈線SL的電位下降。佈線SL的電位的下降繼續到電晶體11的閘極與源極之間的電壓(以下，Vgs)成為作為臨界電壓的Vth。最後，佈線SL的電位成為節點FN的電位(VM-Vth)加臨界電壓Vth而成的電位VM。並且，可以將寫入到記憶單元MC的資料電壓VM讀出到佈線SL。
當圖2B所示的資料的讀出時，用來讀出資料的預充電的電位較佳大。當使用來讀出資料的預充電的電位大時，可以使資料電壓VM大。當使資料電壓VM大時，有可能得到多個電壓的分佈，由此可以將多值的資料保持在記憶單元MC中。
另一方面，當使預充電的電位大時，電晶體11的源極與汲極之間的電壓(以下，Vds)變大。在是微型加工的Si電晶體的情況下，電晶體11的耐壓例如為2V左右，Vds較佳小。
在根據本發明的一個方式的結構中，即使使供應到佈線SL的預充電的電位大，可以將電晶體11的Vds設定為固定電壓以下。可以參照圖3A至圖3C所示的電路圖示意性地說明用來將電晶體11的Vds設定為固定電壓以下的具體工作。
當開始資料的讀出時，將佈線BL的電位設定為與預充電的電位的電位差不超過電晶體11的耐壓的電位。例如，如圖3A所示，將佈線BL的電位設定為電位VBL。因為用來使電流Im流過的電壓Vds被施加到電晶 體11的源極與汲極之間，所以藉由電晶體11能夠進行佈線SL的放電。
根據藉由電晶體11進行的佈線SL的放電，佈線SL的電位下降。在佈線SL的電位下降到任意電位以下時，用來使電流Im流過的充分的電壓Vds會消失。因此，在本發明的一個方式中，根據佈線SL的電位的下降而切換佈線BL的電位以獲得用來使電流Im流過的電壓Vds。例如，如圖3B所示，切換為小於電位VBL的地電位GND。因為用來使電流Im流過的電壓Vds被施加到電晶體11的源極與汲極之間，所以即使佈線SL的電位下降到(VDM-△V)，藉由電晶體11能夠繼續進行佈線SL的放電。
佈線SL的電位的下降繼續到電晶體11的閘極與源極之間的電壓(以下，Vgs)成為作為臨界電壓的Vth。最後，如圖3C所示，佈線SL的電位成為節點FN的電位(VM-Vth)加臨界電壓Vth而成的電位VM。並且，可以將寫入到記憶單元MC的資料電壓VM讀出到佈線SL。
藉由進行如圖3A至圖3C所示的工作，本發明的一個方式可以將資料電壓讀出到佈線SL，而不使電晶體11的源極與汲極之間的電壓大。
在圖3A至圖3C所示的工作中，在讀出資料時，藉由電晶體11使預充電的佈線SL與佈線BL處於導通狀態，使佈線SL放電，並讀出節點FN的電位。在圖1 的電路結構中，根據該放電時的佈線SL的電位變動而切換佈線BL的電位。明確而言，可以實現將供應到佈線BL的電位切換為電位VBL或地電位GND的結構。
藉由採用該結構，在放電時可以將電晶體11的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。此外，可以將施加到電晶體的電壓設定為固定值以下，由此可以製造能夠保持多值的資料的半導體裝置。
〈方塊圖〉
上述記憶單元MC採用在圖4中作為一個例子示出的方塊圖的結構進行工作即可。
圖4所示的半導體裝置200包括記憶單元陣列201，該記憶單元陣列201包括設置為矩陣狀的記憶單元MC[m-2,n-2]、記憶單元MC[m-1,n-2]、記憶單元MC[m-2,n-1]及記憶單元MC[m-1,n-1]。
記憶單元陣列201除了記憶單元MC之外還包括佈線WWL[m-2]、佈線WWL[m-1]、佈線RWL[m-2]、佈線RWL[m-1]、佈線BL[n-2]、佈線BL[n-1]、佈線SL[n-2]及佈線SL[n-1]。
例如，半導體裝置200除了記憶單元陣列201之外還包括行方向驅動器202、列方向驅動器203、選擇器204、A/D轉換器205以及比較器206。
行方向驅動器202輸出施加到佈線WWL[m-2]、佈線WWL[m-1]、佈線RWL[m-2]、佈線RWL[m-1]的信號。
列方向驅動器203將用來對記憶單元MC寫入資料的信號輸出到佈線BL[n-2]、佈線BL[n-1]、佈線SL[n-2]及佈線SL[n-1]。
選擇器204選擇佈線BL[n-2]、佈線BL[n-1]、佈線SL[n-2]或佈線SL[n-1]並輸出用來讀出記憶單元MC的資料的信號。從記憶單元MC讀出的資料電壓VM作為信號SL_OUT被輸出到A/D轉換器205及比較器206。
A/D轉換器205具有如下功能：將藉由由選擇器204選擇的佈線SL[n-2]或佈線SL[n-1]讀出的記憶單元MC的資料變換為數位資料而輸出的功能。在A/D轉換器205中獲得的數位資料作為信號ADCOUT從A/D轉換器205輸出到外部。
比較器206具有對作為從記憶單元MC讀出的資料電壓VM的信號SL_OUT與參照電壓Vref進行比較的功能。當利用比較器206讀出資料時，(比較器206)可以檢測出佈線SL的電位的下降並切換佈線BL的電位。以根據佈線SL的電位的下降而切換比較器206所輸出的信號COMPOUT為觸發，選擇器204能夠將供應到佈線BL的電位切換為電位VBL或地電位GND。
比較器206藉由使用A/D轉換器205所包括 的比較電路而也可以省略。
藉由採用如圖4所示的方塊圖，本發明的一個方式可以將資料電壓讀出到佈線SL，而不使電晶體11的源極與汲極之間的電壓大。
圖4所示的方塊圖包括比較器206，在讀出資料時能夠監視佈線SL的電位。由此，能夠檢測出佈線SL的放電所引起的電位變動。因此，可以以佈線SL與佈線BL之間的電位差為任意電壓以下的方式根據佈線SL的電位的變化切換佈線BL的電位。
藉由採用該結構，由於放電因此可以將電晶體11的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。此外，可以將施加到電晶體的電壓設定為固定值以下，由此可以製造能夠保持多值的資料的半導體裝置。
〈時序圖〉
接著，對示出如上所說明的記憶單元MC的寫入資料及讀出資料時的各信號、佈線的電位的時序圖進行說明。圖5示出寫入資料時的時序圖。圖6示出讀出資料時的時序圖。
在圖5所示的時序圖中，在時刻W1，將佈線RWL的電位設定為L位準，降低節點FN的電位。在節點FN中保持多個電壓的分佈。該多個電壓的分佈是相當於 多值的資料的多個電壓VM的分佈。
接著，在時刻W2，將佈線WWL的電位設定為H位準，使電晶體12處於導通狀態，因此將節點FN的電位降低到作為地電位的L位準。由於節點FN的電位成為L位準，電晶體11處於導通狀態。電晶體11、12維持導通狀態。以上，將資料寫入到記憶單元MC之前的初始化的工作結束。
接著，在時刻W3，將信號BLPDE設定為L位準，使佈線55與佈線BL電離開。此外，在時刻W3將信號SLPDE設定為L位準，使佈線80與佈線SL電離開。
接著，在時刻W4，將信號WTSWE設定為H位準，將對應於多值的資料的電壓VM施加到佈線SL。由於電晶體11、12處於導通狀態，因此佈線BL和節點FN的電位都變化。如上所述，佈線BL及節點FN的電位成為從資料電壓VM減去電晶體11的臨界電壓Vth的電位(VM-Vth)。
接著，在時刻W5，將佈線WWL的電位設定為L位準，使電晶體12處於非導通狀態。節點FN在保持對應於資料電壓(VM-Vth)的電荷的狀態下處於電浮動狀態。
接著，在時刻W6，將佈線RWL的電位設定為H位準。由於電晶體12處於非導通狀態，因此節點FN處於電浮動狀態。因此，節點FN的電位因電容元件13 的電容耦合而上升。電晶體11處於非導通狀態。另外，將信號WTSWE設定為L位準，停止對佈線SL的電壓VM供應。
接著，在時刻W7，將信號BLPDE設定為H位準，將佈線BL設定為地電位GND。另外，在時刻W7，將信號SLPDE設定為H位準，將佈線SL設定為地電位GND。以上，將資料寫入到記憶單元MC的工作結束。
經如上所述的序列，可以進行資料的寫入。寫入到記憶單元MC的節點FN的資料藉由將電晶體12維持為非導通狀態而可以被保持。
圖6示出讀出資料時的時序圖。
在圖6所示的時序圖中，在時刻R1，將信號BLPDE設定為L位準，將信號BLVE設定為H位準，將信號SLPDE設定為L位準，將信號RDSWE設定為H位準。另外，將反轉信號BLVE而成的信號BLVEB設定為L位準，將反轉信號RDSWE的而成信號RDSWEB設定為L位準。並且，將佈線BL設定為電位VBL，將佈線SL設定為地電位GND。
接著，在時刻R2，將信號PCE設定為L位準，將佈線SL設定為作為電位VDM的H位準。由於佈線SL的電位上升，信號COMPOUT處於H位準。
接著，在時刻R3，將信號PCE設定為H位準，使佈線SL處於電浮動狀態。將佈線RWL的電位設定 為L位準，降低節點FN的電位。由此，根據節點FN的電位而電流流過電晶體11，佈線SL的電位變動。當因該變動而佈線SL與佈線BL之間的電壓成為固定電壓以下時，信號COMPOUT處於L位準，信號BLVE及信號BLVEB切換。
藉由採用該結構，由於放電而可以將電晶體11的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。此外，可以將施加到電晶體的電壓設定為固定值以下，由此可以製造能夠保持多值的資料的半導體裝置。
在時刻R4，電晶體11的Vgs成為臨界電壓，流過電晶體11的電流變小，由此佈線SL的電位變動停止。在時刻R4，將佈線RWL的電位設定為H位準，使電晶體11處於非導通狀態。
由於上述佈線SL的電位變動而在佈線SL獲得的電壓VM成為節點FN的電位(VM-Vth)加電晶體11的臨界電壓Vth而成的電位VM。就是說，作為取消電晶體11的臨界電壓的條件的電壓VM可以得到讀出電壓。因此，能夠讀出，而資料電壓VM沒有受到電晶體11的臨界電壓的影響。其結果，在節點FN中可以保持多個電壓的分佈。就是說，可以容易實現資料的多位準。
因為可以使電位變動幅度小，所以本發明的一個方式可以不進行用來確認是否正確地寫入資料的驗證 工作。
接著，在時刻R5，將信號BLPDE設定為H位準，將佈線BL設定為地電位GND。另外，在時刻R5，將信號SLPDE設定為H位準，將佈線SL設定為地電位GND。以上，將資料讀出到記憶單元MC的工作結束。
經如上所述的序列，可以進行資料的讀出。
藉由採用在本實施方式中說明的各結構，在讀出資料時，由於佈線SL的放電而可以將電晶體11的源極與汲極之間的電壓保持為固定的電壓以下。因此，可以將該電晶體的源極與汲極之間的電壓保持為耐壓以下，從而可以製造可靠性高的半導體裝置。此外，可以將施加到電晶體的電壓設定為固定值以下，由此可以製造能夠保持多值的資料的半導體裝置。
雖然作為一個例子將本實施方式中說明的電路結構適用於記憶單元而使其工作的情況，但是本發明的一個方式不侷限於此。根據情況或狀況，本發明的一個方式可以應用於記憶單元之外的電路。作為記憶單元之外的電路，例如可以舉出邏輯電路或開關。
此外，雖然在本實施方式中說明的電路結構中示出使用包含氧化物半導體的電晶體的情況的例子，但是本發明的一個方式不侷限於此。根據情況或狀況，本發明的一個方式也可以使用包含與氧化物半導體不同的半導體材料的電晶體。作為這樣的電晶體，例如本發明的一個 方式也可以使用包含矽或鍺等的電晶體。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合。
實施方式2
在本實施方式中，對構成在實施方式1中說明的記憶單元MC的另一個電路結構實例以及開關53、54的變形例子進行說明。
〈記憶單元MC的電路結構實例〉
圖7A至圖7D示出在圖1中說明的記憶單元MC會採用的電路結構的一個例子。
圖7A所示的記憶單元MC_A包括電晶體11_A、電晶體12及電容元件13。電晶體11_A為n通道電晶體。可以將圖7A的結構應用於圖1的記憶單元MC。
圖7B所示的記憶單元MC_B包括電晶體11、電晶體12_A及電容元件13。電晶體12_A具有包括背閘極並能夠由佈線BGL控制背閘極的結構。藉由採用該結構，可以實現能夠控制電晶體12_A的臨界電壓的結構。可以將圖7B的結構應用於圖1的記憶單元MC。
圖7C所示的記憶單元MC_C包括電晶體11_A、電晶體12、電容元件13及電晶體20_A。電晶體20_A為與電晶體11_A相同的n通道電晶體。可以將圖 7C的結構應用於圖1的記憶單元MC。
圖7D所示的記憶單元MC_D包括電晶體11_B、電晶體12、電容元件13及電晶體20_B。電晶體20_B為與電晶體11_B相同的p通道電晶體。可以將圖7D的結構應用於圖1的記憶單元MC。
〈開關53、54的變形例子〉
在圖1的結構實例中，雖然藉由切換開關53、54在電位VBL和地電位GND之間切換在讀出資料時供應到佈線BL的電位，但是也可以採用其他結構。
如圖8的電路圖所示，作為一個例子，也可以利用多工器在電位VBL_A、電位VBL_B和地電位GND之間切換在讀出資料時供應到佈線BL的電位。可以根據信號BLVE控制多工器。
藉由採用該結構可以使預充電的電位VDM高，由此可以資料電壓VM會具有的電位的分佈的數量增多。因此，能夠在記憶單元中儲存多值的資料。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合。
實施方式3
在本實施方式中，說明上述實施方式所說明的關態電流小的OS電晶體以及OS電晶體的半導體層所包含的氧化物半導體。
〈OS電晶體〉
在作為上述實施方式所說明的關態電流小的電晶體舉出的OS電晶體中，可以得到比Si電晶體小的關態電流。
在OS電晶體中，藉由減少氧化物半導體中的雜質濃度，使氧化物半導體成為本質或實質上本質，可以減少關態電流。在此，“實質上本質”是指氧化物半導體中的載子密度低於1×1017/cm3，較佳低於1×1015/cm3，更佳低於1×1013/cm3。在氧化物半導體中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。
使用本質或實質上本質的氧化物半導體的電晶體的載子密度低，因此該電晶體很少具有負臨界電壓的電特性。使用該氧化物半導體的電晶體的氧化物半導體的載子陷阱少，因此可以實現電特性的變動小的可靠性高的電晶體。使用該氧化物半導體的電晶體可以使關態電流非常小。
在減少了關態電流的OS電晶體中，在室溫(25℃左右)下可以將每通道寬度1μm的正規化的關態電流設定為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，在85℃的溫度下可以設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。
另外，關態電流是指在電晶體為n通道型並 處於非導通狀態時流過源極與汲極之間的電流。例如，n通道型電晶體的臨界電壓為0V至2V左右)，可以將在施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流稱為關態電流。
其結果，在記憶單元MC中，可以使作為OS電晶體的電晶體12處於非導通狀態並將電荷保持在節點FN中。
另外，在記憶單元MC的結構中使用的OS電晶體可以為關態電流小且開關特性良好的電晶體。
另外，在記憶單元MC的結構中使用的OS電晶體是形成在絕緣表面上的電晶體。因此，與如Si電晶體那樣將半導體基板直接用作通道形成區的情況不同，在閘極電極與半導體基板之間沒有形成寄生電容。由此，在使用OS電晶體的情況下，容易閘極電場對載子進行控制，而可以得到良好的開關特性。
〈氧化物半導體〉
接著，對可以用於OS電晶體的半導體層的氧化物半導體進行說明。
用於電晶體的半導體層中的通道形成區的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其較佳為包含In及Zn。此外，除了上述元素以外，較佳為還包含使氧堅固地結合的穩定劑(stabilizer)。作為穩定劑，包含鎵(Ga)、錫(Sn)、鋯(Zr)、鉿(Hf)和鋁 (Al)中的至少一種即可。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為用於電晶體的半導體層的氧化物半導體，例如可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
例如，可以使用其原子個數比為In：Ga：Zn= 1：1：1、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
當構成半導體層的氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，因此產生作為載子的電子。其結果是，導致電晶體的臨界電壓向負方向漂移。因此，較佳為藉由在形成氧化物半導體膜之後進行脫水化處理(脫氫化處理)，從氧化物半導體膜中去除氫或水分以使其儘量不包含雜質來實現高度純化。
另外，有時在對氧化物半導體膜進行脫水化處理(脫氫化處理)時，氧也同時減少。因此，較佳的是為了填補因對氧化物半導體膜進行脫水化處理(脫氫化處理)而增加的氧缺陷而進行將氧添加到氧化物半導體膜的處理。在本說明書等中，有時將對氧化物半導體膜供應氧的處理稱為加氧化處理，或者，有時將使氧化物半導體膜的氧含量超過化學計量組成的處理稱為過氧化處理。
如上所述，藉由進行脫水化處理(脫氫化處理)從氧化物半導體膜中去除氫或水分，並進行加氧化處理以填補氧缺陷，可以實現i型(本質)化的氧化物半導體膜或無限趨近於i型而實質上呈i型(本質)的氧化物半導體膜。注意，“實質上本質”是指：在氧化物半導體膜中，來自於施體的載子極少(近於零)，載子密度為1×1017/cm3以下，1×1016/cm3以下，1×1015/cm3以下，1×1014/cm3以下，1×1013/cm3以下。
如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。
下面說明氧化物半導體膜的結構。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，可以說在CAAC-OS膜中，不容易發生由晶界引起的電子移動率的下降。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
圖9A是CAAC-OS膜的剖面的高解析度TEM影像。另外，圖9B是將圖9A放大了的剖面的高解析度TEM影像，為便於理解而強調表示原子排列。
圖9C是圖9A中的A-O-A’之間的由圓圈包圍的區域(直徑大致為4nm)的局部的傅立葉變換影像。在圖9C所示的各區域中可以確認到c軸配向性。此外，A-O之間的c軸方向和O-A’之間的c軸方向不同，由此可知A-O之間的晶粒與O-A’之間的晶粒不同。另外，A-O之間的c軸的角度逐漸地連續變化，諸如14.3°、16.6°、26.4°。同樣地，O-A’之間的c軸的角度也逐漸地連續變化，諸如-18.3°、-17.6°、-15.9°。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖10A)。
由剖面的高解析度TEM影像及平面的高解析度TEM影像可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部幾乎都具有可以被容納在一個邊長短於100nm的立方體內的尺 寸。因此，有時CAAC-OS膜所包含的結晶部的尺寸為可以被容納在一個邊長短於10nm、短於5nm或短於3nm的立方體內的尺寸。但是，有時包含在CAAC-OS膜中的多個結晶部連接而形成一個大結晶區。例如，在平面的高解析度TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時會出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的 CAAC-OS膜中，雖然a軸及b軸的方向在不同的結晶部不同，但是c軸朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面的高解析度TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向結晶部的分佈不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的c軸配向結晶部的比例高於被形成面附近的c軸配向結晶部的比例。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所占的比例根據區域不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體膜的金屬元素強的矽等元素因為會從氧化物半導體膜中奪取氧而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果其被包含在氧化物半導體膜內，也會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態 密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對多晶氧化物半導體膜進行說明。
在多晶氧化物半導體膜的高解析度TEM影像中，可以觀察到晶粒。例如在高解析度TEM影像中，多晶氧化物半導體膜中含有的晶粒的粒徑尺寸大多為2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。另外，在多晶氧化物半導體膜的高解析度TEM影像中，有時觀察到晶界。
多晶氧化物半導體膜包含多個晶粒，並且，在該多個晶粒之間結晶定向有時不同。使用XRD裝置對多晶氧化物半導體膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的多晶氧化物半導體膜時，在2θ為31°附近或36°附近時會出現峰值。
由於多晶氧化物半導體膜具有高結晶性，因此有時具有高電子移動率。所以，使用多晶氧化物半導體膜的電晶體具有高場效移動率。注意，在多晶氧化物半導體膜中，雜質有時偏析在晶界。另外，多晶氧化物半導體膜的晶界成為缺陷能階。多晶氧化物半導體膜的晶界有可能成為載子陷阱或載子發生源，因此，與使用CAAC-OS膜的電晶體相比，有時使用多晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束 電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點(參照圖10B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
因此，nc-OS膜有時具有比CAAC-OS膜高的載子密度。載子密度高的氧化物半導體膜有時具有高電子移動率。所以，使用nc-OS膜的電晶體有時具有較高的場效移動率。此外，因為nc-OS膜有時具有比CAAC-OS膜高的缺陷態密度，所以有時具有較多的載子陷阱。於是，與使用CAAC-OS膜的電晶體相比，使用nc-OS膜的電晶體的電特性變動大，而成為可靠性低的電晶體。注意，因為nc-OS膜即使包含較多的雜質也可以形成，所以與CAAC-OS膜相比容易形成，從而有時根據用途可以適當地使用nc-OS膜。因此，有時能夠高生產率地製造具有使用nc-OS膜的電晶體的半導體裝置。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
非晶氧化物半導體膜是以高濃度包含氫等雜質的氧化物半導體膜。此外，非晶氧化物半導體膜是缺陷態密度高的氧化物半導體膜。
雜質濃度高且缺陷態密度高的氧化物半導體膜是載子陷阱或載子發生源多的氧化物半導體膜。
因此，有時非晶氧化物半導體膜與nc-OS膜相比，載子密度更高。由此，使用非晶氧化物半導體膜的電晶體容易具有常開啟電特性。因此，有時可以適當地將非晶氧化物半導體膜用於需要常開啟電特性的電晶體。非晶氧化物半導體膜具有高的缺陷態密度，因此有時具有多載子陷阱。因此，與使用CAAC-OS膜或nc-OS膜的電晶體相比，使用非晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
接著，對單晶氧化物半導體膜進行說明。
單晶氧化物半導體膜是雜質濃度低且缺陷態密度低(氧缺陷少)的氧化物半導體膜。所以，可以降低載子密度。因此，使用單晶氧化物半導體膜的電晶體很少具有常導通特性。另外，由於單晶氧化物半導體膜具有較 低的雜質濃度和較低的缺陷態密度，因此有時具有很少的載子陷阱。於是，使用單晶氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。
注意，氧化物半導體膜的缺陷越少其密度越高。此外，氧化物半導體膜的結晶性越高其密度越高。另外，當氧化物半導體膜中的氫等雜質的濃度越低其密度越高。單晶氧化物半導體膜的密度比CAAC-OS膜高。此外，CAAC-OS膜的密度比微晶氧化物半導體膜高。另外，多晶氧化物半導體膜的密度比微晶氧化物半導體膜高。此外，微晶氧化物半導體膜的密度比非晶氧化物半導體膜高。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(amorphous-like OS：amorphous-like Oxide Semiconductor)膜。
在amorphous-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在amorphous-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。amorphous-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，amorphous-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都被認為是對應於InGaZnO4結晶的a-b面。觀察到其晶格條紋的區域的最大長度為amorphous-like OS膜及nc-OS膜的結晶部的尺寸。注意，對其尺寸為0.8nm以上的結晶部選擇性地進行評價。
圖11是根據高解析度TEM影像調查的amorphous-like OS膜及nc-OS膜的結晶部(20個點至40個點)的平均尺寸的變化的例子。由圖11可知隨著電子的累積照射量的增加而amorphous-like OS膜的結晶部增大。明確而言，可知在利用TEM的觀察初期為1.2nm左右的結晶部在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知在電子照射開始時至電子的累積照射量為4.2×108e-/nm2的範圍內優質的nc-OS膜的結晶部的尺寸無論電子的累積照射量如何都沒有變化。
此外，在對圖11所示的amorphous-like OS 膜及nc-OS膜的結晶部的尺寸的變化進行線性近似，並將其外推至電子的累積照射量0e-/nm2的情況下，結晶部的平均尺寸取正值。由此可知，在利用TEM的觀察之前就存在amorphous-like OS膜及nc-OS膜的結晶部。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
當氧化物半導體膜具有多個結構時，有時可以藉由利用奈米束電子繞射來進行結構分析。
圖10C示出一種穿透式電子繞射測定裝置，該穿透式電子繞射測定裝置包括：電子槍室210；電子槍室210下的光學系統212；光學系統212下的樣本室214；樣本室214下的光學系統216；光學系統216下的觀察室220；設置於觀察室220的照相裝置218；以及觀察室220下的膠片室222。照相裝置218以朝向觀察室220的內部的方式設置。另外，該穿透式電子繞射測定裝置也可以不包括膠片室222。
此外，圖10D示出圖10C所示的穿透式電子繞射測定裝置內部的結構。在穿透式電子繞射測定裝置內部中，從設置在電子槍室210中的電子槍發射的電子經由光學系統212照射到配置在樣本室214中的物質228。穿過物質228的電子經由光學系統216入射到設置在觀察室220內部的螢光板229。在螢光板229上出現對應於所入射的電子的強度的圖案，因此可以測定穿透式電子繞射圖 案。
因為照相裝置218朝向螢光板229地設置，所以可以拍攝出現在螢光板229上的圖案。經過照相裝置218的透鏡的中央及螢光板229的中央的直線與螢光板229的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由照相裝置218拍攝的穿透式電子繞射圖案的變形越大。但是，如果預先知道該角度，則能夠校正所得到的穿透式電子繞射圖案的變形。另外，有時也可以將照相裝置218設置於膠片室222。例如，也可以以與電子224的入射方向相對的方式將照相裝置218設置於膠片室222。在此情況下，可以從螢光板229的背面拍攝變形少的穿透式電子繞射圖案。
樣本室214設置有用來固定作為樣本的物質228的支架。支架使穿過物質228的電子透過。例如，支架也可以具有在X軸、Y軸、Z軸等的方向上移動物質228的功能。支架例如可具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍中移動的精度。該範圍可以根據物質228的結構而設定最適合的範圍。
接著，說明使用上述穿透式電子繞射測定裝置測定物質的穿透式電子繞射圖案的方法。
例如，如圖10D所示，藉由改變作為奈米束 的電子224的照射到物質的位置(進行掃描)，可以確認到物質的結構逐漸變化。此時，如果物質228是CAAC-OS膜，則可以觀察到圖10A所示的繞射圖案。如果物質228是nc-OS膜，則可以觀察到圖10B所示的繞射圖案。
即使物質228是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以由在一定區域中觀察到CAAC-OS膜的繞射圖案的區域所占的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例表示為非CAAC化率。
作為一個例子，對具有剛完成成膜之後(表示為as-sputtered)的CAAC-OS膜的樣本的頂面以及具有在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的樣本的頂面進行掃描，來得到穿透式電子繞射圖案。在此，以5nm/秒鐘的速度進行掃描60秒鐘來觀察繞射圖案，並且，每0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，由此算出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束。另外，對六個樣本進行同樣的測量。而且，藉由利用六個樣本中的平均值算出CAAC化率。
圖12A示出各樣本的CAAC化率。剛完成成膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC化率為24.3%)。此外，進行450℃的加熱處理之後的 CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛完成成膜之後相比，450℃的加熱處理之後的CAAC化率更高。也就是說，可知高溫(例如400℃以上)下的加熱處理降低非CAAC化率(提高CAAC化率)。此外，可知在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。此外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響而重新排列，因此該區域被CAAC化。
圖12B和圖12C是剛完成成膜之後及450℃的加熱處理之後的CAAC-OS膜的平面的高解析度TEM影像。藉由對圖12B和圖12C進行比較，可知450℃的加熱處理之後的CAAC-OS膜的膜質更均勻。也就是說，可知藉由高溫的加熱處理可以提高CAAC-OS膜的膜質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合來使用。
實施方式4
在本實施方式中，參照圖13A至圖14說明記憶單元MC的佈局圖、對應佈局圖的電路圖及剖面示意圖的一個 例子。
圖13A示出記憶單元MC的佈局圖。圖13B是對應圖13A的佈局圖的電路圖。圖13B的電路圖相當於圖7B所示的電路圖。圖14示出沿圖13A的點劃線A-B的剖面示意圖。
圖13A和圖14示出基板21、半導體層22、絕緣層23、導電層24、絕緣層25、導電層26、導電層27、絕緣層28、導電層29、導電層30、導電層30a、絕緣層31、半導體層32、導電層33、導電層34、導電層35、絕緣層36、導電層37、導電層38、絕緣層39、導電層40、導電層41、導電層42、絕緣層43、導電層44以及開口部CT1至CT5。
作為基板21，例如可以使用單晶矽基板(包括p型半導體基板或n型半導體基板)、以碳化矽或氮化鎵為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板或玻璃基板等。
半導體層22及半導體層32可以使用非晶半導體、微晶半導體、多晶半導體等。例如，可以使用非晶矽或微晶鍺等。此外，也可以使用碳化矽、鎵砷、氧化物半導體、氮化物半導體等化合物半導體、有機半導體等。
尤其是，半導體層32較佳為採用具有氧化物半導體的單層或疊層的結構。氧化物半導體是至少包含銦、鎵及鋅的氧化物，可以使用In-Ga-Zn類氧化物(也稱為IGZO)。另外，In-Ga-Zn類氧化物是指包含In、Ga 及Zn的氧化物，而也可以包含除了In、Ga及Zn之外的金屬元素。例如，可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物及In-Al-Ga-Zn類氧化物。另外，作為氧化物半導體的形成方法，可以使用濺射法、ALD(Atomic Layer Deposition)法、蒸鍍法或塗佈法等。
導電層24、導電層26、導電層27、導電層29、導電層30、導電層30a、導電層33、導電層34、導電層35、導電層37、導電層38、導電層40、導電層41、導電層42以及導電層44較佳為使用鋁、銅、鈦、鉭、鎢等金屬材料。另外，還可以使用添加有磷等雜質的多晶矽。作為形成方法，可以採用蒸鍍法、PE-CVD法、濺射法、旋塗法等各種成膜方法。
絕緣層23、絕緣層25、絕緣層28、絕緣層31、絕緣層36、絕緣層39以及絕緣層43較佳為使用無機絕緣層或有機絕緣層的單層或多層形成。無機絕緣層較佳為使用氮化矽膜、氧氮化矽膜或氮氧化矽膜等的單層或多層形成。有機絕緣層較佳為使用聚醯亞胺或丙烯酸等的單層或多層形成。另外，對各絕緣層的製造方法沒有特別的限制，例如可以適當地使用濺射法、MBE法、PE-CVD法、脈衝雷射沉積法、ALD法等。
在將氧化物半導體用於半導體層32的情況下，接觸於半導體層32的絕緣層31及絕緣層36較佳為使用無機絕緣層的單層或多層形成。絕緣層31及絕緣層36更佳為具有向半導體層32供應氧的效果。
開口部CT1和CT2設置在絕緣層23及絕緣層25中以直接連接導電層26及導電層27與半導體層22。開口部CT3設置在絕緣層36及絕緣層39中以直接連接導電層35與導電層42。開口部CT4設置在絕緣層39中以直接連接導電層37與導電層41。開口部CT5設置在絕緣層43中以直接連接導電層40與導電層44。
圖17A至圖29B按層疊順序圖示圖13A的記憶單元MC的佈局圖及沿圖13A的點劃線A-B的剖面示意圖中的導電層、半導體層及開口部。
圖17A和圖17B示出半導體層22的佈局圖和剖面示意圖。
圖18A和圖18B示出導電層24的佈局圖和剖面示意圖。
圖19A和圖19B示出開口部CT1、CT2及在相同水準形成的開口部的佈局圖和剖面示意圖。
圖20A和圖20B示出導電層26、27及在相同水準形成的導電層的佈局圖和剖面示意圖。
圖21A和圖21B示出開口部CT6的佈局圖和剖面示意圖，該開口部CT6用來將形成在與導電層26、27相同的層的導電層電連接於形成在與導電層29、30、30a相同的層的導電層。
圖22A和圖22B示出導電層29、30、30a及在相同水準形成的導電層的佈局圖和剖面示意圖。
圖23A和圖23B示出半導體層32的佈局圖和 剖面示意圖。
圖24A和圖24B示出導電層33、34、35的佈局圖和剖面示意圖。
圖25A和圖25B示出導電層37、38的佈局圖和剖面示意圖。
圖26A和圖26B示出開口部CT3、CT4及在相同水準形成的開口部的佈局圖和剖面示意圖。
圖27A和圖27B示出導電層40、41、42的佈局圖和剖面示意圖。
圖28A和圖28B示出開口部CT5及在相同水準形成的開口部的佈局圖和剖面示意圖。
圖29A和圖29B示出導電層44及在相同水準形成的導電層的佈局圖和剖面示意圖。
如圖13A的佈局圖所示，接觸於半導體層32的導電層34、35較佳為採用不完全覆蓋半導體層32的端部的結構。藉由具有該結構，可以減少與導電層30、38重疊的面積而減少導電層之間的寄生電容。由此，可以抑制起因於導電層30、38的電位變動而發生的導電層34、35的電位變動。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合。
實施方式5
雖然上述實施方式所公開的導電層或半導體層可以利 用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
可以以如下步驟進行利用熱CVD法的成膜：將原料氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上發生反應而沉積成膜。
另外，可以以如下步驟進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的原料氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料氣體混合，例如，在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二原料氣體。注意，當同時引入第一原料氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二原料氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一原料氣體排出，然後引入第二原料氣體。第一原料氣體附著到基板表面形成第一層，之後引入的第二原料氣體與該第一層起反應，由此第二層層疊在第一層上而形成 薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成In-Ga-Zn-O膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為In(CH3)3。另外，三甲基鎵的化學式為Ga(CH3)3。另外，二甲基鋅的化學式為Zn(CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的成膜裝置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可 以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。此外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
以上，本實施方式所示的結構可以與其他實施方式所示的結構適當地組合來使用。
實施方式6
在本實施方式中，參照圖15A至圖16E說明將上述實施方式所說明的半導體裝置應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖15A中，說明將上述實施方式所說明的半導體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實施方式中，說明其一個例子。
藉由在組裝製程(後製程)中組合多個能夠裝卸在印刷電路板上的構件，完成由上述實施方式4的圖13A至圖14所示的電晶體構成的半導體裝置。
後製程可以經過進行圖15A所示的製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲 等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行將被切割的各晶片安裝於引線框架上並實現接合的晶片接合(die bonding)製程(步驟S3)。該晶片接合製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔結合(wedge bonding)。
對打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對安裝於電子構件內部的電路部及金屬細線的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking) (步驟S7)。並且藉由最終的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以包括上述實施方式所說明的半導體裝置。因此，可以實現可靠性優良的電子構件。
圖15B示出完成的電子構件的透視示意圖。在圖15B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖15B所示的電子構件700包括引線701及電路部703。圖15B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，可以將其安裝在電子裝置內。完成的電路基板704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝置的情況：電腦、可攜式資訊終端(包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖16A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一部分中設置有之前的實施方式所示的半導體裝置。因此，可以實現可靠性優良的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖16A的左圖所示，可以由第一顯示部 903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇“鍵盤輸入”的情況下，如圖16A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，與習知的資訊終端同樣可以利用鍵盤迅速地進行文字輸入等。
另外，圖16A所示的可攜式資訊終端如圖16A的右圖所示，可以將第一顯示部903a和第二顯示部903b中的一個卸下。藉由作為第二顯示部903b採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖16A所示的可攜式資訊終端可具有：顯示各種資訊(例如靜態影像、動態影像和文字影像等)的功能；在顯示部上顯示日曆、日期、時間等的功能；操作或編輯顯示在顯示部上的資訊的功能；利用各種軟體(程式)控制處理的功能等。另外，也可以在外殼的背面或側面設置外部連接端子(耳機端子、USB端子等)、儲存介質插入部等。
圖16A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖16A所示的外殼902具有天線、麥克風功能或無線通訊功能，來將其用作行動電 話。
圖16B示出安裝有電子紙的電子書閱讀器910，該電子書閱讀器由兩個外殼，即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915彼此連接，並且可以以該軸部915為軸而進行開閉動作。此外，外殼911包括電源開關916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現可靠性優良的電子書閱讀器。
圖16C示出電視機920，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控器924來進行電視機920的操作。在外殼921和遙控器924中設置有之前的實施方式所示的半導體裝置。因此，可以實現可靠性優良的電視機。
圖16D示出智慧手機，其主體930設置有顯示部931、揚聲器932、麥克風933和操作按鈕934等。之前的實施方式所示的半導體裝置設置在主體930中。因此，可以實現可靠性優良的智慧手機。
圖16E示出數位相機，其包括主體941、顯示部942和操作開關943等。之前的實施方式所示的半導體裝置設置在主體941中。因此，可以實現可靠性良好的數位相機。
如上所述，在本實施方式所示的電子裝置中 都設置有之前的實施方式的半導體裝置。因此，可以實現可靠性良好的電子裝置。
實施例1
在本實施例中，說明所製造的半導體裝置的詳細結構。
表1示出所製造的半導體裝置的規格。
圖30示出所製造的半導體裝置的晶片照片。
半導體裝置所包括的記憶單元的電路結構採用在上述實施方式1中說明的圖1的結構。記憶單元採用 在上述實施方式1中說明的圖2A和圖2B及圖3A至圖3C的結構而進行工作。記憶單元週邊的方塊圖採用在上述實施方式1中說明的圖4的結構。時序圖採用在上述實施方式1中說明的圖5和圖6的結構。
藉由採用上述各結構，在所製造的半導體裝置中，可以高精度地控制電荷量並實現窄的單元臨界值分佈，由此能夠保持多值資料如16值(4bit/cell)。
圖31示出藉由讀出工作而得到的讀出電壓與位元數的關係。由圖31可知，對應於各位的讀出電壓的分佈具有窄且尖利的峰值，3σ的最大值為47mV。所得到的讀出電壓的分佈不重疊地分開。
實施例2
在本實施例中，說明與上述實施例另行製造的半導體裝置的詳細結構。與在實施例1中說明的半導體裝置不同之處是：在本實施例中，使用電壓跟隨器電路代替4bitA/D轉換器。
在本實施例中，將說明包括該電壓跟隨器電路的半導體裝置中的多值資料的寫入時間和改寫耐久性以及多值資料的寫入工作和讀出工作進行報告。關於記憶單元的電路結構及工作，援用在上述實施方式1中說明的結構。
圖32示出所製造的半導體裝置的外觀照片。此外，表2示出所製造的半導體裝置的規格。與在上述實 施例1中製造的半導體裝置所包括的A/D轉換器相比，所製造的半導體裝置中的電壓跟隨器電路可以縮小所占的面積。
圖33示出包括所製造的記憶單元的半導體裝置的電路方塊圖。所製造的半導體裝置由記憶單元陣列、行驅動器、輸入選擇器、輸出選擇器、比較器及電壓跟隨器電路構成。
圖34示出記憶單元的單元臨界值的分佈。從圖34可以確認到16值的分佈不重疊地分開。在對應於16位元的讀出電壓的分佈中，3σ的最大值為37mV。
圖35A示出表示寫入時間Twrite與單元臨界值的最頻值的關係的圖表。圖35B示出表示寫入時間Twrite與單元臨界值的3σ的關係的圖表。在所製造的半導體裝置中，藉由將Twrite設定為200ns，可以使寫有4位元的各資料的記憶單元的Vth及分佈都穩定。在資料“1000”中，可以確認到因位元線的電位的切換而產生的 不均勻的影響。
圖36是示出27℃時的保持(retention)的圖。使用資料“1110”並保持130小時測量保持，確認到大約30mV的電壓變動。當各資料的單元臨界值的峰間值為170mV，各單元臨界值的3σ為37mV時，保持間隔為96mV。由此，資料保持被估算為17天。

Claims (6)

  1. 一種半導體裝置，包括：包括第一電晶體、第二電晶體及電容元件的記憶單元；第一佈線；以及第二佈線，其中：該記憶單元能夠將對應於資料電壓的電荷保持於節點，該節點電連接於該電容元件的一個電極，該節點電連接於該第一電晶體的閘極，該節點電連接於該第二電晶體的源極和汲極中的一個，將該資料電壓讀出並傳輸到該第一佈線的步驟包括第一步驟、第二步驟及第三步驟，該第一步驟包括對該第一佈線預充電的步驟，該第二步驟包括該第一佈線的電位根據該資料電壓藉由該第一電晶體對該第二佈線放電的步驟，該第三步驟包括改變該第一佈線的該電位為接近於第一電位的步驟，該第一電位是該節點的電位與該第一電晶體的臨界電壓之和，並且在該第二步驟中，將該第二佈線的電位根據該第一佈線的該電位的變化而切換。
  2. 一種半導體裝置，包括：包括第一電晶體、第二電晶體及電容元件的記憶單元；第一佈線；以及第二佈線，其中：該記憶單元能夠將對應於資料電壓的電荷保持於節點，該節點電連接於該電容元件的一個電極，該節點電連接於該第一電晶體的閘極，該節點電連接於該第二電晶體的源極和汲極中的一個，將該資料電壓讀出並傳輸到該第一佈線的步驟包括第一步驟、第二步驟及第三步驟，該第一步驟包括對該第一佈線預充電的步驟，該第二步驟包括該第一佈線的電位根據該資料電壓藉由該第一電晶體對該第二佈線放電的步驟，該第三步驟包括改變該第一佈線的該電位為接近於第一電位的步驟，該第一電位是該節點的電位與該第一電晶體的臨界電壓之和，並且在該第二步驟中，將該第二佈線的電位與該第一佈線的該電位之差控制為小於給定電壓。
  3. 根據申請專利範圍第1或2項之半導體裝置，其 中該第一電晶體包括包含矽的半導體層。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該第二電晶體包括包含氧化物半導體的半導體層。
  5. 一種電子構件，包括：申請專利範圍第1或2項之半導體裝置；以及電連接於該半導體裝置的引線。
  6. 一種電子裝置，包括：申請專利範圍第5項之電子構件；以及顯示裝置。
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