JP6431436B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6431436B2
JP6431436B2 JP2015087715A JP2015087715A JP6431436B2 JP 6431436 B2 JP6431436 B2 JP 6431436B2 JP 2015087715 A JP2015087715 A JP 2015087715A JP 2015087715 A JP2015087715 A JP 2015087715A JP 6431436 B2 JP6431436 B2 JP 6431436B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
potential
film
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015087715A
Other languages
English (en)
Other versions
JP2016146227A (ja
JP2016146227A5 (ja
Inventor
隆徳 松嵜
隆徳 松嵜
広樹 井上
広樹 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016146227A publication Critical patent/JP2016146227A/ja
Publication of JP2016146227A5 publication Critical patent/JP2016146227A5/ja
Application granted granted Critical
Publication of JP6431436B2 publication Critical patent/JP6431436B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
特許文献１には酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）と、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）と、を有する半導体装置が記載されている。またＯＳトランジスタは、オフ電流が低いことが記載されている。
特開２０１２−２５６４００号公報
本発明の一態様は、新規な構成の半導体装置等を提供することを課題の一とする。
または、本発明の一態様は、信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、トランジスタにかかる電圧を一定値以下にすることができる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、多値のデータを保持することができる、新規な構成の半導体装置等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、メモリセルは、容量素子の一方の電極と、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、データ電圧の第１の配線への読み出しのステップは、第１のステップと、第２のステップと、第３のステップと、を有し、第１のステップは、第１の配線をプリチャージするステップを有し、第２のステップは、第１のトランジスタを介して第１の配線の電位が、データ電圧に従って第２の配線に放電するステップを有し、第３のステップは、第１の配線の電位を、第１の電位に近づけるステップを有し、第１の電位は、ノードの電位に第１のトランジスタの閾値電圧が加わった電位であり、第２のステップにおいて、第２の配線の電位を、第１の配線の電位の変化に従って切り替える半導体装置である。
本発明の一態様は、メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、メモリセルは、容量素子の一方の電極と、第１のトランジスタのゲートと、第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、データ電圧の第１の配線への読み出しのステップは、第１のステップと、第２のステップと、第３のステップと、を有し、第１のステップは、第１の配線をプリチャージするステップを有し、第２のステップは、第１のトランジスタを介して第１の配線の電位が、データ電圧に従って第２の配線に放電するステップを有し、第３のステップは、第１の配線の電位を、第１の電位に近づけるステップを有し、第１の電位は、ノードの電位に第１のトランジスタの閾値電圧が加わった電位であり、第２のステップにおいて、第２の配線の電位を、第１の配線の電位との差が任意の電圧以下になるように制御する半導体装置である。
本発明の一態様において、第１のトランジスタは、半導体層がシリコンを有する半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、半導体層が酸化物半導体を有する半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
または、本発明の一態様は、信頼性に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、トランジスタにかかる電圧を一定値以下にすることができる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、多値のデータを保持することができる、新規な構成の半導体装置等を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 電子照射による結晶部の変化を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。 本発明の一態様を説明するためのレイアウト図、及び回路図。 本発明の一態様を説明するための断面模式図。 電子部品の作製工程を示すフローチャート及び斜視模式図。 電子部品を用いた電子機器。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 本発明の一態様を説明するためのレイアウト図、及び断面模式図。 実施例を説明するためのチップ写真。 実施例を説明するためのグラフ。 実施例を説明するためのチップ写真。 実施例を説明するためのブロック図。 実施例を説明するためのグラフ。 実施例を説明するためのグラフ。 実施例を説明するためのグラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置であるメモリセルＭＣの構成例、動作、及びメモリセルＭＣを含むブロック図の一例について説明する。
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるメモリセル、メモリセルを制御する周辺回路、あるいはメモリセル及び周辺回路等を含むシステム全体を半導体装置という。
＜メモリセルＭＣの構成例について＞
図１には、メモリセルＭＣを有する半導体装置１０の構成例について示す。
メモリセルＭＣは、トランジスタ１１と、トランジスタ１２と、容量素子１３とを有する。メモリセルＭＣは、配線ＢＬ、配線ＳＬ、配線ＷＷＬ、及び配線ＲＷＬに接続される。
配線ＳＬはソース線、又は第１の配線という場合がある。配線ＢＬはビット線、又は第２の配線という場合がある。配線ＷＷＬは、書き込みワード線という場合がある。配線ＲＷＬは、読み出しワード線という場合がある。
配線ＢＬは、トランジスタ５１、スイッチ５２、スイッチ５３、スイッチ５４の各素子に接続される。配線ＢＬに接続される各素子は、配線５５乃至６２に接続される。配線５５乃至６２には、配線ＢＬに接続される各素子に与える信号又は電位が与えられる。
配線ＳＬは、スイッチ７１、トランジスタ７２、スイッチ７３、トランジスタ７４、トランジスタ７５の各素子に接続される。配線ＳＬに接続される各素子は、配線７６乃至８４に接続される。配線７６乃至８４には、配線ＳＬに接続される各素子に与える信号又は電位が与えられる。
配線ＳＬは、スイッチ７１の制御によって、データである電圧ＶＭが与えられる機能を有する。データＶＭは、配線７６に与えられ、スイッチ７１を介して、配線ＳＬに与えられる。スイッチ７１は、配線７７，７８に与えられる信号ＷＴＳＷＥ、ＷＴＳＷＥＢの制御でオン又はオフが制御される。
配線ＳＬは、トランジスタ７２の制御によって、初期化のための電位、ここではグラウンド電位ＧＮＤが与えられる機能を有する。グラウンド電位ＧＮＤは、配線８０に与えられ、トランジスタ７２を介して、配線ＳＬに与えられる。トランジスタ７２は、配線７９に与えられる信号ＳＬＰＤＥの制御でオン（導通状態ともいう）又はオフ（非導通状態ともいう）が制御される。
配線ＳＬは、スイッチ７３の制御によって、プリチャージ電位ＶＤＭ又はグラウンド電位が与えられる機能を有する。スイッチ７３は、配線５７、５８に与えられる信号ＲＤＳＷＥ、ＲＤＳＷＥＢの制御でオン又はオフが制御される。
プリチャージ電位ＶＤＭは、配線８１に与えられ、トランジスタ７４及びスイッチ７３を介して、配線ＳＬに与えられる。グラウンド電位ＧＮＤは、配線８２に与えられ、トランジスタ７５及びスイッチ７３を介して、配線ＳＬに与えられる。トランジスタ７４は、配線８３に与えられる信号ＰＣＥの制御でオン又はオフが制御される。トランジスタ７５は、配線８４に与えられる信号ＳＬＰＤＥの制御でオン又はオフが制御される。
配線ＢＬは、トランジスタ５１の制御によって、初期化のための電位、ここではグラウンド電位ＧＮＤが与えられる機能を有する。グラウンド電位ＧＮＤは、配線５５に与えられ、トランジスタ５１を介して、配線ＢＬに与えられる。トランジスタ５１は、配線５６に与えられる信号ＢＬＰＤＥの制御でオン又はオフが制御される。
配線ＢＬは、スイッチ５２の制御によって、第１の電位と第２の電位、ここでは電位ＶＢＬとグラウンド電位が与えられる機能を有する。スイッチ５２は、配線５７、５８に与えられる信号ＲＤＳＷＥ、ＲＤＳＷＥＢの制御でオン又はオフが制御される。
電位ＶＢＬは、配線５９に与えられ、スイッチ５３及びスイッチ５２を介して、配線ＢＬに与えられる。グラウンド電位ＧＮＤは、配線６０に与えられ、スイッチ５４及びスイッチ５２を介して、配線ＢＬに与えられる。スイッチ５３及び５４は、配線６１，６２に与えられる信号ＢＬＶＥ，ＢＬＶＥＢの制御でオン又はオフが制御される。
トランジスタ１１のゲートは、トランジスタ１２のソース又はドレインの一方と、容量素子１３の一方の電極と、に接続される。トランジスタ１１のソース又はドレインの一方は、配線ＳＬに接続される。トランジスタ１１のソース又はドレインの他方は、配線ＢＬに接続される。
図１の説明では、トランジスタ１１をｐチャネル型のトランジスタとして動作を説明する。トランジスタ１１は、ｎチャネル型のトランジスタであってもよい。またトランジスタ１１は、Ｓｉトランジスタであることが好ましい。Ｓｉトランジスタをトランジスタ１１に用いることで、閾値電圧のばらつきを小さく、流れる電流量を大きくすることができる。
図１において、トランジスタ１１のゲート、すなわちトランジスタ１２のソース又はドレインの一方と、容量素子１３の一方の電極と、が接続されるノードを、ノードＦＮとする。ノードＦＮの電位は、トランジスタ１２を介して配線ＢＬの電位を与えること、あるいはノードＦＮを電気的に浮遊状態とし配線ＲＷＬの電位を変動させることで起こる容量結合、によって変動する。
トランジスタ１１は、ノードＦＮの電位に応じて導通状態が制御される。トランジスタ１１は、ゲートとソースの間の電圧（以下、Ｖｇｓ）の絶対値が閾値電圧を超えると導通状態となり、電流が流れる。その結果、配線ＢＬは、配線ＳＬの電位であるデータの電圧ＶＭからトランジスタ１１の閾値電圧分だけ下回った電位（ＶＭ−Ｖｔｈ）となる。
トランジスタ１２のゲートは、配線ＷＷＬに接続される。トランジスタ１２のソース又はドレインの一方は、ノードＦＮに接続される。トランジスタ１２のソース又はドレインの他方は、配線ＢＬに電気的に接続される。
図１の説明では、トランジスタ１２をｎチャネル型のトランジスタとして動作を説明する。トランジスタ１２は、ｐチャネル型のトランジスタであってもよい。またトランジスタ１２は、ＯＳトランジスタであることが好ましい。ＯＳトランジスタをトランジスタ１２に用いることで、非導通状態時にソースとドレインとの間に流れるオフ電流を低くすることができる。
回路図では、ＯＳトランジスタであることを示すために、ＯＳの符号を併せて図示している。
トランジスタ１２は、配線ＷＷＬの電位に応じて導通状態が制御される。トランジスタ１２は、導通状態となることでノードＦＮの電位を配線ＢＬの電位にし、非導通状態となることでノードＦＮを電気的に浮遊状態とすることができる。その結果、ノードＦＮは、データの電圧ＶＭからトランジスタ１１の閾値電圧分だけ下回った電位（ＶＭ−Ｖｔｈ）を保持することができる。
容量素子１３の一方の電極は、ノードＦＮに接続される。容量素子１３の他方の電極は、配線ＲＷＬに接続される。
配線ＷＷＬには、書き込みワード信号ＷＷＳが与えられる。書き込みワード信号ＷＷＳは、Ｈレベルでトランジスタ１２を導通状態とし、Ｌレベルで非導通状態とする信号である。
配線ＲＷＬには、読み出しワード信号ＲＷＳが与えられる。読み出しワード信号ＲＷＳは、ノードＦＮが電気的に浮遊状態のとき、ＨレベルでノードＦＮの電位を上昇させ、Ｌレベルで下降させる信号である。
以上説明した、図１に示す回路構成とすることで、本発明の一態様は、データ電圧の配線ＳＬへの読み出しを、トランジスタ１１のソースとドレインとの間の電圧を大きくすることなく、行うことができる。
図１に示す回路構成は、データの読み出し時において、プリチャージした配線ＳＬと、配線ＢＬとを、トランジスタ１１を介して導通状態として、配線ＳＬを放電させ、ノードＦＮの電位を読み出す。図１の回路構成では、該放電における配線ＳＬの電位の変動に従って、配線ＢＬの電位を切り替える。具体的には、スイッチ５３を制御して配線ＢＬに与える電位ＶＢＬと、スイッチ５４を制御して配線ＢＬに与えるグラウンド電位ＧＮＤと、を切り替える構成とすることができる。
該構成によって、放電によってトランジスタ１１のソースとドレインとの間の電圧を一定の電圧以下に保つことができる。そのため、該トランジスタのソースとドレインとの間の電圧を、耐圧以下に保つことができ、信頼性に優れた半導体装置とすることができる。また、トランジスタにかかる電圧を一定値以下にすることができるため、多値のデータを保持することができる半導体装置とすることができる。
＜メモリセルＭＣの動作例について＞
次いでメモリセルＭＣの動作例について説明する。
メモリセルＭＣへのデータの書き込みは、図２（Ａ）に示す回路図で模式的に説明することができる。
図２（Ａ）に示すように、配線ＳＬに与えられるデータの電圧ＶＭは、トランジスタ１１の閾値電圧分低下した電位（ＶＭ−Ｖｔｈ）となって、配線ＢＬに与えられる。配線ＢＬに与えられた電位（ＶＭ−Ｖｔｈ）は、トランジスタ１２を介して、ノードＦＮに与えられる。図２（Ａ）に示す点線矢印は、メモリセルＭＣへのデータの書き込み時における、電荷の流れを表している。またトランジスタ１１の閾値電圧をＶｔｈとして図示している。
具体的にデータの書き込みは、次のように行われる。まず、トランジスタ１２を非導通状態にして、ノードＦＮを電気的に浮遊状態にする。ノードＦＮを浮遊状態として、配線ＲＷＬの電位を下げる。すると、容量素子１３の容量結合によりノードＦＮの電位が低下し、トランジスタ１１が導通状態になる。そしてトランジスタ１２を導通状態にし、配線ＳＬの電位に応じた、配線ＢＬの電位をノードＦＮに与える。そしてトランジスタ１２を非導通状態にして、ノードＦＮを電気的に浮遊状態にする。ノードＦＮを浮遊状態として、配線ＲＷＬの電位を上げる。すると、ノードＦＮの電位が（ＶＭ−Ｖｔｈ）から一定の電位だけ上昇し、トランジスタ１１が非導通状態になる。そして、データの書き込みが完了する。データの書き込みは、配線ＢＬ、ＳＬの電位をグラウンド電位に初期化しておくことが好ましい。
メモリセルＭＣからのデータの読み出しは、図２（Ｂ）に示す回路図で模式的に説明することができる。
図２（Ｂ）に示すように、ノードＦＮに保持された電位（ＶＭ−Ｖｔｈ）を読み出すために、配線ＳＬを電位ＶＤＭにプリチャージする。配線ＲＷＬの電位を変動させることで、ノードＦＮの電位を変動させ、トランジスタ１１を導通状態とする。すると、配線ＳＬがプリチャージした電位ＶＤＭから電位ＶＭに変化する。図２（Ｂ）に示す点線矢印は、配線ＳＬ、ＢＬ間の、電荷の流れを表している。
具体的にデータの読み出しは、次のように行われる。まずトランジスタ１２を非導通状態にして、ノードＦＮを電気的に浮遊状態にする。そして配線ＳＬを電位ＶＤＭにプリチャージする。そして配線ＲＷＬの電位を下げる。すると、ノードＦＮの電位は、ノードＦＮが電気的に浮遊状態のため、一定の電位だけ下降し電位（ＶＭ−Ｖｔｈ）となり、トランジスタ１１が導通状態になる。トランジスタ１１が導通状態となることで、配線ＳＬの電位が下降する。配線ＳＬの電位の下降は、トランジスタ１１のゲートとソースとの間の電圧（以下、Ｖｇｓ）が閾値電圧であるＶｔｈとなるまで継続する。最終的に、配線ＳＬの電位は、ノードＦＮの電位（ＶＭ−Ｖｔｈ）に閾値電圧Ｖｔｈが加わった電位ＶＭとなる。そして配線ＳＬにメモリセルＭＣに書きこんだデータの電圧ＶＭを読み出すことができる。
図２（Ｂ）に示すデータの読み出し時において、データを読み出すためのプリチャージの電位は、大きいことが好ましい。データを読み出すためのプリチャージの電位を大きくすると、データの電圧ＶＭを大きくすることができる。データの電圧ＶＭを大きくすると、複数の電圧の分布を取り得るため、多値のデータをメモリセルＭＣに保持させることができる。
一方で、プリチャージの電位を大きくすると、トランジスタ１１のソースとドレインとの間の電圧（以下、Ｖｄｓ）が大きくなる。トランジスタ１１は、微細加工されたＳｉトランジスタの場合、耐圧が例えば２Ｖ程度であり、Ｖｄｓは小さいことが好ましい。
本発明の一態様による構成では、配線ＳＬに与えるプリチャージの電位を大きくしても、トランジスタ１１のＶｄｓを一定電圧以下にすることができる。トランジスタ１１のＶｄｓを一定電圧以下にするための、具体的な動作については、図３（Ａ）乃至（Ｃ）に示す回路図で模式的に説明することができる。
データの読み出し時において、読み出し時当初は、配線ＢＬの電位を、プリチャージの電位との電位差がトランジスタ１１の耐圧を超えない電位とする。例えば、図３（Ａ）に示すように配線ＢＬの電位を電位ＶＢＬとする。トランジスタ１１のソースとドレインとの間には、電流Ｉｍを流すための電圧Ｖｄｓが与えられるため、トランジスタ１１を介した配線ＳＬの放電を行うことができる。
トランジスタ１１を介した配線ＳＬの放電に従って、配線ＳＬの電位が低下する。配線ＳＬの電位が任意の電位以下に低下すると、電流Ｉｍを流すための十分な電圧Ｖｄｓが失われてしまう。そのため本発明の一態様では、電流Ｉｍを流すための電圧Ｖｄｓが得られるよう、配線ＳＬの電位の低下に従って配線ＢＬの電位を切り替える。例えば、図３（Ｂ）に示すように電位ＶＢＬよりも小さいグラウンド電位ＧＮＤに切り替える。トランジスタ１１のソースとドレインとの間には、電流Ｉｍを流すための電圧Ｖｄｓが与えられるため、配線ＳＬの電位が（ＶＤＭ−ΔＶ）に低下しても、トランジスタ１１を介した配線ＳＬの放電を継続して行うことができる。
そして、配線ＳＬの電位の下降は、トランジスタ１１のゲートとソースとの間の電圧（以下、Ｖｇｓ）が閾値電圧であるＶｔｈとなるまで継続する。最終的に、配線ＳＬの電位は、図３（Ｃ）に示すように、ノードＦＮの電位（ＶＭ−Ｖｔｈ）に閾値電圧Ｖｔｈが加わった電位ＶＭとなる。そして配線ＳＬにメモリセルＭＣに書きこんだデータの電圧ＶＭを読み出すことができる。
以上説明した、図３（Ａ）乃至（Ｃ）に示す動作をすることで、本発明の一態様は、データ電圧の配線ＳＬへの読み出しを、トランジスタ１１のソースとドレインとの間の電圧を大きくすることなく、行うことができる。
図３（Ａ）乃至（Ｃ）に示す動作は、データの読み出し時において、プリチャージした配線ＳＬと、配線ＢＬとを、トランジスタ１１を介して導通状態として、配線ＳＬを放電させ、ノードＦＮの電位を読み出す。図１の回路構成では、該放電における配線ＳＬの電位の変動に従って、配線ＢＬの電位を切り替える。具体的には、配線ＢＬに与える電位ＶＢＬと、グラウンド電位ＧＮＤと、を切り替える構成とすることができる。
該構成によって、放電によってトランジスタ１１のソースとドレインとの間の電圧を一定の電圧以下に保つことができる。そのため、該トランジスタのソースとドレインとの間の電圧を、耐圧以下に保つことができ、信頼性に優れた半導体装置とすることができる。また、トランジスタにかかる電圧を一定値以下にすることができるため、多値のデータを保持することができる半導体装置とすることができる。
＜ブロック図について＞
上述したメモリセルＭＣは、図４に一例として示すブロック図の構成で動作を行えばよい。
図４に示す半導体装置２００では、マトリクス状に設けられたメモリセルＭＣ［ｍ−２、ｎ−２］、メモリセルＭＣ［ｍ−１、ｎ−２］、メモリセルＭＣ［ｍ−２、ｎ−１］、メモリセルＭＣ［ｍ−１、ｎ−１］、を有するメモリセルアレイ２０１を有する。
またメモリセルアレイ２０１は、メモリセルＭＣの他、配線ＷＷＬ［ｍ−２］、配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−２］、配線ＲＷＬ［ｍ−１］、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］を有する。
半導体装置２００は、メモリセルアレイ２０１の他、一例として、行方向ドライバー２０２と、列方向ドライバー２０３と、セレクタ２０４と、Ａ／Ｄコンバータ２０５と、コンパレータ２０６と、を有する。
行方向ドライバー２０２は、配線ＷＷＬ［ｍ−２］、配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−２］、配線ＲＷＬ［ｍ−１］に与える信号を出力する。
列方向ドライバー２０３は、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］に、メモリセルＭＣにデータを書きこむための信号を出力する。
セレクタ２０４は、配線ＢＬ［ｎ−２］、配線ＢＬ［ｎ−１］、配線ＳＬ［ｎ−２］、配線ＳＬ［ｎ−１］を選択して、メモリセルＭＣのデータを読み出すための信号を出力する。メモリセルＭＣから読み出されたデータの電圧ＶＭは、信号ＳＬ＿ＯＵＴとしてＡ／Ｄコンバータ２０５及びコンパレータ２０６に出力される。
Ａ／Ｄコンバータ２０５は、セレクタ２０４で選択された配線ＳＬ［ｎ−２］、又は配線ＳＬ［ｎ−１］を介して読み出されたメモリセルＭＣのデータをデジタルデータに変換して出力する機能を有する。Ａ／Ｄコンバータ２０５で得られるデジタルデータは、信号ＡＤＣＯＵＴとしてＡ／Ｄコンバータ２０５から外部に出力される。
コンパレータ２０６は、メモリセルＭＣから読み出されたデータの電圧ＶＭである、信号ＳＬ＿ＯＵＴを参照電圧Ｖｒｅｆと比較する機能を有する。コンパレータ２０６によって、データを読み出す際、配線ＳＬの電位の低下を検知し、配線ＢＬの電位を切り替えることができる。配線ＳＬの電位の低下によってコンパレータ２０６が出力する信号ＣＯＭＰＯＵＴが切り替わることをトリガーとして、セレクタ２０４は配線ＢＬに与える電位ＶＢＬと、グラウンド電位ＧＮＤと、を切り替えることができる。
なおコンパレータ２０６は、Ａ／Ｄコンバータ２０５が有する比較回路を用いることで省略することもできる。
以上説明した、図４に示すブロック図とすることで、本発明の一態様は、データ電圧の配線ＳＬへの読み出しを、トランジスタ１１のソースとドレインとの間の電圧を大きくすることなく、行うことができる。
図４に示すブロック図は、コンパレータ２０６を有し、データの読み出し時において、配線ＳＬの電位をモニターすることができる。そのため、配線ＳＬの放電によって変動する電位の変化を検知することができる。そのため、配線ＳＬの電位の変化に従った、配線ＢＬの電位の切り替えを配線ＳＬと配線ＢＬとの電位の差が任意の電圧以下となるように行わせることができる。
該構成によって、放電によってトランジスタ１１のソースとドレインとの間の電圧を一定の電圧以下に保つことができる。そのため、該トランジスタのソースとドレインとの間の電圧を、耐圧以下に保つことができ、信頼性に優れた半導体装置とすることができる。また、トランジスタにかかる電圧を一定値以下にすることができるため、多値のデータを保持することができる半導体装置とすることができる。
＜タイミングチャートについて＞
次いで上記説明したメモリセルＭＣのデータ書き込み時、データ読み出し時の各信号、配線の電位を示すタイミングチャートについて説明する。図５では、データ書き込みについてのタイミングチャートについて示す。図６では、データ読み出しについてのタイミングチャートについて示す。
図５に示すタイミングチャートによると、時刻Ｗ１では、配線ＲＷＬの電位をＬレベルにして、ノードＦＮの電位を下げる。なおノードＦＮには、複数の電圧の分布が保持される。この複数の電圧の分布は、多値のデータに相当する複数の電圧ＶＭの分布である。
次いで、時刻Ｗ２では、配線ＷＷＬの電位をＨレベルにして、トランジスタ１２を導通状態とし、ノードＦＮの電位をグラウンド電位であるＬレベルまで下げる。ノードＦＮの電位がＬレベルになるため、トランジスタ１１が導通状態となる。トランジスタ１１、１２は導通状態を維持する。ここまでで、データをメモリセルＭＣに書き込む前の初期化の動作が完了する。
次いで、時刻Ｗ３では、信号ＢＬＰＤＥをＬレベルにして、配線５５と配線ＢＬとを電気的に切り離す。また、時刻Ｗ３では、信号ＳＬＰＤＥをＬレベルにして、配線８０と配線ＳＬとを電気的に切り離す。
次いで、時刻Ｗ４では、信号ＷＴＳＷＥをＨレベルにして、配線ＳＬに多値のデータに対応する電圧ＶＭを与える。トランジスタ１１、１２が導通状態のため、配線ＢＬ、ノードＦＮともに電位が変化する。上述したように、配線ＢＬ及びノードＦＮの電位は、データの電圧ＶＭからトランジスタ１１の閾値電圧Ｖｔｈ分だけ下回った電位（ＶＭ−Ｖｔｈ）となる。
次いで、時刻Ｗ５では、配線ＷＷＬの電位をＬレベルにしてトランジスタ１２を非導通状態にする。ノードＦＮはデータの電圧（ＶＭ−Ｖｔｈ）に応じた電荷を保持した状態で電気的に浮遊状態となる。
次いで、時刻Ｗ６では、配線ＲＷＬの電位をＨレベルにする。ノードＦＮは、トランジスタ１２が非導通状態のため、電気的に浮遊状態である。そのため、ノードＦＮの電位は、容量素子１３の容量結合によって上昇する。そしてトランジスタ１１は、非導通状態となる。また、信号ＷＴＳＷＥをＬレベルにして、配線ＳＬへの電圧ＶＭの供給を停止する。
次いで、時刻Ｗ７では、信号ＢＬＰＤＥをＨレベルにして、配線ＢＬをグラウンド電位ＧＮＤにする。また、時刻Ｗ７では、信号ＳＬＰＤＥをＨレベルにして、配線ＳＬをグラウンド電位ＧＮＤにする。ここまでで、データのメモリセルＭＣへの書き込みの動作が完了する。
以上のようなシーケンスを経て、データの書き込みを行うことができる。メモリセルＭＣのノードＦＮに書き込まれたデータは、トランジスタ１２を非導通状態にし続けることで保持することができる。
また図６では、データ読み出しについてのタイミングチャートについて示す。
図６に示すタイミングチャートによると、時刻Ｒ１では、信号ＢＬＰＤＥをＬレベル、信号ＢＬＶＥをＨレベル、信号ＳＬＰＤＥをＬレベル、信号ＲＤＳＷＥをＨレベルにする。なお信号ＢＬＶＥを反転した信号ＢＬＶＥＢはＬレベル、信号ＲＤＳＷＥを反転した信号ＲＤＳＷＥＢはＬレベルにする。そして、配線ＢＬを電位ＶＢＬ、配線ＳＬをグラウンド電位ＧＮＤにする。
次いで、時刻Ｒ２では、信号ＰＣＥをＬレベルにして、配線ＳＬを電位ＶＤＭであるＨレベルにする。配線ＳＬの電位が上昇することで、信号ＣＯＭＰＯＵＴは、Ｈレベルになる。
次いで、時刻Ｒ３では、信号ＰＣＥをＨレベルにして、配線ＳＬを電気的に浮遊状態とする。そして配線ＲＷＬの電位をＬレベルにして、ノードＦＮの電位を下げる。すると、ノードＦＮの電位に従ってトランジスタ１１に電流が流れ、配線ＳＬの電位が変動する。この変動によって配線ＳＬと配線ＢＬとの間の電圧が一定電圧以下になると、信号ＣＯＭＰＯＵＴがＬレベルになり、信号ＢＬＶＥ及び信号ＢＬＶＥＢが切り替わる。
該構成によって、放電によってトランジスタ１１のソースとドレインとの間の電圧を一定の電圧以下に保つことができる。そのため、該トランジスタのソースとドレインとの間の電圧を、耐圧以下に保つことができ、信頼性に優れた半導体装置とすることができる。また、トランジスタにかかる電圧を一定値以下にすることができるため、多値のデータを保持することができる半導体装置とすることができる。
時刻Ｒ４でトランジスタ１１のＶｇｓが閾値電圧となり、トランジスタ１１を流れる電流が小さくなるため、配線ＳＬの電位の変動が停止する。また時刻Ｒ４では、配線ＲＷＬの電位をＨレベルにして、トランジスタ１１を非導通状態にする。
この配線ＳＬの電位の変動によって、配線ＳＬで得られる電圧ＶＭは、ノードＦＮの電位（ＶＭ−Ｖｔｈ）にトランジスタ１１の閾値電圧Ｖｔｈが加わった電位ＶＭとなる。すなわち、トランジスタ１１の閾値電圧の項をキャンセルした電圧ＶＭとして得ることができる。そのため、データの電圧ＶＭは、トランジスタ１１の閾値電圧の影響を受けることなく、データを読み出すことができる。その結果、複数の電圧の分布をノードＦＮで保持することができる。すなわち、データの多値化を容易に実現することができる。
また電位の変動幅を小さくできるため、本発明の一態様では、データが正確に書き込みが行われているかを確認するためのベリファイ動作を不要にすることができる。
次いで、時刻Ｒ５では、信号ＢＬＰＤＥをＨレベルにして、配線ＢＬをグラウンド電位ＧＮＤにする。また、時刻Ｒ５では、信号ＳＬＰＤＥをＨレベルにして、配線ＳＬをグラウンド電位ＧＮＤにする。ここまでで、データのメモリセルＭＣへの読み出しの動作が完了する。
以上のようなシーケンスを経て、データの読み出しを行うことができる。
以上説明した、本実施の形態の各構成とすることで、データ読み出し時の配線ＳＬの放電によってトランジスタ１１のソースとドレインとの間の電圧を一定の電圧以下に保つことができる。そのため、該トランジスタのソースとドレインとの間の電圧を、耐圧以下に保つことができ、信頼性に優れた半導体装置とすることができる。また、トランジスタにかかる電圧を一定値以下にすることができるため、多値のデータを保持することができる半導体装置とすることができる。
なお本実施の形態で説明した回路構成は、一例としてメモリセルに適用して動作させる場合を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、メモリセル以外の回路に適用することができる。メモリセル以外の回路としては、例えば、論理回路、あるいはスイッチを挙げることができる。
また、本実施の形態で説明した回路構成は、酸化物半導体を有するトランジスタを用いた場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、酸化物半導体とは異なる半導体材料を用いたトランジスタを用いてもよい。そのようなトランジスタとして、例えば、本発明の一態様は、シリコンやゲルマニウムなどを有するトランジスタを用いてもよい。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したメモリセルＭＣを構成する別の回路構成例、及びスイッチ５３、５４の変形例について説明する。
＜メモリセルＭＣの回路構成例について＞
図７（Ａ）乃至（Ｄ）には、図１で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
図７（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、を有する。トランジスタ１１＿Ａは、ｎチャネルトランジスタである。図７（Ａ）の構成を図１のメモリセルＭＣに適用可能である。
図７（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１と、トランジスタ１２＿Ａと、容量素子１３と、を有する。トランジスタ１２＿Ａはバックゲートを有し、配線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１２＿Ａの閾値電圧を制御可能な構成とすることができる。図７（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。
図７（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ａを有する。トランジスタ２０＿Ａは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図７（Ｃ）の構成を図１のメモリセルＭＣに適用可能である。
図７（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１１＿Ｂと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ｂを有する。トランジスタ２０＿Ｂは、トランジスタ１１＿Ｂと同じｐチャネルトランジスタである。図７（Ｄ）の構成を図１のメモリセルＭＣに適用可能である。
＜スイッチ５３，５４の変形例について＞
図１の構成例では、データ読み出し時において配線ＢＬに与える電位を、電位ＶＢＬ又はグラウンド電位ＧＮＤとし、スイッチ５３，５４を切り替えてそれぞれの電位を切り替える構成を説明したが、他の構成でもよい。
一例としては図８に示す回路図のように、データ読み出し時において配線ＢＬに与える電位を電位ＶＢＬ＿Ａ、電位ＶＢＬ＿Ｂ、グラウンド電位ＧＮＤとし、マルチプレクサを用いて配線ＢＬに与える電位を切り替える構成としてもよい。マルチプレクサの制御は、信号ＢＬＶＥによって行えばよい。
該構成とすることで、プリチャージする電位ＶＤＭを高くすることができるため、データの電圧ＶＭが取り得る電位の分布の数を増やすことができる。そのため、メモリセルに多値のデータを記憶することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いＯＳトランジスタ、及びＯＳトランジスタの半導体層が有する酸化物半導体について説明する。
＜ＯＳトランジスタについて＞
上記実施の形態で説明したオフ電流の低いトランジスタとして挙げたＯＳトランジスタは、Ｓｉトランジスタよりも低いオフ電流が得られる。
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
なおオフ電流とは、ｎチャネル型トランジスタの場合、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。
その結果、メモリセルＭＣはＯＳトランジスタであるトランジスタ１２を非導通状態とし、ノードＦＮに電荷を保持させることができる。
またメモリセルＭＣの構成で用いるＯＳトランジスタは、低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。
なおメモリセルＭＣの構成で用いるＯＳトランジスタは、絶縁表面上に形成されるトランジスタである。そのため、Ｓｉトランジスタのように半導体基板をそのままチャネル形成領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成されない。従ってＯＳトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。
＜酸化物半導体について＞
次いで、ＯＳトランジスタの半導体層に用いることのできる酸化物半導体について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図９（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図９（ｂ）は、図９（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図９（ｃ）は、図９（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図９（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１０（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１０（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図１１は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１１より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図１１に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１０（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に向けて設置される。なおフィルム室２２２を有さなくても構わない。
また、図１０（Ｄ）に、図１０（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターンを撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２１８、フィルム室２２２に設置しても構わない場合がある。例えば、カメラ２１８、フィルム室２２２に、電子２２４の入射方向と対向するように設置してもよい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１０（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１０（Ａ）に示したような回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１０（Ｂ）に示したような回折パターンが観測される。
ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１２（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１２（Ｂ）および図１２（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１２（Ｂ）と図１２（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、メモリセルＭＣのレイアウト図、レイアウト図に対応する回路図、及び断面模式図の一例について、図１３、図１４を参照して説明する。
図１３（Ａ）では、メモリセルＭＣのレイアウト図を示している。また図１３（Ｂ）は、図１３（Ａ）のレイアウト図に対応する回路図である。図１３（Ｂ）の回路図は、図７（Ｂ）で示した回路図に相当する。図１４では、図１３（Ａ）の一点鎖線Ａ−Ｂにおける断面模式図を示している。
図１３（Ａ）、図１４では、基板２１、半導体層２２、絶縁層２３、導電層２４、絶縁層２５、導電層２６、導電層２７、絶縁層２８、導電層２９、導電層３０、導電層３０ａ、絶縁層３１、半導体層３２、導電層３３、導電層３４、導電層３５、絶縁層３６、導電層３７、導電層３８、絶縁層３９、導電層４０、導電層４１、導電層４２、絶縁層４３、導電層４４、開口部ＣＴ１乃至ＣＴ５を示している。
基板２１は、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる。
半導体層２２及び半導体層３２は、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
特に半導体層３２は、酸化物半導体を単層または積層して設ける構成が好ましい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
導電層２４、導電層２６、導電層２７、導電層２９、導電層３０、導電層３０ａ、導電層３３、導電層３４、導電層３５、導電層３７、導電層３８、導電層４０、導電層４１、導電層４２、及び導電層４４は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
絶縁層２３、絶縁層２５、絶縁層２８、絶縁層３１、絶縁層３６、絶縁層３９、及び絶縁層４３は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
なお半導体層３２に酸化物半導体を用いる場合、半導体層３２に接する絶縁層３１及び絶縁層３６は、無機絶縁層を、単層又は多層で形成することが好ましい。また、絶縁層３１及び絶縁層３６は、半導体層３２に酸素を供給する効果があるとより好ましい。
開口部ＣＴ１、ＣＴ２は、導電層２６及び導電層２７と、半導体層２２とを直接接続するために絶縁層２３及び絶縁層２５に設けられる。また、開口部ＣＴ３は、導電層３５と、導電層４２とを直接接続するために絶縁層３６及び絶縁層３９に設けられる。また、開口部ＣＴ４は、導電層３７と、導電層４１とを直接接続するために絶縁層３９に設けられる。また、開口部ＣＴ５は、導電層４０と、導電層４４とを直接接続するために絶縁層４３に設けられる。
また図１７乃至２９には、図１３（Ａ）のメモリセルＭＣのレイアウト図、及び図１３（Ａ）の一点鎖線Ａ−Ｂにおける断面模式図における、導電層、半導体層、及び開口部毎について、積層する順に図示している。
図１７（Ａ）、（Ｂ）は、半導体層２２と同層に形成する半導体層のレイアウト図と、断面模式図を表している。
図１８（Ａ）、（Ｂ）は、導電層２４と同層に形成する導電層のレイアウト図と、断面模式図を表している。
図１９（Ａ）、（Ｂ）は、開口部ＣＴ１、ＣＴ２と同層に形成する開口部のレイアウト図と、断面模式図を表している。
図２０（Ａ）、（Ｂ）は、導電層２６、２７と同層に形成する導電層のレイアウト図と、断面模式図を表している。
図２１（Ａ）、（Ｂ）は、導電層２６、２７と同層に形成する導電層と、導電層２９、３０、３０ａと同層に形成する導電層と、を電気的に接続するための開口部ＣＴ６のレイアウト図と、断面模式図を表している。
図２２（Ａ）、（Ｂ）は、導電層２９、３０、３０ａと同層に形成する導電層のレイアウト図と、断面模式図を表している。
図２３（Ａ）、（Ｂ）は、半導体層３２と同層に形成する層のレイアウト図と、断面模式図を表している。
図２４（Ａ）、（Ｂ）は、導電層３３、３４、３５と同層に形成する導電層のレイアウト図と、断面模式図を表している。
図２５（Ａ）、（Ｂ）は、導電層３７、３８と同層に形成する導電層のレイアウト図と、断面模式図を表している。
図２６（Ａ）、（Ｂ）は、開口部ＣＴ３、ＣＴ４と同層に形成する開口部のレイアウト図と、断面模式図を表している。
図２７（Ａ）、（Ｂ）は、導電層４０、４１、４２と同層に形成する導電層のレイアウト図と、断面模式図を表している。
図２８（Ａ）、（Ｂ）は、開口部ＣＴ５と同層に形成する開口部のレイアウト図と、断面模式図を表している。
図２９（Ａ）、（Ｂ）は、導電層４４と同層に形成する導電層のレイアウト図と、断面模式図を表している。
なお図１３（Ａ）のレイアウト図に示すように半導体層３２に接する導電層３４、３５は、半導体層３２の端部を完全には覆わないように設ける構成が好ましい。当該構成とすることで、導電層３０、３８と重畳する面積を削減し、導電層間の寄生容量を減らすことができる。そのため、導電層３０、３８の電位が変動することによる導電層３４、３５での電位の変動を抑制することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。
図１５（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態４の図１３、１４に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１６（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れた電子書籍が実現される。
図１６（Ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れたテレビジョン装置が実現される。
図１６（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため信頼性に優れたスマートフォンが実現される。
図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、信頼性に優れた電子機器が実現される。
本実施例では、試作された半導体装置の詳細な構成について説明する。
下表に試作した半導体装置のスペックを示す。
また、図３０には、作製した半導体装置のチップ写真を示す。
半導体装置が有する、メモリセルの回路構成は、上記実施の形態１で説明した図１の構成を採用した。メモリセルの動作は、上記実施の形態１で説明した図２、図３の構成を採用した。メモリセル周辺のブロック図については、上記実施の形態１で説明した図４の構成を採用した。タイミングチャートについては、上記実施の形態１で説明した図５、図６の構成を採用した。
上記各構成を採用することで、試作した半導体装置では、電荷量の制御が高精度で、狭いセル閾値分布を実現できるため、１６値（４ｂｉｔ／ｃｅｌｌ）といった、多値のデータを保持することができる。
図３１には、読み出しの動作によって得られる、読み出し電圧と、ビット数の関係について示す。図３１からわかるように、各ビットに対応する読み出し電圧の分布は、狭く、且つ鋭いピークをもち、３σは最大で４７ｍＶであった。得られた読み出し電圧の分布は、ビット毎に重なることなく分離することができた。
本実施例では、上記実施例とは別に試作された、半導体装置の詳細な構成について説明する。実施例１で説明した半導体装置との違いは、４ｂｉｔＡ／Ｄコンバータをボルテージフォロワ回路に置き換えた点にある。
本実施例では、このボルテージフォロワ回路を有する半導体装置における、多値データの書き込み時間及び書き換え耐性、並びに多値データの書き込み動作、読み出し動作について報告する。なお、メモリセルの回路構成及び動作は、上記実施の形態１で説明した構成を援用する。
図３２に作製した半導体装置の外観写真を示す。また下表に作製した半導体装置のスペックを示す。作製した半導体装置におけるボルテージフォロワ回路は、上記実施例１で作製した半導体装置が有するＡ／Ｄコンバータよりも、回路が占める面積を縮小することができる。
図３３に作製したメモリセルを有する半導体装置の回路ブロック図を示す。作製した半導体装置はメモリセルアレイ、ロウドライバ、入力セレクタ、出力セレクタ、コンパレータ、ボルテージフォロワ回路から構成される。
図３４にメモリセルのセル閾値の分布を示す。図３４から、１６値の分布が重なることなく分離されていることが確認された。また、各ビットに対応する読み出し電圧の分布において、３σは最大で３７ｍＶであった。
図３５（Ａ）に書き込み時間Ｔｗｒｉｔｅとセル閾値の最頻値の関係を表したグラフを示す。また図３５（Ｂ）に書きこみ時間Ｔｗｒｉｔｅとセル閾値の３σの関係を表したグラフを示す。作製した半導体装置では、Ｔｗｒｉｔｅを２００ｎｓとすることで、４ｂｉｔの各データを書いたメモリセルのＶｔｈ、分布が共に安定することが示された。なおデータ”１０００”では、ビット線の電位の切り替えに伴うばらつきの影響が確認できた。
また図３６に２７℃でのリテンションの図を示す。リテンションの測定にはデータ”１１１０”を用い、１３０時間の保持でセル閾値に約３０ｍＶの電圧変動が確認された。各データのセル閾値のピーク間が１７０ｍＶ、各セル閾値の３σが３７ｍＶとすると、リテンションのマージンは９６ｍＶとなる。これにより、１７日のデータリテンションが見積もられた。
ＣＴ１ 開口部
ＣＴ３ 開口部
ＣＴ４ 開口部
ＣＴ５ 開口部
Ｒ１ 時刻
Ｒ２ 時刻
Ｒ３ 時刻
Ｒ４ 時刻
Ｒ５ 時刻
Ｗ１ 時刻
Ｗ２ 時刻
Ｗ３ 時刻
Ｗ４ 時刻
Ｗ５ 時刻
Ｗ６ 時刻
Ｗ７ 時刻
１０ 半導体装置
１１ トランジスタ
１１＿Ａ トランジスタ
１１＿Ｂ トランジスタ
１２ トランジスタ
１２＿Ａ トランジスタ
１３ 容量素子
２０＿Ａ トランジスタ
２０＿Ｂ トランジスタ
２１ 基板
２２ 半導体層
２３ 絶縁層
２４ 導電層
２５ 絶縁層
２６ 導電層
２７ 導電層
２８ 絶縁層
２９ 導電層
３０ 導電層
３１ 絶縁層
３２ 半導体層
３３ 導電層
３４ 導電層
３５ 導電層
３６ 絶縁層
３７ 導電層
３８ 導電層
３９ 絶縁層
４０ 導電層
４１ 導電層
４２ 導電層
４３ 絶縁層
４４ 導電層
５１ トランジスタ
５２ スイッチ
５３ スイッチ
５４ スイッチ
５５ 配線
５６ 配線
５７ 配線
５８ 配線
５９ 配線
６０ 配線
６１ 配線
６２ 配線
７１ スイッチ
７２ トランジスタ
７３ スイッチ
７４ トランジスタ
７５ トランジスタ
７６ 配線
７９ 配線
８０ 配線
８１ 配線
８２ 配線
８３ 配線
８４ 配線
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行方向ドライバー
２０３ 列方向ドライバー
２０４ セレクタ
２０５ Ａ／Ｄコンバータ
２０６ コンパレータ
２１０ 電子銃室
２１２ 光学系
２１４ 試料室
２１６ 光学系
２１８ カメラ
２２０ 観察室
２２２ フィルム室
２２４ 電子
２２８ 物質
２２９ 蛍光板
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (2)

  1. メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記メモリセルは、前記容量素子の一方の電極と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、
    前記データ電圧の前記第１の配線への読み出しのステップは、第１のステップと、第２のステップと、第３のステップと、を有し、
    前記第１のステップは、前記第１の配線の電位をプリチャージするステップを有し、
    前記第２のステップは、前記第１のトランジスタを介して前記第１の配線の電位を、前記データ電圧に従って前記第２の配線に放電するステップを有し、
    前記第３のステップは、前記第１の配線の電位を、第１の電位に近づけるステップを有し、
    前記第１の電位は、前記ノードの電位に前記第１のトランジスタの閾値電圧が加わった電位であり、
    前記第２のステップにおいて、前記第２の配線の電位を、前記第１の配線の電位の変化に従って切り替えることを特徴とする半導体装置。
  2. メモリセルと、第１の配線と、第２の配線と、を有する半導体装置であって、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記メモリセルは、前記容量素子の一方の電極と、前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方とが電気的に接続されたノードに、データ電圧に応じた電荷を保持することができる機能を有し、
    前記データ電圧の前記第１の配線への読み出しのステップは、第１のステップと、第２のステップと、第３のステップと、を有し、
    前記第１のステップは、前記第１の配線の電位をプリチャージするステップを有し、
    前記第２のステップは、前記第１のトランジスタを介して前記第１の配線の電位を、前記データ電圧に従って前記第２の配線に放電するステップを有し、
    前記第３のステップは、前記第１の配線の電位を、第１の電位に近づけるステップを有し、
    前記第１の電位は、前記ノードの電位に前記第１のトランジスタの閾値電圧が加わった電位であり、
    前記第２のステップにおいて、前記第２の配線の電位を、前記第１の配線の電位との差が任意の電圧以下になるように制御することを特徴とする半導体装置。
JP2015087715A 2014-04-25 2015-04-22 半導体装置 Active JP6431436B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2014091432 2014-04-25
JP2014091432 2014-04-25
JP2014180982 2014-09-05
JP2014180982 2014-09-05
JP2015016508 2015-01-30
JP2015016508 2015-01-30

Publications (3)

Publication Number Publication Date
JP2016146227A JP2016146227A (ja) 2016-08-12
JP2016146227A5 JP2016146227A5 (ja) 2018-05-10
JP6431436B2 true JP6431436B2 (ja) 2018-11-28

Family

ID=54335376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015087715A Active JP6431436B2 (ja) 2014-04-25 2015-04-22 半導体装置

Country Status (4)

Country Link
US (2) US9311982B2 (ja)
JP (1) JP6431436B2 (ja)
KR (1) KR102330412B1 (ja)
TW (1) TWI649857B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6563313B2 (ja) 2014-11-21 2019-08-21 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP6833315B2 (ja) 2014-12-10 2021-02-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9489988B2 (en) 2015-02-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2017109642A1 (ja) * 2015-12-24 2017-06-29 株式会社半導体エネルギー研究所 金属酸化物膜、および半導体装置
KR20180109902A (ko) 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
WO2018004667A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Two transistor memory cell using high mobility metal oxide semiconductors
WO2018004663A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Two transistor memory cell with metal oxide semiconductors and silicon transistors
WO2018004659A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Three transistor memory cell with metal oxide semiconductors and si transistors
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US11404107B2 (en) 2018-03-29 2022-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
TWI675363B (zh) * 2018-09-04 2019-10-21 友達光電股份有限公司 顯示器、顯示器驅動裝置及其驅動方法

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4846998B2 (ja) * 2004-10-08 2011-12-28 株式会社 日立ディスプレイズ 画像表示装置
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009123299A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体記憶装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101848516B1 (ko) * 2010-01-15 2018-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2534679B1 (en) * 2010-02-12 2021-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
WO2012008390A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP6013682B2 (ja) * 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2013153853A1 (ja) * 2012-04-12 2013-10-17 シャープ株式会社 半導体記憶装置
WO2014142043A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
JP6093726B2 (ja) 2013-03-22 2017-03-08 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TW201545316A (zh) 2015-12-01
TWI649857B (zh) 2019-02-01
US20160218061A1 (en) 2016-07-28
US20150310906A1 (en) 2015-10-29
JP2016146227A (ja) 2016-08-12
KR20150123713A (ko) 2015-11-04
KR102330412B1 (ko) 2021-11-25
US9311982B2 (en) 2016-04-12
US9601429B2 (en) 2017-03-21

Similar Documents

Publication Publication Date Title
JP6431436B2 (ja) 半導体装置
JP6495698B2 (ja) 半導体装置、電子部品、及び電子機器
JP6560508B2 (ja) 半導体装置
JP6525722B2 (ja) 記憶装置、電子部品、及び電子機器
JP6563313B2 (ja) 半導体装置、及び電子機器
JP2015188214A (ja) 半導体装置
JP2014199708A (ja) 半導体装置の駆動方法
US9378776B2 (en) Semiconductor device, electronic component, and electronic device
JP2016149174A (ja) 半導体装置、及び電子機器
US9666725B2 (en) Semiconductor device, electronic component, and electronic device
JP6473626B2 (ja) 半導体装置
US9779782B2 (en) Semiconductor device and electronic device
JP6423858B2 (ja) 半導体装置、電子部品、及び電子機器
JP2015118724A (ja) 半導体装置及び半導体装置の駆動方法
JP2015144031A (ja) 半導体装置
JP2015179555A (ja) 半導体装置、電子部品、及び電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180326

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181102

R150 Certificate of patent or registration of utility model

Ref document number: 6431436

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250