KR20150123713A - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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KR20150123713A
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transistor
wiring
potential
film
oxide semiconductor
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다카노리 마츠자키
히로키 이노우에
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신뢰성이 뛰어난 반도체 장치를 제공한다.
비트 라인과 프리차지된 소스 라인을 트랜지스터를 통하여 도통 상태로 하여 비트 라인에 방전시킴으로써 트랜지스터의 게이트에 유지된 전위를 판독하는 구성에서 이 방전에 의한 소스 라인의 전위의 변동에 따라 비트 라인의 전위를 전환하는 구성으로 한다. 이 구성을 가짐으로써 방전에 의하여 트랜지스터의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다.

Description

반도체 장치, 전자 부품, 및 전자 기기{SEMICONDUCTOR DEVICE, ELECTRONIC COMPONENT, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 전자 부품, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)되는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 더 구체적으로는 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야의 일례로서 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 들 수 있다.
특허문헌 1에는 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(아래에서 OS 트랜지스터라고 함)와, 채널 형성 영역에 실리콘을 사용한 트랜지스터(아래에서 Si 트랜지스터라고 함)를 갖는 반도체 장치가 기재되어 있다. 또한, OS 트랜지스터의 오프 전류가 낮은 것이 기재되어 있다.
일본국 특개2012-256400호 공보
본 발명의 일 형태는 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 신뢰성이 뛰어난, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 멀티 레벨 데이터를 유지할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이 항목에서 언급되지 않은 과제이며, 아래에 기재된다. 당업자라면 이 항목에서 언급되지 않은 과제를 명세서 또는 도면 등의 기재로부터 도출할 수 있고 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 메모리 셀, 제 1 배선, 및 제 2 배선을 갖는 반도체 장치이며, 메모리 셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 갖고, 메모리 셀은 용량 소자의 전극 중 하나와, 제 1 트랜지스터의 게이트와, 제 2 트랜지스터의 소스 또는 드레인 중 하나가 전기적으로 접속된 노드에 데이터 전압에 따른 전하를 유지할 수 있는 기능을 갖고, 데이터 전압을 판독하여 제 1 배선에 공급하는 단계는 제 1 단계, 제 2 단계, 및 제 3 단계를 갖고, 제 1 단계는 제 1 배선을 프리차지하는 단계를 갖고, 제 2 단계는 데이터 전압에 따라 제 1 배선의 전위가 제 1 트랜지스터를 통하여 제 2 배선에 방전되는 단계를 갖고, 제 3 단계는 제 1 배선의 전위를 제 1 전위에 근접시키는 단계를 갖고, 제 1 전위는 노드의 전위에 제 1 트랜지스터의 문턱 전압을 더한 전위이며, 제 2 단계에서 제 1 배선의 전위의 변화에 따라 제 2 배선의 전위를 전환하는 반도체 장치다.
본 발명의 일 형태는 메모리 셀, 제 1 배선, 및 제 2 배선을 갖는 반도체 장치이며, 메모리 셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 갖고, 메모리 셀은 용량 소자의 전극 중 하나와, 제 1 트랜지스터의 게이트와, 제 2 트랜지스터의 소스 또는 드레인 중 하나가 전기적으로 접속된 노드에 데이터 전압에 따른 전하를 유지할 수 있는 기능을 갖고, 데이터 전압을 판독하여 제 1 배선에 공급하는 단계는 제 1 단계, 제 2 단계, 및 제 3 단계를 갖고, 제 1 단계는 제 1 배선을 프리차지하는 단계를 갖고, 제 2 단계는 데이터 전압에 따라 제 1 배선의 전위가 제 1 트랜지스터를 통하여 제 2 배선에 방전되는 단계를 갖고, 제 3 단계는 제 1 배선의 전위를 제 1 전위에 근접시키는 단계를 갖고, 제 1 전위는 노드의 전위에 제 1 트랜지스터의 문턱 전압을 더한 전위이며, 제 2 단계에서 제 2 배선과 제 1 배선의 전위차가 임의의 전압보다 낮게 되도록 제 2 배선의 전위를 제어하는 반도체 장치다.
본 발명의 일 형태에서 제 1 트랜지스터는 반도체층이 실리콘을 갖는 반도체 장치인 것이 바람직하다.
본 발명의 일 형태에서 제 2 트랜지스터는 반도체층이 산화물 반도체를 갖는 반도체 장치인 것이 바람직하다.
또한, 다른 본 발명의 일 형태는 후술하는 실시형태 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다.
또는, 본 발명의 일 형태는 신뢰성이 뛰어난, 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는 멀티 레벨 데이터를 유지할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 모든 효과를 가질 필요는 없다. 또한, 상술한 것들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 및 청구항 등의 기재로부터 상술한 것들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 회로도.
도 2는 본 발명의 일 형태를 설명하기 위한 회로도.
도 3은 본 발명의 일 형태를 설명하기 위한 회로도.
도 4는 본 발명의 일 형태를 설명하기 위한 블록도.
도 5는 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 6은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9는 산화물 반도체 단면에서의 고분해능 TEM 이미지 및 국소적인 푸리에 변환 이미지.
도 10은 산화물 반도체막의 나노 빔 전자 회절 패턴과, 투과 전자 회절 측정 장치의 일례를 나타낸 도면.
도 11은 전자 조사에 의한 결정부의 변화를 나타낸 그래프.
도 12는 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타낸 그래프, 및 평면에서의 고분해능 TEM 이미지.
도 13은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 회로도.
도 14는 본 발명의 일 형태를 설명하기 위한 단면 모식도.
도 15는 전자 부품의 제작 공정을 나타내는 흐름도 및 사시 모식도.
도 16은 전자 부품을 사용한 전자 기기.
도 17은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 18은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 19는 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 20은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 21은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 22는 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 23은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 24는 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 25는 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 26은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 27은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 28은 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 29는 본 발명의 일 형태를 설명하기 위한 레이아웃 도면 및 단면 모식도.
도 30은 실시예를 설명하기 위한 칩 사진.
도 31은 실시예를 설명하기 위한 그래프.
도 32는 실시예를 설명하기 위한 칩 사진.
도 33은 실시예를 설명하기 위한 블록도.
도 34는 실시예를 설명하기 위한 그래프.
도 35는 실시예를 설명하기 위한 그래프.
도 36은 실시예를 설명하기 위한 그래프.
아래에서 도면을 참조하면서 실시형태에 대하여 설명한다. 다만, 실시형태는 다양한 형태로 실시할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 도시된 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등이 포함될 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트, 드레인, 및 소스를 포함한, 적어도 3개의 단자를 갖는 소자다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐르는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 쪽이 소스인지 또는 드레인인지를 한정하기 어렵다. 그래서, 소스로서 기능하는 부분 및 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스와 드레인 중 한쪽을 제 1 전극이라고 표기하고, 소스와 드레인 중 다른 쪽을 제 2 전극이라고 표기하는 경우가 있다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에서 "A와 B가 접속되어 있다"란 A와 B가 직접 접속되어 있는 것 이외에 A와 B가 전기적으로 접속되어 있는 것도 포함하는 것으로 한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때 A와 B 사이에서 전기 신호의 수수가 가능한 상태를 가리킨다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되어 있고, Z1의 다른 일부가 X와 직접 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되어 있고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우는 아래와 같이 표현할 수 있다.
예를 들어, "X, Y, 및 트랜지스터의 소스(또는 제 1 단자 등) 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속되어 있다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속되어 있다"고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 접속되어 제공된다"라고 표현할 수 있다. 상술한 예와 같은 표현 방법을 사용하여 회로 구성에서 접속되는 차례를 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적인 범위를 결정할 수 있다. 또한, 상술한 표현 방법은 일례에 불과하고 상술한 표현 방법에 한정되지 않는다. 여기서 X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)로 한다.
또한 본 명세서에서 "위에", "아래에" 등 배치를 나타내는 어구는 도면을 참조하여 구성 요소들의 위치 관계를 설명하기 위하여 편의상 사용된다. 또한, 각 구성 요소를 묘사하는 방향에 따라 구성 요소들의 위치 관계는 적절히 바뀐다. 따라서, 명세서에서 사용하는 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 블록도에서 각 회로 블록은 설명을 위하여 위치 관계가 특정된 것에 불과하고, 상이한 회로 블록이 서로 다른 기능을 실현하도록 도시되더라도 실제로는 같은 회로 블록 내에서 서로 상이한 기능이 실현될 수 있도록 제공되는 경우도 있다. 또한, 블록도에서 각 회로 블록은 설명을 위하여 기능이 특정된 것에 불과하고, 하나의 회로 블록에 의하여 처리하는 것으로 도시되더라도 실제로는 복수의 회로 블록에 의하여 처리하도록 제공되는 경우도 있다.
본 명세서에서 "평행"이란 2개의 직선이 각도 -10° 이상 10° 이하로 배치된 상태를 가리킨다. 따라서, 각도가 -5° 이상 5° 이하인 경우도 그 범주에 포함된다. 또한, "수직"이란 2개의 직선이 각도 80° 이상 100° 이하로 배치된 상태를 가리킨다. 따라서, 각도가 85° 이상 95° 이하인 경우도 그 범주에 포함된다.
또한, 본 명세서에서 삼방정 또는 능면체정은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일례인 메모리 셀 MC의 구성예와 동작 및 메모리 셀 MC를 포함한 블록도의 일례에 대하여 설명한다.
본 명세서 등에서 "반도체 장치"란 반도체 특성을 이용함으로써 기능될 수 있는 것 전반을 가리킨다. 따라서, 트랜지스터 등의 반도체 소자로 구성되는 메모리 셀, 메모리 셀을 제어하는 주변 회로, 또는 메모리 셀 및 주변 회로 등을 포함한 시스템 전체를 반도체 장치라고 한다.
<메모리 셀 MC의 구성예에 대하여>
도 1은 메모리 셀 MC를 갖는 반도체 장치(10)의 구성예를 도시한 것이다.
메모리 셀 MC는 트랜지스터(11), 트랜지스터(12), 및 용량 소자(13)를 갖는다. 메모리 셀 MC는 배선 BL, 배선 SL, 배선 WWL, 및 배선 RWL에 접속되어 있다.
배선 SL은 소스 라인 또는 제 1 배선이라고 부르는 경우가 있다. 배선 BL은 비트 라인 또는 제 2 배선이라고 부르는 경우가 있다. 배선 WWL은 기록 워드 라인이라고 부르는 경우가 있다. 배선 RWL은 판독 워드 라인이라고 부르는 경우가 있다.
배선 BL은 트랜지스터(51), 스위치(52), 스위치(53), 및 스위치(54)에 접속되어 있다. 배선 BL에 접속되어 있는 각 소자는 배선(55) 내지 배선(62)에 접속되어 있다. 배선 BL에 접속되어 있는 각 소자에 공급되는 신호 또는 전위가 배선(55) 내지 배선(62)에 공급된다.
배선 SL은 스위치(71), 트랜지스터(72), 스위치(73), 트랜지스터(74), 및 트랜지스터(75)에 접속되어 있다. 배선 SL에 접속되어 있는 각 소자는 배선(76) 내지 배선(84)에 접속되어 있다. 배선 SL에 접속되는 각 소자에 공급되는 신호 또는 전위가 배선(76) 내지 배선(84)에 공급된다.
배선 SL은 스위치(71)의 제어에 따라 데이터인 전압 VM이 공급되는 기능을 갖는다. 데이터 VM은 배선(76)에 공급되고, 스위치(71)를 통하여 배선 SL에 공급된다. 스위치(71)는 배선(77)에 공급되는 신호 WTSWE 및 배선(78)에 공급되는 신호 WTSWEB의 제어에 따라 온/오프가 제어된다.
배선 SL은 트랜지스터(72)의 제어에 따라 초기화를 위한 전위(여기서는 그라운드 전위 GND)가 공급되는 기능을 갖는다. 그라운드 전위 GND는 배선(80)에 공급되고, 트랜지스터(72)를 통하여 배선 SL에 공급된다. 트랜지스터(72)는 배선(79)에 공급되는 신호 SLPDE의 제어에 따라 온(도통 상태라고도 함)/오프(비도통 상태라고도 함)가 제어된다.
배선 SL은 스위치(73)의 제어에 따라 프리차지 전위 VDM 또는 그라운드 전위 GND가 공급되는 기능을 갖는다. 스위치(73)는 배선(57)에 공급되는 신호 RDSWE 및 배선(58)에 공급되는 신호 RDSWEB의 제어에 따라 온/오프가 제어된다.
프리차지 전위 VDM은 배선(81)에 공급되고, 트랜지스터(74) 및 스위치(73)를 통하여 배선 SL에 공급된다. 그라운드 전위 GND는 배선(82)에 공급되고, 트랜지스터(75) 및 스위치(73)를 통하여 배선 SL에 공급된다. 트랜지스터(74)는 배선(83)에 공급되는 신호 PCE의 제어에 따라 온/오프가 제어된다. 트랜지스터(75)는 배선(84)에 공급되는 신호 SLPDE의 제어에 따라 온/오프가 제어된다.
배선 BL은 트랜지스터(51)의 제어에 따라 초기화를 위한 전위(여기서는 그라운드 전위 GND)가 공급되는 기능을 갖는다. 그라운드 전위 GND는 배선(55)에 공급되고, 트랜지스터(51)를 통하여 배선 BL에 공급된다. 트랜지스터(51)는 배선(56)에 공급되는 신호 BLPDE의 제어에 따라 온/오프가 제어된다.
배선 BL은 스위치(52)의 제어에 따라 제 1 전위와 제 2 전위(여기서는 전위 VBL과 그라운드 전위 GND)가 공급되는 기능을 갖는다. 스위치(52)는 배선(57)에 공급되는 신호 RDSWE 및 배선(58)에 공급되는 신호 RDSWEB의 제어에 따라 온/오프가 제어된다.
전위 VBL은 배선(59)에 공급되고, 스위치(53) 및 스위치(52)를 통하여 배선 BL에 공급된다. 그라운드 전위 GND는 배선(60)에 공급되고, 스위치(54) 및 스위치(52)를 통하여 배선 BL에 공급된다. 스위치(53)는 배선(61)에 공급되는 신호 BLVE의 제어에 따라 온/오프가 제어되고, 스위치(54)는 배선(62)에 공급되는 신호 BLVEB의 제어에 따라 온/오프가 제어된다.
트랜지스터(11)의 게이트는 트랜지스터(12)의 소스 또는 드레인 중 하나와 용량 소자(13)의 전극 중 하나에 접속되어 있다. 트랜지스터(11)의 소스 또는 드레인 중 하나는 배선 SL에 접속되어 있다. 트랜지스터(11)의 소스 또는 드레인 중 다른 하나는 배선 BL에 접속되어 있다.
도 1의 동작 설명에서는 트랜지스터(11)를 p채널형 트랜지스터로 가정한다. 트랜지스터(11)는 n채널형 트랜지스터라도 좋다. 또한, 트랜지스터(11)는 Si 트랜지스터인 것이 바람직하다. 트랜지스터(11)에 Si 트랜지스터를 사용함으로써 문턱 전압의 편차를 작게 할 수 있고, 흐르는 전류량을 크게 할 수 있다.
도 1에서 트랜지스터(11)의 게이트, 즉 트랜지스터(12)의 소스 또는 드레인 중 하나와, 용량 소자(13)의 전극 중 하나가 접속되어 있는 노드를 노드 FN으로 한다. 노드 FN의 전위는 트랜지스터(12)를 통하여 배선 BL의 전위를 공급함에 의하여, 또는 노드 FN을 전기적으로 부유 상태로 하여 배선 RWL의 전위를 변동시킴으로써 일어나는 용량 결합에 의하여 변동된다.
트랜지스터(11)는 노드 FN의 전위에 따라 도통 상태가 제어된다. 트랜지스터(11)는 게이트와 소스 사이의 전압(아래에서 Vgs라고 함)의 절대값이 문턱 전압을 넘으면 도통 상태가 되어 전류가 흐른다. 이 결과, 배선 BL의 전위는 배선 SL의 전위인 데이터 전압 VM보다 트랜지스터(11)의 문턱 전압만큼 밑도는 전위(VM-Vth)가 된다.
트랜지스터(12)의 게이트는 배선 WWL에 접속되어 있다. 트랜지스터(12)의 소스 또는 드레인 중 하나는 노드 FN에 접속되어 있다. 트랜지스터(12)의 소스 또는 드레인 중 다른 하나는 배선 BL에 전기적으로 접속되어 있다.
도 1의 동작 설명에서는 트랜지스터(12)를 n채널형 트랜지스터로 가정한다. 트랜지스터(12)는 p채널형 트랜지스터라도 좋다. 또한, 트랜지스터(12)는 OS 트랜지스터인 것이 바람직하다. 트랜지스터(12)에 OS 트랜지스터를 사용함으로써 비도통 상태에서 소스와 드레인 사이를 흐르는 오프 전류를 낮게 할 수 있다.
회로도에서 OS 트랜지스터인 것을 명시하기 위하여 OS의 부호를 함께 붙였다.
트랜지스터(12)는 배선 WWL의 전위에 따라 도통 상태가 제어된다. 트랜지스터(12)는 도통 상태가 되면 노드 FN의 전위를 배선 BL의 전위로 할 수 있고, 비도통 상태가 되면 노드 FN을 전기적으로 부유 상태로 할 수 있다. 이 결과, 노드 FN은 데이터 전압 VM보다 트랜지스터(11)의 문턱 전압만큼 밑도는 전위(VM-Vth)를 유지할 수 있다.
용량 소자(13)의 전극 중 하나는 노드 FN에 접속되어 있다. 용량 소자(13)의 전극 중 다른 하나는 배선 RWL에 접속되어 있다.
배선 WWL에는 기록 워드 신호 WWS가 공급된다. 기록 워드 신호 WWS는 H 레벨일 때 트랜지스터(12)를 도통 상태로 하고, L 레벨일 때 비도통 상태로 하는 신호다.
배선 RWL에는 판독 워드 신호 RWS가 공급된다. 노드 FN이 전기적으로 부유 상태인 경우에, 판독 워드 신호 RWS는 H 레벨일 때 노드 FN의 전위를 상승시키고, L 레벨일 때 하강시키는 신호다.
상술한 바와 같이 도 1에 도시된 회로 구성을 가짐으로써 본 발명의 일 형태는 트랜지스터(11)의 소스와 드레인 사이의 전압을 크게 하지 않고 데이터 전압을 판독하여 배선 SL에 공급할 수 있다.
도 1에 도시된 회로 구성에서 데이터의 판독 시에 배선 BL과 프리차지된 배선 SL을 트랜지스터(11)를 통하여 도통 상태로 하여 배선 SL을 방전시킴으로써 노드 FN의 전위를 판독한다. 도 1의 회로 구성에서는 이 방전에 의한 배선 SL의 전위의 변동에 따라 배선 BL의 전위를 전환한다. 구체적으로는 스위치(53)를 제어하여 배선 BL에 공급되는 전위 VBL과, 스위치(54)를 제어하여 배선 BL에 공급되는 그라운드 전위 GND를 전환하는 구성으로 할 수 있다.
이 구성을 가짐으로써 방전에 의하여 트랜지스터(11)의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있으므로 멀티 레벨 데이터를 유지할 수 있는 반도체 장치로 할 수 있다.
<메모리 셀 MC의 동작예에 대하여>
다음에, 메모리 셀 MC의 동작예에 대하여 설명한다.
메모리 셀 MC로의 데이터 기록은 도 2의 (A)에 도시된 회로도를 사용하여 모식적으로 설명할 수 있다.
도 2의 (A)에 도시된 바와 같이, 배선 SL에 공급되는 데이터 전압 VM은 트랜지스터(11)의 문턱 전압만큼 저하된 전위(VM-Vth)가 되어 배선 BL에 공급된다. 배선 BL에 공급된 전위(VM-Vth)는 트랜지스터(12)를 통하여 노드 FN에 공급된다. 도 2의 (A)에 도시된 점선 화살표는 메모리 셀 MC로의 데이터 기록 시의 전하의 움직임을 나타낸 것이다. 또한, 트랜지스터(11)의 문턱 전압을 Vth로서 도시하였다.
데이터는 구체적으로 다음과 같이 기록된다. 우선, 트랜지스터(12)를 비도통 상태로 하여 노드 FN을 전기적으로 부유 상태로 한다. 노드 FN을 부유 상태로 하여 배선 RWL의 전위를 저하시킨다. 그러면, 용량 소자(13)의 용량 결합에 의하여 노드 FN의 전위가 저하되고, 트랜지스터(11)가 도통 상태가 된다. 그리고, 트랜지스터(12)를 도통 상태로 하여 배선 SL의 전위에 따른 배선 BL의 전위를 노드 FN에 공급한다. 그리고 트랜지스터(12)를 비도통 상태로 하여 노드 FN을 전기적으로 부유 상태로 한다. 노드 FN을 부유 상태로 하여 배선 RWL의 전위를 상승시킨다. 그러면, 노드 FN의 전위가 (VM-Vth)로부터 일정 전위만큼 상승되어 트랜지스터(11)가 비도통 상태가 된다. 이와 같이 하여 데이터의 기록이 완료된다. 데이터를 기록하기 전에 배선 BL 및 배선 SL의 전위를 그라운드 전위로 초기화시키는 것이 바람직하다.
메모리 셀 MC로부터의 데이터의 판독은 도 2의 (B)에 도시된 회로도를 사용하여 모식적으로 설명할 수 있다.
도 2의 (B)에 도시된 바와 같이, 노드 FN에 유지된 전위(VM-Vth)를 판독하기 위하여 배선 SL을 전위 VDM으로 프리차지한다. 배선 RWL의 전위를 변동시킴으로써 노드 FN의 전위를 변동시켜 트랜지스터(11)를 도통 상태로 한다. 그러면, 배선 SL의 전위는 프리차지된 전위 VDM으로부터 전위 VM으로 변화된다. 도 2의 (B)에 도시된 점선 화살표는 배선 SL 및 배선 BL 사이의 전하의 움직임을 나타낸 것이다.
데이터는 구체적으로는 다음과 같이 판독된다. 우선, 트랜지스터(12)를 비도통 상태로 하여 노드 FN을 전기적으로 부유 상태로 한다. 그리고 배선 SL을 전위 VDM으로 프리차지한다. 그리고, 배선 RWL의 전위를 저하시킨다. 그러면, 노드 FN은 전기적으로 부유 상태이기 때문에 노드 FN의 전위는 일정 전위만큼 하강되어 전위(VM-Vth)가 되어 트랜지스터(11)가 도통 상태가 된다. 트랜지스터(11)가 도통 상태가 됨으로써 배선 SL의 전위가 하강된다. 배선 SL의 전위의 하강은 트랜지스터(11)의 게이트와 소스 사이의 전압(아래에서 Vgs라고 함)이 문턱 전압인 Vth가 될 때까지 계속된다. 최종적으로 배선 SL의 전위는 노드 FN의 전위(VM-Vth)에 문턱 전압 Vth를 더한 전위 VM이 된다. 그리고, 메모리 셀 MC에 기록한 데이터 전압 VM을 판독하여 배선 SL에 공급할 수 있다.
도 2의 (B)에 도시된 데이터의 판독에서 데이터를 판독하기 위한 프리차지 전위는 큰 것이 바람직하다. 데이터를 판독하기 위한 프리차지 전위를 크게 하면, 데이터 전압 VM을 크게 할 수 있다. 데이터 전압 VM을 크게 하면 복수의 전압의 분포를 가질 수 있으므로 멀티 레벨 데이터를 메모리 셀 MC에 유지시킬 수 있다.
한편, 프리차지 전위를 크게 하면, 트랜지스터(11)의 소스와 드레인 사이의 전압(아래에서 Vds)이 크게 된다. 트랜지스터(11)가 미세 가공된 Si 트랜지스터인 경우, 파괴 전압이 예를 들어 2V 정도이므로 Vds는 작은 것이 바람직하다.
본 발명의 일 형태에 의한 구성에서는 배선 SL에 공급되는 프리차지 전위를 크게 하더라도 트랜지스터(11)의 Vds를 일정 전압보다 낮게 할 수 있다. 트랜지스터(11)의 Vds를 일정 전압보다 낮게 하기 위한 구체적인 동작에 대해서는 도 3의 (A) 내지 (C)에 도시된 회로도를 사용하여 모식적으로 설명할 수 있다.
데이터의 판독을 시작할 때는 배선 BL의 전위를 프리차지 전위와의 전위차가 트랜지스터(11)의 파괴 전압을 넘지 않는 전위로 한다. 예를 들어 도 3의 (A)에 도시된 바와 같이 배선 BL의 전위를 전위 VBL로 한다. 트랜지스터(11)의 소스와 드레인 사이에는 전류 Im을 흘리기 위한 전압 Vds가 공급되기 때문에 트랜지스터(11)를 통하여 배선 SL을 방전시킬 수 있다.
트랜지스터(11)를 통하여 배선 SL을 방전시킴에 따라 배선 SL의 전위가 저하된다. 배선 SL의 전위가 임의의 전위보다 낮게 되면, 전류 Im을 흘리기 위한 충분한 전압 Vds가 소실된다. 그래서 본 발명의 일 형태에서는 전류 Im을 흘리기 위한 전압 Vds를 얻을 수 있도록 배선 SL의 전위의 저하에 따라 배선 BL의 전위를 전환한다. 예를 들어 도 3의 (B)에 도시된 바와 같이 전위 VBL보다 작은 그라운드 전위 GND로 전환한다. 트랜지스터(11)의 소스와 드레인 사이에는 전류 Im을 흘리기 위한 전압 Vds가 공급되기 때문에 배선 SL의 전위가 (VDM-ΔV)로 저하되더라도 트랜지스터(11)를 통한 배선 SL의 방전을 계속할 수 있다.
그리고, 배선 SL의 전위의 하강은 트랜지스터(11)의 게이트와 소스 사이의 전압(아래에서 Vgs라고 함)이 문턱 전압인 Vth가 될 때까지 계속된다. 최종적으로 배선 SL의 전위는 도 3의 (C)에 도시된 바와 같이 노드 FN의 전위(VM-Vth)에 문턱 전압 Vth를 더한 전위 VM이 된다. 이와 같이 하여, 메모리 셀 MC에 기록한 데이터 전압 VM을 판독하여 배선 SL에 공급할 수 있다.
따라서, 본 발명의 일 형태는 도 3의 (A) 내지 (C)에 도시된 바와 같이 동작함으로써 트랜지스터(11)의 소스와 드레인 사이의 전압을 크게 하지 않고 데이터 전압을 판독하여 배선 SL에 공급할 수 있다.
도 3의 (A) 내지 (C)에 도시된 동작에서 데이터 판독 시에 배선 BL과 프리차지된 배선 SL을 트랜지스터(11)를 통하여 도통 상태로 하여 배선 SL을 방전시킴으로써 노드 FN의 전위를 판독한다. 도 1의 회로 구성에서는 이 방전에 의한 배선 SL의 전위의 변동에 따라 배선 BL의 전위를 전환한다. 구체적으로는 배선 BL에 공급되는 전위 VBL과 그라운드 전위 GND를 전환하는 구성으로 할 수 있다.
이 구성을 가짐으로써 방전에 의하여 트랜지스터(11)의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있으므로 멀티 레벨 데이터를 유지할 수 있는 반도체 장치로 할 수 있다.
<블록도에 대하여>
상술한 메모리 셀 MC는 도 4에 일례로서 도시된 블록도의 구성으로 동작하면 좋다.
도 4에 도시된 반도체 장치(200)에서는 매트릭스 형상으로 제공된 메모리 셀 MC[m-2, n-2], 메모리 셀 MC[m-1, n-2], 메모리 셀 MC[m-2, n-1], 메모리 셀 MC[m-1, n-1]를 갖는 메모리 셀 어레이(201)를 갖는다.
또한, 메모리 셀 어레이(201)는 메모리 셀 MC 외에 배선 WWL[m-2], 배선 WWL[m-1], 배선 RWL[m-2], 배선 RWL[m-1], 배선 BL[n-2], 배선 BL[n-1], 배선 SL[n-2], 및 배선 SL[n-1]을 갖는다.
반도체 장치(200)는 메모리 셀 어레이(201) 외에 일례로서 행 방향 드라이버(202), 열 방향 드라이버(203), 선택기(204), A/D 컨버터(205), 및 콤퍼레이터(206)를 갖는다.
행 방향 드라이버(202)는 배선 WWL[m-2], 배선 WWL[m-1], 배선 RWL[m-2], 및 배선 RWL[m-1]에 공급되는 신호를 출력한다.
열 방향 드라이버(203)는 메모리 셀 MC에 데이터를 기록하기 위한 신호를 배선 BL[n-2], 배선 BL[n-1], 배선 SL[n-2], 및 배선 SL[n-1]에 출력한다.
선택기(204)는 배선 BL[n-2], 배선 BL[n-1], 배선 SL[n-2], 및 배선 SL[n-1]을 선택하여 메모리 셀 MC의 데이터를 판독하기 위한 신호를 출력한다. 메모리 셀 MC로부터 판독된 데이터 전압 VM은 신호 SL_OUT로서 A/D 컨버터(205) 및 콤퍼레이터(206)에 출력된다.
A/D 컨버터(205)는 선택기(204)에 의하여 선택된 배선 SL[n-2] 또는 배선 SL[n-1]을 통하여 판독된 메모리 셀 MC의 데이터를 디지털 데이터로 변환하여 출력하는 기능을 갖는다. A/D 컨버터(205)에서 얻어지는 디지털 데이터는 신호 ADCOUT로서 A/D 컨버터(205)로부터 외부로 출력된다.
콤퍼레이터(206)는 메모리 셀 MC로부터 판독된 데이터 전압 VM인 신호 SL_OUT를 참조 전압 Vref와 비교하는 기능을 갖는다. 데이터를 판독할 때 콤퍼레이터(206)에 의하여 배선 SL의 전위의 저하를 검지하여 배선 BL의 전위를 전환할 수 있다. 배선 SL의 전위의 저하에 따라 콤퍼레이터(206)가 출력하는 신호 COMPOUT가 전환되는 것을 계기로 하여 선택기(204)는 배선 BL에 공급되는 전위 VBL과 그라운드 전위 GND를 전환할 수 있다.
또한, A/D 컨버터(205)가 갖는 비교 회로를 사용함으로써 콤퍼레이터(206)를 생략할 수도 있다.
따라서, 본 발명의 일 형태는 도 4에 도시된 블록도의 구성으로 함으로써 트랜지스터(11)의 소스와 드레인 사이의 전압을 크게 하지 않고 데이터 전압을 판독하여 배선 SL에 공급할 수 있다.
도 4에 도시된 블록도는 콤퍼레이터(206)를 갖고, 데이터의 판독 시에 배선 SL의 전위를 모니터링할 수 있다. 그래서 배선 SL의 방전에 의한 전위의 변화를 검지할 수 있다. 따라서, 배선 SL과 배선 BL 사이의 전위차가 임의의 전압보다 낮게 되도록 배선 SL의 전위의 변화에 따라 배선 BL의 전위를 전환할 수 있다.
이 구성을 가짐으로써 방전에 의하여 트랜지스터(11)의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있으므로 멀티 레벨 데이터를 유지할 수 있는 반도체 장치로 할 수 있다.
<타이밍 차트에 대하여>
다음에, 상술한 메모리 셀 MC로의 데이터 기록 시와 상술한 메모리 셀 MC로부터의 데이터 판독 시의 각 신호 및 배선의 전위를 나타내는 타이밍 차트에 대하여 설명한다. 도 5는 데이터 기록의 타이밍 차트를 나타낸 것이고, 도 6은 데이터 판독의 타이밍 차트를 나타낸 것이다.
도 5의 타이밍 차트에 의하면, 시각 W1에서 배선 RWL의 전위를 L 레벨로 하여 노드 FN의 전위를 저하시킨다. 또한, 노드 FN에는 복수의 전압의 분포가 유지된다. 이 복수의 전압의 분포는 멀티 레벨 데이터에 상당하는 복수의 전압 VM의 분포다.
다음에, 시각 W2에서는 배선 WWL의 전위를 H 레벨로 하여 트랜지스터(12)를 도통 상태로 함으로써 노드 FN의 전위를 그라운드 전위인 L 레벨까지 저하시킨다. 노드 FN의 전위가 L 레벨이 되기 때문에, 트랜지스터(11)가 도통 상태가 된다. 트랜지스터(11) 및 트랜지스터(12)는 도통 상태를 유지한다. 이로써, 데이터를 메모리 셀 MC에 기록하기 전의 초기화 동작이 완료된다.
다음에, 시각 W3에서는 신호 BLPDE를 L 레벨로 하여 배선(55)과 배선 BL을 전기적으로 분리시킨다. 또한, 시각 W3에서는 신호 SLPDE를 L 레벨로 하여 배선(80)과 배선 SL을 전기적으로 분리시킨다.
다음에, 시각 W4에서는 신호 WTSWE를 H 레벨로 하여 배선 SL에 멀티 레벨 데이터에 대응하는 전압 VM을 공급한다. 트랜지스터(11) 및 트랜지스터(12)는 도통 상태이므로 배선 BL 및 노드 FN의 양쪽 모두의 전위가 변화된다. 상술한 바와 같이, 배선 BL 및 노드 FN의 전위는 데이터 전압 VM보다 트랜지스터(11)의 문턱 전압 Vth만큼 밑도는 전위(VM-Vth)가 된다.
다음에, 시각 W5에서는 배선 WWL의 전위를 L 레벨로 하여 트랜지스터(12)를 비도통 상태로 한다. 노드 FN은 데이터 전압(VM-Vth)에 따른 전하를 유지한 상태에서 전기적으로 부유 상태가 된다.
다음에, 시각 W6에서는 배선 RWL의 전위를 H 레벨로 한다. 노드 FN은 트랜지스터(12)가 비도통 상태이므로 전기적으로 부유 상태다. 그래서 노드 FN의 전위는 용량 소자(13)의 용량 결합에 의하여 상승된다. 그리고, 트랜지스터(11)는 비도통 상태가 된다. 또한, 신호 WTSWE를 L 레벨로 하여 배선 SL로의 전압 VM의 공급을 정지한다.
다음에, 시각 W7에서는 신호 BLPDE를 H 레벨로 하여 배선 BL을 그라운드 전위 GND로 한다. 또한, 시각 W7에서는 신호 SLPDE를 H 레벨로 하여 배선 SL을 그라운드 전위 GND로 한다. 이로써, 메모리 셀 MC로의 데이터 기록 동작이 완료된다.
상술한 바와 같은 절차를 거쳐 데이터를 기록할 수 있다. 트랜지스터(12)를 계속적으로 비도통 상태로 함으로써, 메모리 셀 MC의 노드 FN에 기록된 데이터를 유지할 수 있다.
또한, 도 6의 데이터 판독의 타이밍 차트에 대하여 설명한다.
도 6의 타이밍 차트에 의하면, 시각 R1에서 신호 BLPDE를 L 레벨, 신호 BLVE를 H 레벨, 신호 SLPDE를 L 레벨, 신호 RDSWE를 H 레벨로 한다. 또한, 신호 BLVE를 반전한 신호 BLVEB를 L 레벨, 신호 RDSWE를 반전한 신호 RDSWEB를 L 레벨로 한다. 그리고, 배선 BL을 전위 VBL, 배선 SL을 그라운드 전위 GND로 한다.
다음에, 시각 R2에서는 신호 PCE를 L 레벨로 하여 배선 SL을 전위 VDM인 H 레벨로 한다. 배선 SL의 전위가 상승됨으로써 신호 COMPOUT는 H 레벨이 된다.
다음에, 시각 R3에서는 신호 PCE를 H 레벨로 하여 배선 SL을 전기적으로 부유 상태로 한다. 그리고, 배선 RWL의 전위를 L 레벨로 하여 노드 FN의 전위를 저하시킨다. 그러면, 노드 FN의 전위에 따라 트랜지스터(11)에 전류가 흘러 배선 SL의 전위가 변동된다. 이 변동에 따라 배선 SL과 배선 BL 사이의 전압이 일정 전압보다 낮게 되면, 신호 COMPOUT가 L 레벨이 되어 신호 BLVE 및 신호 BLVEB가 전환된다.
이 구성을 가짐으로써 방전에 의하여 트랜지스터(11)의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있으므로 멀티 레벨 데이터를 유지할 수 있는 반도체 장치로 할 수 있다.
시각 R4에서는 트랜지스터(11)의 Vgs가 문턱 전압이 되어 트랜지스터(11)를 흐르는 전류가 작게 되기 때문에 배선 SL의 전위의 변동이 정지한다. 또한, 시각 R4에서는 배선 RWL의 전위를 H 레벨로 하여 트랜지스터(11)를 비도통 상태로 한다.
이 배선 SL의 전위의 변동에 따라 배선 SL에서 얻어지는 전압 VM은 노드 FN의 전위(VM-Vth)에 트랜지스터(11)의 문턱 전압 Vth를 더한 전위 VM이 된다. 즉, 트랜지스터(11)의 문턱 전압의 항(term)을 취소한 전압 VM을 판독 전압으로서 얻을 수 있다. 그래서 트랜지스터(11)의 문턱 전압의 영향을 받지 않고 데이터 전압 VM을 판독할 수 있다. 이 결과, 복수의 전압의 분포를 노드 FN에 유지할 수 있다. 즉, 데이터의 멀티 레벨화를 용이하게 실현할 수 있다.
또한, 전위의 변동폭을 작게 할 수 있으므로, 본 발명의 일 형태에서는 데이터가 정확히 기록되는지를 확인하기 위한 검증 동작이 불필요하게 된다.
다음에, 시각 R5에서는 신호 BLPDE를 H 레벨로 하여 배선 BL을 그라운드 전위 GND로 한다. 또한, 시각 R5에서는 신호 SLPDE를 H 레벨로 하여 배선 SL을 그라운드 전위 GND로 한다. 이로써, 데이터를 판독하여 메모리 셀 MC에 공급하는 동작이 완료된다.
상술한 바와 같은 절차를 거쳐 데이터를 판독할 수 있다.
상술한 본 실시형태의 각 구성을 가짐으로써 데이터 판독 시의 배선 SL의 방전에 의하여 트랜지스터(11)의 소스와 드레인 사이의 전압을 일정 전압보다 낮게 유지할 수 있다. 따라서, 이 트랜지스터의 소스와 드레인 사이의 전압을 파괴 전압보다 낮게 유지할 수 있고, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 트랜지스터에 가해지는 전압을 일정 값보다 낮게 할 수 있으므로 멀티 레벨 데이터를 유지할 수 있는 반도체 장치로 할 수 있다.
또한, 본 실시형태의 회로 구성에서는 일례로서 메모리 셀에 적용시키는 경우를 설명하였지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태는 메모리 셀 이외의 회로에 적용할 수 있다. 메모리 셀 이외의 회로로서는 예를 들어 논리 회로 또는 스위치를 들 수 있다.
또한, 본 실시형태의 회로 구성에서는 일례로서 산화물 반도체를 갖는 트랜지스터를 사용한 경우를 설명하였지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우에 따라 또는 상황에 따라 본 발명의 일 형태는 산화물 반도체와 다른 반도체 재료를 사용한 트랜지스터를 사용하여도 좋다. 본 발명의 일 형태는 이러한 트랜지스터로서 예를 들어 실리콘이나 저마늄 등을 갖는 트랜지스터를 사용하여도 좋다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 메모리 셀 MC를 구성하는 다른 회로 구성예와, 스위치(53) 및 스위치(54)의 변형예에 대하여 설명한다.
<메모리 셀 MC의 회로 구성예에 대하여>
도 7의 (A) 내지 (D)는 도 1에서 설명한 메모리 셀 MC가 가질 수 있는 회로 구성의 일례를 도시한 것이다.
도 7의 (A)에 도시된 메모리 셀 MC_A는 트랜지스터(11_A), 트랜지스터(12), 및 용량 소자(13)를 갖는다. 트랜지스터(11_A)는 n채널형 트랜지스터다. 도 7의 (A)의 구성을 도 1의 메모리 셀 MC에 적용할 수 있다.
도 7의 (B)에 도시된 메모리 셀 MC_B는 트랜지스터(11), 트랜지스터(12_A), 및 용량 소자(13)를 갖는다. 트랜지스터(12_A)는 백 게이트를 갖고, 배선 BGL에 의하여 백 게이트를 제어할 수 있는 구성을 갖는다. 이로써, 트랜지스터(12_A)의 문턱 전압을 제어할 수 있다. 도 7의 (B)의 구성을 도 1의 메모리 셀 MC에 적용할 수 있다.
도 7의 (C)에 도시된 메모리 셀 MC_C는 트랜지스터(11_A), 트랜지스터(12), 용량 소자(13), 및 트랜지스터(20_A)를 갖는다. 트랜지스터(20_A)는 트랜지스터(11_A)와 마찬가지로 n채널형 트랜지스터다. 도 7의 (C)의 구성을 도 1의 메모리 셀 MC에 적용할 수 있다.
도 7의 (D)에 도시된 메모리 셀 MC_D는 트랜지스터(11_B), 트랜지스터(12), 용량 소자(13), 및 트랜지스터(20_B)를 갖는다. 트랜지스터(20_B)는 트랜지스터(11_B)와 마찬가지로 p채널형 트랜지스터다. 도 7의 (D)의 구성을 도 1의 메모리 셀 MC에 적용할 수 있다.
<스위치(53) 및 스위치(54)의 변형예에 대하여>
도 1의 구성예에서는 데이터 판독 시에 배선 BL에 공급되는 전위를 전위 VBL 또는 그라운드 전위 GND로 하고, 스위치(53) 및 스위치(54)를 전환하여 각각의 전위를 전환하는 구성을 설명하였지만, 다른 구성이라도 좋다.
일례로서 도 8에 도시된 회로도와 같이 데이터 판독 시에 배선 BL에 공급되는 전위를 전위 VBL_A, 전위 VBL_B, 그라운드 전위 GND로 하고, 배선 BL에 공급되는 전위를 멀티플렉서를 사용하여 전환하는 구성으로 하여도 좋다. 신호 BLVE에 의하여 멀티플렉서를 제어하면 좋다.
이 구성으로 함으로써 프리차지 전위 VDM을 높게 할 수 있으므로 데이터 전압 VM이 가질 수 있는 전위의 분포수를 늘릴 수 있다. 따라서, 메모리 셀에 멀티 레벨 데이터를 저장할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에서 설명한 오프 전류가 낮은 OS 트랜지스터, 및 OS 트랜지스터의 반도체층이 갖는 산화물 반도체에 대하여 설명한다.
<OS 트랜지스터에 대하여>
오프 전류가 낮은 트랜지스터로서 상기 실시형태에서 예를 든 OS 트랜지스터는 Si 트랜지스터보다 오프 전류가 낮다.
OS 트랜지스터는 산화물 반도체 내의 불순물 농도를 저감시켜 산화물 반도체를 진성 또는 실질적으로 진성으로 함으로써 오프 전류를 낮게 할 수 있다. 여기서, "실질적으로 진성"이란 산화물 반도체 내의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더욱 바람직하게는 1×1013/cm3 미만인 것을 가리킨다. 산화물 반도체에서 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하여 캐리어 밀도를 증대시킨다.
진성 산화물 반도체 또는 실질적으로 진성인 산화물 반도체를 사용한 트랜지스터는 캐리어 밀도가 낮으므로 문턱 전압이 음이 되는 전기 특성이 되는 경우가 적다. 또한, 이 산화물 반도체를 사용한 트랜지스터는 산화물 반도체의 캐리어 트랩이 적기 때문에 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 이 산화물 반도체를 사용한 트랜지스터는 오프 전류를 매우 낮게 할 수 있다.
또한, 오프 전류를 낮게 한 OS 트랜지스터에서는 실온(25℃ 정도)에서 채널 폭 1μm 당의 규격화된 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다.
또한, "오프 전류"란 n채널형 트랜지스터의 경우 트랜지스터가 비도통 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리킨다. n채널형 트랜지스터의 문턱 전압이 예를 들어 0V 내지 2V 정도일 때 게이트와 소스 사이에 인가되는 전압이 음 전압인 경우에 소스와 드레인 사이를 흐르는 전류를 오프 전류라고 할 수 있다.
그래서 메모리 셀 MC는 OS 트랜지스터인 트랜지스터(12)를 비도통 상태로 하여 노드 FN에 전하를 유지시킬 수 있다.
또한, 메모리 셀 MC의 구성에서 사용하는 OS 트랜지스터는 오프 전류가 낮은 것에 더하여 스위칭 특성을 양호하게 할 수 있다.
또한, 메모리 셀 MC의 구성에서 사용하는 OS 트랜지스터는 절연 표면 위에 형성되는 트랜지스터다. 그래서 Si 트랜지스터와 같이 반도체 기판을 그대로 채널 형성 영역에 사용하는 경우와 달리 게이트 전극과 반도체 기판 사이에 기생 용량이 형성되지 않는다. 따라서, OS 트랜지스터를 사용하는 경우, 게이트 전계에 의한 캐리어의 제어가 용이하게 되어 양호한 스위칭 특성을 얻을 수 있다.
<산화물 반도체에 대하여>
다음에, OS 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체에 대하여 설명한다.
트랜지스터의 반도체층 내의 채널 형성 영역에 사용하는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. In과 Zn의 양쪽 모두를 포함하는 것이 특히 바람직하다. 또한, 이들에 더하여 산소를 강하게 결합시키는 스테빌라이저를 포함하는 것이 바람직하다. 스테빌라이저로서는 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 어느 것을 포함하면 좋다.
또한 다른 스테빌라이저로서 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중 임의의 1종류 또는 복수 종류를 포함하여도 좋다.
트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체로서는 예를 들어 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나, 이들 조성 근방의 조성을 갖는 산화물을 사용하면 좋다.
반도체층을 구성하는 산화물 반도체막에 수소가 많이 포함되면 산화물 반도체와 결합됨으로써 수소의 일부가 도너가 되어 캐리어인 전자를 발생시킨다. 이에 따라 트랜지스터의 문턱 전압이 음 방향으로 시프트된다. 그러므로, 산화물 반도체막을 형성한 후에 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막으로부터 수소 또는 수분을 제거하여 불순물이 가능한 한 포함되지 않도록 고순도화시키는 것이 바람직하다.
또한, 산화물 반도체막의 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막에서 산소가 감소되는 경우가 있다. 그래서, 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 빈자리를 보전하기 위하여 산화물 반도체막에 산소를 첨가하는 처리를 행하는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 것을 가(加)산소화 처리라고 기재하는 경우 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많게 하는 것을 과(過)산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분이 제거되며 가산소화 처리에 의하여 산소 빈자리가 보전됨으로써, i형(진성) 산화물 반도체막 또는 i형에 한없이 가까운 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, "실질적으로 진성"이란 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하인 것을 가리킨다.
이와 같은 i형 또는 실질적으로 i형인 산화물 반도체막을 사용한 트랜지스터는 매우 뛰어난 오프 전류 특성을 가질 수 있다.
아래에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 나누어진다. "비단결정 산화물 반도체막"이란 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 가리킨다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 결정부들 사이의 명확한 경계 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그래서 CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막 단면의 고분해능 TEM 이미지를 시료면에 대략 평행한 방향으로부터 관찰하면, 결정부에서 금속 원자가 층상으로 배열되는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상을 갖고 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막 평면의 고분해능 TEM 이미지를 시료면에 대략 수직인 방향으로부터 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
도 9의 (A)는 CAAC-OS막 단면의 고분해능 TEM 이미지다. 또한, 도 9의 (B)는 도 9의 (A)를 더 확대한 CAAC-OS막 단면의 고분해능 TEM 이미지이며, 이해하기 쉽게 하기 위하여 원자 배열을 강조 표시한 것이다.
도 9의 (C)는 도 9의 (A)의 A-O-A' 사이에서 동그라미로 둘러싸인 영역(직경 약 4nm)의 국소적인 푸리에 변환 이미지다. 도 9의 (C)를 보면 각 영역에서 c축 배향성을 확인할 수 있다. 또한, A-O 사이와 O-A' 사이는 c축의 방향이 다르기 때문에, 다른 그레인인 것이 시사된다. 또한, A-O 사이에서는 c축의 각도가 14.3°, 16.6°, 26.4°로 조금씩 연속적으로 변화되는 것을 알 수 있다. 마찬가지로 O-A' 사이에서는 c축의 각도가 -18.3°, -17.6°, -15.9°로 조금씩 연속적으로 변화되는 것을 알 수 있다.
또한, CAAC-OS막에 전자 회절을 행하면 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, 빔 직경이 1nm 이상 30nm 이하인 전자 빔을 이용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 CAAC-OS막 상면에 행하면 스폿이 관측된다(도 10의 (A) 참조).
단면의 고분해능 TEM 이미지 및 평면의 고분해능 TEM 이미지에 의거하면, CAAC-OS막의 결정부가 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면의 고분해능 TEM 이미지에서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 행하는 경우, 예를 들어 out-of-plane법에 의한 InGaZnO4의 결정을 갖는 CAAC-OS막의 해석에서는 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 CAAC-OS막의 구조 해석을 행하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)하면 (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는 2θ를 56° 근방에 고정하고 φ스캔하여도 명료한 피크가 나타나지 않는다.
상술한 결과에 의거하면, CAAC-OS막은 상이한 결정부들 사이에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면의 고분해능 TEM 관찰에 의하여 확인된 층상으로 배열되는 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 행하였을 때 결정부가 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 에칭 등에 의하여 CAAC-OS막의 형상을 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되지 않는 경우도 있다.
또한, CAAC-OS막 내에서 c축 배향된 결정부가 균일하게 분포되지 않아도 된다. 예를 들어 CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터 결정 성장함으로써 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 될 수 있다. 또한, 불순물이 첨가된 CAAC-OS막에서는 불순물이 첨가된 영역이 변질되어 c축 배향된 결정부의 비율이 부분적으로 상이한 영역이 형성될 수 있다.
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. "불순물"이란 수소, 탄소, 실리콘, 전이 금속(transition metal) 원소 등, 산화물 반도체막의 주성분 이외의 원소를 가리킨다. 특히 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 빈자리는 캐리어 트랩이 되거나 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리가 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 이 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 이 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립의 입자 직경은 예를 들어 고분해능 TEM 이미지에서 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하인 경우가 많다. 또한, 다결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정립계가 확인될 수 있는 경우가 있다.
다결정 산화물 반도체막은 복수의 결정립을 갖고, 이 복수의 결정립 사이에서 결정 방위가 상이한 경우가 있다. 또한, XRD 장치를 사용하여 다결정 산화물 반도체막의 구조 해석을 행하는 경우, 예를 들어 out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 구조를 해석하면, 2θ가 31° 근방일 때의 피크, 2θ가 36° 근방일 때의 피크, 또는 이 외의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은 결정성이 높기 때문에 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는 높은 전계 효과 이동도를 갖는다. 다만, 다결정 산화물 반도체막은 결정립계에 불순물이 편석(偏析)하는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정립계는 결함 준위가 된다. 다결정 산화물 반도체막은 결정립계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는 CAAC-OS막을 사용한 트랜지스터와 비교하여 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, 예를 들어 nc-OS막의 고분해능 TEM 이미지에서는 결정립계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막과 비정질 산화물 반도체막을 구별하지 못하는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하는 경우, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 nc-OS막에 행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 가깝거나 결정부보다 프로브 직경이 작은 전자 빔을 사용하는 나노 빔 전자 회절을 nc-OS막에 행하면, 스폿이 관측된다. 또한, 나노 빔 전자 회절을 nc-OS막에 행하면, 휘도가 높은 원형(환형)의 영역이 관측되는 경우가 있다. 또한, 나노빔 전자 회절을 nc-OS막에 행하면, 환형 영역 내에 복수의 스폿이 관측되는 경우가 있다(도 10의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
따라서, nc-OS막은 CAAC-OS막과 비교하여 캐리어 밀도가 높게 되는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많게 되는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는 CAAC-OS막을 사용한 트랜지스터와 비교하여 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 된다. 다만, nc-OS막은 불순물이 비교적 많이 포함되어 있어도 형성될 수 있기 때문에 CAAC-OS막보다 형성이 용이하고 용도에 따라서는 적합하게 사용할 수 있는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는 높은 생산성으로 제작할 수 있는 경우가 있다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례다.
비정질 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되지 않는다.
XRD 장치를 사용한 구조 해석을 행하는 경우, out-of-plane법에 의한 비정질 산화물 반도체막의 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 전자 회절을 비정질 산화물 반도체막에 행하면 헤일로 패턴이 관측된다. 또한, 나노 빔 전자 회절을 비정질 산화물 반도체막에 행하면 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
비정질 산화물 반도체막은 수소 등의 불순물을 높은 농도로 포함한 산화물 반도체막이다. 또한, 비정질 산화물 반도체막은 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막은 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은 nc-OS막과 비교하여 캐리어 밀도가 더 높은 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는 노멀리 온의 전기 특성이 되기 쉽다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적합하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 준위 밀도가 높기 때문에 캐리어 트랩이 많게 되는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는 CAAC-OS막이나 nc-OS막을 사용한 트랜지스터와 비교하여 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 된다.
다음에, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리가 적은) 산화물 반도체막이다. 따라서, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는 노멀리 온의 전기 특성이 되는 일이 적다. 또한, 단결정 산화물 반도체막은 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에 캐리어 트랩이 적게 되는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은 결함이 적으면 밀도가 높게 된다. 또한, 산화물 반도체막은 결정성이 높으면 밀도가 높게 된다. 또한, 산화물 반도체막은 수소 등의 불순물 농도가 낮으면 밀도가 높게 된다. 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 amorphous-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
amorphous-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 확인되는 영역과, 결정부가 확인되지 않는 영역이 있다. amorphous-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의하여 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막에서는 TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 겹친 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조를 해석함으로써 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서 관찰되는 격자 무늬에 착안하여 격자 무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소는 각 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응하는 것으로 간주한다. 이 격자 무늬가 관찰되는 영역의 최대 길이를 amorphous-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 결정부의 크기가 0.8nm 이상인 것을 선택적으로 평가한다.
도 11은 고분해능 TEM 이미지를 사용하여 amorphous-like OS막 및 nc-OS막의 결정부(20개소~40개소)의 평균 크기의 변화를 조사한 결과를 나타낸 그래프다. 도 11을 보면, amorphous-like OS막은 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, TEM 관찰 초기에 크기가 1.2nm 정도이었던 결정부는 누적 조사량이 4.2×108e-/nm2이 되면 크기가 2.6nm 정도까지 성장한 것을 알 수 있다. 한편, 양질의 nc-OS막은 전자 조사 시작 시점으로부터 전자의 누적 조사량이 4.2×108e-/nm2이 될 때까지의 범위에서 전자의 누적 조사량에 관계없이 결정부의 크기가 변화되지 않은 것을 알 수 있다.
또한, 도 11에 도시된 amorphous-like OS막 및 nc-OS막의 결정부의 크기의 변화를 선형 근사하여 전자의 누적 조사량 0e-/nm2를 외삽(extrapolation)하면, 결정부의 평균 크기가 양의 값을 갖는 것을 알 수 있다. 그러므로, amorphous-like OS막 및 nc-OS막의 결정부가 TEM 관찰 전부터 존재하는 것을 알 수 있다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 빔 전자 회절을 사용함으로써 구조 해석이 가능하게 되는 경우가 있다.
도 10의 (C)는 전자총실(electron gun chamber)(210)과, 전자총실(210) 아래의 광학계(212)와, 광학계(212) 아래의 시료실(214)과, 시료실(214) 아래의 광학계(216)와, 광학계(216) 아래의 관찰실(220)과, 관찰실(220)에 설치된 카메라(218)와, 관찰실(220) 아래의 필름실(222)을 구비하는 투과 전자 회절 측정 장치다. 카메라(218)는 관찰실(220) 내부를 향하도록 설치된다. 또한, 필름실(222)을 구비하지 않아도 된다.
또한, 도 10의 (D)는 도 10의 (C)에 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시한 것이다. 투과 전자 회절 측정 장치 내부에서는 전자총실(210)에 설치된 전자총으로부터 방출된 전자가 광학계(212)를 통하여 시료실(214)에 배치된 물질(228)에 조사된다. 물질(228)을 통과한 전자는 광학계(216)를 통하여 관찰실(220) 내부에 설치된 형광판(229)에 입사된다. 입사된 전자의 강도에 따른 패턴이 형광판(229)에 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(218)는 형광판(229)을 향하도록 설치되어 있으며, 형광판(229)에 나타난 패턴을 촬영할 수 있다. 카메라(218)의 렌즈 중앙 및 형광판(229) 중앙을 통과하는 직선과, 형광판(229) 상면이 이루는 각도는 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록 카메라(218)로 촬영되는 투과 전자 회절 패턴의 변형이 커진다. 다만, 상기 각도를 미리 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정할 수도 있다. 또한, 카메라(218)를 필름실(222)에 설치하여도 좋은 경우가 있다. 예를 들어 카메라(218)를 전자(224)의 입사 방향과 대향하도록 필름실(222)에 설치하여도 좋다. 이 경우, 형광판(229)의 뒷면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(214)에는 시료인 물질(228)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(228)을 통과하는 전자를 투과시키는 구조를 갖는다. 홀더는 예를 들어 물질(228)을 X축, Y축, Z축 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 물질을 이동시킬 정밀도를 가지면 좋다. 이 범위는 물질(228)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 이용하여 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 10의 (D)에 도시된 바와 같이 물질에 대한 나노 빔인 전자(224)의 조사 위치를 변화시킴(스캔함)으로써, 물질의 구조가 변화되어 가는 모습을 확인할 수 있다. 이 때, 물질(228)이 CAAC-OS막인 경우에는 도 10의 (A)와 같은 회절 패턴이 관측된다. 또는, 물질(228)이 nc-OS막인 경우에는 도 10의 (B)와 같은 회절 패턴이 관측된다.
그런데, 물질(228)이 CAAC-OS막인 경우에도, nc-OS막 등과 같은 회절 패턴이 부분적으로 관측될 수 있다. 따라서, CAAC-OS막의 질은 일정 범위에서 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역의 비율을 비CAAC화율이라고 표기한다.
일례로서 성막 직후(as-sputtered라고 표기함) 또는 산소를 포함한 분위기하에서 450℃로 가열 처리한 후의 CAAC-OS막을 갖는 각 시료의 상면을 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초 동안 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써 CAAC화율을 도출하였다. 또한, 전자 빔으로서는 프로브 직경이 1nm인 나노 빔을 사용하였다. 또한, 6개의 시료에 대하여 같은 측정을 행하였다. 그리고, CAAC화율의 산출에는 6개의 시료의 평균값을 이용하였다.
각 시료의 CAAC화율을 도 12의 (A)에 도시하였다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)이었다. 또한, 450℃로 가열 처리한 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)이었다. 성막 직후와 비교하여 450℃로 가열 처리한 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어 400℃ 이상)로 가열 처리함으로써, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만으로 가열 처리하여도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인되지 않았다. 따라서, 가열 처리에 의하여 nc-OS막과 같은 구조를 갖는 영역이 이와 인접된 영역의 구조의 영향을 받아 재배열됨으로써 CAAC화된 것으로 시사된다.
도 12의 (B) 및 도 12의 (C)는 성막 직후 및 450℃로 가열 처리한 후의 CAAC-OS막의 평면의 고분해능 TEM 이미지다. 도 12의 (B)와 도 12의 (C)를 비교함으로써, 450℃로 가열 처리한 후의 CAAC-OS막은 막질이 더 균일한 것을 알 수 있다. 즉, 높은 온도로 가열 처리함으로써, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능하게 되는 경우가 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 메모리 셀 MC의 레이아웃 도면, 레이아웃 도면에 대응시킨 회로도, 및 단면 모식도의 일례에 대하여 도 13 및 도 14를 참조하여 설명하기로 한다.
도 13의 (A)는 메모리 셀 MC의 레이아웃 도면이다. 또한, 도 13의 (B)는 도 13의 (A)의 레이아웃 도면에 대응시킨 회로도다. 도 13의 (B)의 회로도는 도 7의 (B)의 회로도에 상당한다. 또한, 도 14는 도 13의 (A)의 일점 쇄선 A-B를 따른 단면 모식도다.
도 13의 (A) 및 도 14에는 기판(21), 반도체층(22), 절연층(23), 도전층(24), 절연층(25), 도전층(26), 도전층(27), 절연층(28), 도전층(29), 도전층(30), 도전층(30a), 절연층(31), 반도체층(32), 도전층(33), 도전층(34), 도전층(35), 절연층(36), 도전층(37), 도전층(38), 절연층(39), 도전층(40), 도전층(41), 도전층(42), 절연층(43), 도전층(44), 및 개구부(CT1) 내지 (CT5)를 도시하였다.
기판(21)으로서는 예를 들어 단결정 실리콘 기판(p형 반도체 기판 또는 n형 반도체 기판을 포함함), 탄소화 실리콘이나 질화 갈륨을 재료로 한 화합물 반도체 기판, SOI(Silicon On Insulator) 기판, 또는 유리 기판 등을 사용할 수 있다.
반도체층(22) 및 반도체층(32)으로서는 비정질 반도체, 미결정 반도체, 다결정 반도체 등을 사용할 수 있다. 예를 들어 비정질 실리콘이나 미결정 저마늄 등을 사용할 수 있다. 또한, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나, 유기 반도체 등을 사용할 수 있다.
특히 반도체층(32)은 산화물 반도체가 단층 구조 또는 적층 구조로 제공된 구성을 갖는 것이 바람직하다. 산화물 반도체는 적어도 인듐, 갈륨, 및 아연을 포함한 산화물이며, In-Ga-Zn계 산화물(IGZO라고도 표기함)을 사용하여 형성될 수 있다. 또한, "In-Ga-Zn계 산화물"이란 In, Ga, 및 Zn을 포함한 산화물을 가리키며, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다. 예를 들어 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물을 사용할 수 있다. 산화물 반도체의 형성 방법으로서는 스퍼터링법, ALD(Atomic Layer Deposition)법, 증착법, 도포법 등을 사용할 수 있다.
도전층(24), 도전층(26), 도전층(27), 도전층(29), 도전층(30), 도전층(30a), 도전층(33), 도전층(34), 도전층(35), 도전층(37), 도전층(38), 도전층(40), 도전층(41), 도전층(42), 및 도전층(44)은 알루미늄, 구리, 타이타늄, 탄탈럼, 텅스텐 등의 금속 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 형성 방법은 증착법, PE-CVD법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 사용할 수 있다.
절연층(23), 절연층(25), 절연층(28), 절연층(31), 절연층(36), 절연층(39), 및 절연층(43)은 단층 구조 또는 다층 구조의 무기 절연층 또는 유기 절연층으로 형성하는 것이 바람직하다. 무기 절연층으로서는 질화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 등을 단층 구조 또는 다층 구조로 형성하는 것이 바람직하다. 유기 절연층으로서는 폴리이미드 또는 아크릴 등을 단층 구조 또는 다층 구조로 형성하는 것이 바람직하다. 또한, 각 절연층의 제작 방법에 특별히 한정은 없지만, 예를 들어 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다.
또한, 반도체층(32)에 산화물 반도체를 사용하는 경우, 반도체층(32)에 접촉되는 절연층(31) 및 절연층(36)으로서는 무기 절연층을 단층 구조 또는 다층 구조로 형성하는 것이 바람직하다. 또한, 절연층(31) 및 절연층(36)은 반도체층(32)에 산소를 공급하는 효과를 가지면 더 바람직하다.
개구부(CT1) 및 개구부(CT2)는 도전층(26) 및 도전층(27)과, 반도체층(22)을 직접 접속시키기 위하여 절연층(23) 및 절연층(25)에 제공된다. 또한, 개구부(CT3)는 도전층(35)과 도전층(42)을 직접 접속시키기 위하여 절연층(36) 및 절연층(39)에 제공된다. 또한, 개구부(CT4)는 도전층(37)과 도전층(41)을 직접 접속시키기 위하여 절연층(39)에 제공된다. 또한, 개구부(CT5)는 도전층(40)과 도전층(44)을 직접 접속시키기 위하여 절연층(43)에 제공된다.
또한, 도 17 내지 도 29는 도 13의 (A)의 메모리 셀 MC의 레이아웃 도면, 및 도 13의 (A)의 일점 쇄선 A-B를 따른 단면 모식도의 도전층, 반도체층, 및 개구부를 적층 순서대로 도시한 것이다.
도 17의 (A) 및 (B)는 반도체층(22)과 같은 층에 형성하는 반도체층의 레이아웃 도면 및 단면 모식도다.
도 18의 (A) 및 (B)는 도전층(24)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 19의 (A) 및 (B)는 개구부(CT1) 및 개구부(CT2)와 같은 층에 형성하는 개구부의 레이아웃 도면 및 단면 모식도다.
도 20의 (A) 및 (B)는 도전층(26) 및 도전층(27)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 21의 (A) 및 (B)는 도전층(26) 및 도전층(27)과 같은 층에 형성하는 도전층과, 도전층(29), 도전층(30), 및 도전층(30a)과 같은 층에 형성하는 도전층을 전기적으로 접속시키기 위한 개구부(CT6)의 레이아웃 도면 및 단면 모식도다.
도 22의 (A) 및 (B)는 도전층(29), 도전층(30), 및 도전층(30a)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 23의 (A) 및 (B)는 반도체층(32)과 같은 층에 형성하는 층의 레이아웃 도면 및 단면 모식도다.
도 24의 (A) 및 (B)는 도전층(33), 도전층(34), 및 도전층(35)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 25의 (A) 및 (B)는 도전층(37) 및 도전층(38)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 26의 (A) 및 (B)는 개구부(CT3) 및 개구부(CT4)와 같은 층에 형성하는 개구부의 레이아웃 도면 및 단면 모식도다.
도 27의 (A) 및 (B)는 도전층(40), 도전층(41), 도전층(42)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
도 28의 (A) 및 (B)는 개구부(CT5)와 같은 층에 형성하는 개구부의 레이아웃 도면 및 단면 모식도다.
도 29의 (A) 및 (B)는 도전층(44)과 같은 층에 형성하는 도전층의 레이아웃 도면 및 단면 모식도다.
또한, 도 13의 (A)의 레이아웃 도면에 도시된 바와 같이, 반도체층(32)에 접촉되는 도전층(34) 및 도전층(35)은 반도체층(32)의 단부가 완전히 덮이지 않도록 제공하는 구성이 바람직하다. 이 구성으로 함으로써 도전층(30) 및 도전층(38)과 겹치는 면적을 삭감하여 도전층들 사이의 기생 용량을 줄일 수 있다. 따라서, 도전층(30) 및 도전층(38)의 전위가 변동됨에 따라 도전층(34) 및 도전층(35)의 전위가 변동되는 것을 억제할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
상기 실시형태의 도전층이나 반도체층은 스퍼터링법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인한 결함이 생성되지 않는다는 장점이 있다.
열 CVD법에 의한 성막은 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 행하여도 좋다.
또한, ALD법에 의한 성막은 체임버 내를 대기압하 또는 감압하로 하고, 반응용 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 행하여도 좋다. 예를 들어 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이 경우 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스를 도입함과 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 된다. 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 가스 도입 절차를 반복하는 횟수에 따라 박막의 두께를 조절할 수 있기 때문에 막 두께를 정밀하게 조절할 수 있어, ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여 상기 실시형태의 도전막이나 반도체막을 형성할 수 있다. 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화물 반도체막 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 In-O층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2 가스와 O3 가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합시켜 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 상기 실시형태의 반도체 장치를 전자 부품에 적용하는 예, 및 이 전자 부품을 구비하는 전자 기기에 적용하는 예에 대하여 도 15 및 도 16을 사용하여 설명한다.
도 15의 (A)에서는 상기 실시형태의 반도체 장치를 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 취출 방향이나 단자 형상에 따라 복수의 규격이나 명칭이 존재한다. 그래서 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
실시형태 4의 도 13 및 도 14에 도시된 바와 같은 트랜지스터로 구성되는 반도체 장치는 조립 공정(후공정)을 거쳐, 프린트 기판에 착탈 가능한 복수의 부품이 조합됨으로써 완성된다.
후공정에 대해서는 도 15의 (A)에 도시된 각 공정을 거쳐 완료시킬 수 있다. 구체적으로는 전공정에서 얻어지는 소자 기판이 완성(단계 S1)된 후, 기판 뒷면을 연삭(硏削)한다(단계 S2). 이렇게 하는 이유는 이 단계에서 기판을 박막화함으로써 전공정에서 기판이 휘는 것 등을 저감하고 부품으로서의 소형화를 도모할 수 있기 때문이다.
기판 뒷면을 연삭하고 기판을 복수의 칩으로 분리하는 다이싱 공정을 행한다. 그리고 분리된 칩을 각각 별도로 꺼내고 나서 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 행한다(단계 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 적절히 선택한다. 또한, 다이 본딩 공정은 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와, 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속시키는 와이어 본딩을 행한다(단계 S4). 금속 세선으로서 은선이나 금선을 사용할 수 있다. 또한, 와이어 본딩으로서는 볼 본딩이나 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에 에폭시 수지 등으로 밀봉하는 몰딩 공정을 행한다(단계 S5). 몰딩 공정을 실시함으로써 전자 부품의 내부가 수지로 충전되므로 기계적인 외력으로부터 내장되는 회로부나 와이어를 보호할 수 있고, 또한 수분이나 먼지로 인한 특성 열화를 저감시킬 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 S6). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 실시할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 행한다(단계 S7). 그리고 최종적인 검사 공정(스텝 S8)을 거쳐 전자 부품이 완성된다(스텝 S9).
상술한 전자 부품은 상기 실시형태의 반도체 장치를 포함한 구성으로 할 수 있다. 따라서, 신뢰성이 뛰어난 전자 부품을 실현할 수 있다.
또한, 완성된 전자 부품의 사시 모식도를 도 15의 (B)에 도시하였다. 도 15의 (B)에는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 15의 (B)에 도시된 전자 부품(700)은 리드(701) 및 회로부(703)를 갖는다. 도 15의 (B)에 도시된 전자 부품(700)은 예를 들어 프린트 기판(702)에 실장된다. 이와 같은 전자 부품(700)이 복수로 조합되고 프린트 기판(702) 위에서 각각 전기적으로 접속됨으로써 전자 기기의 내부에 탑재할 수 있다. 완성된 회로 기판(704)은 전자 기기 등의 내부에 제공된다.
다음에, 컴퓨터, 휴대형 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등의 전자 기기에 상술한 전자 부품을 적용하는 경우에 대하여 설명한다.
도 16의 (A)는 휴대형 정보 단말이며, 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등을 포함한다. 하우징(901)과 하우징(902)의 적어도 일부에는 상기 실시형태의 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 휴대형 정보 단말이 실현된다.
또한, 제 1 표시부(903a)는 터치 입력 기능을 갖는 패널이며, 예를 들어 도 16의 (A)의 왼쪽 도면과 같이, 제 1 표시부(903a)에 표시되는 선택 버튼(904)으로 '터치 입력'을 할지 '키보드 입력'을 할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대가 유용성을 실감할 수 있다. 여기서, 예를 들어 '키보드 입력'을 선택한 경우, 도 16의 (A)의 오른쪽 도면과 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이로써, 종래의 정보 단말과 같이 키 입력에 의한 빠른 문자 입력 등이 가능하다.
또한, 도 16의 (A)에 도시된 휴대형 정보 단말은 도 16의 (A)의 오른쪽 도면과 같이, 제 1 표시부(903a)와 제 2 표시부(903b) 중 한쪽을 떼어낼 수 있다. 제 2 표시부(903b)도 터치 입력 기능을 갖는 패널로 하면 운반 시에 더 경량화를 도모할 수 있으므로, 한쪽 손으로 하우징(902)을 가지고 다른 한쪽 손으로 조작할 수 있어 편리하다.
도 16의 (A)에 도시된 휴대형 정보 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등)나 기록 매체 삽입부 등이 하우징의 뒷면 또는 측면에 제공되어도 좋다.
또한, 도 16의 (A)에 도시된 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선 통신을 통하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구매하고 다운로드할 수도 있다.
또한, 도 16의 (A)에 도시된 하우징(902)에 안테나 및 마이크 기능이나 무선 기능을 갖게 하여 휴대 전화로서 사용하여도 좋다.
도 16의 (B)는 전자 페이퍼를 실장한 전자 서적(910)이며, 2개의 하우징(하우징(911)과 하우징(912))으로 구성되어 있다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공되어 있다. 하우징(911)과 하우징(912)은 축부(915)에 의하여 접속되어 있고, 이 축부(915)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(911)은 전원(916), 조작 키(917), 스피커(918) 등을 구비한다. 하우징(911)과 하우징(912) 중 적어도 하나에는 상기 실시형태의 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 전자 서적이 실현된다.
도 16의 (C)는 텔레비전 장치(920)이며, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치(920)의 조작은 하우징(921)이 구비하는 스위치나, 리모콘 조작기(924)에 의하여 행할 수 있다. 하우징(921) 및 리모콘 조작기(924)에는 상기 실시형태의 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 텔레비전 장치가 실현된다.
도 16의 (D)는 스마트 폰이며, 본체(930)에는 표시부(931), 스피커(932), 마이크(933), 조작 버튼(934) 등이 제공되어 있다. 본체(930) 내에는 상기 실시형태의 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 스마트 폰이 실현된다.
도 16의 (E)는 디지털 카메라이며, 본체(941), 표시부(942), 조작 스위치(943) 등으로 구성되어 있다. 본체(941) 내에는 상기 실시형태의 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 디지털 카메라가 실현된다.
상술한 바와 같이, 본 실시형태에 기재된 전자 기기에는 상기 실시형태에 따른 반도체 장치가 제공되어 있다. 따라서, 신뢰성이 뛰어난 전자 기기가 실현된다.
(실시예 1)
본 실시예에서는 시험적으로 제작한 반도체 장치의 상세한 구성에 대하여 설명한다.
시험적으로 제작한 반도체 장치의 스펙은 아래 표와 같다.
1셀당 비트수 4
밀도 128kbit
디자인룰(테크놀로지) 0.18μm CMOS
0.35μm CAAC-IGZO
셀 크기 34.23μm2
(8.15μm×4.2μm)
구성 128rows×8×32columns
입력 및 출력 32bit
기록 시간(Twrite) 200ns
판독 시간(Tread) 900ns
기록 간격 270ns
판독 간격 1170ns
기록 전력 6.65mW
판독 전력 6.44mW
전원 VDD/VDM=1.8V/3.5V
VH/VL=4.6V/-1V
또한, 도 30은 제작한 반도체 장치의 칩 사진이다.
반도체 장치가 갖는 메모리 셀의 회로 구성은 실시형태 1에서 설명한 도 1의 구성을 채용하였다. 메모리 셀의 동작은 실시형태 1에서 설명한 도 2 및 도 3의 구성을 채용하였다. 메모리 셀 주변의 블록도는 실시형태 1에서 설명한 도 4의 구성을 채용하였다. 타이밍 차트는 실시형태 1에서 설명한 도 5 및 도 6의 구성을 채용하였다.
시험적으로 제작한 반도체 장치는 상기 각 구성이 채용됨으로써 전하량을 고정밀도로 제어할 수 있고, 셀 문턱 값의 좁은 분포를 실현할 수 있으므로, 16개 값(4bit/cell)과 같은 멀티 레벨 데이터를 유지할 수 있다.
판독 동작에 의하여 얻어지는 판독 전압과 비트수의 관계에 대하여 도 31에 도시하였다. 도 31에서 알 수 있는 바와 같이, 각 비트에 대응하는 판독 전압의 분포는 좁고 날카로운 피크를 갖고, 3σ는 최대로 47mV이었다. 얻어진 판독 전압의 분포는 비트마다 겹치지 않고 분리할 수 있었다.
(실시예 2)
본 실시예에서는 실시예 1과 별도로 시험적으로 제작된 반도체 장치의 상세한 구성에 대하여 설명한다. 본 실시예는 실시예 1의 반도체 장치의 4bit A/D컨버터를 전압 폴로어 회로로 치환한 점이 실시예 1과 다르다.
본 실시예에서는 이 전압 폴로어 회로를 갖는 반도체 장치의 멀티 레벨 데이터의 기록 시간 및 재기록 내성과, 멀티 레벨 데이터의 기록 동작 및 판독 동작에 대하여 보고한다. 또한, 메모리 셀의 회로 구성 및 동작은 실시형태 1에서 설명한 구성을 원용한다.
도 32는 제작한 반도체 장치의 외관 사진이다. 또한, 제작한 반도체 장치의 스펙은 아래 표와 같다. 제작한 반도체 장치가 갖는 전압 폴로어 회로는 실시예 1에서 제작한 반도체 장치가 갖는 A/D컨버터보다 회로가 차지하는 면적을 축소시킬 수 있다.
멀티 레벨 16
디자인룰(테크놀로지) 0.18μm CMOS,
0.35μm CAAC-IGZO
셀 크기 34.23μm2 (8.15μm×4.2μm)
구성 128rows×8×32columns
액세스 셀수 8
기록 시간(Twrite) 200ns
판독 시간(Tread) 10μs
전원 VDD/ VDM/ VH/ VSS/ VL
=1.8V/ 3.5V/ 4.6V/ 0V/ -1V
제작한 메모리 셀을 갖는 반도체 장치의 회로 블록도를 도 33에 도시하였다. 제작한 반도체 장치는 메모리 셀 어레이, 로우 드라이버, 입력 선택기, 출력 선택기, 콤퍼레이터, 및 전압 폴로어 회로로 구성된다.
메모리 셀의 셀 문턱 값의 분포를 도 34에 도시하였다. 도 34에 의거하여 16개 값의 분포가 겹치지 않고 분리된 것을 확인할 수 있었다. 또한, 각 비트에 대응하는 판독 전압의 분포에서 3σ는 최대로 37mV이었다.
도 35의 (A)는 기록 시간 Twrite과 셀 문턱 값의 최빈값의 관계를 나타낸 그래프다. 또한, 도 35의 (B)는 기록 시간 Twrite과 셀 문턱 값의 3σ의 관계를 나타낸 그래프다. 제작한 반도체 장치에서는 Twrite를 200ns로 함으로써 4bit의 각 데이터가 기록된 메모리 셀의 Vth와 분포의 양쪽 모두가 안정되는 것이 시사되었다. 또한, 데이터 "1000"에서는 비트 라인의 전위의 전환에 따른 편차의 영향을 확인할 수 있었다.
또한, 27℃에서의 리텐션에 대하여 도 36에 도시하였다. 리텐션의 측정에는 데이터 "1110"를 사용하였다. 130시간 유지시켰을 때, 셀 문턱 값에 약 30mV의 전압 변동이 확인되었다. 각 데이터의 셀 문턱 값의 피크들 사이를 170mV, 각 셀 문턱 값의 3σ를 37mV로 하면, 리텐션의 마진은 96mV가 된다. 따라서, 17일 동안의 리텐션이 개산되었다.
CT1-CT5: 개구부
R1-R5, W1-W7: 시각
10: 반도체 장치
11, 11_A, 11_B, 12, 12_A, 20_A, 20_B: 트랜지스터
13: 용량 소자
21: 기판
22, 32: 반도체층
23, 25, 28, 31, 36, 39, 43: 절연층
24, 26, 27, 29, 30, 33, 34, 35, 37, 38, 40-42, 44: 도전층
51: 트랜지스터
52-54: 스위치
55-62: 배선
71, 73: 스위치
72, 74, 75: 트랜지스터
76, 79-84: 배선
200: 반도체 장치
201: 메모리 셀 어레이
202: 행 방향 드라이버
203: 열 방향 드라이버
204: 선택기
205: A/D 컨버터
206: 콤퍼레이터
210: 전자총실
212, 216: 광학계
214: 시료실
218: 카메라
220: 관찰실
222: 필름실
224: 전자
228: 물질
229: 형광판
700: 전자 부품
701: 리드
702: 프린트 기판
703: 회로부
704: 회로 기판
901, 902, 911, 912, 921: 하우징
903a, 903b, 913, 914, 922, 931, 942: 표시부
904: 선택 버튼
905: 키보드
910: 전자 서적
915: 축부
916: 전원
917: 조작 키
918, 932: 스피커
920: 텔레비전 장치
923: 스탠드
924: 리모콘 조작기
930, 941: 본체
933: 마이크
934: 조작 버튼
943: 조작 스위치

Claims (10)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 포함하는 메모리 셀;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 메모리 셀은 데이터 전압에 따른 전하를 노드에 유지할 수 있고,
    상기 노드는 상기 용량 소자의 전극 중 하나에 전기적으로 접속되어 있고,
    상기 노드는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 노드는 상기 제 2 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되어 있고,
    상기 데이터 전압을 판독하고 상기 제 1 배선에 공급하는 단계는 제 1 단계, 제 2 단계, 및 제 3 단계를 포함하고,
    상기 제 1 단계는 상기 제 1 배선을 프리차지하는 단계를 포함하고,
    상기 제 2 단계는 상기 데이터 전압에 따라 상기 제 1 배선의 전위를 상기 제 1 트랜지스터를 통하여 상기 제 2 배선에 방전하는 단계를 포함하고,
    상기 제 3 단계는 상기 제 1 배선의 상기 전위를 제 1 전위에 근접시키는 단계를 포함하고,
    상기 제 1 전위는 상기 노드의 전위와 상기 제 1 트랜지스터의 문턱 전압의 합계이고,
    상기 제 2 단계에서 상기 제 2 배선의 전위는 상기 제 1 배선의 전위의 변화에 따라 전환되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 실리콘을 포함한 반도체층을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 산화물 반도체를 포함한 반도체층을 포함하는, 반도체 장치.
  4. 전자 부품에 있어서,
    제 1 항에 따른 반도체 장치; 및
    상기 반도체 장치에 전기적으로 접속된 리드를 포함하는, 전자 부품.
  5. 전자 기기에 있어서,
    제 4 항에 따른 전자 부품; 및
    표시 장치를 포함하는, 전자 기기.
  6. 반도체 장치에 있어서,
    제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 포함하는 메모리 셀;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 메모리 셀은 데이터 전압에 따른 전하를 노드에 유지할 수 있고,
    상기 노드는 상기 용량 소자의 전극 중 하나에 전기적으로 접속되어 있고,
    상기 노드는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 노드는 상기 제 2 트랜지스터의 소스 또는 드레인 중 하나에 전기적으로 접속되어 있고,
    상기 데이터 전압을 판독하고 상기 제 1 배선에 공급하는 단계는 제 1 단계, 제 2 단계, 및 제 3 단계를 포함하고,
    상기 제 1 단계는 상기 제 1 배선을 프리차지하는 단계를 포함하고,
    상기 제 2 단계는 상기 데이터 전압에 따라 상기 제 1 배선의 전위를 상기 제 1 트랜지스터를 통하여 상기 제 2 배선에 방전하는 단계를 포함하고,
    상기 제 3 단계는 상기 제 1 배선의 상기 전위를 제 1 전위에 근접시키는 단계를 포함하고,
    상기 제 1 전위는 상기 노드의 전위와 상기 제 1 트랜지스터의 문턱 전압의 합계이고,
    상기 제 2 단계에서 상기 제 2 배선의 전위와 상기 제 1 배선의 전위의 차이는 임의의 전압보다 낮게 되도록 제어되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 실리콘을 포함한 반도체층을 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 2 트랜지스터는 산화물 반도체를 포함한 반도체층을 포함하는, 반도체 장치.
  9. 전자 부품에 있어서,
    제 6 항에 따른 반도체 장치; 및
    상기 반도체 장치에 전기적으로 접속된 리드를 포함하는, 전자 부품.
  10. 전자 기기에 있어서,
    제 9 항에 따른 전자 부품; 및
    표시 장치를 포함하는, 전자 기기.
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