JP6423858B2 - 半導体装置、電子部品、及び電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。

近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いて電荷を保持し、該データを読み出す構成について開示している。

特開２０１２−２５６４００号公報

一つのメモリセルに記憶できるデータ数を増やす、所謂多値化を実現するためには、電荷を保持することで切り替わる電位の分布を増やすことが有効である。

しかしながら電位の分布を増やすために電位を大きくすると、電位を読み出すためのトランジスタにおいて高電圧に対する耐性（耐圧ともいう）が問題となる。

電位を読み出すためのトランジスタとしては、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）が用いられる。Ｓｉトランジスタの耐圧を考慮すると、電位の分布を増やすための電位の上限は数Ｖ程度が限度である。

そこで本発明の一態様は、新規な構成の半導体装置等を提供することを課題の一とする。

または、本発明の一態様は、電位の分布の数を増やして多値化できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、電位の分布の数を増やして多値化しても、データを読み出すためのＳｉトランジスタの耐圧を必要としない、新規な構成の半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子とを有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのゲートは、第１のトランジスタのソース又はドレインの他方に電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、第３のトランジスタのゲートは、第４の配線に電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、第４のトランジスタのゲートは、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第６の配線に電気的に接続され、第４のトランジスタのソース又はドレインの他方は、第７の配線に電気的に接続され、容量素子の一方の電極は、第２のトランジスタのゲートに電気的に接続され、容量素子の他方の電極は、第８の配線に電気的に接続され、第１の配線は、第１の信号を伝えることができる機能を有し、第２の配線は、第２の信号を伝えることができる機能を有し、第３の配線は、第１の電位を伝えることができる機能を有し、第４の配線は、第３の信号を伝えることができる機能を有し、第５の配線は、第２の電位を伝えることができる機能を有し、第６の配線は、第４のトランジスタのゲートの電位に従って電流を流すことのできる機能を有し、第７の配線は、第４のトランジスタのゲートの電位に従って電流を流すことのできる機能を有し、第８の配線は、第４の信号を伝えることができる機能を有し、第１の信号は、第１のトランジスタを導通状態として、第２のトランジスタのゲートに第２の信号の電位を与えることのできる機能を有し、第１の信号は、第１のトランジスタを非導通状態として、第２のトランジスタのゲートに第２の信号の電位を保持することのできる機能を有し、第４の信号は、第２のトランジスタのゲートの電位を下降させて、第２のトランジスタの導通状態を変化させて、第４のトランジスタのゲートに第１の電位を与えることのできる機能を有し、第３の信号は、第３のトランジスタを導通状態として、第４のトランジスタのゲートに第２の電位を与えることのできる機能を有することができる機能を有し、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとは、半導体層が酸化物半導体を有し、第４のトランジスタは、半導体層がシリコンを有する半導体装置である。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様により、新規な構成の半導体装置等を提供することができる。

または、電位の分布の数を増やして多値化できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様により、電位の分布の数を増やして多値化しても、データを読み出すためのＳｉトランジスタの耐圧を必要としない、新規な構成の半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。

本発明の一態様を説明する回路図。 本発明の一態様を説明するためのＶＤ−ＩＤ特性図。 本発明の一態様を説明するためのＶＤ−ＩＤ特性図。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明するための回路ブロック図。 本発明の一態様を説明するための回路ブロック図。 本発明の一態様を説明するための回路ブロック図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 電子照射による結晶部の変化を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。 ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを示す図。 ペレットを説明する図。 被形成面においてペレットに加わる力を説明する図。 被形成面におけるペレットの動きを説明する図。 ＩｎＧａＺｎＯ_４の結晶を説明する図。 原子が衝突する前のＩｎＧａＺｎＯ_４の構造などを説明する図。 原子が衝突した後のＩｎＧａＺｎＯ_４の構造などを説明する図。 原子が衝突した後の原子の軌跡を説明する図。 ＣＡＡＣ−ＯＳおよびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。 本発明の一態様を説明する断面模式図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの回路構成及びその動作について、図１を参照して説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

＜メモリセルの回路構成について＞
図１は、メモリセルＭＣの一例を示す回路図である。

図１に示すメモリセルＭＣでは、トランジスタ１１と、トランジスタ１２と、トランジスタ１３と、トランジスタ１４と、容量素子２１と、を示している。なおメモリセルＭＣは、図１では、図示を省略しているが、実際にはマトリクス状に複数設けられている。

トランジスタ１１のゲートは、配線ＷＷＬに接続される。また、トランジスタ１１のソース又はドレインの一方は、配線ＷＢＬに接続される。また、トランジスタ１１のソース又はドレインの他方は、トランジスタ１２のゲートに接続される。また、トランジスタ１１のソース又はドレインの他方は、容量素子２１の一方の電極に接続される。

トランジスタ１２のゲートは、トランジスタ１１のソース又はドレインの他方に接続される。また、トランジスタ１２のゲートは、容量素子２１の一方の電極に接続される。また、トランジスタ１２のソース又はドレインの一方は、配線ＶＬ１に接続される。また、トランジスタ１２のソース又はドレインの他方は、トランジスタ１４のゲートに接続される。また、トランジスタ１２のソース又はドレインの他方は、トランジスタ１３のソース又はドレインの一方に接続される。

トランジスタ１３のゲートは、配線ＲＥＬに接続される。また、トランジスタ１３のソース又はドレインの一方は、トランジスタ１２のソース又はドレインの他方に接続される。また、トランジスタ１３のソース又はドレインの一方は、トランジスタ１４のゲートに接続される。また、トランジスタ１３のソース又はドレインの他方は、配線ＶＬ２に接続される。

容量素子２１の一方の電極は、トランジスタ１１のソース又はドレインの他方に接続される。また、容量素子２１の一方の電極は、トランジスタ１２のゲートに接続される。また、容量素子２１の他方の電極は、配線ＲＷＬが接続される。

なお図１において、トランジスタ１１と、トランジスタ１２と、容量素子２１との間のノードをノードＦＮという。また図１において、トランジスタ１２と、トランジスタ１３と、容量素子２１との間のノードをノードＤＮという。

上述したトランジスタ１１乃至１３は、半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）である。ＯＳトランジスタは、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）に比べてオフ電流が極めて低い。またＯＳトランジスタは、Ｓｉトランジスタに比べて高電圧に対する耐性（耐圧）に優れている。

そのため図１のメモリセルの構成では、トランジスタ１１を非導通状態とすることで、電気的に浮遊状態となるノードＦＮに電荷を保持し続けることができる。またこの電荷の保持は、ＯＳトランジスタの耐圧が優れていることを利用して、ノードＦＮに与える電位を増やし、保持できる電位の分布を多くすることができる。そのため、一つのメモリセルに記憶できるデータ数を増やす、所謂多値化を実現することができる。

例えば、２．５Ｖの電圧で８値の電位の分布を保持できる場合、電圧を１０Ｖにすることで３２値の電位の分布を保持することが可能になる。図１のメモリセルの構成では、ゲートにノードＦＮが接続されたトランジスタ１２もＯＳトランジスタで構成する。そのためトランジスタ１２をＯＳトランジスタで構成する場合、Ｓｉトランジスタで構成する場合に比べて、耐圧に優れたトランジスタとすることができる。

メモリセルを小面積化する場合にトランジスタサイズを小さくすると、Ｓｉトランジスタではスケーリング則に従ってゲート絶縁膜を薄膜化する必要がある。一方でそのため耐圧が劣ってしまう。一方で、ＯＳトランジスタの場合、メモリセルを小面積化するためにトランジスタサイズを小さくしてもゲート絶縁膜を薄膜化する必要がない。そのため、ソースとドレインとの間の耐圧、及びゲートとソース又はドレインとの間の耐圧に優れたトランジスタを用いることができる。従ってＯＳトランジスタの中でもトランジスタ１１及び１２は、耐圧に優れたトランジスタであることがより好ましい。

またトランジスタ１３について図１の構成は、ＯＳトランジスタであるとしたが、Ｓｉトランジスタであってもよい。あるいは、スイッチング特性に優れたＯＳトランジスタとすることが好ましい。スイッチング特性に優れたトランジスタ１３としては、ゲート絶縁膜をトランジスタ１１又は１２よりも薄膜化したトランジスタとすることで実現できる。

なお図面において示す回路図では、ＯＳトランジスタであることを示すために、ＯＳの符号を併せて図示している。またＯＳトランジスタは、特に断りのない限りｎチャネル型のトランジスタとして説明する。そのため、トランジスタ１１乃至１３では、ゲートに与える信号がＨレベルのときにソースとドレインとの間が導通状態となり、Ｌレベルの信号のときに非導通状態となる。

トランジスタ１４のゲートは、トランジスタ１２のソース又はドレインの他方に接続される。また、トランジスタ１４のゲートは、トランジスタ１３のソース又はドレインの一方に接続される。また、トランジスタ１４のソース又はドレインの一方は、配線ＲＢＬに接続される。また、トランジスタ１４のソース又はドレインの他方は、配線ＳＬに接続される。

トランジスタ１４では、ｐチャネル型のトランジスタとして説明する。トランジスタ１４は、ゲートの電位であるノードＤＮがＨレベルになるにつれてソースとドレインとの間を流れる電流Ｉｄが減少し、Ｌレベルになるにつれて電流Ｉｄが増加する。

上述したトランジスタ１４は、Ｓｉトランジスタである。Ｓｉトランジスタは、ＯＳトランジスタに比べ電界効果移動度（単に移動度ともいう）が大きい。そのため、トランジスタ１４では、ソースとドレインとの間に流れる電流Ｉｄを大きくすることができる。

なお図面において示す回路図では、Ｓｉトランジスタであることを示すために、Ｓｉの符号を併せて図示している。

配線ＷＷＬは、書き込みワード信号ＷＷＳが与えられる機能を有する配線である。書き込みワード信号ＷＷＳは、配線ＷＢＬの電位をノードＦＮに与えるために、トランジスタ１１を導通状態とするための信号である。また書き込みワード信号ＷＷＳは、ノードＦＮに与えられた電位に応じた電荷を保持するために、トランジスタ１１を非導通状態とするための信号である。

配線ＷＢＬは、データ信号Ｖｄａｔａが与えられる機能を有する配線である。データ信号Ｖｄａｔａは、メモリセルＭＣで多値のデータを記憶するための信号である。多値のデータは、ｋビット（ｋは２以上の自然数）であれば２^ｋ値のデータである。具体的には、８ビットであれば２５６値のデータであり、データ信号Ｖｄａｔａは２５６段階の電位のいずれか一を有する信号である。

配線ＲＷＬは、読み出しワード信号ＲＷＳが与えられる機能を有する配線である。読み出しワード信号ＲＷＳは、データの読み出し時において、容量素子２１の容量結合を用いてノードＦＮの電位を段階的に切り替えるための電位を与える信号である。また読み出しワード信号ＲＷＳは、データ書き込み時において、定電位を与える信号である。

上述したように図１のメモリセルの構成では、トランジスタ１１及び１２を耐圧に優れたトランジスタとする。そのため、配線ＷＷＬ、配線ＷＢＬ、及び配線ＲＷＬの電位の数を増やし、ノードＦＮが取りうる電位の範囲を広げて保持できる電位の分布を増やすことができる。なお配線ＷＷＬ、配線ＷＢＬ、配線ＲＷＬ、及びノードＦＮに加わる電位をＶｏｓとして説明する。

配線ＶＬ１は、電位Ｖ１が与えられる機能を有する配線である。また配線ＶＬ２は、電位Ｖ２が与えられる機能を有する配線である。電位Ｖ１は、電位Ｖ２よりも大きい電位であることが好ましい。

なお電位Ｖ１及び電位Ｖ２は、トランジスタ１４のゲートに印加する電位である。トランジスタ１４は、Ｓｉトランジスタであり、上述したＯＳトランジスタに比べて耐圧が劣る。そのため、電位Ｖ１及び電位Ｖ２によってトランジスタ１４に加わる電位は、配線ＷＷＬ、配線ＷＢＬ、及び配線ＲＷＬの電位よりも小さくすることが好ましい。すなわち、トランジスタ１４に加わる電位をＶｓｉとして説明すると、Ｖｓｉは、上述したＶｏｓよりも小さい電位となる。

配線ＲＥＬは、読み出しパルス信号ＲＰＳが与えられる機能を有する配線である。読み出しパルス信号ＲＰＳは、データの読み出し時において、配線ＶＬ２の電位をノードＤＮに定期的に与えるために、トランジスタ１３を導通状態又は非導通状態にする信号である。また読み出しパルス信号ＲＰＳは、データ書き込み時において、トランジスタ１３を非導通状態とするための信号である。

配線ＲＢＬは、電位ＶＤが与えられる機能を有する配線である。また配線ＳＬは、電位ＶＳが与えられる機能を有する配線である。

電位ＶＤは、電位ＶＳよりも大きい電位であるとして説明する。なお図１では、トランジスタ１４をｐチャネル型のトランジスタとして説明し、トランジスタ１４はノードＤＮの電位に応じて電流Ｉｄが流れる。

なお本明細書において、書き込みワード信号ＷＷＳをＨレベルとし、フローティングノードＦＮの電位が、ビット線ＢＬの電位となることを、メモリセルにデータを書き込む、という。また、読み出しパルス信号ＲＰＳと、読み出しワード信号ＲＷＳを制御することでノードＤＮの電位を変化させ、該ノードＦＮの電位に応じて電流Ｉｄを変化させることを、メモリセルからデータを読み出す、という。

本発明の一態様である図１の構成では、トランジスタ１１のソース又はドレインと、トランジスタ１２のゲートを接続するノードＦＮに、複数の電位の分布を保持することができる。図１の構成は、ノードＦＮのＶｏｓを、データを読み出すためのトランジスタ１４に直接与えることなくデータを読み出すことができる構成とすることができる。データを読み出すためのトランジスタ１４では、Ｖｏｓよりも小さいＶｓｉが与えられ、ＯＳトランジスタよりも移動度の大きいＳｉトランジスタを用いたデータの読み出しをすることができる。

＜ＯＳトランジスタについて＞
次いで図１のトランジスタ１１乃至１３に用いることのできるＯＳトランジスタについて詳述する。ＯＳトランジスタは、耐圧に優れ、極めて低いオフ電流が得られるトランジスタである。

まずＯＳトランジスタの極めて低いオフ電流について説明する。

ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

なおオフ電流とは、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。ｎチャネル型トランジスタの閾値電圧が、例えば、０Ｖ乃至２Ｖ程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。

以上説明した、オフ電流が極めて低いＯＳトランジスタを適用するトランジスタは、図１に示すトランジスタ１１である。ＯＳトランジスタを適用したトランジスタ１１は、非導通状態とした際にトランジスタを流れる電流を極めて小さい量にすることができるため、ノードＦＮの電位の変動量を極めて小さい量にすることができる。そしてトランジスタ１１を非導通状態にし続けることで、メモリセルＭＣはデータを保持することができる。

なおデータを保持する期間において、トランジスタ１１には、所定の電圧が供給され続けている場合がある。例えば、トランジスタ１１のゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルＭＣの場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリセルＭＣに供給されているとしても、実質的には、メモリセルＭＣは不揮発性であると表現することができる。

次いで、ＯＳトランジスタの優れた耐圧について説明する。

ＯＳトランジスタのチャネル形成領域となる半導体層には酸化物半導体を用いる。酸化物半導体は、シリコンよりも大きいバンドギャップの半導体である。そのため、ＯＳトランジスタは、Ｓｉトランジスタよりも耐圧に優れたトランジスタとすることができる。

ＯＳトランジスタのチャネル形成領域となる半導体層は、一例としてＩｎ−Ｇａ−Ｚｎ系酸化物を挙げることができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、シリコンよりも１乃至２Ｖ程度バンドギャップが大きい。そのためＯＳトランジスタに高電圧が印加されてもアバランシェブレークダウンが起こりにくく、耐圧が高い。そのためＯＳトランジスタは絶縁破壊を起こしにくく、高電圧が与えられたノードの電荷を保持し続けることができる。

またＯＳトランジスタは、電子を多数キャリアとする蓄積型のトランジスタである。この場合、酸化物半導体層に接するソース電極およびドレイン電極として機能する導電層からチャネル形成領域へ延びる電界を短距離で遮蔽できる。そのためＯＳトランジスタは、短チャネル効果が起きにくい。

ＯＳトランジスタは、短チャネル効果を抑制できるため、Ｓｉトランジスタにおいては短チャネル効果を抑制するために講じていたゲート絶縁膜を薄く形成する必要がない。そのため、ＯＳトランジスタはゲート絶縁膜を厚く形成することができ、耐圧の向上を図ることができる。

以上説明した、ゲート絶縁膜を厚くできるＯＳトランジスタを適用するトランジスタは、図１に示すトランジスタ１２である。ゲート絶縁膜を厚くできるＯＳトランジスタを適用したトランジスタ１２は、耐圧に優れたトランジスタとすることができるため、絶縁破壊をなくすことができる。メモリセルＭＣは、ノードＦＮが取りうる電位の分布を増やした、データを保持することができる。

なおトランジスタ１２以外のＯＳトランジスタであるトランジスタ１１又は１３は、トランジスタ１２と同じ膜厚のゲート絶縁膜とすればよい。該構成とすることで一様なゲート絶縁膜の膜厚を有するＯＳトランジスタで、メモリセルＭＣを構成することができる。

なおトランジスタ１２以外のＯＳトランジスタであるトランジスタ１１又は１３は、ゲート絶縁膜を薄くしてもよい。例えば、トランジスタ１２のゲート絶縁膜よりもトランジスタ１１又は１３のゲート絶縁膜を薄くしてもよい。該構成とすることでトランジスタのソースとドレインとを流れる電流量を増やすことができるため、スイッチング特性の向上を図ることができる。

＜ＯＳトランジスタの耐圧について＞
ここでＯＳトランジスタの耐圧について、Ｓｉトランジスタの耐圧の比較し、説明する。

図２では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図２では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図２に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図３（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図３（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図３（Ａ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図３（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図３（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図３（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図２、図３（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて耐圧が高い。そのためメモリセルＭＣは、ノードＦＮが取りうる電位の分布を増やした、データを保持することができる。

＜メモリセルの動作について＞
次いで図４乃至図７において、図１に示すメモリセルＭＣの動作を説明する。図４では、メモリセルへのデータの書き込みの動作、図５乃至７ではデータの読み出しの動作について説明する。なお図５乃至７におけるデータの読み出しは、それぞれ異なるデータの読み出しについて説明を行う。

なおメモリセルＭＣで書き込み・読み出しを行うデータは、８ビットのデータを一例に挙げて説明する。そのため、メモリセルＭＣに書き込む電位の分布の数が２５６値の場合について説明する。データ信号の電位の分布は、ｄ［０］乃至ｄ［２５５］と表すことができる。ｄ［０］乃至ｄ［２５５］は、ｄ［０］から順にｄ［２５５］にかけて高い電位の分布をとる。

また図４乃至７に示すタイミングチャート図は、図１で示した配線ＷＢＬ、配線ＷＷＬ、ノードＦＮ、配線ＲＷＬ、ノードＤＮ、及び配線ＲＥＬの各信号、並びにトランジスタ１４を流れる電流Ｉｄの変化について示すものである。

なお配線ＷＢＬに与えられるデータ信号Ｖｄａｔａ、配線ＷＷＬに与えられる書き込みワード信号ＷＷＳ、配線ＲＷＬに与えられる読み出しワード信号、ノードＦＮの電位は、上述したように、トランジスタ１１及び１２を耐圧に優れたトランジスタに与える信号、及び電位である。そのため各配線及びノードに与える電位は、Ｖｏｓとして表すことができる。Ｖｏｓは、Ｈレベルの電位ＶＤ１と、Ｌレベルの電位ＶＳ１との間で与えることができる電位である。

なお、ノードＤＮに与えられる配線ＶＬ１及び配線ＶＬ２の電位、並びに配線ＲＥＬに与えられる読み出しパルス信号ＲＰＳの電位は、Ｖｏｓよりも小さい電位であるＶｓｉとして表すことができる。Ｖｓｉは、Ｈレベルの電位Ｖ１と、Ｌレベルの電位Ｖ２との間で与えることができる電位である。

なお、トランジスタ１４を流れる電流Ｉｄは、電流が流れない０の状態から、ノードＤＮの変動に従って電流Ｉｄａｔａで電流量が飽和するものとして表すことができる。

図４では、データの書き込みについて説明する。データの書き込みの動作は、時刻ｔ１乃至ｔ３の動作によって説明することができる。

図４に示す時刻ｔ１では、書き込みワード信号ＷＷＳをＨレベルにして、データ信号Ｖｄａｔａの電位ｄ［０］乃至ｄ［２５５］のいずれか一の電位をノードＦＮに与える。このとき読み出しワード信号ＲＷＳはＨレベルに固定する。またこのとき読み出しパルス信号ＲＰＳはＬレベルに固定する。

時刻ｔ１では、予めノードＤＮがＨレベルとなるようにしておくことが好ましい。ノードＤＮをＨレベルとしておくことで、トランジスタ１４を非導通状態とすることができ、不要な電流Ｉｄが流れることを確実に防ぐことができる。

なお、時刻ｔ１では、予めノードＤＮがＨレベルとするために予めトランジスタ１２が導通状態となる信号をノードＦＮに与え、ノードＤＮをＨレベルにしてもよい。あるいは、データ信号Ｖｄａｔａの電位ｄ［０］乃至ｄ［２５５］をトランジスタ１２が導通状態となる信号としてノードＦＮに与え、ノードＤＮをＨレベルにしてもよい。

次いで図４に示す時刻ｔ２では、書き込みワード信号ＷＷＳをＬレベルにして、ノードＦＮに与えたデータ信号Ｖｄａｔａの電位ｄ［０］乃至ｄ［２５５］のいずれか一の電位を保持する。このとき読み出しワード信号ＲＷＳはＨレベルに固定する。またこのとき読み出しパルス信号ＲＰＳはＬレベルに固定する。ノードＤＮの電位、電流Ｉｄについては、時刻ｔ１と同様である。

なおノードＦＮは、書き込みワード信号ＷＷＳをＬレベルにすることで電気的に浮遊状態となる。

次いで図４に示す時刻ｔ３では、データ信号ＶｄａｔａをＬレベルにし、データの書き込みを終了する。このとき書き込みワード信号ＷＷＳはＬレベル、読み出しワード信号ＲＷＳはＨレベルに固定する。またこのとき読み出しパルス信号ＲＰＳはＬレベルに固定する。ノードＤＮの電位、電流Ｉｄについては、時刻ｔ１と同様である。

以上のようにして、電位ｄ［０］乃至ｄ［２５５］をノードＦＮに与えることができる。ノードＦＮに与える電位ｄ［０］乃至ｄ［２５５］は、上述したようにＶｏｓといった広い電位の分布をとるが、トランジスタ１１及びトランジスタ１２を耐圧に優れたトランジスタとすることで該電位に応じた電荷の保持を実現できる。

次いで図５乃至７では、ノードＦＮに保持したデータの読み出しについて説明する。図５乃至７では、ノードＦＮに保持したデータとして電位ｄ［０］、ｄ［１２７］、ｄ［２５５］の各電位を保持した際の読み出しの動作について説明する。

図５では、ｄ［１２７］を読み出す際の動作について説明する。また図６では、ｄ［２５５］を読み出す際の動作について説明する。また図７では、中間のデータであるｄ［０］を読み出す際の動作について説明する。

まず図５ではノードＦＮに書きこんだｄ［１２７］を読み出す場合のタイミングチャートであり、時刻Ｔ０００乃至Ｔ１２８の動作によって説明することができる。

図５に示す時刻Ｔ０００から時刻Ｔ００１にかけての期間では、書き込みワード信号ＷＷＳ及びデータ信号ＶｄａｔａをＬレベルにして、ノードＦＮの電位を変動させる。具体的には、読み出しワード信号ＲＷＳの電位を変動させ、容量素子２１での容量結合を利用してノードＦＮの電位を変動させる。

図５における読みだしの動作では、読み出すデータ信号Ｖｄａｔａの電位の分布数に応じて、読み出しワード信号ＲＷＳの電位を変動させる。図５の例では２５６値のデータを読み出す場合であり、この場合読み出しワード信号ＲＷＳの電位を２５６段階変動させる。一度に変動させる電位は、Ｖｏｓを２５６分割した際の電圧分だけ変動させればよい。

ノードＦＮの電位を変動させるための、読み出しワード信号ＲＷＳの電位の変動とともに、読み出しパルス信号ＲＰＳを一度Ｈレベルに切り替える。するとトランジスタ１３が導通状態となり、ノードＤＮの電位が変化する。このノードＤＮの電位の変化の度合いは、トランジスタ１２に流れる電流量によって変わる。

図５に示す時刻Ｔ０００から時刻Ｔ００１にかけての期間でいえば、読み出しワード信号ＲＷＳの電位を変動させた後のノードＦＮの電位が大きいため、トランジスタ１２を流れる電流は大きい。この場合、ノードＤＮの電位の減少の度合いは小さく、ノードＤＮの電位がほとんどＨレベルから変化しない。そのためトランジスタ１４は導通状態となることなく、電流Ｉｄもほとんど流れない。

時刻Ｔ００１以後、時刻Ｔ１２７まで、読み出しワード信号ＲＷＳの電位を段階的に変動させる。読み出しワード信号ＲＷＳの電位の変動とともに、ノードＦＮの電位が減少していく。また読み出しワード信号ＲＷＳの電位の変動とともに、読み出しパルス信号ＲＰＳをＨレベルに切り替える。するとトランジスタ１３を一定量の電流が流れるとともに、トランジスタ１２を流れる電流量が減少していくため、ノードＤＮの電位が減少する方向に変化する。

図５のタイミングチャートでは、トランジスタ１２を流れる電流量が減少していき、時刻Ｔ１２７と時刻Ｔ１２８の期間で電流が流れない非導通状態となる。そのためトランジスタ１３を導通状態とすると、ノードＤＮの電位がＬレベル、すなわち配線ＶＬ２の電位Ｖ２になる。その結果、トランジスタ１４を流れる電流Ｉｄが飽和し、電流Ｉｄａｔａとなる。

この電流Ｉｄが飽和して電流Ｉｄａｔａとなるタイミングを外部で検出することで、メモリセルＭＣに保持されたデータを読み出すことができる。すなわち、ノードＦＮに書きこんだｄ［１２７］を読み出す場合には、トランジスタ１４を流れる電流Ｉｄが飽和して得られる電位を外部で検出し、読み出しワード信号ＲＷＳの電位の変動数を１２８回であれば、ｄ［１２７］としてデータを読み出すことができる。

なおデータの読み出しは、トランジスタ１４を流れる電流Ｉｄが飽和して得られる電位を外部で検出した際の、読み出しワード信号ＲＷＳの電位の変動数に限らず、読み出しパルス信号ＲＰＳのパルス数に基づいてデータを読み出してもよい。

また図６ではノードＦＮに書きこんだｄ［２５５］を読み出す場合のタイミングチャートであり、時刻Ｔ０００乃至Ｔ２５６の動作によって説明することができる。

図６のタイミングチャートでは、図５と同様に読み出しワード信号ＲＷＳの電位を変動させて、ノードＦＮの電位を徐々に減少させる。するとトランジスタ１２を流れる電流量が減少していき、時刻Ｔ２５５と時刻Ｔ２５６の期間で電流が流れない非導通状態となる。そのためトランジスタ１３を導通状態とすると、ノードＤＮの電位がＬレベル、すなわち配線ＶＬ２の電位Ｖ２になる。その結果、トランジスタ１４を流れる電流Ｉｄが飽和し、電流Ｉｄａｔａとなる。

また図７ではノードＦＮに書きこんだｄ［０］を読み出す場合のタイミングチャートであり、時刻Ｔ０００乃至Ｔ００１の動作によって説明することができる。

図７のタイミングチャートでは、図５と同様に読み出しワード信号ＲＷＳの電位を変動させて、ノードＦＮの電位を徐々に減少させる。するとトランジスタ１２を流れる電流量が減少していき、時刻Ｔ０００と時刻Ｔ００１の期間で電流が流れない非導通状態となる。そのためトランジスタ１３を導通状態とすると、ノードＤＮの電位がＬレベル、すなわち配線ＶＬ２の電位Ｖ２になる。その結果、トランジスタ１４を流れる電流Ｉｄが飽和し、電流Ｉｄａｔａとなる。

この電流Ｉｄが飽和して電流Ｉｄａｔａとなるタイミングを外部で検出することで、メモリセルＭＣに保持されたデータを読み出すことができる。すなわち、ノードＦＮに書きこんだｄ［２５５］を読み出す場合には、トランジスタ１４を流れる電流Ｉｄが飽和して得られる電位を外部で検出し、読み出しワード信号ＲＷＳの電位の変動数を２５６回であれば、ｄ［２５５］としてデータを読み出すことができる。また、ノードＦＮに書きこんだｄ［０］を読み出す場合には、トランジスタ１４を流れる電流Ｉｄが飽和して得られる電位を外部で検出し、読み出しワード信号ＲＷＳの電位の変動数を１回であれば、ｄ［０］としてデータを読み出すことができる。

以上のようにして、電位ｄ［０］乃至ｄ［２５５］をノードＦＮに与えることができる。ノードＦＮに与える電位ｄ［０］乃至ｄ［２５５］は、上述したようにＶｏｓといった広い電位の分布をとるが、トランジスタ１１及びトランジスタ１２を耐圧に優れたトランジスタとすることで電位に応じた電荷の保持を実現できる。一方でトランジスタ１４に与える電圧は、Ｖｏｓより小さい電圧であるＶｓｉとして読み出すことができる。

＜メモリセルの変形例について＞
図８に示すメモリセルＭＣ２の回路構成は、図１に示すメモリセルＭＣの回路構成にトランジスタ１５を追加した構成に相当する。ここでは追加した構成について説明する。その他の構成については図１で説明した説明を参照すればよい。

トランジスタ１５のゲートは、配線ＲＥＬ２に接続される。また、トランジスタ１５のソース又はドレインの一方は、トランジスタ１４のソース又はドレインの他方に接続される。また、トランジスタ１５のソース又はドレインの他方は、配線ＳＬに接続される。

配線ＲＥＬ２は、読み出し信号ＲＳが与えられる機能を有する配線である。読み出し信号ＲＳは、データの読み出し時においてトランジスタ１５のソースとドレインとの間を導通状態とするための信号である。また読み出し信号ＲＳは、データの読み出し時以外においてトランジスタ１５のソースとドレインとの間を非導通状態とするための信号である。

図８に示すメモリセルＭＣ２の回路構成とすることで、読み出し時以外での配線ＶＤ、ＶＳ間に流れる電流を低減することができる。

また別の構成として図９に示すメモリセルＭＣ３の回路構成は、図１に示すメモリセルＭＣの回路構成においてトランジスタ１３及び配線ＶＬ２を省略し、配線ＶＬ１に新たな機能を追加した配線ＶＬ１ａとした構成に相当する。ここでは新たに異なる機能とした構成について説明する。その他の構成については図１で説明した説明を参照すればよい。

配線ＶＬ１ａは、配線ＶＬ１は、電位Ｖ１及び電位Ｖ２を与えられる機能を有する配線である。電位Ｖ１は、電位Ｖ２よりも大きい電位であることが好ましい。

配線ＶＬ１ａは、データの読み出し時において、ノードＤＮに予め電位Ｖ２を与え、その後電位Ｖ１に切り替える。配線ＶＬ１ａの電位を電位Ｖ１に切り替えた後、ノードＦＮの電位を変動させて、トランジスタ１２に流れる電流量の変化に従ってノードＤＮの電位を変動させる。変動した電位をトランジスタ１４を流れる電流Ｉｄに変換して外部でデータを読み出すことができる。

以上説明した本発明の一態様である図１の構成では、図４で説明したように、トランジスタ１１のソース又はドレインと、トランジスタ１２のゲートを接続するノードＦＮに、複数の電位の分布を保持することができる。図１の構成は、ノードＦＮのＶｏｓを、データを読み出すためのトランジスタ１４に直接与えることなくデータを読み出すことができる構成とすることができる。データを読み出すためのトランジスタ１４では、図５乃至７で説明したように、Ｖｏｓよりも小さいＶｓｉが与えられ、ＯＳトランジスタよりも移動度の大きいＳｉトランジスタを用いたデータの読み出しをすることができる。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、図１で説明したメモリセルを有するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の一例について説明する。また以下では、図１０乃至図１２を参照して説明する。なおＲＡＭは、記憶装置という場合もある。記憶装置は、複数の半導体装置を有する。

＜ＲＡＭの構成例＞
図１０は、図１で説明したメモリセルＭＣを有するＲＡＭの構成例を示すブロック図である。

図１０に示すＲＡＭ１１０は、図１で説明したメモリセルＭＣが複数設けられたメモリセルアレイＭＣＡ、行選択ドライバ１１１、及び列選択ドライバ１１２を有する。なおＲＡＭ１１０は、ｍ行ｎ列（ｍ、ｎは２以上の自然数）のマトリクス状に設けられたメモリセルＭＣを有する。

また図１０では、配線ＷＷＬ［０］乃至［ｍ−１］、配線ＲＷＬ［０］乃至［ｍ−１］、配線ＲＥＬ［０］乃至［ｍ−１］、配線ＷＢＬ［０］乃至［ｎ−１］、配線ＲＢＬ［０］乃至［ｎ−１］、及び配線ＳＬを示している。

図１０に示すメモリセルアレイＭＣＡは、図１で説明したメモリセルＭＣが、マトリクス状に設けられている。図１で説明したメモリセルＭＣでは、データを読み出すためのＳｉトランジスタの耐圧を必要とすることなく、電位の分布の数を増やすことができる。そのため、メモリセルＭＣに記憶するデータの多値化を行うことができ、ＲＡＭ１１０の記憶容量を向上させることができる。

行選択ドライバ１１１は、メモリセルＭＣに接続された配線ＷＷＬ［０］乃至［ｍ−１］に書き込みワード信号、配線ＲＷＬ［０］乃至［ｍ−１］に読み出しワード信号、配線ＲＥＬ［０］乃至［ｍ−１］に読み出しパルス信号を与える機能を有する回路である。行選択ドライバ１１１は、各配線に信号を与える回路であり、単に回路という場合がある。

列選択ドライバ１１２は、メモリセルＭＣに接続された配線ＷＢＬにデータ信号、配線ＲＢＬに電位ＶＤを与える機能を有する回路である。列選択ドライバ１１２は、各配線に信号あるいは電位を与える回路であり、単に回路という場合がある。

また各メモリセルＭＣは配線ＳＬに接続され、電位ＶＳが与えられる。

＜行選択ドライバの構成例＞
図１１は、図１０で説明した行選択ドライバ１１１の構成例を示すブロック図である。

図１１に示す行選択ドライバ１１１は、デコーダ１１３、及び読み出し書き込み制御回路１１４を有する。読み出し書き込み制御回路１１４は、配線ＷＷＬ、配線ＲＷＬ、及び配線ＲＥＬの行毎に設けられる。また各行の読み出し書き込み制御回路１１４は、配線ＷＷＬ［０］乃至［ｍ−１］、配線ＲＷＬ［０］乃至［ｍ−１］、配線ＲＥＬ［０］乃至［ｍ−１］に接続される。

デコーダ１１３は、配線ＷＷＬ、配線ＲＷＬ、及び配線ＲＥＬが設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路１１４を選択する回路である。デコーダ１１３を備えることで、行選択ドライバ１１１は、任意の行を選択して、データの書き込み及び読み出しを行うことができる。

読み出し書き込み制御回路１１４は、デコーダ１１３で選択された配線ＷＷＬ、配線ＲＷＬ、及び配線ＲＥＬを有する行の、書き込みワード信号、あるいは読み出しワード信号及び読み出しパルス信号を選択的に出力する機能、を備えた回路である。

読み出し書き込み制御回路１１４は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って配線ＷＷＬ、配線ＲＷＬ、及び配線ＲＥＬに与える信号を選択的に出力することができる。読み出し書き込み制御回路１１４を備えることで、書き込みワード信号、あるいは読み出しワード信号及び読み出しパルス信号を選択的に出力することができる。

＜列選択ドライバの構成例＞
図１２（Ａ）は、図１０で説明した列選択ドライバ１１２の構成例を示すブロック図である。

図１２（Ａ）に示す列選択ドライバ１１２は、デコーダ１２１、抵抗素子１２２、及びコンパレータ１２３を有する。前述の抵抗素子１２２及びコンパレータ１２３は、列毎に設けられる。またデコーダ１２１の出力は、配線ＷＢＬ［０］乃至［ｎ−１］に接続される。また各列のコンパレータ１２３は、配線ＲＢＬ［０］乃至［ｎ−１］に接続される。

デコーダ１２１は、配線が設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータ信号Ｖｄａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列にデータ信号Ｖｄａｔａを出力する回路である。デコーダ１２１を備えることで、列選択ドライバ１１２は、任意の列の配線ＷＢＬ［０］乃至［ｎ−１］に、データ信号Ｖｄａｔａを出力することができる。

なおデコーダ１２１と配線ＷＢＬ［０］乃至［ｎ−１］との間にアンプを設けてもよい。アンプを備えることで、列選択ドライバ１１２は、データ信号Ｖｄａｔａを安定して出力することができる。

なおデコーダ１２１と各配線ＷＢＬ［０］乃至［ｎ−１］との間に、データ信号Ｖｄａｔａを一時的に記憶するラッチ回路を設けてもよい。ラッチ回路を備えることで、列選択ドライバ１１２は、任意のタイミングでデータ信号ｄａｔａの書き込みを行うことができる。

抵抗素子１２２は、配線ＲＢＬ［０］乃至［ｎ−１］に流れる電流を電圧に変換するための機能を有する素子である。抵抗素子１２２を備えることで、列選択ドライバ１１２は、読み出すメモリセルＭＣに流れる電流を電圧に変換してコンパレータ１２３に与えることができる。なお抵抗素子以外にも、バイアス電圧を与えたトランジスタに置き換えることもできる。

コンパレータ１２３は、配線ＲＢＬ［０］乃至［ｎ−１］の電位と、参照電圧Ｖｒｅｆとの電位の高低を比較し、配線Ｄｏｕｔ［０］乃至［ｎ−１］に信号Ｖｃｏｍｐを出力する機能を備えた回路である。コンパレータ１２３を備えることで列選択ドライバ１１２は、メモリセルＭＣに保持された多値のデータ信号に応じた電流量の変化を検出し、信号Ｖｃｏｍｐとして出力することができる。信号Ｖｃｏｍｐは、データの読み出しを開始した時点から読み出しパルス信号のパルス数をカウントするカウンターに入力される。

図１２（Ｂ）にカウンター１２５に入出力される信号Ｖｃｏｍｐを含む信号を図示したブロック図を示す。コンパレータ１２３で得られる信号Ｖｃｏｍｐは、データの読み出しを開始した時点から読み出しパルス信号のパルス数をカウントするカウンター１２５に与えられる。

カウンター１２５は、読み出しパルス信号のパルス出力開始と同時に読み出しパルス信号のパルス数のカウントを開始し、信号Ｖｃｏｍｐの入力によってカウントを停止するカウントの停止によって得られるカウント数が多値のデータに相当する。該構成とすることで、メモリセルＭＣに記憶された多値のデータを読み出すことができる。

なおカウンター１２５は、ＲＡＭ１１０内に設けてもよいし、ＲＡＭ１１０の外部に設けてもよい。あるいは行選択ドライバ１１１又は列選択ドライバ１１２の内部に設ける構成としてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図１３（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１３（ｂ）は、図１３（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図１３（ｃ）は、図１３（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１３（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１４（Ａ）参照。）。

断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、多結晶酸化物半導体膜について説明する。

多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１４（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。

従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。

次に、単結晶酸化物半導体膜について説明する。

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。

なお、酸化物半導体は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。

図１５は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図１５より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。

また、図１５に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ⁻／ｎｍ^２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

図１４（Ｃ）に、電子銃室２１０と、電子銃室２１０の下の光学系２１２と、光学系２１２の下の試料室２１４と、試料室２１４の下の光学系２１６と、光学系２１６の下の観察室２２０と、観察室２２０に設置されたカメラ２１８と、観察室２２０の下のフィルム室２２２と、を有する透過電子回折測定装置を示す。カメラ２１８は、観察室２２０内部に向けて設置される。なお、フィルム室２２２を有さなくても構わない。

また、図１４（Ｄ）に、図１４（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室２１０に設置された電子銃から放出された電子が、光学系２１２を介して試料室２１４に配置された物質２２８に照射される。物質２２８を通過した電子は、光学系２１６を介して観察室２２０内部に設置された蛍光板２２９に入射する。蛍光板２２９では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。

カメラ２１８は、蛍光板２２９を向いて設置されており、蛍光板２２９に現れたパターンを撮影することが可能である。カメラ２１８のレンズの中央、および蛍光板２２９の中央を通る直線と、蛍光板２２９の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ２１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ２１８をフィルム室２２２に設置しても構わない場合がある。例えば、カメラ２１８をフィルム室２２２に、電子２２４の入射方向と対向するように設置してもよい。この場合、蛍光板２２９の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

試料室２１４には、試料である物質２２８を固定するためのホルダが設置されている。ホルダは、物質２２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２２８の構造によって最適な範囲を設定すればよい。

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。

例えば、図１４（Ｄ）に示すように物質におけるナノビームである電子２２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２２８がＣＡＡＣ−ＯＳ膜であれば、図１４（Ａ）に示したような回折パターンが観測される。または、物質２２８がｎｃ−ＯＳ膜であれば、図１４（Ｂ）に示したような回折パターンが観測される。

ところで、物質２２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

各試料におけるＣＡＡＣ化率を図１６（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図１６（Ｂ）および図１６（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図１６（Ｂ）と図１６（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルについて説明する。

図１７（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。

ターゲット１３０は、バッキングプレート上に接着されている。ターゲット１３０およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネットによって、ターゲット１３０上には磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。

ターゲット１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。なお、劈開面の詳細については後述する。

基板１２０は、ターゲット１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここデータゲット１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット１３０上の磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン１０１が生じる。イオン１０１は、例えば、酸素の陽イオン（Ｏ^＋）やアルゴンの陽イオン（Ａｒ^＋）などである。

イオン１０１は、電界によってターゲット１３０側に加速され、やがてターゲット１３０と衝突する。このとき、劈開面から平板状又はペレット状のスパッタリング粒子であるペレット１００ａおよびペレット１００ｂが剥離し、叩き出される。なお、ペレット１００ａおよびペレット１００ｂは、イオン１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。

ペレット１００ａは、三角形、例えば正三角形の平面を有する平板状又はペレット状のスパッタリング粒子である。また、ペレット１００ｂは、六角形、例えば正六角形の平面を有する平板状又はペレット状のスパッタリング粒子である。なお、ペレット１００ａおよびペレット１００ｂなどの平板状又はペレット状のスパッタリング粒子を総称してペレット１００と呼ぶ。ペレット１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった四角形（ひし形）となる場合もある。

ペレット１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。

ペレット１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレット１００は、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。例えば、ペレット１００ａが、側面に負に帯電した酸素原子を有する例を図１９に示す。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。

図１７（Ａ）に示すように、例えば、ペレット１００は、プラズマ中を凧のように飛翔し、ひらひらと基板１２０上まで舞い上がっていく。ペレット１００は電荷を帯びているため、ほかのペレット１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板１２０の上面では、基板１２０の上面に平行な向きの磁場が生じている。また、基板１２０およびターゲット１３０間には、電位差が与えられているため、基板１２０からターゲット１３０に向けて電流が流れている。したがって、ペレット１００は、基板１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける（図２０参照。）。このことは、フレミングの左手の法則によって理解できる。なお、ペレット１００に与える力を大きくするためには、基板１２０の上面において、基板１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板１２０の上面において、基板１２０の上面に平行な向きの磁場が、基板１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。

また、基板１２０は加熱されており、ペレット１００と基板１２０との間で摩擦などの抵抗が小さい状態となっている。その結果、図２１（Ａ）に示すように、ペレット１００は、基板１２０の上面を滑空するように移動する。ペレット１００の移動は、平板面を基板１２０に向けた状態で起こる。その後、図２１（Ｂ）に示すように、既に堆積しているほかのペレット１００の側面まで到達すると、側面同士が結合する。このとき、ペレット１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥凖位密度の低いＣＡＡＣ−ＯＳとなる。

また、ペレット１００が基板１２０上で加熱されることにより、原子が再配列し、イオン１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット１００は、ほぼ単結晶となる。ペレット１００がほぼ単結晶となることにより、ペレット１００同士が結合した後に加熱されたとしても、ペレット１００自体の伸縮はほとんど起こり得ない。したがって、ペレット１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子などが敷き詰められ、向きのずれたペレット１００同士の側面を高速道路のように繋いでいると考えられる。

以上のようなモデルにより、ペレット１００が基板１２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板１２０の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。

また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板１２０の上面に凹凸がある場合でも、その形状に沿ってペレット１００が配列することがわかる。例えば、基板１２０の上面が原子レベルで平坦な場合、ペレット１００はａｂ面と平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる（図１７（Ｂ）参照。）。

一方、基板１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット１００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット１００間に隙間が生じやすい場合がある。ただし、ペレット１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる（図１７（Ｃ）参照。）。

したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。

このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。

以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。

また、ＣＡＡＣ−ＯＳは、ペレット１００のほかに酸化亜鉛粒子を有する成膜モデルによっても説明することができる。

酸化亜鉛粒子は、ペレット１００よりも質量が小さいため、先に基板１２０に到達する。基板１２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長することで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化亜鉛層の結晶のｃ軸は、基板１２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほとんど確認することができない。

したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも高い割合で亜鉛を含むターゲットを用いることが好ましい。

同様に、ｎｃ−ＯＳは、図１８に示す成膜モデルによって理解することができる。なお、図１８と図１７（Ａ）との違いは、基板１２０の加熱の有無のみである。

したがって、基板１２０は加熱されておらず、ペレット１００と基板１２０との間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット１００は、基板１２０の上面を滑空するように移動することができないため、不規則に降り積もっていくことでｎｃ−ＯＳを得ることができる。

＜劈開面＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説明する。

まずは、ターゲットの劈開面について図２２を用いて説明する。図２２に、ＩｎＧａＺｎＯ_４の結晶の構造を示す。なお、図２２（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ_４の結晶を観察した場合の構造を示す。また、図２２（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ_４の結晶を観察した場合の構造を示す。

ＩｎＧａＺｎＯ_４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフエネルギーは４００ｅＶとする。

初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出する。

図２２に示したＩｎＧａＺｎＯ_４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図２２（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図２２（Ａ）参照。）。第３の面は、（１１０）面に平行な結晶面である（図２２（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に平行な結晶面である（図２２（Ｂ）参照。）。

以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。

計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ^２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ^２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ^２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ^２であることがわかった（下表参照。）。

この計算により、図２２に示したＩｎＧａＺｎＯ_４の結晶の構造において、第２の面における劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。

Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図２２（Ａ）に示すＩｎＧａＺｎＯ_４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネルギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ_４のペレットは、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。

また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面）よりも、第３の面（１１０）面に平行な結晶面）、第４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことから、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。

次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりスパッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ_４の結晶（２６８８原子）の断面構造を図２３（Ａ）に、上面構造を図２３（Ｂ）に示す。なお、図２３（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図２３（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。

古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ_４の結晶のａｂ面に垂直な方向からセルに原子を入射させる。

図２４（Ａ）は、図２３に示したＩｎＧａＺｎＯ_４の結晶を有するセルにアルゴンが入射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図２４（Ｂ）は、セルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図２４では、図２３（Ａ）に示した固定層の一部を省略して示す。

図２４（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図２２（Ａ）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ_４の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（２番目）に大きな亀裂が生じることがわかる。

一方、図２４（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図２２（Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が衝突した場合は、ＩｎＧａＺｎＯ_４の結晶の第２の面（１番目）において大きな亀裂が生じることがわかる。

したがって、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットの上面から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ_４の結晶は第２の面に沿って劈開し、平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさは、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわかる。

なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレットに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる場合がある。

そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査する。

図２５（Ａ）に、図２３に示したＩｎＧａＺｎＯ_４の結晶を有するセルにアルゴンが入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図２５（Ａ）は、図２３から図２４（Ａ）の間の期間に対応する。

図２５（Ａ）より、アルゴンが第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第６層（Ｇａ−Ｚｎ−Ｏ層）の近傍まで到達することがわかる。なお、ガリウムと衝突したアルゴンは、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ_４の結晶を含むターゲットにアルゴンを衝突させた場合、図２３（Ａ）における第２の面（２番目）に亀裂が入ると考えられる。

また、図２５（Ｂ）に、図２３に示したＩｎＧａＺｎＯ_４の結晶を有するセルに酸素が入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図２５（Ｂ）は、図２３から図２４（Ａ）の間の期間に対応する。

一方、図２５（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ_４の結晶を含むターゲットに酸素を衝突させた場合、図２３（Ａ）における第２の面（１番目）に亀裂が入ると考えられる。

本計算からも、ＩｎＧａＺｎＯ_４の結晶は、原子（イオン）が衝突した場合、劈開面から剥離することが示唆される。

また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量保存則は、式（１）および式（２）のように示すことができる。ここで、Ｅは衝突前のアルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍ_Ａはアルゴンまたは酸素の質量、ｖ_Ａは衝突前のアルゴンまたは酸素の速度、ｖ’_Ａは衝突後のアルゴンまたは酸素の速度、ｍ_Ｇａはガリウムの質量、ｖ_Ｇａは衝突前のガリウムの速度、ｖ’_Ｇａは衝突後のガリウムの速度である。

アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖ_Ａ、ｖ’_Ａ、ｖ_Ｇａおよびｖ’_Ｇａの関係は式（３）のように表すことができる。

式（１）、式（２）および式（３）より、ｖ_Ｇａを０とすると、アルゴンまたは酸素が衝突した後のガリウムの速度ｖ’_Ｇａは、式（４）のように表すことができる。

式（４）において、ｍ_Ａにアルゴンの質量または酸素の質量を代入し、それぞれの原子が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアルゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。

アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。

以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットをスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ_４の結晶を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡＣ−ＯＳを成膜する図１７（Ａ）などに記載のモデルが道理に適っている。

このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有する。例えば、ＩｎＧａＺｎＯ_４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ／ｃｍ^３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃｍ^３程度となる。

図２６に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物（図２６（Ａ）参照。）、およびそのターゲット（図２６（Ｂ）参照。）の断面における原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７００を用いる。

図２６（Ａ）および図２６（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、ともにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。したがって、図１７（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。

＜断面構造の模式図について＞
まず発明の一態様に係る半導体装置の断面構造の模式図について、図２７（Ａ）、（Ｂ）で説明する。

本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ及びＯＳトランジスタで構成される。半導体装置の断面構造としては、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層とを積層して設ける構成を挙げることができる。それぞれの層では、同じ材料の半導体層で構成される、複数のトランジスタを有する。

本発明の一態様における半導体装置は、一例としては、図２７（Ａ）に示すように、Ｓｉトランジスタを有する３１（図中、Ｓｉ−ＦＥＴ Ｌａｙｅｒと表記）、配線が設けられる層３２（図中、Ｗｉｒｉｎｇ Ｌａｙｅｒと表記）、ＯＳトランジスタを有する３３（図中、ＯＳ−ＦＥＴ Ｌａｙｅｒと表記）の順に積層して設けることができる。

図２７（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層３１は、単結晶のシリコン基板に形成されるＳｉトランジスタを有する。なおＳｉトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。

図２７（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。

図２７（Ａ）に示す断面構造の模式図で配線が設けられる層３２は、Ｓｉトランジスタを有する層３１、及び／又はＯＳトランジスタを有する層３３が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電位を与えるための配線を有する。配線が設けられる層３２は、図２７（Ａ）では単層で示したが、複数積層して設ける構成としてもよい。

なお図２７（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、図２７（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図２７（Ｂ）に示す断面構造の模式図で表すことができる。

図２７（Ｂ）では、ＯＳトランジスタを有する層３３＿１及び３３＿２とする２層構造を例示している。図２７（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層３３＿１及び３３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。図２７（Ｂ）では、２層を積層する例を示したが、積層数は限定されない。なおＯＳトランジスタを有する層３３＿１及び３３＿２の間には、配線が設けられる層３２を設ける構成とすることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続することができる。

上記実施の形態１の図１で説明したトランジスタ１１乃至１３はＯＳトランジスタとであり、トランジスタ１４はＳｉトランジスタである。そのため図１の各トランジスタを図２７（Ａ）、（Ｂ）の各層に適用する場合、Ｓｉトランジスタを有する層３１は、トランジスタ１４を有し、またＯＳトランジスタを有する層３３、３３＿１、３３＿２は、トランジスタ１１乃至１３を有する構成となる。図２７（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層をＳｉトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置のチップ面積を縮小することができる。

＜Ｓｉトランジスタを有する層、配線が設けられる層の断面構造について＞
次いで図２８では、図２７（Ａ）、（Ｂ）で説明したＳｉトランジスタを有する層３１、配線が設けられる層３２の断面構造の一例について示す。図２８では、Ｓｉトランジスタを有する層３１が有するトランジスタ４１の断面構造について説明する。図２８のトランジスタ４１の断面構造は、例えば、上記実施の形態１の図１で図示したトランジスタ１４に適用することができる。

なお図２８において、破線Ａ１−Ａ２で示す領域では、トランジスタ４１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１のチャネル幅方向における構造を示している。

図２８で、トランジスタ４１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図２８では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ４１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図２８では、トレンチ分離法を用いてトランジスタ４１を電気的に分離する場合を例示している。具体的に、図２８では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ４１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ４１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ４１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４１の基板上における専有面積を小さく抑えつつ、トランジスタ４１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ４１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ４１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ４１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ４１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

なお図２８において、図２７（Ａ）、（Ｂ）で図示した配線が設けられる層３２は、導電膜４１６、４１７、４１８に相当する。なお配線が設けられる層３２は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。

＜ＯＳトランジスタを有する層の断面構造について＞
次いで図２９（Ａ）、（Ｂ）では、図２７（Ａ）、（Ｂ）で説明したＯＳトランジスタを有する層３３の断面構造の一例について示す。図２９（Ａ）では、ＯＳトランジスタを有する層３３が有するトランジスタ４２の断面構造について説明する。図２９のトランジスタ４２の断面構造は、例えば、上記実施の形態１の図１で図示したトランジスタ１１乃至１３に適用することができる。

なお図２９（Ａ）、（Ｂ）において、図２８と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４２のチャネル幅方向における構造を示している。

図２７（Ａ）、（Ｂ）で説明した配線が設けられる層３２の上層に設けられる、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ４２が設けられている。

トランジスタ４２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。

なお、図２９（Ａ）において、トランジスタ４２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ４２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図２９（Ａ）では、トランジスタ４２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ４２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２９（Ａ）に示すように、トランジスタ４２は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ４２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

なお酸化物半導体膜４３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜４３０ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

なお酸化物半導体膜４３０ａ、４３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、４３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜４３０ａ、４３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図２９（Ａ）に示すトランジスタ４２は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図２９（Ａ）に示すトランジスタ４２では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ４２の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ４２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ４２のオフ電流を小さく抑えることができる。よって、トランジスタ４２は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２が導通状態となるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ４２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ４２におけるキャリアの移動量が増加する。この結果、トランジスタ４２のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、上面図において半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

なお、図２９（Ａ）の説明では、トランジスタ４２が有する半導体膜４３０が、順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する構造として例示している。半導体膜４３０は、他の構造として図２９（Ｂ）に示すような構造でもよい。図２９（Ｂ）に示すように、半導体膜４３０が有する酸化物半導体膜４３０ｃは、導電膜４３２及び導電膜４３３の上層でゲート絶縁膜４３１と重畳させて設ける構成としてもよい。

＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造について＞
次いで図３０乃至３２では、図２８で説明したＳｉトランジスタを有する層と、配線が設けられた層と、図２９（Ａ）で説明したＯＳトランジスタを有する層３３と、を積層した際の断面構造の一例について示す。

図３０では、図２７（Ａ）に示す模式図の断面構造の一例である。

なお図３０において、図２８、図２９（Ａ）と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ４１、４２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ４１、４２のチャネル幅方向における構造を示している。

なお本発明の一態様では、図３０に示すように、トランジスタ４１のチャネル長方向とトランジスタ４２のチャネル長方向とが、必ずしも一致していなくともよい。

なお図３０においては、トランジスタ４１とトランジスタ４２とを電気的に接続するために、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられている。開口部に設けられる導電膜４３３は、上記開口部において導電膜４１８に接続されている。

図３０に示す断面構造では、図２７（Ａ）の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ４２を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ４１上に形成する。図３０の構成とすることで、トランジスタ４２のチャネル形成領域と、トランジスタ４１のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。

なおＯＳトランジスタを有する層３３に設けられるトランジスタ４２が複数ある場合、それぞれを同じ層に設けてもよいし、異なる層に設けてもよい。

例えば、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を同じ層に設ける場合、図３１に示す構成とすることができる。また、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を異なる層に設ける場合、ＯＳトランジスタを有する層３３＿１と層３３＿２を分け、配線が設けられる層３２を間に介して積層する、図３２に示す構成とすることができる。

図３１に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタを有する層３３を１層設ければよいため、積層数を削減することができる。例えば図３１ではトランジスタ４２Ａとトランジスタ４２Ｂとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。

なお図３１において、トランジスタ４１、４２Ａ、４２Ｂのチャネル長方向における構造を示している。チャネル幅構造については図３０で示した構造と同様であり、前述の構造を参照すればよい。

図３１の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ４２Ａ、４２Ｂをトランジスタ１１、１２として、作製することができる。またトランジスタ１３についても同様に作成することができる。そのため、メモリセルを有する半導体装置の製造コストの低減を図ることができる。

また、図３２に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトランジスタを有する層３３＿１、３３＿２と複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小することができる。

なお図３２において、トランジスタ４１、４２Ｃ、４２Ｄのチャネル長方向における構造を示している。チャネル幅構造については図３０で示した構造と同様であり、前述の構造を参照すればよい。

図３２に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有する層３３＿１、３３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチン特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。

図３２に示すトランジスタ４２Ｃ、４２Ｄは、上記実施の形態１で説明したメモリセルが有するトランジスタのうち、例えばトランジスタ１１又は１２、１３に示すＯＳトランジスタに相当するトランジスタである。トランジスタ１２は、高電圧がゲートに印加されるため、耐圧が求められるトランジスタであり、トランジスタ１１及び１３はパルス信号が印加されるため、スイッチング特性が求められるトランジスタである。

図３２に示す断面構造では、トランジスタ４２Ｃのゲート絶縁膜を薄膜化して形成し、トランジスタ４２Ｄのゲート絶縁膜を厚膜化して形成することができる。そのため図３２に示す断面構造では、スイッチング特性を向上させたトランジスタ４２Ｃと、耐圧を向上させたトランジスタ４２Ｄとを積層し、作製することができる。

図３２の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ４２Ｃをトランジスタ１１及び１３として、トランジスタ４２Ｄをトランジスタ１２として、作り分けることができる。そのため、メモリセルを有する半導体装置の高性能化を図ることができる。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態６）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ_２Ｈ_６）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図３３、図３４を用いて説明する。

図３３（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態５の図２８乃至図３２に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図３３（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、多値のデータを記憶できる半導体装置を有する電子部品を実現することができる。該電子部品は多値のデータを記憶できる半導体装置を含むため、記憶容量が向上した電子部品である。

また、完成した電子部品の斜視模式図を図３３（Ｂ）に示す。図３３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図３３（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図３３（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図３４（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、記憶容量が向上した携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３３（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図３３（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図３３（Ａ）に示す携帯型の情報端末は、図３３（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図３４（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図３４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図３４（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図３４（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、記憶容量が向上した電子書籍が実現される。

図３４（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、記憶容量が向上したテレビジョン装置が実現される。

図３４（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため記憶容量が向上したスマートフォンが実現される。

図３４（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、記憶容量が向上したデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、記憶容量が向上した電子機器が実現される。

１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
２１ 容量素子
３１ Ｓｉトランジスタを有する層
３２ 配線が設けられる層
３３ ＯＳトランジスタを有する層
３３＿１ ＯＳトランジスタを有する層
３３＿２ ＯＳトランジスタを有する層
４１ トランジスタ
４２ トランジスタ
４２Ａ トランジスタ
４２Ｂ トランジスタ
４２Ｃ トランジスタ
４２Ｄ トランジスタ
１００ ペレット
１００ａ ペレット
１００ｂ ペレット
１０１ イオン
１１０ ＲＡＭ
１１１ 行選択ドライバ
１１２ 列選択ドライバ
１１３ デコーダ
１１４ 読み出し書き込み制御回路
１２０ 基板
１２１ デコーダ
１２２ 抵抗素子
１２３ コンパレータ
１２５ カウンター
１３０ ターゲット
２１０ 電子銃室
２１２ 光学系
２１４ 試料室
２１６ 光学系
２１８ カメラ
２２０ 観察室
２２２ フィルム室
２２４ 電子
２２８ 物質
２２９ 蛍光板
３１０ｅ 導電膜
３１６ｂ 導電膜
３１９ 導電膜
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (9)

1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子とを有する半導体装置であって、
   前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、第６の配線に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、第７の配線に電気的に接続され、
   前記容量素子の一方の電極は、前記第２のトランジスタのゲートに電気的に接続され、
   前記容量素子の他方の電極は、第８の配線に電気的に接続され、
   前記第１の配線は、第１の信号を伝えることができる機能を有し、
   前記第２の配線は、第２の信号を伝えることができる機能を有し、
   前記第３の配線は、第１の電位を伝えることができる機能を有し、
   前記第４の配線は、第３の信号を伝えることができる機能を有し、
   前記第５の配線は、第２の電位を伝えることができる機能を有し、
   前記第６の配線は、前記第４のトランジスタのゲートの電位に従って電流を流すことのできる機能を有し、
   前記第７の配線は、前記第４のトランジスタのゲートの電位に従って電流を流すことのできる機能を有し、
   前記第８の配線は、第４の信号を伝えることができる機能を有し、
   前記第１の信号は、前記第１のトランジスタを導通状態として、前記第２のトランジスタのゲートに前記第２の信号の電位を与えることのできる機能を有し、
   前記第１の信号は、前記第１のトランジスタを非導通状態として、前記第２のトランジスタのゲートに前記第２の信号の電位を保持することのできる機能を有し、
   前記第４の信号は、前記第２のトランジスタのゲートの電位を徐々に下降させながら、前記第２のトランジスタの導通状態を変化させて、前記第４のトランジスタのゲートの電位を減少させる機能を有し、
   前記第３の信号は、前記第３のトランジスタを導通状態として、前記第４のトランジスタのゲートに前記第２の電位を与えることのできる機能を有することができる機能を有し、
   前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタとは、半導体層が酸化物半導体を有し、
   前記第４のトランジスタは、半導体層がシリコンを有することを特徴とする半導体装置。
2. 請求項１において、
   前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタとが有するチャネル領域と、前記第４のトランジスタが有するチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第４のトランジスタは、ｐチャネル型トランジスタであることを特徴とする半導体装置。
4. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、容量素子とを有する半導体装置であって、
   前記第１のトランジスタのゲートは、第１の配線に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、第６の配線に電気的に接続され、
   前記容量素子の一方の電極は、前記第２のトランジスタのゲートに電気的に接続され、
   前記容量素子の他方の電極は、第８の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第９の配線に電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、第７の配線に電気的に接続され、
   前記第１の配線は、第１の信号を伝えることができる機能を有し、
   前記第２の配線は、第２の信号を伝えることができる機能を有し、
   前記第３の配線は、第１の電位を伝えることができる機能を有し、
   前記第４の配線は、第３の信号を伝えることができる機能を有し、
   前記第５の配線は、第２の電位を伝えることができる機能を有し、
   前記第６の配線は、前記第４のトランジスタのゲートの電位と、前記第５のトランジスタの導通状態とに従って電流を流すことのできる機能を有し、
   前記第７の配線は、前記第４のトランジスタのゲートの電位と、前記第５のトランジスタの導通状態とに従って電流を流すことのできる機能を有し、
   前記第８の配線は、第４の信号を伝えることができる機能を有し、
   前記第９の配線は、第５の信号を伝えることができる機能を有し、
   前記第１の信号は、前記第１のトランジスタを導通状態として、前記第２のトランジスタのゲートに前記第２の信号の電位を与えることのできる機能を有し、
   前記第１の信号は、前記第１のトランジスタを非導通状態として、前記第２のトランジスタのゲートに前記第２の信号の電位を保持することのできる機能を有し、
   前記第４の信号は、前記第２のトランジスタのゲートの電位を徐々に下降させながら、前記第２のトランジスタの導通状態を変化させて、前記第４のトランジスタのゲートの電位を減少させる機能を有し、
   前記第３の信号は、前記第３のトランジスタを導通状態として、前記第４のトランジスタのゲートに前記第２の電位を与えることのできる機能を有することができる機能を有し、
   前記第５の信号は、前記第５のトランジスタを導通状態として、前記第４のトランジスタと前記第５のトランジスタとを流れる電流を制御することができる機能を有し、
   前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタとは、半導体層が酸化物半導体を有し、
   前記第４のトランジスタと、前記第５のトランジスタとは、半導体層がシリコンを有することを特徴とする半導体装置。
5. 請求項４において、
   前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタとが有するチャネル領域と、前記第４のトランジスタと、前記第５のトランジスタとが有するチャネル領域とは、互いに重なる領域を有することを特徴とする半導体装置。
6. 請求項４又は５において、
   前記第４のトランジスタと、前記第５のトランジスタとは、ｐチャネル型トランジスタであることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記第１のトランジスタと、前記第２のトランジスタとが有するゲート絶縁膜の膜厚は、前記第３のトランジスタが有するゲート絶縁膜の膜厚より大きいことを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一に記載の半導体装置と、
   前記半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品。
9. 請求項８に記載の電子部品と、
   表示装置と、を有することを特徴とする電子機器。

Images