KR101842181B1 - 반도체 장치 - Google Patents

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KR101842181B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 배선 개수를 삭감함으로써 고집적화가 도모된 반도체 장치를 제공하는 것을 목적으로 한다.
트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 오랜 기간에 걸쳐 정보를 유지할 수 있다. 또한, 기록용 워드선과 판독용 워드선을 공통적으로 사용하고 또 기록용의 비트선과 판독용 비트선을 공통적으로 사용하여 배선 개수를 삭감하고, 또한, 소스선을 삭감함으로써 단위 면적당의 기억 용량을 증가시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은 반도체 소자를 이용한 반도체 장치에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력이 공급되지 않으면 기억 내용이 소멸되는 휘발성 기억 장치와, 전력이 공급되지 않아도 기억 내용이 유지되는 비휘발성 기억 장치로 크게 나눌 수 있다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 알려져 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
DRAM에서는 정보를 판독하면 커패시터의 전하가 소멸되기 때문에 정보를 판독할 때마다 다시 기록 동작을 행할 필요가 있다. 또한, 기억 소자를 구성하는 트랜지스터에서는 오프 상태에서 소스와 드레인 사이의 누설 전류(오프 전류) 등에 의하여 트랜지스터가 선택되지 않는 상황에서도 전하가 유출 또는 유입되기 때문에 데이터의 유지 기간이 짧다. 따라서, 소정의 주기에 다시 기록 동작(리프레시 동작)을 행할 필요가 있고, 소비 전력을 충분히 저감하기 어렵다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되기 때문에 오랜 기간에 걸쳐 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 알려져 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작을 행할 필요가 없고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하기 때문에 단위 면적당의 기억 용량이 작게 되는 문제가 있다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되는 점은 DRAM과 마찬가지다.
비휘발성 기억 장치의 예로서 플래시 메모리가 알려져 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 부유 게이트를 갖고, 상기 부유 게이트에 전하를 유지시킴으로써 데이터를 기억하기 때문에 데이터의 유지 기간은 극히 오래 가고(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작을 행할 필요가 없는 이점을 갖는다(예를 들어, 특허문헌 1 참조).
그러나, 기록 동작시에 생기는 터널 전류로 인하여 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에 소정 횟수 이상 기록 동작이 행해짐으로써 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이 문제의 영향을 완화하기 위하여, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 기법이 채용되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 기법을 채용하여도 근본적인 수명 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보를 재기록하는 빈도가 높은 용도에는 부적합하다.
또한, 부유 게이트에 전하를 주입시키거나 또는 그 전하를 제거하기 위하여 높은 전압이 필요하고, 또한 높은 전압을 생성하기 위한 회로도 필요하다. 또한, 전하의 주입 또는 제거에는 비교적 오랜 시간이 걸리고, 기록이나 소거의 고속화가 용이하지 않은 문제도 있다.
일본국 특개소57-105889호 공보
상술한 문제를 감안하여 본 발명의 일 형태는 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 배선 개수를 삭감함으로써 고집적화가 도모된 반도체 장치를 제공하는 것을 목적으로 한다.
개시하는 발명의 일 형태에서는 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 오랜 기간에 걸쳐 정보를 유지할 수 있다.
본 명세서에서 개시하는 본 발명의 일 형태는 n(n은 자연수)개의 비트선과, 비트선에 전기적으로 접속된 제 1 메모리 셀 내지 제 m(m은 자연수) 메모리 셀과, m+1개의 워드선을 포함하고, 메모리 셀은 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와, 용량 소자를 포함하고, 제 1 트랜지스터는 반도체 재료를 함유한 기판에 제공되고, 제 2 트랜지스터는 산화물 반도체층을 포함하여 구성되고, 비트선은 제 1 메모리 셀 내지 제 m 메모리 셀의 제 1 드레인 전극 및 제 2 드레인 전극과 전기적으로 접속되고, 제 1 워드선은 제 1 메모리 셀의 제 2 게이트 전극과 전기적으로 접속되고, 제 k(k는 2 이상 m+1 이하의 자연수) 워드선은 제 k 메모리 셀의 제 2 게이트 전극과 전기적으로 접속되고 또 제 k-1 메모리 셀의 제 1 소스 전극 및 용량 소자의 전극의 한쪽과 전기적으로 접속되고, 제 m 메모리 셀의 제 1 게이트 전극과, 제 m 메모리 셀의 제 2 소스 전극과, 제 m 메모리 셀의 용량 소자의 전극의 다른 쪽이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치다.
또한, 본 명세서 등에서 기재되는 "제 1" "제 2" "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이고, 수적으로 한정하는 것이 아닌 것을 부기한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
제 1 트랜지스터는 반도체 재료를 함유한 기판에 제공되는 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공되는 불순물 영역과, 채널 형성 영역 위의 제 1 게이트 절연층과, 채널 형성 영역과 중첩하여 제 1 게이트 절연층 위에 제공되는 제 1 게이트 전극을 갖는다.
제 2 트랜지스터는 산화물 반도체층과 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극과, 산화물 반도체층과 중첩하여 제공되는 제 2 게이트 전극과, 산화물 반도체층과 제 2 게이트 전극 사이에 제공되는 제 2 게이트 절연층을 갖는다.
제 1 트랜지스터는 제 2 트랜지스터와 상이한 도전형으로 형성된다. 산화물 반도체층을 사용하여 형성되는 제 2 트랜지스터가 n채널형인 경우에는, 제 1 트랜지스터를 p채널형으로 형성한다.
반도체 재료를 함유한 기판은 단결정 반도체 기판 또는 SOI 기판으로 하는 것이 바람직하다. 또한, 반도체 재료를 함유한 기판의 반도체 재료는 실리콘인 것이 바람직하다. 또한, 산화물 반도체층은 In, Ga, 및 Zn, 또는, In, Sn, 및 Zn을 포함하는 산화물 반도체 재료로 형성하는 것이 바람직하다.
또한, 상기에서 산화물 반도체를 사용하여 트랜지스터를 구성하는 경우가 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화실리콘을 비롯한 와이드 갭 재료(더 구체적으로는, 예를 들어, 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용하여도 좋다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 이것을 사용함으로써 극히 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)라도 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 실리콘 등 산화물 반도체 외의 재료를 사용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 이것을 산화물 반도체를 사용한 트랜지스터와 조합하여 사용함으로써 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 외의 재료를 사용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 본 발명의 일 형태인 반도체 장치에서는 배선 개수를 삭감함으로써 회로 면적을 축소할 수 있고, 단위 면적당의 기억 용량을 증가시킬 수 있다.
도 1은 반도체 장치의 회로도.
도 2(A) 및 도 2(B)는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 타이밍 차트.
도 5(A) 및 도 5(B)는 반도체 장치의 단면도 및 평면도.
도 6(A) 내지 도 6(D)는 반도체 장치의 제작 공정에 따른 단면도.
도 7(A) 내지 도 7(D)는 반도체 장치의 제작 공정에 따른 단면도.
도 8(A) 내지 도 8(D)는 반도체 장치의 제작 공정에 따른 단면도.
도 9(A) 내지 도 9(C)는 반도체 장치의 제작 공정에 따른 단면도.
도 10(A) 내지 도 10(F)는 반도체 장치를 사용한 전자기기를 설명하기 위한 도면.
도 11(A) 내지 도 11(E)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 12(A) 내지 도 12(C)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 13(A) 내지 도 13(C)는 산화물 재료의 결정 구조를 설명하기 위한 도면.
도 14는 계산하여 얻어진 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 15(A) 내지 도 15(C)는 계산하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 16(A) 내지 도 16(C)는 계산하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 17(A) 내지 도 17(C)는 계산하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 18(A) 및 도 18(B)는 계산에 사용한 트랜지스터의 단면 구조를 설명하기 위한 도면.
도 19(A) 내지 도 19(C)는 트랜지스터의 특성을 설명하기 위한 도면.
도 20(A) 및 도 20(B)는 시료 1의 트랜지스터의 BT시험 후의 Vg-Id 특성을 도시한 도면.
도 21(A) 및 도 21(B)는 시료 2의 트랜지스터의 BT시험 후의 Vg-Id 특성을 도시한 도면.
도 22는 XRD 스펙트럼을 설명하기 위한 도면.
도 23은 트랜지스터의 오프 전류를 설명하기 위한 도면.
도 24는 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 설명하기 위한 도면.
도 25(A) 및 도 25(B)는 기판 온도와 임계 값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 설명하기 위한 도면.
도 26(A) 및 도 26(B)는 트랜지스터의 구조를 설명하기 위한 도면.
도 27(A) 및 도 27(B)는 트랜지스터의 구조를 설명하기 위한 도면.
개시하는 발명의 실시형태의 일례에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제의 위치, 크기, 범위 등을 도시하지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서 "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부분으로서 사용될 수 있고, "배선"은 "전극"의 일부분으로서 사용될 수 있다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한, "전기적으로 접속"한다는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 뜻도 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상 사이에서 전기 신호를 주고받고 할 수 있는 것이면 특별히 제한을 받지 않는다. 예를 들어, "어떤 전기적 작용을 갖는 것"에 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 회로 구성 및 그 동작에 대하여 도면을 참조하여 설명한다. 또한, 회로도에서는 산화물 반도체를 사용한 트랜지스터임을 나타내기 위하여 "OS"의 부호를 함께 붙일 경우가 있다.
도 1은 본 발명의 일 형태인 반도체 장치의 회로 구성의 일례다. 제 1 트랜지스터(160), 제 2 트랜지스터(162), 용량 소자(164)를 포함하는 구성이 메모리 셀(190)이고, 도 1에 메모리 셀(190)이 1열당 m개 포함되는 구성이 n열 있는 예를 도시한다. 또한, m 및 n은 자연수다.
여기서, 제 1 트랜지스터(160)는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시키는 관점에서는, 예를 들어, 단결정 실리콘을 사용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다.
또한, 제 2 트랜지스터(162)에, 예를 들어, 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작은 특징을 갖는다. 따라서, 제 2 트랜지스터(162)를 오프 상태로 함으로써 제 1 트랜지스터(160)의 게이트 전극의 전위를 극히 오랜 시간에 걸쳐 유지할 수 있다. 그리고, 용량 소자(164)를 가짐으로써 제 1 트랜지스터(160)의 게이트 전극에 공급된 전하의 유지가 용이해지고, 또한 유지된 정보의 판독이 용이해진다.
제 1 트랜지스터(160)는 제 2 트랜지스터(162)와 상이한 도전형을 갖도록 형성된다. 산화물 반도체를 사용하여 형성되는 제 2 트랜지스터가 n채널형인 경우에는 제 1 트랜지스터를 p채널형으로 한다.
메모리 셀(190)에서 제 1 트랜지스터(160)의 게이트 전극과, 제 2 트랜지스터(162)의 소스 전극과, 용량 소자(164)의 전극의 한쪽이 전기적으로 접속된다.
비트선(BL_1 내지 BL_n)과 직교하는 워드선(WL_1 내지 WL_m+1)은 m+1개 형성된다.
비트선에는 제 1 메모리 셀 내지 제 m 메모리 셀의 제 1 트랜지스터(160)의 드레인 전극 및 제 2 트랜지스터(162)의 드레인 전극이 전기적으로 접속된다.
제 1 워드선(WL_1)은 제 1 메모리 셀의 제 2 트랜지스터(162)의 게이트 전극과 전기적으로 접속된다. 또한, 제 k(k는 2 이상 m+1 이하의 자연수) 워드선은 제 k 메모리 셀의 제 2 트랜지스터의 게이트 전극과 전기적으로 접속됨과 함께, 제 k-1 메모리 셀의 제 1 트랜지스터의 소스 전극 및 용량 소자의 전극의 다른 쪽과 전기적으로 접속된다. 여기서, 제 k 워드선(WL_2 내지 WL_m+1)은 소스선의 역할을 겸한 구성이다.
다음에, 메모리 셀(190)의 기본적인 회로 구성 및 그 동작에 대하여 도 2(A) 및 도 2(B)를 참조하여 설명한다. 또한, 여기서는, 제 1 트랜지스터(160)를 p채널형으로 하고, 제 2 트랜지스터(162)를 n채널형으로 한다.
도 2(A)에 도시한 반도체 장치에 있어서, 제 1 배선(L1)과 제 1 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되고, 또한, 제 2 배선(L2)과 제 1 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속된다. 또한, 제 3 배선(L3)과 제 2 트랜지스터(162)의 드레인 전극(소스 전극)은 전기적으로 접속되고, 제 4 배선(L4)과 제 2 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 제 1 트랜지스터(160)의 게이트 전극 및 제 2 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 용량 소자(164)의 한쪽의 전극과 전기적으로 접속되고, 제 5 배선(L5)과 용량 소자(164)의 다른 쪽의 전극은 전기적으로 접속된다.
도 2(A)에 도시한 반도체 장치에서는 제 1 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써, 이하에 기재하는 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
우선, 정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 제 2 트랜지스터(162)가 온 상태가 되는 전위로 하여 제 2 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 제 1 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 즉, 제 1 트랜지스터(160)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서는, 2종류의 상이한 전위를 공급하기 위한 전하(이하, 저전위를 공급하기 위한 전하를 전하 QL, 고전위를 공급하기 위한 전하를 전하 QH라고 기재함) 중 어느 쪽이 공급되는 것으로 한다. 또한, 3종류 또는 그 이상의 상이한 전위를 공급하기 위한 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를 제 2 트랜지스터(162)가 오프 상태가 되는 전위로 하여 제 2 트랜지스터(162)를 오프 상태로 함으로써 제 1 트랜지스터(160)의 게이트 전극에 공급된 전하가 유지된다(유지).
산화물 반도체를 사용하여 형성된 제 2 트랜지스터(162)의 오프 전류는 극히 작으므로 제 1 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 제 1 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 제 1 트랜지스터(160)가 p채널형인 경우에는, 제 1 트랜지스터(160)의 게이트 전극에 QH가 공급될 때 외견상의 임계 값 Vth_H는 제 1 트랜지스터(160)의 게이트 전극에 QL이 공급될 때의 외견상의 임계 값 Vth_L보다 낮기 때문이다. 여기서, 외견상의 임계 값이란 제 1 트랜지스터(160)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 가리키는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_L와 Vth_H의 중간의 전위 V0로 함으로써 제 1 트랜지스터(160)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작시에 QH가 공급된 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되어도 제 1 트랜지스터(160)는 그대로 "오프 상태"다. QL이 공급된 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되면 제 1 트랜지스터(160)는 "온 상태"가 된다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 도 1에 도시된 바와 같이, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있어야 한다. 이와 같이, 소정의 메모리 셀의 정보를 판독하고 그 외의 메모리 셀의 정보를 판독하지 않는 경우에는, 판독하는 대상이 아닌 메모리 셀의 제 5 배선에 게이트 전극의 상태에 상관없이 제 1 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉, Vth_L보다 큰 전위를 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 제 1 트랜지스터(160)가 "온 상태"가 되는 전위, 즉, Vth_H보다 작은 전위를 제 5 배선에 공급하면 좋다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 제 2 트랜지스터(162)가 온 상태가 되는 전위로 하여 제 2 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가 제 1 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 그 후, 제 4 배선의 전위를 제 2 트랜지스터(162)가 오프 상태가 되는 전위로 하여 제 2 트랜지스터(162)를 오프 상태로 함으로써 제 1 트랜지스터(160)의 게이트 전극은 새로운 정보에 따른 전하가 공급되고 유지된 상태가 된다.
상술한 바와 같이, 개시하는 발명에 따른 반도체 장치는 정보를 다시 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등과 달리 고전압을 사용하여 부유 게이트로부터 전하를 뽑을 필요가 없고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 제 2 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 제 1 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써 비휘발성 메모리 소자로서 사용되는 부유 게이트형 트랜지스터의 부유 게이트와 동등한 작용을 갖는다. 이하에서, 제 2 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 제 1 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 개소를 노드 FG라고 부를 경우가 있다. 제 2 트랜지스터(162)가 오프 상태인 경우에는, 상기 노드 FG는 절연체 내에 매설되어 있다고 볼 수 있고, 노드 FG에는 전하가 유지된다. 산화물 반도체를 사용한 제 2 트랜지스터(162)의 오프 전류는 실리콘 반도체로 형성되는 트랜지스터의 오프 전류의 10만분의 1 이하이므로, 제 2 트랜지스터(162)의 누설 전류로 인하여 노드 FG에 축적된 전하가 소실되는 것을 무시할 수 있다. 즉, 산화물 반도체를 사용한 제 2 트랜지스터(162)를 사용함으로써 전력이 공급되지 않아도 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
예를 들어, 제 2 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(zeptoampere))는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도인 경우에는 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 두말할 나위가 없다.
또한, 개시하는 발명에 따른 반도체 장치에서는 종래의 부유 게이트형 트랜지스터에서 지적되고 있는 게이트 절연층(터널 절연막)의 열화 문제가 없다. 즉, 전자를 부유 게이트에 주입할 때 게이트 절연층이 열화된다는 종래의 문제를 해소할 수 있다. 이것은 원리상 기록 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 부유 게이트형 트랜지스터에서 기록하거나 소거할 때 필요한 고전압도 불필요하다.
도 2(A)에 도시한 반도체 장치는 상기 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서 도 2(B)에 도시한 바와 같이 생각할 수 있다. 즉, 도 2(A)에서는 제 1 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성된다고 생각한다. R1은 용량 소자(164)의 저항값이고, C1은 용량 소자(164)의 용량값이고, 저항값 R1은 용량 소자(164)를 구성하는 절연층의 저항값에 상당한다. 또한, R2는 제 1 트랜지스터(160)의 저항값이고, C2는 제 1 트랜지스터(160)의 용량값이고, 저항값 R2는 제 1 트랜지스터(160)가 온 상태일 때의 게이트 절연층의 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
제 2 트랜지스터(162)가 오프 상태인 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 부름)을 ROS로 하면, 제 2 트랜지스터(162)의 게이트 누설 전류가 충분히 작은 조건에서 R1 및 R2가 R1≥ROS(R1은 ROS 이상), R2≥ROS(R2는 ROS 이상)를 충족시키는 경우에는 전하의 유지 기간(정보의 유지 기간이라고도 할 수도 있음)은 주로 제 2 트랜지스터(162)의 오프 전류에 따라 결정된다.
한편, 상기 조건을 충족시키지 않는 경우에는, 제 2 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하기 어렵다. 제 2 트랜지스터(162)의 오프 전류 외의 누설 전류(예를 들어, 제 1 트랜지스터(160)의 소스 전극과 게이트 전극 사이에 생기는 누설 전류 등)가 크기 때문이다. 이 이유로 본 실시형태에서 개시하는 반도체 장치는 R1≥ROS(R1은 ROS 이상) 및 R2≥ROS(R2는 ROS 이상)의 관계를 충족시키는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는 C1≥C2(C1은 C2 이상)의 관계를 충족시키는 것이 바람직하다. C1을 크게 함으로써 제 5 배선에 의하여 노드 FG의 전위를 제어할 때 제 5 배선의 전위를 효율 좋게 노드 FG에 공급할 수 있게 되고, 제 5 배선에 공급되는 전위(예를 들어, 판독 전위와 비판독 전위) 사이의 전위차를 낮게 억제할 수 있기 때문이다.
상술한 관계를 충족시킴으로써 더 바람직한 반도체 장치를 실현할 수 있다. 또한, R1 및 R2는 제 1 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의하여 제어할 수 있다. C1 및 C2에 대해서도 마찬가지다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에 기재하는 반도체 장치에서는 노드 FG가 플래시 메모리 등의 부유 게이트형 트랜지스터의 부유 게이트와 마찬가지로 작용하지만, 본 실시형태의 노드 FG는 플래시 메모리 등의 부유 게이트와 본질적으로 상이한 특징을 갖는다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높으므로 그 전위가 인접된 셀의 부유 게이트에 영향을 주지 않도록 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은 반도체 장치의 고집적화를 저해하는 요인 중 하나다. 그리고, 상기 요인은 고전계를 인가하여 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터를 스위칭함으로써 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같이 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 컨트롤 게이트가 인접된 셀에 주는 고전계의 영향을 고려할 필요가 없으므로 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리와 비교하여 유리한 점이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 전극에 동시에 인가되는 최대 전위와 최소 전위의 차이)의 최대값은 2단계(1비트)의 정보를 기록하는 경우에 하나의 메모리 셀에서 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과 제 1 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 상이하게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적 S1과, 제 1 트랜지스터(160)에서 게이트 용량을 구성하는 절연층의 면적 S2가 2·S2≥S1(2·S2는 S1 이상) 바람직하게는 S2≥S1(S2는 S1 이상)을 충족시키면서 C1≥C2(C1은 C2 이상)를 실현하기 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2를 실현하기 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층에서는 산화하프늄 등의 high-k 재료로 이루어진 막, 또는 산화하프늄 등의 high-k 재료로 이루어진 막과 산화물 반도체로 이루어진 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에서는 산화실리콘 등을 채용하여 εr2를 3 내지 4로 할 수 있다.
이러한 구성을 함께 사용함으로써 개시하는 발명에 따른 반도체 장치를 한층 더 고집적화할 수 있다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는 고집적화 외 다치화의 기법을 채용할 수도 있다. 예를 들어, 하나의 메모리 셀에 3단계 이상의 정보를 기록하는 구성으로 함으로써 2단계(1비트)의 정보를 기록하는 경우와 비교하여 기억 용량을 증대시킬 수 있다. 예를 들어, 상술한 바와 같이 저전위를 공급하기 위한 전하 QL, 고전위를 공급하기 위한 전하 QH에 추가하여, 다른 전위를 공급하기 위한 전하 Q를 제 1 트랜지스터의 게이트 전극에 공급함으로써 다치화를 실현할 수 있다.
다음에, 메모리 셀 어레이 형상으로 배치한 반도체 장치의 동작에 대하여 설명한다.
우선, 메모리 셀을 구성하는 트랜지스터가 n채널형인 경우의 반도체 장치의 동작 방법의 일례에 대하여 설명한다. 도 3에 도시한 반도체 장치는 메모리 셀(191)을 어레이 위에 배치한 NOR형이고, 메모리 셀(191)이 1열당 m개 포함되는 구성이 n열 있는 예를 도시한다. 또한, m 및 n은 자연수다. 또한, 메모리 셀(191)은 메모리 셀(190)과 동등의 구성을 갖지만, 제 1 트랜지스터(161)가 n채널형인 것만이 상이하다.
1번째 열의 제 1 메모리 셀(191)을 사용하여 설명하면, 도 2(A)에서의 제 1 배선(L1)은 제 1 비트선(BL_1), 제 2 배선(L2)은 소스선(SL_1), 제 3 배선(L3)은 제 2 비트선(BL_OS_1), 제 4 배선(L4)은 제 2 워드선(WL_OS_1), 제 5 배선(L5)은 제 1 워드선(WL_1)에 각각 상당한다.
또한, 여기서는 일례로서 노드 FG에 전위 V2(전원 전위 VDD보다 낮은 전위) 또는 기준 전위 GND(0V) 중 한쪽을 공급하는 경우에 대해서 설명하지만, 노드 FG에 공급하는 전위의 관계는 이것에 한정되지 않는다. 또한, 노드 FG에 전위 V2를 공급한 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 기준 전위 GND(0V)를 공급한 경우에 유지되는 데이터를 데이터 "0"으로 한다.
우선, 기록 대상의 메모리 셀(191)에 접속되는 제 2 워드선(WL_OS)의 전위를 V3(V2보다 높은 전위, 예를 들어, VDD)로 하여 메모리 셀(191)을 선택한다.
메모리 셀(191)에 데이터 "0"을 기록하는 경우에는, 제 2 비트선 BL_OS에 GND를 공급하고, 메모리 셀(191)에 데이터 "1"을 기록하는 경우에는, 제 2 비트선 BL_OS에 V2를 공급한다. 여기서는, 제 2 워드선(WL_OS)의 전위를 V3으로 하기 때문에 노드 FG에 V2를 공급할 수 있다.
유지 대상인 메모리 셀(191)에 접속되는 제 2 워드선(WL_OS)의 전위를 GND로 함으로써 데이터가 유지된다. 제 2 워드선(WL_OS)의 전위를 GND로 고정하면, 노드 FG의 전위는 기록시의 전위로 고정된다. 즉, 노드 FG에 데이터 "1"인 V2가 공급되는 경우에는, 노드 FG의 전위는 V2가 되고, 노드 FG에 데이터 "0"인 GND(0V)가 공급되면, 노드 FG의 전위는 GND(0V)가 된다.
또한, 제 2 워드선(WL_OS)에는 GND(0V)가 공급되기 때문에, 데이터 "1"과 데이터 "0" 중 어느 쪽이 기록된 경우라도, 제 2 트랜지스터(162)는 오프 상태가 된다. 제 2 트랜지스터(162)의 오프 전류는 매우 작기 때문에, 제 1 트랜지스터(161)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
판독 대상인 메모리 셀(191)에 접속되는 제 1 워드선(WL)의 전위를 GND(0V)로 하고, 또한, 판독 대상이 아닌 메모리 셀(191)에 접속되는 제 1 워드선(WL)의 전위를 V5(예를 들어, VDD)로 함으로써 데이터가 판독된다. 또한, 제 1 비트선(BL)에 필요한 전위 V6(예를 들어, VDD 이하의 전위)를 공급하면 좋다.
판독 대상인 메모리 셀(191)에 접속되는 제 1 워드선(WL)의 전위를 GND(0V)로 하면, 판독 대상인 메모리 셀(191)의 노드 FG에 데이터 "1"인 V2가 공급되는 경우에는 제 1 트랜지스터(161)는 온 상태가 된다. 한편, 노드 FG에 데이터 "0"인 GND(0V)가 공급되는 경우에는 제 1 트랜지스터(161)는 오프 상태가 된다.
또한, 판독 대상이 아닌 메모리 셀(191)에 접속되는 제 1 워드선(WL)의 전위를 V5로 하면, 판독 대상이 아닌 메모리 셀(191)에 데이터 "1"이 기록된 경우 또는 데이터 "0"이 기록된 경우의 어느 경우라도 제 1 트랜지스터(161)는 온 상태가 된다. 상술한 바와 같이, 유지된 정보를 판독할 수 있다.
여기서, 상기 동작에 따른 도 3의 반도체 장치에서의 배선 개수는 워드선(WL, WL_OS)이 2m개, 비트선(BL, BL_OS)이 2n개, 소스선(SL)이 n개이고, 하나의 메모리 셀당 5개의 배선이 필요하다. 따라서, 회로 면적을 축소할 수 없고, 단위 면적당의 기억 용량을 증가시키기 어려웠다.
다음에, 본 발명의 일 형태인 도 1의 반도체 장치의 동작에 대하여 도 4의 타이밍 차트를 사용하여 설명한다. 또한, 도 1의 반도체 장치에서의 배선 개수는 워드선(WL)이 m+1개, 비트선(BL)이 n개다. 즉, 기록용 워드선과 판독용 워드선을 공통적으로 사용하고, 또 기록용 비트선과 판독용 비트선을 공통적으로 사용함으로써 배선 개수를 삭감한 것이다. 또한, 워드선을 소스선으로서 실효적으로 사용함으로써 소스선도 삭감된다.
또한, 여기서는 일례로서 노드 FG에 전위 V1(예를 들어, VDD) 또는 기준 전위 GND(0V) 중 어느 쪽을 공급하는 경우에 대하여 설명하지만, 노드 FG에 공급하는 전위의 관계는 이것에 한정되지 않는다. 또한, 노드 FG에 전위 V1을 공급한 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 기준 전위 GND(0V)를 공급한 경우에 유지되는 데이터를 데이터 "0"으로 한다.
본 실시형태에서는 설명의 간이화를 위하여 1번째 행 1번째 열의 메모리 셀에 데이터 "1"을 기록하고 1번째 행 n번째 열의 메모리 셀에 데이터 "0"을 기록하는 경우를 설명한다.
우선, 기록 행의 워드선(WL_1)의 전위를 V2, 기록 행의 하나 아래의 행의 워드선(WL_2)의 전위를 GND(0V), 그 외의 워드선의 전위를 V1로 한다. 이 때, 제 2 트랜지스터(162)의 임계 값 전압(Vth_OS)이 V2>Vth_OS>V1>0V의 관계를 충족시킨다면, 1번째 행의 제 2 트랜지스터(162)는 온 상태가 되고, 그 외의 행의 제 2 트랜지스터(162)는 오프 상태가 된다.
여기서, 1번째 열의 비트선(BL_1)의 전위를 V1로 하고 n번째 열의 비트선(BL_n)의 전위를 GND(0V)로 함으로써, 1번째 행 1번째 열의 노드 FG의 전위가 V1이 되고, 1번째 행 n번째 열의 노드 FG의 전위가 0V가 된다.
그리고, 워드선(WL_1)의 전위를 GND(0V)로 하고, 1번째 행의 제 2 트랜지스터(162)를 오프 상태로 하면, 노드 FG의 전위는 각각 유지된다.
또한, 워드선(WL_1)에는 GND(0V)가 공급되기 때문에 데이터 "1"과 데이터 "0" 중 어느 쪽이 기록된 경우라도 제 2 트랜지스터(162)는 오프 상태가 된다. 제 2 트랜지스터(162)의 오프 전류는 극히 작으므로 제 1 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 도 4의 타이밍 차트를 사용하여 1번째 행의 메모리 셀에서 데이터를 판독하는 경우를 설명한다.
우선, 판독 행(1번째 행)의 하나 아래의 행에서의 워드선(WL2)의 전위를 GND(0V)로 하고, 그 외의 모든 워드선 및 비트선의 전위를 V1로 한다. 이 때, 워드선(WL2)은 실효적으로 소스선의 역할을 한다. 결과적으로, 판독 행 외의 모든 제 1 트랜지스터(160)는 메모리 셀의 데이터 상태에 의하지 않고 오프 상태가 된다. 다만, 판독용 트랜지스터는 노멀리 오프(게이트 전압이 0V일 때 오프 상태가 됨)의 p채널형으로 한다.
한편, 판독 행에서의 제 1 트랜지스터(160)의 동작 상태는 메모리 셀에 유지된 데이터에 의존한다. 즉, 제 1 트랜지스터(160)는 데이터 "0"이 유지된 1번째 행 n번째 열에서는 온 상태가 되고, 데이터 "1"이 유지된 1번째 행 1번째 열에서는 오프 상태가 된다.
결과적으로, 전위가 0V인 워드선(WL_2)과 비트선(BL_n)은 통전하고, 비트선(BL_n)의 전위는 0V로 수속한다. 또한, 비트선(BL_1)에서는 전위 V1이 유지된다. 상술한 바와 같이, 유지된 정보를 판독할 수 있다.
여기서, 유지 용량의 전위를 더한 제 1 트랜지스터(160)의 임계 값 전압이 데이터 "0"일 때 Vth0이고 데이터 "1"일 때 Vth1이면, 0V>Vth0>(-V1)>Vth1의 관계가 있는 것으로 한다.
상술한 바와 같이, 도 3의 구성보다 신호선(배선 개수)을 삭감한 구성에서도 노드 FG에 데이터를 유지하고 노드 FG로부터 데이터를 판독할 수 있는 반도체 장치의 동작을 설명하였다. 따라서, 본 발명의 반도체 장치의 구성을 사용하면, 회로 면적을 삭감할 수 있고, 단위 면적당의 기억 용량을 증가시킬 수 있다.
또한, 본 발명의 일 형태인 반도체 장치의 동작에서는 음 전위를 사용하지 않기 때문에 음 전위를 생성하는 전압 생성 회로가 불필요하다. 따라서, 회로 전체의 규모를 작게 할 수 있는 특징도 갖는다.
또한, 본 실시형태에 기재하는 구성, 방법 등은 다른 실시형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
도 5(A) 및 도 5(B)는 도 1의 회로도를 사용하여 설명한 반도체 장치(메모리 셀(190))의 구성의 일례이다. 도 5(A)에 반도체 장치의 단면을 도시하고, 도 5(B)에 반도체 장치의 평면을 도시한다. 여기서, 도 5(A)는 도 5(B)의 선 A1-A2 및 선 B1-B2으로 절단한 단면에 상당한다. 또한, 도 5(B)는 설명의 간이화를 위하여 배선(전극) 등을 강조하여 도시하고 절연층 등을 생략한 것이다.
도 5(A) 및 도 5(B)에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 제 1 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 제 2 트랜지스터(162)를 갖는 것이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료인 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 단결정 실리콘 등의 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성에 의하여 오랜 시간에 걸쳐 전하를 유지할 수 있다.
또한, 도 1의 회로 구성에 의거하여 제 1 트랜지스터(160)는 p채널형, 제 2 트랜지스터(162)는 n채널형인 것으로 가정하여 설명하지만, 제 1 트랜지스터(160)를 n채널형, 제 2 트랜지스터(162)를 p채널형으로 하여도 동작시킬 수 있다. 또한, 개시하는 발명의 기술적인 본질은 정보를 유지하기 위하여 산화물 반도체와 같은 오프 전류를 충분히 저감할 수 있는 반도체 재료를 제 2 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성은 여기에 기재하는 것에 한정할 필요는 없다.
도 5(A) 및 도 5(B)에 도시한 제 1 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 끼우도록 제공된 불순물 영역(120a) 및 불순물 영역(120b), 불순물 영역(120a) 및 불순물 영역(120b)과 접촉되는 금속 화합물 영역(124a) 및 금속 화합물 영역(124b), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 포함하여 구성된다.
또한, 도면에 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재하면 소스 영역이 포함될 수 있고, 드레인 전극이라고 기재하면 드레인 영역이 포함될 수 있다.
또한, 본 명세서 중에서 불순물 영역(120a)과 불순물 영역(120b)을 총칭하여 불순물 영역(120)이라고 기재하는 경우가 있다. 또한, 본 명세서 중에서 금속 화합물 영역(124a)과 금속 화합물 영역(124b)을 총칭하여 금속 화합물 영역(124)이라고 기재하는 경우가 있다.
또한, 기판(100) 위에 제 1 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되고, 제 1 트랜지스터(160) 위에 게이트 전극(110)의 상면을 노출시키도록 절연층(128)이 제공된다. 또한, 고집적화를 실현하기 위해서는 도 5(A) 및 도 5(B)에 도시한 바와 같이, 제 1 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 제 1 트랜지스터(160)의 특성을 중요시하는 경우에는, 게이트 전극(110) 측면에 사이드 월 절연층을 제공하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)을 제공하여도 좋다.
여기서, 절연층(128)은 평탄성이 양호한 표면을 갖는 것이 바람직하고, 예를 들어, 절연층(128)의 표면은 제곱 평균 평방근 거칠기(RMS)를 1nm 이하로 하는 것이 바람직하다.
도 5(A) 및 도 5(B)에서의 제 2 트랜지스터(162)는 절연층(128) 위에 형성된 소스 전극(142a) 및 드레인 전극(142b)과, 절연층(128), 소스 전극(142a) 및 드레인 전극(142b)의 일부분과 접촉되는 산화물 반도체층(144)과, 산화물 반도체층(144)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩되도록 제공된 게이트 전극(148)을 갖는다. 또한, 게이트 전극(148)은 도 1에 도시한 회로도에서의 워드선 WL로서 기능한다.
또한, 도 5(A) 및 도 5(B)에서 제 2 트랜지스터(162)는 톱 게이트 보텀 콘택트형(TGBC형)의 구성을 도시한 것이지만, 도시된 구성에 한정되지 않는다. 예를 들어, 톱 게이트 톱 콘텍트형(TGTC형), 보텀 게이트 보텀 콘택트형(BGBC형), 보텀 게이트 톱 콘텍트형(BGTC형) 등의 구성이라도 좋다.
또한, 도시하지 않았지만, 소스 전극(142a)과 산화물 반도체층(144) 사이 및 드레인 전극(142b)과 산화물 반도체층(144) 사이에 n형 도전형을 갖는 버퍼층을 제공하여도 좋다. 상기 버퍼층을 형성함으로써 소스 전극(142a)과 산화물 반도체층(144) 사이 및 드레인 전극(142b)과 산화물 반도체층(144) 사이의 접촉 저항을 낮출 수 있고 트랜지스터의 온 전류를 증가시킬 수 있다.
n형 도전형을 갖는 버퍼층에 사용할 수 있는 대표적인 재료로서는, 인듐 산화물(In-O계), 인듐주석 산화물(In-Sn-O계), 인듐아연 산화물(In-Zn-O계), 주석 산화물(Sn-O계), 아연 산화물(Zn-O계), 주석아연 산화물(Sn-Zn-O계) 등의 금속 산화물이 있고, 그것에 알루미늄(Al), 갈륨(Ga), 실리콘(Si) 중에서 선택된 원소가 하나 이상 함유되어도 좋다. 또한, 티타늄 산화물(Ti-O), 티타늄니오븀 산화물(Ti-Nb-O계), 몰리브덴 산화물(Mo-O계), 텅스텐 산화물(W-O계), 마그네슘 산화물(Mg-O계), 칼슘 산화물(Ca-O계), 갈륨 산화물(Ga-O계) 등을 사용할 수 있다. 또한, 상기 재료에 질소(N)가 함유되어도 좋다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분히 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분히 산소가 공급됨으로써 산소 결손에 기인한 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는 수소 등의 도너에 기인한 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만이다. 또한, 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게는 10zA 이하다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 극히 뛰어난 오프 전류 특성을 갖는 트랜지스터를 얻을 수 있다.
또한, 절연층(128) 표면이고 산화물 반도체층(144)과 접촉되는 영역은 그 제곱 평균 평방근 거칠기(RMS)를 1nm 이하로 하는 것이 바람직하다. 이와 같이, 제곱 평균 평방근 거칠기(RMS)가 1nm 이하로 극히 평탄한 영역에 제 2 트랜지스터(162)의 채널 형성 영역을 제공함으로써 제 2 트랜지스터(162)가 미세화되는 상황에서도 단채널 효과 등의 문제가 일어나는 것을 방지하고, 양호한 특성을 갖는 제 2 트랜지스터(162)를 제공할 수 있다.
도 5(A) 및 도 5(B)에서의 용량 소자(164)는 소스 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 게이트 절연층(146) 위의 절연층(150), 및 전극(152)을 포함하여 구성된다. 즉, 소스 전극(142a)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 전극(152)은 용량 소자(164)의 다른 쪽의 전극으로서 기능한다. 또한, 용량 소자(164)는 게이트 절연층(146)을 포함하지 않는 구성으로 하여도 좋다. 이러한 구성으로 함으로써 용량 소자(164)의 유전체층은 산화물 반도체층(144)과 절연층(150)으로 구성되므로 유전체층의 막 두께가 저감되고 용량 소자(164)의 정전 용량을 증가시킬 수 있다.
여기서, 제 k-1번째 행(k는 2 이상 m 이하의 자연수)의 용량 소자(164)의 한쪽의 전극은 제 k-1번째 행의 제 2 트랜지스터(162)의 소스 전극(142a)이므로, 용량 소자(164)의 평면 레이아웃은 제 2 트랜지스터(162)의 평면 레이아웃에 용이하게 중첩할 수 있고, 메모리 셀(190)의 점유 면적의 저감을 도모할 수 있다. 또한, 전극(152)을 절연층(150) 위에 형성함으로써 인접된 메모리 셀(190)의 게이트 전극(148)을 최소한의 배선 간격으로 형성하고, 또 인접된 메모리 셀(190)의 게이트 전극(148) 사이에 전극(152)을 형성할 수 있다. 이로써, 메모리 셀(190)의 점유 면적의 저감을 도모할 수 있다. 또한, 전극(152)은 도 1에 도시한 회로도에서의 워드선 WL로서 기능한다.
제 2 트랜지스터(162) 위에 절연층(150)이 제공되고, 절연층(150) 및 용량 소자(164)의 전극(152) 위에 절연층(154)이 제공된다. 그리고, 게이트 절연층(146), 절연층(150), 절연층(154) 등에 형성된 개구에 전극(156)이 제공되고, 절연층(154) 위에 전극(156)과 접속되는 배선(158)이 형성된다. 여기서, 배선(158)은 도 1에 도시한 회로에서의 비트선 BL로서 기능한다.
상술한 바와 같은 구성으로 함으로써 제 1 트랜지스터(160), 제 2 트랜지스터(162), 및 용량 소자(164)로 이루어지는 메모리 셀(190)의 평면 레이아웃의 크기를 저감할 수 있다. 메모리 셀(190)의 평면 레이아웃은 행 방향의 길이를 비트선 BL으로서 기능하는 배선(158)의 최소한의 배선 폭과 최소한의 배선 간격의 길이 정도까지 작게 할 수 있고, 열 방향의 길이를 게이트 전극(148)의 최소한의 배선 폭과 최소한의 배선 간격의 길이, 및 콘택트 홀 형성 영역 1개분의 폭 정도까지 작게 할 수 있다. 이러한 평면 레이아웃을 채용함으로써 도 1에 도시한 회로의 고집적화를 도모할 수 있고, 예를 들어, 최소 가공 치수를 F로 하고, 메모리 셀의 점유 면적을 6F2 내지 18F2로 할 수 있다. 따라서, 반도체 장치의 단위 면적당의 기억 용량을 증가시킬 수 있다.
또한, 개시하는 발명에 따른 반도체 장치의 구성은 도 5(A) 및 도 5(B)에 도시된 것에 한정되지 않는다. 개시하는 발명의 일 형태의 기술적 사상은 산화물 반도체와 산화물 반도체 외의 재료를 사용한 적층 구조를 형성하는 점에 있기 때문에, 전극의 접속 관계 등의 상세한 내용은 적절히 변경할 수 있다. 또한, 제 2 트랜지스터(162)에 대해서는 도 5(A) 및 도 5(B)에 예시한 구조의 TGBC형 제작 방법을 설명하지만, 다른 구조의 트랜지스터도 같은 재료를 사용하고 공정 순서를 바꿔 제작할 수 있다.
다음에, 상기 반도체 장치의 제작 방법의 일례에 대하여 설명한다. 이하에, 우선 하부의 제 1 트랜지스터(160)의 제작 방법에 대하여 설명하고, 그 후, 상부의 제 2 트랜지스터(162) 및 용량 소자(164)의 제작 방법에 대하여 설명한다.
우선, 반도체 재료를 함유한 기판(100)을 준비한다. 반도체 재료를 함유한 기판(100)으로서 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기서는, 반도체 재료를 함유한 기판(100)으로서 단결정 실리콘 기판을 사용하는 경우의 일례에 대하여 기재한다. 또한, 일반적으로 ‘SOI 기판’이란 절연 표면 위에 실리콘 반도체층이 제공된 구성의 기판을 말하지만, 본 명세서 등에서는 절연 표면 위에 실리콘 외의 재료로 이루어진 반도체층이 제공된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, ‘SOI 기판’이 갖는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판은 유리 기판 등의 절연 기판 위에 절연층을 사이에 두고 반도체층이 제공된 구성을 갖는 것도 포함한다.
반도체 재료를 함유한 기판(100)으로서 특히 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는, 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 바람직하다.
또한, 트랜지스터의 임계 값 전압을 제어하기 위하여 이후 제 1 트랜지스터(160)의 채널 형성 영역(116)이 되는 영역에 불순물 원소를 첨가하여도 좋다. 여기서는, p채널형인 제 1 트랜지스터(160)의 임계 값 전압이 음의 값을 갖도록 하는 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우에는, 상기 도전성을 부여하는 불순물로서, 예를 들어, 인, 비소, 안티몬 등이 있다. 또한, 불순물 원소를 첨가한 후에는 가열 처리를 행함으로써 불순물 원소의 활성화나 불순물 원소의 첨가시에 생기는 결함의 개선 등을 도모하는 것이 바람직하다.
기판(100) 위에 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 6(A) 참조). 보호층(102)으로서는, 예를 들어, 산화실리콘, 질화실리콘, 산질화실리콘 등을 재료로 하는 절연막을 사용할 수 있다.
다음에, 상기 보호층(102)을 마스크로서 사용하여 에칭함으로써 보호층(102)으로 덮이지 않는 영역(노출된 영역)의 기판(100)의 일부분을 제거한다. 이로써, 다른 반도체 영역과 분리된 반도체 영역(104)이 형성된다(도 6(B) 참조). 상기 에칭에는 드라이 에칭법을 사용하는 것이 적합하지만, 웨트 에칭법을 사용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 기판(100)을 덮도록 절연층을 형성하고, 반도체 영역(104)과 중첩되는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다. 상기 절연층은 산화실리콘, 질화실리콘, 산질화실리콘 등을 사용하여 형성된다. 절연층의 제거 방법으로서 CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 중 어느 것을 사용하여도 좋다. 또한, 반도체 영역(104)을 형성한 후, 또는 소자 분리 절연층(106)을 형성한 후에 상기 보호층(102)을 제거한다.
다음에, 반도체 영역(104) 표면에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 함유한 층을 형성한다.
상기 절연층은 이후 게이트 절연층이 되는 것이고, 예를 들어, 반도체 영역(104) 표면을 가열 처리(열 산화 처리나 열 질화 처리 등)함으로써 형성할 수 있다. 가열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, 헬륨, 아르곤, 크립톤, 크세논 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 산화갈륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 함유한 단층 구조 또는 적층 구조로 형성하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 함유한 층은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는 도전 재료를 함유한 층을 금속 재료를 사용하여 형성하는 경우의 일례를 설명한다.
그 후, 절연층 및 도전 재료를 함유한 층을 선택적으로 에칭하여 게이트 절연층(108)을 형성한다(도 6(C) 참조).
다음에, 반도체 영역(104)에 붕소(B)나 알루미늄(Al) 등을 첨가하여 채널 형성 영역(116) 및 불순물 영역(120)(불순물 영역(120a), 불순물 영역(120b))을 형성한다(도 6(D) 참조). 또한, 여기서는, p형 트랜지스터를 형성하기 위하여 붕소나 알루미늄을 첨가하지만, n형 트랜지스터를 형성하는 경우에는 인(P)이나 비소(As) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(110)의 주위에 사이드 월 절연층을 형성하여 불순물 원소가 상이한 농도로 첨가된 복수의 불순물 영역을 형성하여도 좋다.
다음에, 게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다. 금속층(122)은 진공 증착법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(122)은 반도체 영역(104)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서, 예를 들어, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 가열 처리하여 금속층(122)과 반도체 재료를 반응시킨다. 이로써, 불순물 영역(120)(불순물 영역(120a), 불순물 영역(120b))과 접촉되는 금속 화합물 영역(124)(금속 화합물 영역(124a), 금속 화합물 영역(124b))이 형성된다(도 7(A) 참조). 또한, 게이트 전극(110)으로서 다결정 실리콘 등을 사용하는 경우에는 게이트 전극(110)의 금속층(122)과 접촉되는 부분에도 금속 화합물 영역이 형성된다.
상기 가열 처리로서, 예를 들어, 플래시 램프를 조사하는 가열 처리를 채용할 수 있다. 물론, 그 외의 가열 처리 방법을 사용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는 극히 짧은 시간으로 가열 처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료를 반응시킴으로써 형성되는 것이고, 충분히 도전성이 높아진 영역이다. 상기 금속 화합물 영역을 형성함으로써 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124)을 형성한 후에 금속층(122)을 제거한다.
다음에, 제 1 트랜지스터(160)의 금속 화합물 영역(124a) 및 금속 화합물 영역(124b)과 접촉되도록 전극(126a) 및 전극(126b)을 형성한다. 전극(126a) 및 전극(126b)은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써 형성된다. 또한, 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 상세한 내용은 후술하는 소스 전극(142a), 드레인 전극(142b) 등과 마찬가지다.
상술한 공정을 거쳐 반도체 재료를 함유한 기판(100)을 사용한 제 1 트랜지스터(160)가 형성된다(도 7(B) 참조). 이러한 제 1 트랜지스터(160)는 고속 동작이 가능한 특징을 갖는다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다.
다음에, 상술한 공정에 의하여 형성된 각 구성을 덮도록 절연층(128)을 형성한다(도 7(C) 참조). 절연층(128)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(128)에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선이 중첩되는 것에 기인하는 용량을 충분히 저감할 수 있으므로 바람직하다. 또한, 절연층(128)에 이들 재료를 사용한 다공질의 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 낮으므로 전극이나 배선에 기인하는 용량을 더 저감할 수 있다. 또한, 절연층(128)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는 절연층(128)으로서 단층 구조를 사용하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 절연층(128)으로서 2층 이상의 적층 구조를 사용하여도 좋다.
그 후, 제 2 트랜지스터(162) 및 용량 소자(164)를 형성하기 전의 처리로서 절연층(128)에 CMP 처리함으로써 게이트 전극(110) 상면 및 전극(126) 상면을 노출시킨다(도 7(D) 참조). 게이트 전극(110) 상면을 노출시키는 처리로서, CMP 처리 외 에칭 처리 등을 적용할 수도 있지만, 제 2 트랜지스터(162)의 특성을 향상시키기 위하여 절연층(128) 표면은 가능한 한 평탄하게 해 두는 것이 바람직하고, 예를 들어, 절연층(128) 표면은 제곱 평균 평방근 거칠기(RMS)를 1nm 이하로 하는 것이 바람직하다.
또한, 상기 각 공정 전후에 전극, 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.
다음에, 게이트 전극(110), 전극(126), 절연층(128) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 8(A) 참조).
도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전층은 단층 구조를 사용하여도 좋고, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 형성하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로 가공하기 용이한 장점이 있다.
또한, 도전층은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산하인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 도전층의 에칭은 드라이 에칭과 웨트 에칭의 어느 쪽을 사용하여 행하여도 좋지만, 미세화하기 위해서는 제어성이 좋은 드라이 에칭을 사용하는 것이 적합하다. 또한, 형성되는 소스 전극(142a) 및 드레인 전극(142b)이 테이퍼 형상을 갖도록 행하여도 좋다. 테이퍼 각은, 예를 들어, 30° 이상 60° 이하로 할 수 있다.
상부의 제 2 트랜지스터(162)의 채널 길이(L)는 소스 전극(142a) 및 드레인 전극(142b) 상단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크를 형성하기 위한 노광을 행할 때 수nm 내지 수십nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선을 사용한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후 형성되는 트랜지스터의 채널 길이(L)를 2μm 미만, 바람직하게는, 10nm 이상 350nm(0.35μm) 이하로 할 수도 있고, 회로의 동작 속도를 높일 수 있다.
또한, 절연층(128) 위에 하지 절연층으로서 기능하는 절연층을 제공하여도 좋다. 상기 절연층은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다.
다음에, 소스 전극(142a) 상면, 드레인 전극(142b) 상면, 및 절연층(128) 상면의 일부분과 접촉되도록 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(144)을 형성한다(도 8(B) 참조).
사용하는 산화물 반도체로서, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In과 Zn을 함유한 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차(偏差)를 줄이기 위한 안정제(stabilizer)로서 그것에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 안정제로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 안정제로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 안정제로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 안정제로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오듐(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
In-Ga-Zn계 산화물 반도체 재료는 무전계 상태에서 저항이 충분히 높고 오프 전류를 충분히 작게 할 수 있고, 또 전계 효과 이동도가 높은 특징을 갖는다. 또한, In-Sn-Zn계 산화물 반도체 재료를 사용한 트랜지스터는 In-Ga-Zn계 산화물 반도체 재료를 사용한 트랜지스터보다 전계 효과 이동도를 3배 이상으로 할 수 있고, 또 임계 값 전압을 양으로 하기 쉬운 특징을 갖는다. 이들 반도체 재료는 본 발명의 일 형태에 따른 반도체 장치를 구성하는 트랜지스터에 사용할 수 있는 적합한 재료 중 하나다.
또한, 여기서는, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문하다. 또한, In, Ga, 및 Zn 외의 금속 원소가 함유되어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또 m은 정수가 아님)로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또 n은 정수임)로 표기되는 재료를 사용하여도 좋다. 예를 들어, 원자수 비율이 In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 In-Ga-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수 비율이 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물인 경우라도 벌크 내의 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
또한, 예를 들어, In, Ga, 및 Zn의 원자수 비율이 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수 비율이 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성과 근방의 조성을 갖는다는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리키고, r는, 예를 들어, 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체는 단결정과 비단결정의 어느 쪽이라도 좋다. 후자의 경우에는, 비정질과 다결정의 어느 쪽이라도 좋다. 또한, 비정질 내에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비정질이 아니라도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에 이것을 사용하여 트랜지스터를 제작할 때의 계면 산란을 저감할 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내의 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값이라고 표현할 수 있고, 수학식 1로 정의된다.
Figure 112011056322914-pat00001
또한, 수학식 1에서 S0은 측정면(좌표 (x1,y1), (x1,y2), (x2, y1), (x2, y2))으로 나타내어지는 4점으로 둘러싸인 장방형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
또한, 산화물 반도체층(144)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들어, 조성 비율이 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]인 산화물 타깃을 사용한다. 또한, 조성 비율이 In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]인 산화물 타깃을 사용하여도 좋다.
또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우에는, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(mol수 비율로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용하는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y를 충족한다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, 사용하는 타깃의 조성 비율은 In:Sn:Zn이 원자수 비율로 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타깃을 사용한다.
여기서, 산화물 반도체가 결정성을 갖는 경우로서, c축 배향하고, 또 ab면, 표면, 또는 계면의 방향에서 봐서 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정(CAAC: C Axis Aligned Crystal라고도 함)을 포함하는 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란 넓은 의미에서 비단결정이며, 그 ab면에 수직인 방향에서 봐서 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또 c축 방향에 수직인 방향에서 봐서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(phase)을 포함하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우에는, 산소의 일부분은 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)으로 일치되어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)을 향하여도 좋다.
CAAC는 그 조성 등에 따라 도체, 반도체, 절연체일 수 있다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명할 수 있다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판 면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자의 층 형상 배열 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 11(A) 내지 도 13(C)를 사용하여 자세히 설명한다. 또한, 특별히 기재하지 않는 한, 도 11(A) 내지 도 13(C)는 위 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 11(A) 내지 도 11(E)에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 11(A)에 6배위의 In을 하나, In에 근접한 4배위의 산소 원자(이하, 4배위의 O라고 기재함)를 6개 갖는 구조를 도시한다. 여기서, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 11(A)의 구조는 팔면체 구조를 가지지만, 간편화를 위하여 평면 구조를 도시한다. 또한, 도 11(A)의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있다. 도 11(A)에 도시한 소그룹은 전하가 0이다.
도 11(B)에 5배위의 Ga를 하나, Ga에 근접한 3배위의 산소 원자(이하, 3배위의 O라고 기재함) 3개와, Ga에 근접한 4배위의 O를 2개 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 11(B)의 상반부 및 하반부에 각각 4배위의 O가 하나씩 있다. 또한, In의 경우에도, 5배위를 갖기 때문에 도 11(B)에 도시한 구조를 가질 수 있다. 도 11(B)에 도시한 소그룹은 전하가 0이다.
도 11(C)에 4배위의 Zn을 하나와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시한다. 도 11(C)의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 3개 있다. 또는, 도 11(C)의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 하나 있어도 좋다. 도 11(C)에 도시한 소그룹은 전하가 0이다.
도 11(D)에 6배위의 Sn을 하나와, Sn에 근접한 4배위의 O를 6개 갖는 구조를 도시한다. 도 11(D)의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 3개 있다. 도 11(D)에 도시한 소그룹은 전하가 +1이다.
도 11(E)에 Zn을 2개 포함하는 소그룹을 도시한다. 도 11(E)의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 하나 있다. 도 11(E)에 도시한 소그룹은 전하가 -1이다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들의 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 11(A)에 도시한 6배위의 In의 상반부의 3개의 O는 아래 방향에 각각 근접 In을 3개 갖고, 하반부의 3개의 O는 위 방향에 각각 근접 In을 3개 갖는다. 5배위의 Ga의 상반부의 하나의 O는 아래 방향에 하나의 근접 Ga를 갖고, 아래 부분의 하나의 O는 위 방향에 하나의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 하나의 O는 아래 방향에 하나의 근접 Zn을 갖고, 하반부의 3개의 O는 위 방향에 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 위 방향의 4배위의 O의 개수와, 그 O의 아래 방향에 있는 근접 금속 원자의 개수는 같고, 마찬가지로, 금속 원자의 아래 방향의 4배위의 O의 개수와, 그 O의 위 방향에 있는 근접 금속 원자의 개수는 같다. O는 4배위이므로 아래 방향에 있는 근접 금속 원자의 개수와, 위 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자의 위 방향에 있는 4배위의 O의 개수와, 다른 금속 원자의 아래 방향에 있는 4배위의 O의 개수의 합이 4개일 때 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우에는, 4배위의 O가 3개이므로, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 것과 결합한다.
배위수가 4, 5, 6인 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 그 외, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 12(A)에 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 12(B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 12(C)는 도 12(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
도 12(A)에서는 간편화를 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만을 도시하고, 예를 들어, Sn의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 도시한다. 마찬가지로, 도 12(A)에서 In의 상반부 및 하반부에 각각 4배위의 O가 하나씩 있으므로 동그라미 1이라고 도시한다. 또한, 마찬가지로, 도 12(A)에 하반부에 4배위의 O가 하나 있고 상반부에 4배위의 O가 3개 있는 Zn과, 상반부에 4배위의 O가 하나 있고 하반부에 4배위의 O가 3개 있는 Zn을 도시한다.
도 12(A)에서 In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위의 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 3개 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 하나 있는 2개의 Zn로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1가 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서, 도 11(E)에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 함유한 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 12(B)에 도시한 대그룹의 결합이 반복됨으로써 In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용한 경우도 마찬가지다.
예를 들어, 도 13(A)에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 13(A)에서 In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위의 O가 상반부 및 하반부에 3개씩 있는 In이 4배위의 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 13(B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13(C)는 도 13(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn, 및 Ga 중 어느 것을 포함하는 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 층 구조는 도 13(A)에 도시된 중그룹으로 구성되는 것에 한정되지 않고, In, Ga, Zn의 배열이 도 13(A)와 상이한 중그룹이 조합된 대그룹으로 구성될 수도 있다.
본 실시형태에서는 비정질 구조를 갖는 산화물 반도체층(144)을 스퍼터링법에 의하여 In-Ga-Zn계의 금속 산화물 타깃을 사용하여 형성한다. 또한, 그 막 두께를 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 20nm 이하, 더 바람직하게는 3nm 이상 15nm 이하로 한다.
금속 산화물 타깃 내의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써 치밀한 구조를 갖는 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(144)을 형성하는 분위기는 희 가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로는 아르곤)와 산소의 혼합 분위기가 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수산화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)까지 제거된 고순도 가스 분위기를 사용하는 것이 바람직하다.
산화물 반도체층(144)을 형성할 때, 예를 들어, 감압 상태로 유지된 처리실 내에 피처리물을 유지하면서 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(144)을 형성할 때 피처리물의 온도는 실온(15℃ 이상 35℃ 이하)로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체층(144)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(144)을 형성함으로써 산화물 반도체층(144)에 함유되는 불순물을 저감할 수 있다. 또한, 스퍼터링으로 인한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(Titanium Sublimation) 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 구비한 것을 사용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써 처리실에서 수소나 물 등을 제거할 수 있으므로 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(144)의 형성 조건으로서, 예를 들어, 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기 등의 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지(성막시에 형성되는 분말 상태 물질 등)을 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층(144)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 20nm 이하, 더 바람직하게는 3nm 이상 15nm 이하로 한다. 개시하는 발명에 따른 구성을 채용함으로써, 이러한 두께의 산화물 반도체층(144)을 사용하는 경우라도 미세화에 수반되는 단 채널 효과(short channel effect)를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등에 따라 적절한 두께는 달라지므로 그 두께는 사용하는 재료나 용도에 따라 선택할 수도 있다. 또한, 도 8(B)에 도시한 바와 같이, 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 하는 것이 바람직하다. 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 함으로써 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 단면 형상이 평탄하지 않은 경우와 비교하여 리크 전류를 저감할 수 있다.
산화물 반도체층(144)을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 산화물 반도체층이 형성되는 표면의 부착물을 제거하여도 좋다. 여기서, 역 스퍼터링이란 스퍼터링 타깃에 이온을 충돌시키는 보통 스퍼터링과 달리 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 가리킨다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등의 분위기를 적용하여도 좋다.
산화물 반도체층(144)을 형성한 후, 산화물 반도체층(144)에 가열 처리(제 1 가열 처리)를 행하는 것이 바람직하다. 이 제 1 가열 처리에 의하여 산화물 반도체층(144) 내의 과잉 수소(물이나 수산기를 포함함)를 제거함으로써, 산화물 반도체층(144)의 구조를 가지런하게 하고, 에너지 갭 중의 도너 준위를 저감할 수 있다. 제 1 가열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는, 400℃ 이상 500℃ 이하로 한다.
가열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 반입하여 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 가열 처리하는 동안 산화물 반도체층을 대기에 노출시키지 않음으로써 물이나 수소가 혼입되지 않도록 한다.
가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다. 가스로서, 아르곤 등의 희 가스 또는 질소와 같이, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제 1 가열 처리로서 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 몇 분 동안 가열한 후, 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 단시간에 고온 가열 처리할 수 있다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리하는 도중에 불활성 가스를 산소를 함유한 가스로 바꾸는 것이 바람직하다. 산소를 함유한 분위기에서 제 1 가열 처리를 행함으로써 산화물 반도체층을 과산소화 상태로 하고, 에너지 갭 중의 산소 결손에 기인하는 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기는 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
상술한 바와 같이, 가열 처리에 의하여 불순물을 저감하고 과산소화 상태로 함으로써, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 얻을 수 있고, 극히 뛰어난 특성을 갖는 트랜지스터를 실현할 수 있다.
그런데, 상술한 가열 처리(제 1 가열 처리)에는 수소나 물 등을 제거하는 효과가 있으므로, 상기 가열 처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수도 있다. 상기 탈수화 처리, 탈수소화 처리, 및 산소를 함유한 분위기하에서의 가열 처리는 산화물 반도체층(144)을 형성한 후, 게이트 절연층(146)을 형성한 후, 게이트 전극을 형성한 후 등의 타이밍에서 행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리, 및 산소를 함유한 분위기하에서의 가열 처리는 한번에 한정되지 않고 복수 횟수 행하여도 좋다.
산화물 반도체층(144)의 에칭은 상기 가열 처리를 행하기 전 또는 상기 가열 처리를 행한 후의 어느 쪽에 행하여도 좋다. 또한, 소자 미세화의 관점에서 보면 드라이 에칭법을 사용하는 것이 바람직하지만, 웨트 에칭법을 사용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 따라 적절히 선택할 수 있다. 또한, 소자에서 리크 전류 등이 문제가 되지 않는 경우에는 산화물 반도체층을 섬 형상으로 가공하지 않고 사용하여도 좋다.
다음에, 산화물 반도체층(144)을 덮도록 게이트 절연층(146)을 형성한다.
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 산화갈륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 함유하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 산화갈륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 리크를 억제하기 위하여 막 두께를 크게 할 수 있다. 예를 들어, 산화하프늄은 비유전율이 15 정도이며, 산화실리콘의 비유전율이 3 내지 4인 것과 비교하여 매우 큰 값을 갖는다. 이러한 재료를 사용함으로써 산화실리콘 환산으로 15nm 미만, 바람직하게는 2nm 이상 10nm 이하의 게이트 절연층을 실현하는 것도 용이해진다. 또한, high-k 재료를 함유한 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 것을 함유한 막의 적층 구조를 채용하여도 좋다.
게이트 절연층(146)을 형성한 후에는 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 가열 처리를 행하는 것이 바람직하다. 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행하면 좋다. 제 2 가열 처리를 행함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 함유한 경우에는, 산화물 반도체층(144)에 산소를 공급하여 상기 산화물 반도체층(144)의 산소 결손을 보전함으로써 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는 게이트 절연층(146)을 형성한 후에 제 2 가열 처리를 행하지만, 제 2 가열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 가열 처리를 행하여도 좋다. 또한, 제 1 가열 처리에 이어 제 2 가열 처리를 행하여도 좋고, 제 1 가열 처리가 제 2 가열 처리를 겸하도 좋고, 제 2 가열 처리가 제 1 가열 처리를 겸하도 좋다.
상술한 바와 같이, 제 1 가열 처리와 제 2 가열 처리의 적어도 한쪽을 적용함으로써 산화물 반도체층(144)을 그 주성분 외의 불순물이 가능한 한 함유되지 않도록 고순도화할 수 있다.
다음에, 게이트 절연층(146) 위에 게이트 전극(148)을 형성한다(도 8(C) 참조).
게이트 전극(148)은 게이트 절연층(146) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(148)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 상세한 내용은 소스 전극(142a) 또는 드레인 전극(142b) 등의 경우와 마찬가지고, 그 기재를 참작할 수 있다.
상술한 공정을 거침으로써, 고순도화된 산화물 반도체층(144)을 사용한 제 2 트랜지스터(162)가 완성된다. 이러한 트랜지스터는 오프 전류가 충분히 저감된 특징을 갖는다. 따라서, 상기 트랜지스터를 기록용 트랜지스터로서 사용함으로써 오랜 시간에 걸쳐 전하를 유지할 수 있다.
다음에, 게이트 절연층(146) 및 게이트 전극(148) 위에 절연층(150)을 형성한다. 절연층(150)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 또는 GaxAl2-xO3+y(0≤x≤2, 0<y<1, x는 0 이상 2 이하의 값, y는 0보다 크고 1보다 작은 값)로 나타내어지는 산화알루미늄, 산화갈륨, 산화갈륨알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 단층으로 또는 적층하여 형성할 수 있다.
또한, 절연층(150)에 유전율이 낮은 재료나 유전율이 낮은 구조(다공질 구조 등)를 사용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써 배선 사이나 전극 사이 등에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다.
또한, 용량 소자(164)가 게이트 절연층(146)을 포함하지 않는 구성으로 하는 경우에는, 절연층(150)을 형성하기 전에 소스 전극(142a) 위에 있고 용량 소자(164)를 형성하는 영역의 게이트 절연층(146)을 제거하면 좋다.
다음에, 소스 전극(142a)과 중첩되도록 절연층(150) 위에 전극(152)을 형성한다(도 8(D) 참조). 전극(152)은 게이트 전극(148)과 같은 방법 및 재료로 형성할 수 있으므로 상세한 내용은 상기 게이트 전극(148)의 기재를 참작할 수 있다. 상술한 공정을 거쳐 용량 소자(164)가 완성된다.
다음에, 절연층(150) 및 전극(152) 위에 절연층(154)을 형성한다(도 9(A) 참조). 절연층(154)은 절연층(150)과 마찬가지로 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 단층으로 또는 적층하여 형성할 수 있다.
또한, 절연층(154)에 유전율이 낮은 재료나 유전율이 낮은 구조(다공질 구조 등)를 사용하는 것이 바람직하다. 절연층(154)의 유전율을 낮게 함으로써 배선 사이나 전극 사이 등에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다.
또한, 상기 절연층(154)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층(154)을 형성함으로써 반도체 장치를 미세화한 경우 등이라도 절연층(154) 위에 전극이나 배선 등을 적합하게 형성할 수 있기 때문이다. 또한, 절연층(154)은 CMP(화학적 기계적 연마) 등의 방법을 사용하여 평탄화할 수 있다.
다음에, 게이트 절연층(146), 절연층(150), 절연층(154)에 드레인 전극(142b)까지 도달되는 개구를 형성한다(도 9(B) 참조). 그리고, 상기 개구에 전극(156)을 형성하고, 절연층(154) 위에 전극(156)과 접촉되는 배선(158)을 형성한다(도 9(C) 참조). 상기 개구는 마스크 등을 사용하여 선택적으로 에칭함으로써 형성된다.
전극(156)은, 예를 들어, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 사용하여 도전층을 형성한 후, 에칭 처리나 CMP 등의 방법을 사용하여 상기 도전층의 일부분을 제거함으로써 형성할 수 있다.
더 구체적으로는, 예를 들어, 개구를 포함하는 영역에 PVD법을 사용하여 티타늄막을 얇게 형성하고, CVD법을 사용하여 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법을 사용하여 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원하여 하부 전극 등(여기서는, 드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티타늄이나 질화티타늄 등으로 이루어진 배리어막을 형성한 후에 도금법에 의하여 구리막을 형성하여도 좋다.
배선(158)은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써 형성된다. 또한, 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 재료 또는 복수의 상기 재료를 조합한 재료를 사용하여도 좋다. 상세한 내용은 소스 전극(142a) 등과 마찬가지다.
또한, 상기 공정 후에 각종 배선이나 전극 등을 형성하여도 좋다. 배선이나 전극은 소위 다마신(damascence)법이나 듀얼 다마신(dual-damascence)법 등의 방법을 사용하여 형성할 수 있다.
상술한 공정을 거쳐 도 5(A) 및 도 5(B)에 도시한 바와 같은 구성을 갖는 반도체 장치를 제작할 수 있다.
본 실시형태에 기재하는 제 2 트랜지스터(162)에서는 산화물 반도체층(144)이 고순도화되기 때문에 그 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 그리고, 제 2 트랜지스터(162)의 오프 전류도 충분히 작게 된다. 예를 들어, 제 2 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게는 10zA 이하다.
상술한 바와 같이 고순도화되고 진성화된 산화물 반도체층(144)을 사용함으로써 제 2 트랜지스터(162)의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이러한 트랜지스터를 사용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있는 반도체 장치를 얻을 수 있다.
본 실시형태에 기재하는 구성이나 방법 등은 다른 실시형태에 기재하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 본래의 이동도보다 낮게 된다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면 수학식 2로 나타낼 수 있다.
Figure 112011056322914-pat00002
여기서, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는 수학식 3으로 나타낼 수 있다.
Figure 112011056322914-pat00003
여기서, e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당의 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 단위 면적당의 채널에 포함되는 캐리어수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다. 선형 영역에서의 드레인 전류 Id는 수학식 4로 나타낼 수 있다.
Figure 112011056322914-pat00004
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는, L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸다. 상술한 수학식의 양변을 Vg로 나누고, 또한 양변을 대수(logarithm)로 나타내면, 수학식 5로 나타낼 수 있다.
Figure 112011056322914-pat00005
수학식 5의 우변은 Vg의 함수다. 수학식 5로부터 알 수 있는 바와 같이, 세로 축을 ln(Id/Vg)로 하고 가로 축을 1/Vg로 하여 실측값을 플롯(plot)함으로써 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것은 결함 밀도 N이 1×1012/cm2정도다.
상술한 바와 같이 하여 계산된 결함 밀도 등에 의거하여 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예측할 수 있다.
다만, 반도체 내부에 결함이 없어도 트랜지스터의 수송 특성은 채널과 게이트 절연층의 계면에서의 산란의 영향을 받는다. 즉, 게이트 절연층 계면에서 x만큼 떨어진 개소에서의 이동도 μ1은 수학식 6으로 나타낼 수 있다.
Figure 112011056322914-pat00006
여기서, D는 게이트 방향의 전계를 나타내고, B 및 l은 상수다. B 및 l은 실제의 측정 결과로부터 계산할 수 있고, 상기 측정 결과에 의거하면, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 6의 제 2 항이 증가하기 때문에 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 14에 도시한다. 또한, 계산에는 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys. Inc. 제작)를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 하였다. 이들 값은 스퍼터링법을 사용하여 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트의 일 함수를 5.5eV, 소스의 일 함수를 4.6eV, 드레인의 일 함수를 4.6eV로 하였다. 또한, 게이트 절연층의 두께를 100nm, 비유전율을 4.1로 하였다. 채널 길이 및 채널 폭은 양쪽 모두 10μm이고, 드레인 전압 Vd는 0.1V이다.
도 14에 도시된 바와 같이, 게이트 전압이 1V를 넘으면 이동도 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 15(A) 내지 도 17(C)에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 18(A) 및 도 18(B)에 도시한다. 도 18(A) 및 도 18(B)에 도시한 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(953a) 및 반도체 영역(953c)을 갖는다. 반도체 영역(953a) 및 반도체 영역(953c)의 저항률은 2×10-3Ωcm로 한다.
도 18(A)에 도시한 트랜지스터는 하지 절연층(951)과, 하지 절연층(951)에 매립되도록 형성된 산화알루미늄으로 이루어진 매립 절연물(952) 위에 형성된다. 트랜지스터는 반도체 영역(953a), 반도체 영역(953c), 반도체 영역(953a)과 반도체 영역(953c)에 끼워지고 채널 형성 영역이 되는 진성 반도체 영역(953b), 및 게이트(955)를 갖는다. 게이트(955)의 폭을 33nm로 한다.
게이트(955)와 반도체 영역(953b) 사이에 게이트 절연층(954)을 갖고, 또한, 게이트(955)의 양쪽 측면에 사이드 월 절연층(956a) 및 사이드 월 절연층(956b)을 갖고, 게이트(955)의 상부에 게이트(955)와 다른 배선이 단락되는 것을 방지하기 위한 절연물(957)을 갖는다. 사이드 월 절연층의 폭은 5nm로 한다. 또한, 반도체 영역(953a) 및 반도체 영역(953c)과 접촉되는 소스(958a) 및 드레인(958b)을 갖는다. 또한, 이 트랜지스터의 채널 폭을 40nm로 한다.
도 18(B)에 도시한 트랜지스터는 하지 절연층(951)과, 산화알루미늄으로 이루어진 매립 절연물(952) 위에 형성되고, 반도체 영역(953a), 반도체 영역(953c), 반도체 영역(953a)과 반도체 영역(953c)에 끼워진 진성 반도체 영역(953b), 폭이 33nm인 게이트(955), 게이트 절연층(954), 사이드 월 절연층(956a), 사이드 월 절연층(956b), 절연물(957), 소스(958a), 및 드레인(958b)을 갖는 점에서 도 18(A)에 도시한 트랜지스터와 같다.
도 18(A)에 도시한 트랜지스터와 도 18(B)에 도시한 트랜지스터의 차이 점은 사이드 월 절연층(956a) 및 사이드 월 절연층(956b) 아래의 반도체 영역의 도전형이다. 도 18(A)에 도시한 트랜지스터에서는 사이드 월 절연층(956a) 및 사이드 월 절연층(956b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(953a) 및 반도체 영역(953c)이지만, 도 18(B)에 도시한 트랜지스터에서는 진성의 반도체 영역(953b)이다. 즉, 도 18(B)에 도시한 반도체층에서 반도체 영역(953a)(반도체 영역(953c))과 게이트(955)가 Loff만큼 겹치지 않는 영역이 생긴다. 이 영역을 오프 셋 영역이라고 하고, 그 폭 Loff를 오프 셋 길이라고 한다. 도면에서 알 수 있는 바와 같이, 오프 셋 길이는 사이드 월 절연층(956a)(사이드 월 절연층(956b))의 폭과 같다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys. Inc. 제작)를 사용하였다. 도 15(A) 내지 도 15(C)는 도 18(A)에 도시된 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)를 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 15(A)는 게이트 절연층의 두께를 15nm로 한 것이고, 도 15(B)는 게이트 절연층의 두께를 10nm로 한 것이고, 도 15(C)는 게이트 절연층의 두께를 5nm로 한 것이다. 게이트 절연층이 얇아질수록 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저히 저하된다. 한편, 이동도 μ의 피크 값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요한 10μA를 넘는 것이 제시되었다.
도 16(A) 내지 도 16(C)는 도 18(B)에 도시된 구조를 갖는 트랜지스터이며 오프 셋 길이 Loff를 5nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 16(A)는 게이트 절연층의 두께를 15nm로 한 것이고, 도 16(B)는 게이트 절연층의 두께를 10nm로 한 것이고, 도 16(C)는 게이트 절연층의 두께를 5nm로 한 것이다.
또한, 도 17(A) 내지 도 17(C)는 도 18(B)에 도시된 구조를 갖는 트랜지스터이며 오프 셋 길이 Loff를 15nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 17(A)는 게이트 절연층의 두께를 15nm로 한 것이고, 도 17(B)는 게이트 절연층의 두께를 10nm로 한 것이고, 도 17(C)는 게이트 절연층의 두께를 5nm로 한 것이다.
모두 게이트 절연층이 얇아질수록 오프 전류가 현저히 저하되는 한편, 이동도 μ의 피크 값이나 온 전류에 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 15(A) 내지 도 15(C)에서는 80cm2/Vs 정도지만, 도 16(A) 내지 도 16(C)에서는 60cm2/Vs 정도, 도 17(A) 내지 도 17(C)에서는 40cm2/V 정도로 오프 셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프 셋 길이 Loff의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 매우 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요한 10μA를 넘는 것이 제시되었다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 영역으로 하는 트랜지스터는 상기 산화물 반도체를 형성할 때 기판을 가열하여 형성하거나 또는 산화물 반도체층을 형성한 후에 가열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, "주성분"이란 조성 비율로 5at.% 이상 함유되는 원소를 가리킨다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 형성한 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 임계 값 전압을 플러스(plus)로 시프트시켜 노멀리 오프화시킬 수 있다.
예를 들어, 도 19(A) 내지 도 19(C)는 In, Sn, 및 Zn을 주성분으로 하고 채널 길이 L이 3μm이고 채널 폭 W가 10μm인 산화물 반도체층과, 두께가 100nm인 게이트 절연층을 사용한 트랜지스터의 특성을 도시한 것이다. 또한, Vd는 10V로 하였다.
도 19(A)는 기판을 의도적으로 가열하지 않고 스퍼터링법에 의하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 형성하였을 때의 트랜지스터 특성을 도시한 것이다. 이 때, 전계 효과 이동도는 18.8cm2/Vsec이다. 한편, 기판을 의도적으로 가열하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 형성하면, 전계 효과 이동도를 향상시킬 수 있다. 도 19(B)는 기판을 200℃로 가열하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 형성하였을 때의 트랜지스터 특성을 도시한 것이지만, 전계 효과 이동도는 32.2cm2/Vsec이다.
전계 효과 이동도는 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 형성한 후에 가열 처리를 행함으로써 더 높일 수 있다. 도 19(C)는 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 200℃로 스퍼터링 성막한 후, 650℃로 가열 처리를 행한 경우의 트랜지스터 특성을 도시한 것이다. 이 때, 전계 효과 이동도는 34.5cm2/Vsec이다.
기판을 의도적으로 가열함으로써, 스퍼터링 성막 중에 수분이 산화물 반도체층 내에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막한 후에 가열 처리를 행함으로써 산화물 반도체층으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수도 있고, 전계 효과 이동도를 향상시킬 수 있다. 이와 같이 전계 효과 이동도가 향상되는 이유는 탈수화·탈수소화에 의하여 불순물이 제거될 뿐만 아니라, 고밀도화에 의하여 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이, 고순도화된 비단결정 산화물 반도체는 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현할 수도 있다고 추정된다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 가열 처리에 의하여 상기 산화물 반도체에 함유되는 수소나 수산기 또는 수분을 방출시키고, 그 가열 처리 또는 그 이후의 가열 처리에 의하여 산화물 반도체를 결정화시켜도 좋다. 이와 같은 결정화 처리 또는 재결정화 처리에 의하여 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 효과 및/또는 성막한 후에 가열 처리하는 효과는 전계 효과 이동도의 향상뿐만 아니라 트랜지스터의 노멀리 오프화의 도모에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체층을 채널 형성 영역으로 하는 트랜지스터는 임계 값 전압이 마이너스(minus)로 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체층을 사용한 경우에는 임계 값 전압이 마이너스로 시프트하는 문제는 해소된다. 즉, 임계 값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 시프트하고, 이와 같은 경향은 도 19(A) 및 도 19(B)를 비교함으로써 확인할 수도 있다.
또한, 임계 값 전압은 In, Sn, 및 Zn의 비율을 변화시킴으로써 제어할 수도 있고, 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써, 결정성이 높은 산화물 반도체층을 얻을 수 있다.
의도적인 기판 가열 온도 또는 가열 처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이며, 높은 온도로 성막하거나 또는 가열 처리함으로써 트랜지스터의 노멀리 오프화를 도모할 수 있다.
또한, 의도적으로 기판을 가열하여 성막함으로써 및/또는 성막한 후에 가열 처리함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 인가 시간 1시간의 조건에서 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만일 수 있다.
산화물 반도체층을 형성한 후에 가열 처리를 행하지 않는 시료 1의 트랜지스터와, 산화물 반도체층을 형성한 후에 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 BT 시험을 실제로 행하였다.
우선, 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고 Vds를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고 그 상태로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 +BT 시험이라고 부른다.
마찬가지로, 우선, 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고 Vds를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하고 그 상태로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 -BT 시험이라고 부른다.
시료 1의 +BT 시험의 결과를 도 20(A)에 도시하고, -BT 시험의 결과를 도 20(B)에 도시한다. 또한, 시료 2의 +BT 시험의 결과를 도 21(A)에 도시하고, -BT 시험의 결과를 도 21(B)에 도시한다.
시료 1의 +BT 시험 및 -BT 시험으로 인한 임계 값 전압의 변동은 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 +BT 시험 및 -BT 시험으로 인한 임계 값 전압의 변동은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2의 양쪽 모두는 BT 시험 전후의 임계 값 전압의 변동이 작고 신뢰성이 높은 것을 알 수 있다.
가열 처리는 산소 분위기하에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 가열 처리를 행하고 나서 산소를 함유한 분위기하에서 가열 처리를 행하여도 좋다. 우선, 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써, 가열 처리의 효과를 더 높일 수 있다. 또한, 나중에 산소를 첨가하는 경우에는, 산소 이온을 전계에 의하여 가속시켜 산화물 반도체층에 주입하는 방법을 적용하여도 좋다.
산화물 반도체 내 및 상기 산화물 반도체와 상기 산화물 반도체와 접촉되는 막의 계면에는 산소 결손에 기인하는 결함이 생성되기 쉽지만, 상기 가열 처리에 의하여 산화물 반도체 내에 산소를 과잉으로 함유시킴으로써, 정상적(定常的)으로 생성되는 산소 결손을 과잉 산소로 보상할 수 있다. 과잉 산소는 주로 격자 사이에 존재하는 산소이고, 과잉 산소의 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 예를 들어, 결정을 변형시키지 않고 산화물 반도체 내에 함유시킬 수 있다.
또한, 가열 처리에 의하여 산화물 반도체의 적어도 일부분에 결정을 포함시킴으로써, 더 안정적인 산화물 반도체층을 얻을 수 있다. 예를 들어, 기판을 의도적으로 가열하지 않고 조성 비율이 In:Sn:Zn=1:1:1인 타깃을 사용하여 스퍼터링 성막한 산화물 반도체층은 X선 회절(XRD: X-Ray Diffraction)의 분석에서 달무리 무늬(halo pattern)가 관측된다. 이 성막된 산화물 반도체층을 가열 처리함으로써 결정화시킬 수 있다. 가열 온도는 임의적이지만, 예를 들어, 650℃의 가열 처리를 행함으로써 X선 회절 분석에서 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석을 실제로 행하였다. XRD 분석에는 X선 회절 장치 D8 ADVANCE(Bruker AXS사 제작)를 사용하고, Out-of-Plane법에 의하여 측정하였다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비하였다. 시료 A 및 시료 B의 제작 방법을 이하에 기재한다.
탈수소화 처리를 행한 후의 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 형성하였다.
스퍼터링 장치를 사용하여 산소 분위기하에서 100W(DC)의 전력으로 In-Sn-Zn-O막을 형성하였다. 타깃은 원자수 비율이 In:Sn:Zn=1:1:1인 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 650℃의 온도로 가열 처리를 행하였다. 가열 처리는 우선 질소 분위기하에서 1시간 행하고, 온도를 유지한 채로 산소 분위기하에서 1시간 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 22에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는 결정에 기인하는 피크를 관측할 수 없지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg일 때 결정에 기인하는 피크를 관측할 수 있었다.
상술한 바와 같이, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 기판을 가열함으로써 및/또는 성막한 후에 가열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
상술한 기판 가열이나 가열 처리는 산화물 반도체에 대하여 악성(惡性) 불순물인 수소나 수산기를 막 내에 함유하지 않도록 하는 작용 또는 막 내에서 제거하는 작용이 있다. 즉, 산화물 반도체 내에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있기 때문에 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1μm 당의 전류값을 나타낸다.
도 23에 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수(逆數)의 관계를 도시한다. 여기서는, 간략화를 위하여 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로 축으로 한다.
구체적으로는, 도 23에 도시한 바와 같이, 기판 온도가 125℃인 경우에는 1aA/μm(1×10-18A/μm) 이하, 기판 온도가 85℃인 경우에는 100zA/μm(1×10-19A/μm) 이하, 기판 온도가 실온(27℃)인 경우에는 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/μm(1×10-19A/μm)이하, 85℃에서 10zA/μm(1×10-20A/μm)이하, 실온에서 0.1zA/μm(1×10-22A/μm)이하로 할 수 있다.
단, 산화물 반도체층을 형성할 때 수소나 수분이 막 내에 혼입하지 않도록 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈 가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 내에 함유되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 자체에 수소나 수분 등의 불순물이 함유되지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 가열 처리에 의하여 막 내의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체층을 형성한 후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에서 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3μm이고, 채널 폭 W가 10μm이고, Lov가 0μm이고, dW가 0μm이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃, 및 150℃로 하였다. 여기서, 트랜지스터에서 게이트 전극과 한 쌍의 전극이 중첩되는 폭을 Lov라고 부르고, 한 쌍의 전극의 산화물 반도체층과 중첩되지 않는 부분의 폭을 dW라고 부른다.
도 24에 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 25(A)에 기판 온도와 임계 값 전압의 관계를 도시하고, 도 25(B)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 25(A)를 보면, 기판 온도가 높을수록 임계 값 전압이 낮은 것을 알 수 있다. 또한, -40℃ 내지 150℃의 범위에서 임계 값 전압이 1.09V 내지 -0.23V이었다.
또한, 도 25(B)를 보면, 기판 온도가 높을수록 전계 효과 이동도가 낮은 것을 알 수 있다. 또한, -40℃ 내지 150℃의 범위에서 전계 효과 이동도가 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상술한 바와 같은 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 오프 전류를 1aA/μm 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류 값을 충족시킬 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서 게이트 전압이 2.7V이고 드레인 전압 1.0V일 때에 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성을 갖기 때문에, Si 반도체로 제작되는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재시켜도 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시형태에 기재하는 구성, 방법 등은 다른 실시형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 In-Sn-Zn-O막을 산화물 반도체층에 사용한 트랜지스터의 일례에 대하여 도 26(A) 및 도 26(B) 등을 사용하여 설명한다.
도 26(A) 및 도 26(B)는 코플래너형인 톱 게이트·톱 콘택트 구조를 갖는 트랜지스터의 상면도 및 단면도다. 도 26(A)에 트랜지스터의 상면도를 도시한다. 또한, 도 26(B)에 도 26(A)의 일점 쇄선(一點鎖線) A-B에 대응하는 단면 A-B를 도시한다.
도 26(B)에 도시한 트랜지스터는 기판(960)과, 기판(960) 위에 제공된 하지 절연층(961)과, 하지 절연층(961) 주변에 제공된 보호 절연막(962)과, 하지 절연층(961) 및 보호 절연막(962) 위에 제공된 고저항 영역(963a) 및 저저항 영역(963b)을 갖는 산화물 반도체층(963)과, 산화물 반도체층(963) 위에 제공된 게이트 절연층(964)과, 게이트 절연층(964)을 사이에 두고 산화물 반도체층(963)과 중첩되어 제공된 게이트 전극(965)과, 게이트 전극(965) 측면과 접촉되어 제공된 사이드 월 절연층(966)과, 적어도 저저항 영역(963b)과 접촉되어 제공된 한 쌍의 전극(967)과, 적어도 산화물 반도체층(963), 게이트 전극(965), 및 한 쌍의 전극(967)을 덮어 제공된 층간 절연층(968)과, 층간 절연층(968)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(967)의 한쪽과 접속되어 제공된 배선(969)을 갖는다.
또한, 도시하지 않았지만, 층간 절연층(968) 및 배선(969)을 덮어 제공된 보호막을 가져도 좋다. 상기 보호막을 제공함으로써, 층간 절연층(968)의 표면 전도에 기인하여 생기는 미소 리크 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
본 실시형태에 기재하는 트랜지스터는 다른 실시형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 In-Sn-Zn-O막을 산화물 반도체층에 사용한 트랜지스터의 다른 일례에 대하여 기재한다.
도 27(A) 및 도 27(B)는 본 실시형태에서 제작한 트랜지스터의 구조를 도시한 상면도 및 단면도다. 도 27(A)는 트랜지스터의 상면도다. 또한, 도 27(B)는 도 27(A)의 일점 쇄선 A-B에 대응하는 단면도다.
도 27(B)에 도시한 트랜지스터는 기판(970)과, 기판(970) 위에 제공된 하지 절연층(971)과, 하지 절연층(971) 위에 제공된 산화물 반도체층(973)과, 산화물 반도체층(973)과 접촉되는 한 쌍의 전극(976)과, 산화물 반도체층(973) 및 한 쌍의 전극(976) 위에 제공된 게이트 절연층(974)과, 게이트 절연층(974)을 사이에 두고 산화물 반도체층(973)과 중첩하여 제공된 게이트 전극(975)과, 게이트 절연층(974) 및 게이트 전극(975)을 덮어 제공된 층간 절연층(977)과, 층간 절연층(977)에 형성된 개구부를 통하여 한 쌍의 전극(976)과 접속되는 배선(978)과, 층간 절연층(977) 및 배선(978)을 덮어 제공된 보호막(979)을 갖는다.
기판(970)으로서 유리 기판을 사용하고, 하지 절연층(971)으로서 산화실리콘막을 사용하고, 산화물 반도체층(973)으로서 In-Sn-Zn-O막을 사용하고, 한 쌍의 전극(976)으로서 텅스텐막을 사용하고, 게이트 절연층(974)으로서 산화실리콘막을 사용하고, 게이트 전극(975)으로서 질화탄탈막과 텅스텐막의 적층 구조를 사용하고, 층간 절연층(977)으로서 산화질화실리콘막과 폴리이미드막의 적층 구조를 사용하고, 배선(978)으로서 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를 사용하고, 보호막(979)으로서 폴리이미드막을 사용하였다.
또한, 도 27(A)에 도시한 구조를 갖는 트랜지스터에서 게이트 전극(975)과 한 쌍의 전극(976)이 중첩되는 폭을 Lov라고 부른다. 또한, 산화물 반도체층(973)과 중첩되지 않는 부분의 한 쌍의 전극(976)의 폭을 dW라고 부른다.
상술한 바와 같이, 볼 실시형태에 기재한 트랜지스터는 다른 실시형태에 기재하는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여 도 10(A) 내지 도 10(F)를 사용하여 설명한다. 본 실시형태에서는 컴퓨터, 휴대 전화기, 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 10(A)는 노트북형 퍼스널 컴퓨터이고, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등으로 구성된다. 케이스(701)와 케이스(702) 중 적어도 하나에 상술한 실시형태에 기재한 반도체 장치가 제공된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 노트북형 퍼스널 컴퓨터가 실현된다.
도 10(B)는 휴대 정보 단말(PDA)이고, 본체(711)에 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등이 제공된다. 또한, 휴대 정보 단말을 조작하는 스타일러스(stylus)(712) 등을 구비한다. 본체(711) 내에 상술한 실시형태에 기재한 반도체 장치가 제공된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 10(C)는 전자 페이퍼를 실장한 전자 서적이고, 전자 서적(720)은 케이스(721) 및 케이스(723)의 2개의 케이스로 구성된다. 케이스(721) 및 케이스(723)에 각각 표시부(725) 및 표시부(727)가 제공된다. 케이스(721)와 케이스(723)는 축(軸)부(737)에 의하여 접속되고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 케이스(721)는 전원 스위치(731), 조작 키(733), 스피커(735) 등을 구비한다. 케이스(721)와 케이스(723) 중 적어도 하나에 상술한 실시형태에 기재한 반도체 장치가 제공된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 10(D)는 휴대 전화기이고, 케이스(740)와 케이스(741)의 2개의 케이스로 구성된다. 또한, 케이스(740)와 케이스(741)를 도 10(D)에 도시된 전개(展開)된 상태에서 중첩한 상태로 슬라이드시킬 수 있으므로, 휴대하기 적합한 소형화가 가능하다. 또한, 케이스(741)는 표시 패널(742), 스피커(743), 마이크로 폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 또한, 케이스(740)는 휴대 전화기를 충전하는 태양 전지(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는 케이스(741)에 내장된다. 케이스(740)와 케이스(741) 중 적어도 하나에 상술한 실시형태에 기재한 반도체 장치가 제공된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 10(E)는 디지털 카메라이고, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성된다. 본체(761) 내에 상술한 실시형태에 기재한 반도체 장치가 제공된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 10(F)는 텔레비전 장치이고, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성된다. 텔레비전 장치(770)는 케이스(771)가 구비한 스위치나, 리모트 컨트롤러(780)에 의하여 조작할 수 있다. 케이스(771)와 리모트 컨트롤러(780)에 상술한 실시형태에 기재한 반도체 장치가 탑재된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이, 본 실시형태에 기재한 전자 기기에 상술한 실시형태에 따른 반도체 장치가 탑재된다. 따라서, 소비 전력을 저감한 전자 기기가 실현된다.
160: 제 1 트랜지스터
162: 제 2 트랜지스터
164: 용량 소자
190: 메모리 셀

Claims (11)

  1. 반도체 장치로서,
    n(n은 자연수)개의 비트선;
    상기 비트선 중 하나와 전기적으로 접속된 m(m은 자연수)개의 메모리 셀; 및
    m+1개의 워드선을 포함하고,
    상기 메모리 셀은 각각,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 비트선 중 상기 하나는 상기 메모리 셀 중 하나의 상기 제 1 드레인 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되고,
    상기 메모리 셀 중 상기 하나의 상기 제 1 게이트 전극, 상기 메모리 셀 중 상기 하나의 상기 제 2 소스 전극, 및 상기 메모리 셀 중 상기 하나의 상기 용량 소자의 다른 쪽 전극은, 서로 전기적으로 접속되고,
    상기 제 1 트랜지스터는 반도체 재료를 포함하는 기판을 포함하고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하고,
    제 k-1 워드선은 임의의 열에서 제 k-1 메모리 셀의 제 2 게이트 전극에 전기적으로 접속되고, 상기 임의의 열에서 제 k-2 메모리 셀에서 상기 제 1 소스 전극과 상기 용량 소자의 한쪽 전극에 전기적으로 접속되고, k는 3 이상 m+1 이하의 자연수인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는,
    반도체 재료를 포함하는 상기 기판에 제공된 제 1 채널 형성 영역;
    상기 제 1 채널 형성 영역이 사이에 제공된 불순물 영역;
    상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층; 및
    상기 제 1 채널 형성 영역과 중첩되도록 상기 제 1 게이트 절연층 위에 제공된 상기 제 1 게이트 전극을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 트랜지스터는,
    상기 산화물 반도체층과 전기적으로 접속되는 상기 제 2 소스 전극 및 상기 제 2 드레인 전극;
    상기 산화물 반도체층과 중첩되는 상기 제 2 게이트 전극; 및
    상기 산화물 반도체층과 상기 제 2 게이트 전극 사이의 제 2 게이트 절연층을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 상이한 도전형을 갖는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 p채널형 트랜지스터인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 재료를 포함하는 상기 기판은 단결정 반도체 기판, 다결정 반도체 기판, 화합물 반도체 기판, 또는 SOI 기판인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는 산화물 반도체 재료 또는 In, Sn, 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 반도체 장치.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 산화물 반도체는 c축 배향을 갖는 결정을 포함하는 비단결정 산화물인, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 2 소스 전극과 상기 산화물 반도체층 사이 및 상기 제 2 드레인 전극과 상기 산화물 반도체층 사이에 버퍼층이 제공되는, 반도체 장치.
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