JPH11134883A - 半導体メモリ装置の読み出し方法 - Google Patents
半導体メモリ装置の読み出し方法Info
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- JPH11134883A JPH11134883A JP30057297A JP30057297A JPH11134883A JP H11134883 A JPH11134883 A JP H11134883A JP 30057297 A JP30057297 A JP 30057297A JP 30057297 A JP30057297 A JP 30057297A JP H11134883 A JPH11134883 A JP H11134883A
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Abstract
(57)【要約】
【課題】 多値情報を記憶したメモリセルトランジスタ
の読み出し動作を高速にする。 【解決手段】 非選択状態でビット線３を一旦接地電位
ＶSSまで引き下げた後、ワード線２を選択してメモリセ
ルトランジスタ１を活性化する。このとき、ソース線４
に電源電位ＶDDを印加しておくことで、ビット線電位Ｖ
BL1〜ＶBL4は、電源電位ＶDDに対して、接続されるメモ
リセルトランジスタ１のしきい値分だけ下がった電位と
なる。そのビット線電位ＶBL1〜ＶBL4に基づいて、メモ
リセルトランジスタ１に記憶された多値情報判定する。
の読み出し動作を高速にする。 【解決手段】 非選択状態でビット線３を一旦接地電位
ＶSSまで引き下げた後、ワード線２を選択してメモリセ
ルトランジスタ１を活性化する。このとき、ソース線４
に電源電位ＶDDを印加しておくことで、ビット線電位Ｖ
BL1〜ＶBL4は、電源電位ＶDDに対して、接続されるメモ
リセルトランジスタ１のしきい値分だけ下がった電位と
なる。そのビット線電位ＶBL1〜ＶBL4に基づいて、メモ
リセルトランジスタ１に記憶された多値情報判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルトラン
ジスタのしきい値を記憶情報に対応付けるようにした半
導体メモリ装置から、記憶情報を読み出すための読み出
し方法に関する。
ジスタのしきい値を記憶情報に対応付けるようにした半
導体メモリ装置から、記憶情報を読み出すための読み出
し方法に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン側
で発生したホットエレクトロンをソース側へ加速し、ゲ
ート絶縁膜を通過させてフローティングゲートに注入す
ることで情報の書き込みが行われる。そして、フローテ
ィングゲートに電荷が注入されたか否かによるメモリセ
ルトランジスタの動作特性の差を検出することで、情報
の読み出しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン側
で発生したホットエレクトロンをソース側へ加速し、ゲ
ート絶縁膜を通過させてフローティングゲートに注入す
ることで情報の書き込みが行われる。そして、フローテ
ィングゲートに電荷が注入されたか否かによるメモリセ
ルトランジスタの動作特性の差を検出することで、情報
の読み出しが行われる。
【０００３】図６は、フローティングゲートを有する不
揮発型のメモリセルトランジスタを行列配置した半導体
メモリ装置の構成を示す回路図である。この図において
は、図面を簡略化するため、メモリセルトランジスタを
４行×４列に配置した場合を示している。メモリセルト
ランジスタ１は、フローティングゲート及びコントロー
ルゲートを有する２重ゲート構造を有し、行及び列方向
にそれぞれ所定の数だけ配置される。このメモリセルト
ランジスタ１は、フローティングゲートに保持される電
荷量に応じて、そのしきい値が変動する。例えば、Ｎチ
ャンネル型の場合、しきい値は、フローティングゲート
に保持される電荷量に応じて高くなる。ワード線２は、
メモリセルトランジスタ１の各行に対応して配置され、
各行毎にメモリセルトランジスタ１のコントロールゲー
トが接続される。このワード線２は、ロウアドレス情報
に基づいて生成される行選択信号ＬＳ１〜ＬＳ４を受
け、メモリセルトランジスタ１を１行単位で選択する。
ビット線３は、メモリセルトランジスタ１の各列に対応
して配置され、各列毎にメモリセルトランジスタ１のド
レインが接続される。各ビット線３は、選択トランジス
タ５を介して、それぞれデータ線６に接続される。ソー
ス線４は、メモリセルトランジスタ１の各行（または各
列）に対応して配置され、各メモリセルトランジスタ１
のソースが接続される。このソース線４は、全てのメモ
リセルトランジスタ１に対して共通に接続される。各選
択トランジスタ５は、カラムアドレス情報に基づいて生
成される列選択信号ＣＳ１〜ＣＳ４をゲートに受け、メ
モリセルトランジスタ１を列単位で選択する。
揮発型のメモリセルトランジスタを行列配置した半導体
メモリ装置の構成を示す回路図である。この図において
は、図面を簡略化するため、メモリセルトランジスタを
４行×４列に配置した場合を示している。メモリセルト
ランジスタ１は、フローティングゲート及びコントロー
ルゲートを有する２重ゲート構造を有し、行及び列方向
にそれぞれ所定の数だけ配置される。このメモリセルト
ランジスタ１は、フローティングゲートに保持される電
荷量に応じて、そのしきい値が変動する。例えば、Ｎチ
ャンネル型の場合、しきい値は、フローティングゲート
に保持される電荷量に応じて高くなる。ワード線２は、
メモリセルトランジスタ１の各行に対応して配置され、
各行毎にメモリセルトランジスタ１のコントロールゲー
トが接続される。このワード線２は、ロウアドレス情報
に基づいて生成される行選択信号ＬＳ１〜ＬＳ４を受
け、メモリセルトランジスタ１を１行単位で選択する。
ビット線３は、メモリセルトランジスタ１の各列に対応
して配置され、各列毎にメモリセルトランジスタ１のド
レインが接続される。各ビット線３は、選択トランジス
タ５を介して、それぞれデータ線６に接続される。ソー
ス線４は、メモリセルトランジスタ１の各行（または各
列）に対応して配置され、各メモリセルトランジスタ１
のソースが接続される。このソース線４は、全てのメモ
リセルトランジスタ１に対して共通に接続される。各選
択トランジスタ５は、カラムアドレス情報に基づいて生
成される列選択信号ＣＳ１〜ＣＳ４をゲートに受け、メ
モリセルトランジスタ１を列単位で選択する。
【０００４】書き込み／読み出し制御回路７は、各ビッ
ト線３及びソース線４に接続され、書き込み動作及び読
み出し動作において、それぞれ所定の電位を供給する。
例えば、メモリセルトランジスタ１に対してデータを書
き込む場合には、ビット線３に接地電位（０Ｖ）を印加
し、ソース線４に書き込み用電源電位（１４Ｖ）を印加
する。これにより、行選択信号ＬＳ１〜ＬＳ４及び書き
込み／読み出し制御回路７の選択動作に応答して特定の
メモリセルトランジスタ１に書き込み電流が流れ、その
電流に応じてフローティングゲートへの電荷の注入、即
ち、情報の書き込みが行われる。また、メモリセルトラ
ンジスタ１に書き込まれたデータを読み出す場合には、
ビット線３に読み出し用電源電位（５Ｖ）を印加し、ソ
ース線４に接地電位（例えば０Ｖ）を印加する。このと
き、選択状態にあるメモリセルトランジスタ１を通して
電流が流れるため、ビット線３の電位は、メモリセルト
ランジスタ１のしきい値に応じた変化を示す。読み出し
動作においては、このときのビット線３の電位の変動か
らメモリセルトランジスタ１に記憶された情報の判定を
行うように構成される。
ト線３及びソース線４に接続され、書き込み動作及び読
み出し動作において、それぞれ所定の電位を供給する。
例えば、メモリセルトランジスタ１に対してデータを書
き込む場合には、ビット線３に接地電位（０Ｖ）を印加
し、ソース線４に書き込み用電源電位（１４Ｖ）を印加
する。これにより、行選択信号ＬＳ１〜ＬＳ４及び書き
込み／読み出し制御回路７の選択動作に応答して特定の
メモリセルトランジスタ１に書き込み電流が流れ、その
電流に応じてフローティングゲートへの電荷の注入、即
ち、情報の書き込みが行われる。また、メモリセルトラ
ンジスタ１に書き込まれたデータを読み出す場合には、
ビット線３に読み出し用電源電位（５Ｖ）を印加し、ソ
ース線４に接地電位（例えば０Ｖ）を印加する。このと
き、選択状態にあるメモリセルトランジスタ１を通して
電流が流れるため、ビット線３の電位は、メモリセルト
ランジスタ１のしきい値に応じた変化を示す。読み出し
動作においては、このときのビット線３の電位の変動か
らメモリセルトランジスタ１に記憶された情報の判定を
行うように構成される。
【０００５】しきい値が多値情報に対応して段階的に設
定されたメモリセルトランジスタ１に対しては、ビット
線３を電源電位ＶDDにチャージした後にワード線２を選
択し、そのときのビット線３の電位の降下状態から、記
憶情報の判定を行うようにしている。例えば、４値に対
応してしきい値が４段階に設定されていると、ビット線
３の電位ＶBLは、図７に示すように、４種類の変化特性
ａ〜ｄを示す。フローティングゲートに電荷が保持され
ていない初期状態では、しきい値は低いままであり、ワ
ード線２の選択によりコントロールゲートがオンする
と、ビット線電位ＶBLは、特性ａのように、時間経過と
共に素速く立ち下がる。そして、フローティングゲート
に十分な量の電荷が保持され、しきい値が選択動作時の
ワード線２の電位よりも高いときには、ワード線２が選
択されてもコントロールゲートがオンせず、ビット線電
位ＶBLは、特性ｄに示すように、電源電位ＶDDを維持す
る。そして、コントロールゲートにそれらの中間の電荷
量が保持されていると、しきい値が初期状態よりも高く
なり、ワード線２の選択によりコントロールゲートがオ
ンすると、ビット線電位ＶBLは、特性ｂあるいは特性ｃ
に示すように、初期状態よりもゆっくりと立ち下がる。
そこで、ビット線電位ＶBLが接地電位ＶSSまで下がるよ
り前のタイミングｔcにおいてビット線電位ＶBLをラッ
チし、そのラッチ電位を所定の基準値と比較することに
より、記憶情報を判定することができる。あるいは、ビ
ット線電位ＶBLが所定の電位Ｖcに下がるまでの時間を
比較することにより、記憶情報を判定することができ
る。
定されたメモリセルトランジスタ１に対しては、ビット
線３を電源電位ＶDDにチャージした後にワード線２を選
択し、そのときのビット線３の電位の降下状態から、記
憶情報の判定を行うようにしている。例えば、４値に対
応してしきい値が４段階に設定されていると、ビット線
３の電位ＶBLは、図７に示すように、４種類の変化特性
ａ〜ｄを示す。フローティングゲートに電荷が保持され
ていない初期状態では、しきい値は低いままであり、ワ
ード線２の選択によりコントロールゲートがオンする
と、ビット線電位ＶBLは、特性ａのように、時間経過と
共に素速く立ち下がる。そして、フローティングゲート
に十分な量の電荷が保持され、しきい値が選択動作時の
ワード線２の電位よりも高いときには、ワード線２が選
択されてもコントロールゲートがオンせず、ビット線電
位ＶBLは、特性ｄに示すように、電源電位ＶDDを維持す
る。そして、コントロールゲートにそれらの中間の電荷
量が保持されていると、しきい値が初期状態よりも高く
なり、ワード線２の選択によりコントロールゲートがオ
ンすると、ビット線電位ＶBLは、特性ｂあるいは特性ｃ
に示すように、初期状態よりもゆっくりと立ち下がる。
そこで、ビット線電位ＶBLが接地電位ＶSSまで下がるよ
り前のタイミングｔcにおいてビット線電位ＶBLをラッ
チし、そのラッチ電位を所定の基準値と比較することに
より、記憶情報を判定することができる。あるいは、ビ
ット線電位ＶBLが所定の電位Ｖcに下がるまでの時間を
比較することにより、記憶情報を判定することができ
る。
【０００６】また、メモリセルトランジスタ１に対して
一定の抵抗値を有する負荷を直列に接続し、その接続点
の電位を読み出すことにより、メモリセルトランジスタ
１と負荷との抵抗比、即ち、メモリセルトランジスタ１
の記憶情報を読み出すことも可能である。
一定の抵抗値を有する負荷を直列に接続し、その接続点
の電位を読み出すことにより、メモリセルトランジスタ
１と負荷との抵抗比、即ち、メモリセルトランジスタ１
の記憶情報を読み出すことも可能である。
【０００７】
【発明が解決しようとする課題】行列配置される複数の
メモリセルトランジスタ１から記憶情報を連続して読み
出す場合、ビット線３のチャージ、ワード線２の選択及
びビット線３の選択を繰り返し、その都度ビット線電位
ＶBLの変動を検出するようにしている。これらの動作に
おいて、ビット線３のチャージやビット線電位ＶBLの判
定は、経時変化を伴うダイナミック動作であり、高速動
作には適していない。特に、装置の大容量化に伴って、
各ビット線３に接続されるメモリセルトランジスタ１の
数が多くなると、ビット線３の寄生容量が大きくなり、
ビット線３の電位変動に要する時間が長くなるため、動
作の高速化はさらに困難になる。また、読み出し負荷を
用いる場合には、メモリセルトランジスタ１から負荷を
通して常時電流が流れるようになるため、消費電力が大
きくなるという問題が生じる。
メモリセルトランジスタ１から記憶情報を連続して読み
出す場合、ビット線３のチャージ、ワード線２の選択及
びビット線３の選択を繰り返し、その都度ビット線電位
ＶBLの変動を検出するようにしている。これらの動作に
おいて、ビット線３のチャージやビット線電位ＶBLの判
定は、経時変化を伴うダイナミック動作であり、高速動
作には適していない。特に、装置の大容量化に伴って、
各ビット線３に接続されるメモリセルトランジスタ１の
数が多くなると、ビット線３の寄生容量が大きくなり、
ビット線３の電位変動に要する時間が長くなるため、動
作の高速化はさらに困難になる。また、読み出し負荷を
用いる場合には、メモリセルトランジスタ１から負荷を
通して常時電流が流れるようになるため、消費電力が大
きくなるという問題が生じる。
【０００８】そこで本発明は、しきい値を変化させるこ
とによりメモリセルトランジスタに記憶された多値情報
を高速で読み出すようにすることを目的とする。
とによりメモリセルトランジスタに記憶された多値情報
を高速で読み出すようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、各々のしきい値がそれぞれ所定の記憶情報に対応付
けられた複数のメモリセルトランジスタが行列配置さ
れ、これらメモリセルトランジスタのドレインが各列毎
に対応して配置されるビット線に接続されると共に、ゲ
ートが各行毎に対応して配置されるワード線に接続され
たメモリセルアレイから、上記記憶情報を１セル単位で
読み出す半導体メモリ装置の読み出し方法において、上
記ビット線の電位を接地電位に設定すると共に、上記複
数のメモリセルトランジスタのソースに電源電位を印加
する第１ステップと、上記ワード線の１つを選択して上
記複数のメモリセルトランジスタの対応する行を活性化
する第２ステップと、所定の時間を経過した後、上記ビ
ット線の１つを選択し、選択されたビット線の電位を読
み出す第３ステップと、を含むことにある。
解決するために成されたもので、その特徴とするところ
は、各々のしきい値がそれぞれ所定の記憶情報に対応付
けられた複数のメモリセルトランジスタが行列配置さ
れ、これらメモリセルトランジスタのドレインが各列毎
に対応して配置されるビット線に接続されると共に、ゲ
ートが各行毎に対応して配置されるワード線に接続され
たメモリセルアレイから、上記記憶情報を１セル単位で
読み出す半導体メモリ装置の読み出し方法において、上
記ビット線の電位を接地電位に設定すると共に、上記複
数のメモリセルトランジスタのソースに電源電位を印加
する第１ステップと、上記ワード線の１つを選択して上
記複数のメモリセルトランジスタの対応する行を活性化
する第２ステップと、所定の時間を経過した後、上記ビ
ット線の１つを選択し、選択されたビット線の電位を読
み出す第３ステップと、を含むことにある。
【００１０】本発明によれば、記憶情報に応じてしきい
値が設定されたメモリセルトランジスタを介して、ソー
ス線からビット線に電源電位を供給することで、ビット
線電位は、電源電位に対してしきい値分だけ下がった電
位となる。このビット線の電位を各ビット線毎に順次読
み出すことにより、各メモリセルトランジスタのしきい
値、即ち、記憶情報を短い周期で連続して読み出すこと
ができる。
値が設定されたメモリセルトランジスタを介して、ソー
ス線からビット線に電源電位を供給することで、ビット
線電位は、電源電位に対してしきい値分だけ下がった電
位となる。このビット線の電位を各ビット線毎に順次読
み出すことにより、各メモリセルトランジスタのしきい
値、即ち、記憶情報を短い周期で連続して読み出すこと
ができる。
【００１１】
【発明の実施の形態】本発明の半導体メモリ装置の読み
出し方法を図１及び図２に従って説明する。図１は、本
発明の読み出し方法におけるビット線電位の経時変化を
示す図で、図２は、本発明の読み出し方法を達成するた
めの各信号のタイミング図である。尚、図３は、本発明
の読み出し方法を適用する半導体メモリ装置の構成を示
す回路図である。この図において、メモリセルトランジ
スタ１、ワード線２、ビット線３、ソース線４、選択ト
ランジスタ５及びデータ線６は、図６と同一である。
出し方法を図１及び図２に従って説明する。図１は、本
発明の読み出し方法におけるビット線電位の経時変化を
示す図で、図２は、本発明の読み出し方法を達成するた
めの各信号のタイミング図である。尚、図３は、本発明
の読み出し方法を適用する半導体メモリ装置の構成を示
す回路図である。この図において、メモリセルトランジ
スタ１、ワード線２、ビット線３、ソース線４、選択ト
ランジスタ５及びデータ線６は、図６と同一である。
【００１２】半導体メモリ装置は、メモリセルトランジ
スタ１、ワード線２、ビット線３及びソース線４を備
え、各ビット線３が、選択トランジスタ５を介してデー
タ線６に接続される。各ビット線３は、ディスチャージ
制御信号ＣＣに応答して動作するディスチャージトラン
ジスタ８を介してグランド線９に接続される。データ線
６にも、ディスチャージトランジスタ１０が接続され、
各ビット線３と共に、ディスチャージ制御信号ＣＣに応
答して接地電位ＶSSが印加される。そして、データ線６
は、後述するセンスアンプ１０に接続される。
スタ１、ワード線２、ビット線３及びソース線４を備
え、各ビット線３が、選択トランジスタ５を介してデー
タ線６に接続される。各ビット線３は、ディスチャージ
制御信号ＣＣに応答して動作するディスチャージトラン
ジスタ８を介してグランド線９に接続される。データ線
６にも、ディスチャージトランジスタ１０が接続され、
各ビット線３と共に、ディスチャージ制御信号ＣＣに応
答して接地電位ＶSSが印加される。そして、データ線６
は、後述するセンスアンプ１０に接続される。
【００１３】読み出し動作では、グランド線９からビッ
ト線３に対して接地電位ＶSS（０Ｖ）が印加され、ソー
ス線４に対して電源電位ＶDD（５Ｖ）が印加される。こ
こで、メモリセルトランジスタ１の各々は、フローティ
ングゲートへの電荷の注入によって所定の記憶情報に対
応するようにしきい値が設定されているものとする。読
み出し動作において、先ず、ディスチャージ制御信号Ｃ
Ｃを立ち上げてディスチャージトランジスタ８をオン
し、各ビット線３をグランド線９に接続する。このと
き、行選択信号ＬＳ１〜ＬＳ４及び列選択信号ＣＳ１〜
ＣＳ４は、何れも立ち下げられたままであり、各ビット
線３は、グランド線９にのみ接続される。これにより、
各ビット線３の電位ＶBL1〜ＶBL4は、接地電位ＶSSまで
引き下げられる。ディスチャージ信号ＣＣは、ビット線
電位ＶBL1〜ＶBL4がそれぞれ接地電位ＶSSまで下がった
時点で立ち下げられ、ディスチャージトランジスタ８を
オフする。このディスチャージ信号ＣＣの立ち下がりま
での期間が、ビット線３を初期設定するためのディスチ
ャージ期間となる。
ト線３に対して接地電位ＶSS（０Ｖ）が印加され、ソー
ス線４に対して電源電位ＶDD（５Ｖ）が印加される。こ
こで、メモリセルトランジスタ１の各々は、フローティ
ングゲートへの電荷の注入によって所定の記憶情報に対
応するようにしきい値が設定されているものとする。読
み出し動作において、先ず、ディスチャージ制御信号Ｃ
Ｃを立ち上げてディスチャージトランジスタ８をオン
し、各ビット線３をグランド線９に接続する。このと
き、行選択信号ＬＳ１〜ＬＳ４及び列選択信号ＣＳ１〜
ＣＳ４は、何れも立ち下げられたままであり、各ビット
線３は、グランド線９にのみ接続される。これにより、
各ビット線３の電位ＶBL1〜ＶBL4は、接地電位ＶSSまで
引き下げられる。ディスチャージ信号ＣＣは、ビット線
電位ＶBL1〜ＶBL4がそれぞれ接地電位ＶSSまで下がった
時点で立ち下げられ、ディスチャージトランジスタ８を
オフする。このディスチャージ信号ＣＣの立ち下がりま
での期間が、ビット線３を初期設定するためのディスチ
ャージ期間となる。
【００１４】ビット線電位ＶBL1〜ＶBL4が接地電位ＶSS
まで下がった後のタイミングｔ0において、行選択信号
ＬＳ１〜ＬＳ４の１つを立ち上げ、ワード線２の１つを
選択する。これにより、各ビット線３には、選択行にあ
るメモリセルトランジスタ１を介して電源電位ＶDDが印
加される。このとき、ビット線電位ＶBL1〜ＶBL4は、電
源電位ＶSSよりもメモリセルトランジスタ１のしきい値
分だけ低い値までチャージされる。例えば、メモリセル
トランジスタ１に４値の情報が記憶されている場合、ビ
ット線電位ＶBL1〜ＶBL4は、図１に示すように、４種類
の変化特性ａ〜ｄを示すようになる。即ち、メモリセル
トランジスタ１のしきい値が接地電位ＶSSよりも低い場
合、ビット線電位ＶBL1〜ＶBL4は、特性ａに示すよう
に、電源電位ＶDD近くまで立ち上がり、メモリセルトラ
ンジスタ１のしきい値が電源電位ＶDDよりも高い場合、
ビット線電位ＶBL1〜ＶBL4は、特性ｄに示すように、接
地電位ＶSSのまま維持される。そして、しきい値が接地
電位ＶSSから電源電位ＶDDの間（Ｖt1、Ｖt2とする）に
あるとき、ビット線電位ＶBL1〜ＶBL4は、特性ｂまたは
特性ｃに示すように、電源電位ＶDDからそれぞれのしき
い値だけ下がった電位（ＶDD−Ｖt1、ＶDD−Ｖt2）まで
立ち上がる。行選択信号ＬＳ１〜ＬＳ４を立ち上げてか
ら、ビット線電位ＶBL1〜ＶBL4が所定の電位に達するま
での期間が、読み出し準備期間となる。
まで下がった後のタイミングｔ0において、行選択信号
ＬＳ１〜ＬＳ４の１つを立ち上げ、ワード線２の１つを
選択する。これにより、各ビット線３には、選択行にあ
るメモリセルトランジスタ１を介して電源電位ＶDDが印
加される。このとき、ビット線電位ＶBL1〜ＶBL4は、電
源電位ＶSSよりもメモリセルトランジスタ１のしきい値
分だけ低い値までチャージされる。例えば、メモリセル
トランジスタ１に４値の情報が記憶されている場合、ビ
ット線電位ＶBL1〜ＶBL4は、図１に示すように、４種類
の変化特性ａ〜ｄを示すようになる。即ち、メモリセル
トランジスタ１のしきい値が接地電位ＶSSよりも低い場
合、ビット線電位ＶBL1〜ＶBL4は、特性ａに示すよう
に、電源電位ＶDD近くまで立ち上がり、メモリセルトラ
ンジスタ１のしきい値が電源電位ＶDDよりも高い場合、
ビット線電位ＶBL1〜ＶBL4は、特性ｄに示すように、接
地電位ＶSSのまま維持される。そして、しきい値が接地
電位ＶSSから電源電位ＶDDの間（Ｖt1、Ｖt2とする）に
あるとき、ビット線電位ＶBL1〜ＶBL4は、特性ｂまたは
特性ｃに示すように、電源電位ＶDDからそれぞれのしき
い値だけ下がった電位（ＶDD−Ｖt1、ＶDD−Ｖt2）まで
立ち上がる。行選択信号ＬＳ１〜ＬＳ４を立ち上げてか
ら、ビット線電位ＶBL1〜ＶBL4が所定の電位に達するま
での期間が、読み出し準備期間となる。
【００１５】ビット線電位ＶBL1〜ＶBL4が各メモリセル
トランジスタ１のしきい値に対応する電位に達した後の
タイミングｔ1において、列選択信号ＣＳ１〜ＣＳ４を
一定の周期で順次立ち上げる。これにより、ビット線電
位ＶBL1〜ＶBL4が順次データ線６に伝えられ、そのデー
タ線６の電位ＶDLがセンスアンプ１０によって判定され
る。データ線６は、複数のメモリセルトランジスタ１が
接続されるビット線３に比べて寄生容量が十分に小さい
ため、ビット線電位ＶBL1〜ＶBL4が伝えられたときで
も、そのビット線電位ＶBL1〜ＶBL4を大きく変動させる
ことはない。このようなビット線電位ＶBL1〜ＶBL4の読
み出しは、寄生容量の大きいビット線３の電位変動を伴
わないため、列選択信号ＣＳ１〜ＣＳ４の切り換えの周
期をディスチャージ期間や読み出し準備期間よりも短く
設定することを可能にする。
トランジスタ１のしきい値に対応する電位に達した後の
タイミングｔ1において、列選択信号ＣＳ１〜ＣＳ４を
一定の周期で順次立ち上げる。これにより、ビット線電
位ＶBL1〜ＶBL4が順次データ線６に伝えられ、そのデー
タ線６の電位ＶDLがセンスアンプ１０によって判定され
る。データ線６は、複数のメモリセルトランジスタ１が
接続されるビット線３に比べて寄生容量が十分に小さい
ため、ビット線電位ＶBL1〜ＶBL4が伝えられたときで
も、そのビット線電位ＶBL1〜ＶBL4を大きく変動させる
ことはない。このようなビット線電位ＶBL1〜ＶBL4の読
み出しは、寄生容量の大きいビット線３の電位変動を伴
わないため、列選択信号ＣＳ１〜ＣＳ４の切り換えの周
期をディスチャージ期間や読み出し準備期間よりも短く
設定することを可能にする。
【００１６】図４は、センスアンプ１０の構成の一例を
示すブロック図で、４値の情報の判定を行う場合を示し
ている。センスアンプ１０は、３つの差動比較器１１〜
１３及びデコーダ１４により構成される。３つの差動比
較器１１〜１３は、非反転入力にデータ線６の電位ＶDL
が共通に入力され、反転入力に３種類の判定基準電位Ｖ
R1〜ＶR3がそれぞれ入力される。そして、各差動比較器
１１〜１３の比較出力Ｃ１〜Ｃ３が、デコーダ１４に供
給される。デコーダ１４は、各差動比較器１１〜１３の
判定出力Ｃ１〜Ｃ３に対して２ビットのデータＤ１、Ｄ
２を再生する。
示すブロック図で、４値の情報の判定を行う場合を示し
ている。センスアンプ１０は、３つの差動比較器１１〜
１３及びデコーダ１４により構成される。３つの差動比
較器１１〜１３は、非反転入力にデータ線６の電位ＶDL
が共通に入力され、反転入力に３種類の判定基準電位Ｖ
R1〜ＶR3がそれぞれ入力される。そして、各差動比較器
１１〜１３の比較出力Ｃ１〜Ｃ３が、デコーダ１４に供
給される。デコーダ１４は、各差動比較器１１〜１３の
判定出力Ｃ１〜Ｃ３に対して２ビットのデータＤ１、Ｄ
２を再生する。
【００１７】判定基準電位ＶR1〜ＶR3は、メモリセルト
ランジスタ１に記憶された４値に対応する４種類の電位
を確実に判定できるようにするため、読み出し電位と各
判定基準電位ＶR1〜ＶR3との差が最大となるように設定
される。例えば、図５に示すように、接地電位ＶSSから
電源電位ＶDDまでの間を６等分し、４値に対応するビッ
ト線３の読み出し電位ＶD0〜ＶD3をＶSS、（ＶDD−ＶS
S）／３、２（ＶDD−ＶSS）／３、ＶDDにそれぞれ対応
付けるように各メモリセルトランジスタ１のしきい値が
設定される。そして、判定基準電位ＶR1〜ＶR3は、（Ｖ
DD−ＶSS）／６、（ＶDD−ＶSS）／２、５（ＶDD−ＶS
S）／６として設定される。これにより、デコーダ１４
は、各差動比較器１１〜１３の比較出力Ｃ１〜Ｃ３に基
づく４種類のデータ「０，０」、「０，１」、「１，
０」「１，１」を生成することができる。
ランジスタ１に記憶された４値に対応する４種類の電位
を確実に判定できるようにするため、読み出し電位と各
判定基準電位ＶR1〜ＶR3との差が最大となるように設定
される。例えば、図５に示すように、接地電位ＶSSから
電源電位ＶDDまでの間を６等分し、４値に対応するビッ
ト線３の読み出し電位ＶD0〜ＶD3をＶSS、（ＶDD−ＶS
S）／３、２（ＶDD−ＶSS）／３、ＶDDにそれぞれ対応
付けるように各メモリセルトランジスタ１のしきい値が
設定される。そして、判定基準電位ＶR1〜ＶR3は、（Ｖ
DD−ＶSS）／６、（ＶDD−ＶSS）／２、５（ＶDD−ＶS
S）／６として設定される。これにより、デコーダ１４
は、各差動比較器１１〜１３の比較出力Ｃ１〜Ｃ３に基
づく４種類のデータ「０，０」、「０，１」、「１，
０」「１，１」を生成することができる。
【００１８】以上の実施形態においては、メモリセルト
ランジスタ１をフローティングゲートを有する不揮発性
メモリセルとした場合を例示したが、メモリセルは、記
憶情報に対応してしきい値を変化させるトランジスタで
れば、如何なる方式のメモリセルにも適用可能である。
例えば、チャネル領域の不純物濃度を変えることにより
トランジスタのしきい値を記憶情報に対応付けるように
した、いわゆるマスクＲＯＭにおいても、本発明の読み
出し方法を採用することができる。
ランジスタ１をフローティングゲートを有する不揮発性
メモリセルとした場合を例示したが、メモリセルは、記
憶情報に対応してしきい値を変化させるトランジスタで
れば、如何なる方式のメモリセルにも適用可能である。
例えば、チャネル領域の不純物濃度を変えることにより
トランジスタのしきい値を記憶情報に対応付けるように
した、いわゆるマスクＲＯＭにおいても、本発明の読み
出し方法を採用することができる。
【００１９】
【発明の効果】本発明によれば、ワード線を選択状態の
まま維持しながら、ビット線の選択列を順次変更して行
方向に連続するメモリセルトランジスタから連続的に記
憶情報を読み出すことができる。このとき、容量の大き
いビット線の充放電は、ワード線選択時のみ行われるた
め、各メモリセルトランジスタから記憶情報を読み出す
周期を短くすることができる。また、ビット線の充放電
が完了した後には、ビット線に電流が流れなくことか
ら、負荷抵抗を用いてメモリセルトランジスタの抵抗値
を読み出す方法に比べて消費電力が小さくなる。
まま維持しながら、ビット線の選択列を順次変更して行
方向に連続するメモリセルトランジスタから連続的に記
憶情報を読み出すことができる。このとき、容量の大き
いビット線の充放電は、ワード線選択時のみ行われるた
め、各メモリセルトランジスタから記憶情報を読み出す
周期を短くすることができる。また、ビット線の充放電
が完了した後には、ビット線に電流が流れなくことか
ら、負荷抵抗を用いてメモリセルトランジスタの抵抗値
を読み出す方法に比べて消費電力が小さくなる。
【図１】本発明のメモリセルトランジスタの読み出し方
法を説明するためのビット線電位の変動を示す図であ
る。
法を説明するためのビット線電位の変動を示す図であ
る。
【図２】本発明のメモリセルトランジスタの読み出し方
法を実現するための各信号のタイミング図である。
法を実現するための各信号のタイミング図である。
【図３】本発明の半導体メモリ装置の読み出し方法を採
用する不揮発性半導体メモリ装置の回路図である。
用する不揮発性半導体メモリ装置の回路図である。
【図４】図３の不揮発性半導体メモリ装置に用いられる
センスアンプの回路図である。
センスアンプの回路図である。
【図５】読み出し電位と判定基準電位との関係を示す図
である。
である。
【図６】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【図７】従来の読み出し方法を説明するためのビット線
電位の変動を示す図である。
電位の変動を示す図である。
【符号の説明】 １ メモリセルトランジスタ ２ ワード線 ３ ビット線 ４ ソース線 ５ 選択トランジスタ ６ データ線 ７ 読み出し／書き込み制御回路 ８、１０ ディスチャージトランジスタ ９ グランド線 １１〜１３ 差動比較器 １４ デコーダ
Claims (3)
- 【請求項１】 各々のしきい値がそれぞれ所定の記憶情
報に対応付けられた複数のメモリセルトランジスタが行
列配置され、これらメモリセルトランジスタのドレイン
が各列毎に対応して配置されるビット線に接続されると
共に、ゲートが各行毎に対応して配置されるワード線に
接続されたメモリセルアレイから、上記記憶情報を１セ
ル単位で読み出す半導体メモリ装置の読み出し方法にお
いて、上記ビット線の電位を接地電位に設定すると共
に、上記複数のメモリセルトランジスタのソースに電源
電位を印加する第１ステップと、上記ワード線の１つを
選択し、上記複数のメモリセルトランジスタの対応する
行を活性化する第２ステップと、所定の時間を経過した
後、上記ビット線の１つを選択し、選択されたビット線
の電位を読み出す第３ステップと、を含むことを特徴と
する半導体メモリ装置の読み出し方法。 - 【請求項２】 上記第３ステップは、複数の上記ビット
線を一定の周期で１列ずつ順次選択することを特徴とす
る請求項１に記載の半導体メモリ装置の読み出し方法。 - 【請求項３】 上記第３ステップで読み出した上記ビッ
ト線の電位を上記接地電位から上記電源電位までの間を
分割して設定した複数の判定基準電位と比較し、比較結
果に基づいて所定ビットのデータを得る第４ステップを
さらに含むことを特徴とする請求項１または２に記載の
半導体メモリ装置の読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057297A JPH11134883A (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置の読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057297A JPH11134883A (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置の読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134883A true JPH11134883A (ja) | 1999-05-21 |
Family
ID=17886462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30057297A Pending JPH11134883A (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置の読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204598A (ja) * | 2007-02-22 | 2008-09-04 | Hynix Semiconductor Inc | メモリ素子およびプログラム検証方法 |
| WO2014142332A1 (en) * | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
-
1997
- 1997-10-31 JP JP30057297A patent/JPH11134883A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204598A (ja) * | 2007-02-22 | 2008-09-04 | Hynix Semiconductor Inc | メモリ素子およびプログラム検証方法 |
| WO2014142332A1 (en) * | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
| US9171630B2 (en) | 2013-03-14 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
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