JP2016149550A - 半導体装置、電子部品および電子機器 - Google Patents

Abstract

【課題】素子層が積層されている半導体装置を提供する。
【解決手段】第１素子層と第２素子層との間に第１配線層と第２配線層が積層され、第２素子層上に第３配線層と第４配線層が積層されている。論理セルのトランジスタは第１素子層に設けられ、論理セルの配線は第１配線層または第２配線層に設けられている。論理セルの入力ポートおよび出力ポートは、第３配線層に設けられる。第３配線層または第４配線層の配線によって、論理セルの入力ポートは他の論理セルの出力ポートと接続される。第２素子層よりも上方の配線層によって、論理セル間を接続することで、論理セル間の配置配線工程の効率が向上される。
【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）には、半導体装置、電子部品、及び電子機器、ならびにこれらの動作方法と作製方法等が開示される。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、処理装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。

ＳＯＣ等の半導体装置を設計する方法に、スタンダードセル方式がある。この設計方法では、機能別に複数のセル（論理セル、あるいはスタンダードセル等とも呼ばれる）を用意し、これらを構成単位として、半導体装置が構成される。スタンダードセル方式では、セル配置とセル間配線接続の工程は、自動配置配線ツールによって、行われる。

また、半導体領域が酸化物半導体で形成されているトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）のオフ電流が極めて小さいという特性を利用して、様々な半導体装置が提案されている。

例えば、特許文献１、２には、ＯＳトランジスタが用いられた記憶回路が記載されている。例えば、非特許文献１には、フリップフロップおよびＳＲＡＭそれぞれにＯＳトランジスタが用いられたバックアップ回路が設けられたパワーゲーティングが可能なプロセッサが記載されている。また、特許文献３には、ＳｉトランジスタとＯＳトランジスタを有するスタンダードセルと、Ｓｉトランジスタで構成されるスタンダードセルとを組み合わせた半導体装置が提案されている。

特開２０１１−１８７９５０号公報 特開２０１３−８４３７号公報 特開２０１３−２４３３５１号公報

Ｈ．Ｔａｍｕｒａ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ ｗｉｔｈ Ｂａｃｋｕｐ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ ａ ６０−ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ｐｏｗｅｒ Ｇａｔｉｎｇ，"ＩＥＥＥ ＣＯＯＬ Ｃｈｉｐｓ ＸＶＩＩ，Ａｐｒ．２０１４．

新規な半導体装置、または新規な半導体装置の動作方法、または新規な半導体装置の作製方法を提供する。少なくとも２の素子層が積層されている新規な半導体装置、または同動作方法、または同作製方法を提供する。または、パワーゲーティングが可能な半導体装置、および同動作方法を提供する。または、半導体装置の設計工程を効率よく行うことを可能とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

（１）本発明の一形態は、複数の論理セルを有する半導体装置であって、第１素子層と、第２素子層と、第１乃至第ｋ配線層と（ｋは３よりも大きい整数である。）を有し、第１素子層および第２素子層には、それぞれ、複数のトランジスタが設けられ、第１乃至第ｋ配線層はこの順序で積層され、第１素子層は第１配線層の下層に設けられ、第２素子層は第２配線層と第３配線層との間に設けられ、論理セルのトランジスタは第１素子層に設けられ、論理セルの配線は第１配線層または第２配線層に設けられ、論理セルの入力ポートおよび出力ポートは、それぞれ、第３配線層に設けられている半導体装置である。

上記の形態（１）において、第３配線層の配線によって、または第３配線層の配線および第４配線層の配線によって、論理セルの入力ポートは、他の論理セルの出力ポートに電気的に接続されていてもよい。

上記の形態（１）において、第３乃至第ｋ配線層の配線の抵抗率は、第１配線層および第２配線層の配線よりも低くすることができる。または、第１配線層および第２配線層の配線は、タングステンを含む導電体を有し、第３乃至第ｋ配線層の配線は、銅またはアルミニウムを含む導電体を有していてもよい。

上記の形態（１）において、第２素子層の複数のトランジスタは、チャネルが形成される酸化物半導体層を有していてもよい。

上記の形態（１）において、第３配線層の配線グリッドの間隔は、第２配線層の配線グリッドの間隔の１．５倍、または２倍としてもよい。

上記の形態（１）において、第２配線層を設けない構成としてもよい。

本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。集積回路を備えたチップや、パッケージにチップを収納した電子部品、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。

本明細書等の記載に関するその他の事項を実施の形態４に付記している。

新規な半導体装置を提供すること、または新規な半導体装置の動作方法、または新規な半導体装置の作製方法を提供することが可能である。または、少なくとも２の素子層が積層されている新規な半導体装置、または同動作方法、または同作製方法を提供することが可能となる。または、パワーゲーティングが可能な半導体装置、および同動作方法を提供することができる。または、半導体装置の設計を効率化することができる。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

Ａ−Ｄ：半導体装置、および論理セルの構成例を示す模式図。 Ａ−Ｄ：半導体装置、および論理セルの構成例を示す模式図。 Ａ、Ｂ：インバータセルのレイアウト例を示す図。 Ａ−Ｆ：論理回路と酸化物半導体トランジスタとの組み合わせ例を示す回路図。 半導体装置の積層構造を模式的に示す断面図。 処理装置の構成例を示すブロック図。 プロセッサコアの構成例を示すブロック図。 フリップフロップの構成例を示す回路図。 フリップフロップの動作例を示すタイミングチャート。 フリップフロップの動作例を示すタイミングチャート。 フリップフロップのデバイス構造例を模式的に示す図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ−Ｆ：電子機器の構成例を説明する図。 Ａ：ＯＳトランジスタの構成例を示す上面図。Ｂ：図１４Ａのｙ１−ｙ２線断面図。Ｃ：図１４Ａのｘ１−ｘ２線断面図。Ｄ：図１４Ａのｘ３−ｘ４線断面図。 ：図１４Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 Ａ、Ｂ、Ｃ：ＯＳトランジスタの構成例を示す断面図。 Ａ、Ｂ：トランジスタの構成例を示す断面図。

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互い構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。

本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

〔実施の形態１〕
＜＜半導体装置の構成例１＞＞
ここでは、２つの素子層が積層されている半導体装置について説明する。図１Ａは、半導体装置の積層構造を模式的に示す図である。半導体装置１００は、２の素子層ＤＥ−１とＤＥ−２、２の配線層ＭＡ−１とＭＡ−２、並びにｋの配線層ＭＢ−１乃至ＭＢ−ｋ（ｋは１よりも大きな整数）を有する。これらの配線層は、ＭＡ−１、ＭＡ−２、ＭＢ−１乃至ＭＢ−ｋの順に、積層されている。素子層ＤＥ−１上に素子層ＤＥ−２が積層されている。素子層ＤＥ−１と素子層ＤＥ−２との間に、配線層ＭＡ−１、ＭＡ−２が設けられている。素子層ＤＥ−２に配線層ＭＢ−１乃至ＭＢ−ｋが積層されている。

配線層ＭＡ−１、ＭＡ−２、ＭＢ−１乃至ＭＢ−ｋには、それぞれ、複数の配線が設けられている。素子層ＤＥ−１、ＤＥ−２には、それぞれ、複数のトランジスタが設けられている。素子層ＤＥ−１、ＤＥ−２には、トランジスタの他に、抵抗素子、容量素子、ダイオード等を設けることができる。

半導体装置１００において、２つの隣接する配線層の間には、層間絶縁層が設けられており、２つの層を絶縁している。上層の配線と下層の配線を電気的に接続するために、層間絶縁層にはプラグが形成されている。また、同様に、隣接する素子層と配線層との間にも層間絶縁層が設けられ、プラグによって、素子層の素子と配線層の配線とが接続される。

＜素子層＞
素子層ＤＥ−１とＤＥ−２とは異なる工程で作製されるため、素子層ＤＥ−１のトランジスタ（以下、「トランジスタＤＥ１」と呼ぶ。）と素子層ＤＥ−２のトランジスタ（以下、「トランジスタＤＥ２」と呼ぶ。）はデバイス構造、構成要素の材料等を異ならせることが可能である。

例えば、トランジスタＤＥ１は半導体基板に作製されたものとすることができる。半導体基板は、例えば、シリコン、ゲルマニウム、炭化シリコン、シリコンゲルマニウムなどの第１４族元素半導体基板、および、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。半導体基板の結晶構造は、単結晶、多結晶等の結晶性半導体基板が好ましい。トランジスタＤＥ１の半導体領域は、半導体基板の材料および結晶構造に依存する。

トランジスタＤＥ２の半導体領域は、配線層ＭＡ−２の上方に、気相法で成膜された半導体から作製されることとなる。半導体領域を構成する半導体は、単結晶半導体と非単結晶半導体とに大別される。非単結晶半導体としては、多結晶半導体、微結晶半導体、非晶質半導体などが挙げられる。半導体材料としては、Ｓｉ、Ｇｅ、Ｃ等の第１４族元素を１種または複数種含む第１４族半導体（例えば、シリコン、ゲルマニウム、炭化シリコン、シリコンゲルマニウム等）、酸化物半導体（例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物等）、化合物半導体等が挙げられる。

例えば、トランジスタＤＥ２の半導体領域をシリコンとする場合、気相成長法やスパッタリング法等で成膜された非晶質シリコン、非晶質シリコンを結晶化した多結晶シリコン等で、半導体領域を形成すればよい。非晶質シリコンの結晶化には、熱処理、レーザー照射処理等を用いればよい。あるいは、気相成長法やスパッタリング法等で成膜された酸化物半導体で、トランジスタＤＥ２の半導体領域を形成することができる。この場合、トランジスタＤＥ２はＯＳトランジスタである。

＜論理セル＞
半導体装置１００は、複数の論理セル１０を構成単位として構成されている１または複数の回路を有する。図１Ｂに論理セル１０の構成を模式的に示す。論理セル１０は、１または複数のトランジスタ、複数の配線、ポートＡ１、およびポートＹ１を有する。ポートＡ１は入力ポートであり、ポートＹ１は出力ポートである。

論理セル１０において、複数のトランジスタは素子層ＤＥ−１に設けられている。複数のトランジスタは配線層ＭＡ−１又は配線層ＭＡ−２の何れかに設けられている配線によって電気的に接続され、所定の処理機能を備えた論理回路１０ａが構成される。

論理回路１０ａは、ポートＡ１のデータを処理し、処理したデータをポートＹ１から出力する機能を有する。論理回路１０ａの回路構成には、特段の制約はない。例えば、インバータ回路やＮＡＮＤ回路等の基本論理ゲート回路、フリップフロップ、ラッチ回路、カウンタ、マルチプレクサなどがある。また、算術演算ユニットなどの複雑な論理回路でもよい。

ここでは、論理セル１０の入力ポートおよび出力ポートの数を１としているが、論理セル１０の回路構成に応じて、複数の入力ポートが設けられる場合があり、これらはポートＡ１と同様に、配置される。または複数の出力ポートが設けられる場合があり、これらはポートＹ１と同様に、配置される。

ポートＡ１およびポートＹ１は、それぞれ、配線層ＭＢ−１に設けられている。また、２つの論理セル１０間は、配線層ＭＢ−１の配線、または配線層ＭＢ−２の配線によって電気的に接続される。図１Ｃおよび図１Ｄは、２つの論理セル１０間の接続構造を模式的に示した図である。図１Ｃの例では、論理セル１０のポートＹ１は、配線層ＭＢ−２の配線によって、他の論理セル１０のポートＡ１と電気的に接続される。図１Ｄの例では、論理セル１０のポートＹ１は、配線層ＭＢ−１の配線によって、他の論理セル１０のポートＡ１と電気的に接続される。半導体装置１００において、論理回路１０ａは、素子層ＤＥ−２の下層に設けられているトランジスタＤＥ１および配線によって構成され、複数の論理セル１０（論理回路１０ａ）間は、素子層ＤＥ−２の上層の配線によって電気的に接続されている。

つまり、論理セル１０の回路部（論理回路１０ａ）は、素子層ＤＥ−２よりも下層の積層（ＤＥ−１、ＭＡ−２）で構成されており、回路部の入力ポートおよび出力ポートは、素子層ＤＥ−２に積層されている配線層ＭＢ−１に設けられている。

＜配線層＞
半導体装置１００において、トランジスタＤＥ１、ＤＥ２の電極、各配線層の配線、配線間を接続するプラグ等は、抵抗率が低い導電体（例えば、アルミニウム、銅）であることが好ましい。配線等を低抵抗化することで、配線等の寄生抵抗や寄生容量が低減されるため、信号の遅延が抑制され、消費電力の低減することができる。また、プラグを形成するビアホールを小さくすることができるため、高集積化に有利である。

（ＭＡ−１、ＭＡ−２）
しかしながら、素子層ＤＥ−２よりも下層に形成される配線層ＭＡ−１、ＭＡ−２の配線等の導電体は、素子層ＤＥ−２（トランジスタＤＥ２）の作製工程の処理温度に耐えうることが求められる。また、単結晶シリコンウエハで作製されるＳｉトランジスタと異なり、トランジスタＤＥ２の半導体領域は気相法で成膜された半導体から形成される。そのため、トランジスタＤＥ２の特性や信頼性を向上させるため、半導体領域は４００℃以上の処理温度を経て形成される場合がある。このような高温の熱処理は、例えば、トランジスタＤＥ２が多結晶シリコントランジスタである場合は、多結晶シリコンの結晶性を向上させる熱処理である。例えば、トランジスタＤＥ２がＯＳトランジスタである場合は、酸化物半導体領域の酸素欠陥を低減するための熱処理、水素（Ｈ）を低減するための熱処理が挙げられる。

よって、配線層ＭＡ−１、ＭＡ−２の配線等は、４００℃程度（例えば、４００℃乃至５００℃）の熱に耐えうる耐熱性を有する導電体で形成されることが好ましい。このような導電体として、リン等の不純物を添加した多結晶シリコン、シリサイド、高融点金属、高融点金属の合金、および高融点金属の化合物等が挙げられる。高融点金属とは、タングステン、モリブデン、タンタル、チタン、クロム、ニオブ、バナジウム、白金等が挙げられる。配線層ＭＡ−１、ＭＡ−２の配線等に用いることができる高融点金属の合金には、例えば、Ｔａ−Ｗ合金、Ｍｏ―Ｗ合金が挙げられる。高融点金属の化合物には、窒化チタン、窒化タンタル等が挙げられる。

配線層ＭＡ−１、ＭＡ−２の配線等は、単層の導電体でも、積層の導電体でもよい。配線層ＭＡ−１、ＭＡ−２の配線、およびこれらと接続されるプラグは、耐熱性と導電性を両立するタングステンおよびモリブデンで形成することが好ましく、特にタングステンが好ましい。

（ＭＢ−１乃至ＭＢ−ｋ）
配線層ＭＢ−ｊ（ｊは１以上ｋ以下の整数）は、素子層ＤＥ−２に積層されるため、配線層ＭＢ−ｊの配線、およびこの配線と接続されるプラグは、耐熱性は劣るが低抵抗な導電体（例えばアルミニウムまたは銅を主成分とする導電体）で形成することができる。このような低抵抗導電体として、アルミニウム、銅、アルミニウム合金、ヒロック防止のための元素（Ｓｉ、Ｃｒ、Ｓｃ、Ｔａ、Ｔｉ等）を含むアルミニウム合金（例えば、Ａｌ−Ｍｏ合金、Ａｌ−Ｔｉ合金）、銅合金（例えば、Ｃｕ−Ｍｏ合金、Ｃｕ−Ｗ合金）等が挙げられる。配線層ＭＢ−ｊの配線、およびこの配線と接続されるプラグは、単層の導電体でも積層の導電体でもよい。積層の導電体とする場合は、上掲の低抵抗の導電体と、上掲した高耐熱性の導電体との積層でもよい。このような積層とすることで、配線およびプラグの耐熱性を向上でき、またはマイグレーションが抑制できる。例えば、積層の導電体を設ける場合は、低抵抗の導電体の下側および上側の両方あるいは片方に、チタン、モリブデン、タングステンなどの高融点金属、またはそれらの窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を設ければよい。例えば、窒化チタン、アルミニウム、窒化チタンの３層の導電体で、配線およびプラグを形成することができる。

つまり、素子層ＤＥ−２に積層される配線層ＭＢ−ｊには、半導体装置１００の高速動作のため、低抵抗な導電体が用いられる。これに対して、素子層ＤＥ−２の下層の配線層ＭＡ−１、ＭＡ−２は、耐熱性が重視されるため、これらには、配線層ＭＢ―ｊの導電体よりも抵抗率が高い導電体が用いられる。もちろん、素子層ＤＥ−２のプロセス温度によっては、配線層ＭＡ−１、ＭＡ−２の配線も、配線層ＭＢ−ｊと同様に、低抵抗な導電体とすることが可能である。

論理セル１０のトランジスタは、全て素子層ＤＥ−１に設けられているため、論理回路１０ａの配置配線を容易にするため、素子層ＤＥ−２の下層の配線層ＭＡ−１、ＭＡ−２および素子層ＤＥ−１積層に、論理回路１０ａの全ての要素を配置している。また、ポートＡ１およびポートＹ１を、素子層ＤＥ−２よりも上層の配線層ＭＢ−１に設けることで、半導体装置１００の設計において、論理セル１０の配置工程と複数の論理セル１０間の配線接続工程が容易になり、半導体装置１００の設計効率が向上される。また、複数の論理セル１０間を、配線層ＭＢ−１、ＭＢ−２の低抵抗な配線で接続することで、高い周波数で論理セル１０を動作させることができる。

なお、論理セル１０の配置によっては、論理セル１０間を配線層ＭＡ−２の配線で接続するほうが好ましい場合もある。このような論理セル１０では、ポートＡ１、およびポートＹ１は配線層ＭＡ−２に設ければよい。

＜＜半導体装置の構成例２＞＞
また、素子層ＤＥ−１のトランジスタＤＥ１と配線層ＭＡ−１の配線とで、論理セル１０の論理回路１０ａを設計できる場合は、配線層ＭＡ−２を設けなくてもよい。そのような構成例を図２に示す。

図２Ａの半導体装置１０１は、半導体装置１００の変形例であり、配線層ＭＡ−２が設けられていない点を除いて、半導体装置１００と同様である。半導体装置１０１は、複数の論理セル１１で構成されている回路を有する。図２Ｂは、論理セル１１の構成例を模式的に示す図である。論理セル１１は論理セル１０の変形例であり、論理セル１１の回路部（論理回路１１ａ）が、素子層ＤＥ−１および配線層ＭＡ−１で構成されている。

論理セル１１間の接続は、論理セル１０間の接続と同様である。図２Ｃに、配線層ＭＢ−２の配線によって２つの論理セル１１を接続する例を示す。図２Ｄに、配線層ＭＢ−１の配線によって２つの論理セル１１を接続する例を示す。

ここでは、論理セル１１の入力ポートおよび出力ポートの数を１としているが、論理セル１１の回路構成に応じて、複数の入力ポートが複数設けられる場合もあり、複数の出力ポートが設けられる場合もある。これらの入力、および出力ポートは、ポートＡ１、およびポートＹ１と同様に、配置配線される。論理回路１０についても同様である。

以下では、半導体装置１００および論理セル１０を例に、本発明のより具体的な態様を説明するが、半導体装置１０１および論理セル１１についても同様である。

＜＜論理セル１０のレイアウト例＞＞

インバータセルを例に、論理セル１０のレイアウトを説明する。図３は、インバータセル２０のレイアウトを模式的に示した図である。図３Ａは、トランジスタ２０Ｐ、トランジスタ２０Ｎ、配線層ＭＡ−１、ＭＡ−２の配線のレイアウトを示し、図３Ｂは、配線層ＭＡ−２、ＭＢ−１の配線のレイアウトを示す。図３Ａには、素子層ＤＥ−１、および配線層ＭＡ−１、ＭＡ−２の設計に用いられる配線グリッド１５およびグリッド点１５ａを示す。図３Ｂには、配線層ＭＢ−１およびＭＢ−２の設計に用いられる配線グリッド１６およびグリッド点１６ａを示している。Ｌ_１５、Ｌ_１６はグリッド間隔である。

トランジスタ２０Ｐはｐチャネル型トランジスタであり、トランジスタ２０Ｎはｎチャネル型トランジスタである。領域２１Ｃはインバータセル２０が形成される領域である。素子層ＤＥ−１に、領域２２ｐ、２２ｎ、および配線２３が設けられている。領域２２ｐはトランジスタ２０Ｐが形成される領域であり、領域２２ｎはトランジスタ２０Ｎが形成される領域である。領域２２ｐ、領域２２ｎには、それぞれ、トランジスタ２０Ｐ、２０Ｎのソースおよびドレインを構成する不純物領域が設けられている。配線２３は、トランジスタ２０Ｎ、２０Ｐのゲートを構成する。

配線層ＭＡ−１には配線２４ａ−２４ｄが設けられ、配線層ＭＡ−２には配線２５ａ、２５ｂが設けられ、配線層ＭＢ−１には配線２６ａ、２６ｂが設けられている。配線２６ｂによりトランジスタ２０Ｐとトランジスタ２０Ｎとが直列に電気的に接続される。配線２４ｃは、低電源電位ＶＳＳを供給する電源線（ＶＳＳ線）を構成する。配線２４ｄは、高電源電位ＶＤＤを供給する電源線（ＶＤＤ線）を構成する。

ポートＡ１は、配線２６ａで構成される。配線２６ａは、配線２５ａ、２４ａを介して配線２３と電気的に接続される。ポートＹ１は、配線２６ｂで構成される。配線２６ｂは、配線２５ｂを介して配線２４ｂと電気的に接続される。配線２５ａ、２４ａ、２３は、共通のグリッド点１５ａと重なるように配置される。同様に、配線２５ｂ、２４ｂは、共通のグリッド点１５ａと重なるように配置される。

配線層ＭＢ−１、ＭＢ−２は素子層ＤＥ−２に積層されるため、Ｌ_１６がＬ_１５よりも大きくなる場合がある。この場合、Ｌ_１６を素子層ＤＥ−２のデザインルールの最小値にすることができる。しかしながら、このようなデザインルールでは、配線層ＭＢ−１、ＭＢ−２のグリッド点１６ａが、配線層ＭＡ−１、ＭＡ−２のグリッド点１５ａとずれてしまうので、自動配置配線ツールでの設計効率を低下させてしまうことがある。

そこで、Ｌ_１６がＬ_１５よりも大きくなる場合は、Ｌ_１６は、Ｌ_１５の１．５倍または２倍にする。ここでは、Ｌ_１６はＬ_１５の２倍である。このようなデザインルールにすることで、配線グリッド１５は、グリッド点１６ａと重なるグリッド点１５ａを含むこととなる。よって、自動配置配線ツールでの設計の効率向上と、半導体装置１００の面積オーバーヘッドの抑制とを両立することができる。また、論理セル１０とトランジスタＤＥ２とを組み合わせた回路を設計する場合にも、このようなデザインルールは効率的な設計に寄与する。

＜＜トランジスタＤＥ２と論理セル１０との組み合わせ＞＞
半導体装置１００には、１または複数のトランジスタＤＥ２と論理セル１０とを組み合わせた回路を設けることができる。トランジスタＤＥ２がＯＳトランジスタである場合、ＯＳトランジスタのオフ電流が極めて小さいことから、論理セル１０の論理回路１０ａに機能を付加すること、あるいは性能を向上させることができる。図４に、ＯＳトランジスタと論理回路とを組み合わせた回路の例を示す。図４のトランジスタＴＯ１−ＴＯ３、ＴＯ６−ＴＯ８はＯＳトランジスタである。

ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、閾値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０^−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０^−２４）以下であることがより好ましい。

酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタ、および酸化物半導体については、実施の形態３、４で説明する。

図４Ａの回路３０は、論理回路３４およびトランジスタＴＯ６を有する。論理回路３４は論理セル１０の論理回路１０ａに対応する。トランジスタＴＯ６は、ＶＳＳの供給を遮断するパワースイッチとして機能する。トランジスタＴＯ６は信号ｓｌｐによって、オンオフが制御される。

図４Ｂ、図４Ｃに示すように、トランジスタＴＯ６にバックゲートを設けてもよい。図４Ｂの回路３０−１では、トランジスタＴＯ７のバックゲートは、ポートＯＢＧと電気的に接続されている。ポートＯＢＧの電位によって、トランジスタＴＯ７のしきい値電圧を制御することができる。トランジスタＴＯ７のバックゲートとチャネル形成領域と間の絶縁層に電荷蓄積層を設けた場合、回路３０−１の作製時に、ポートＯＢＧを利用して、トランジスタＴＯ７の電荷蓄積層に電荷を注入する工程を行うこともできる。この工程を行った場合は、ポートＯＢＧの電位を制御せずに、トランジスタＴＯ７のバックゲートを電気的に浮遊状態にして、回路３０−１を動作させてもよい。

図４Ｃの回路３０−２では、トランジスタＴＯ８のバックゲートは、ゲートと電気的に接続されている。このようなデバイス構造とすることで、トランジスタＴＯ８のオン電流特性を向上させることができる。なお、トランジスタＴＯ８のバックゲートをソースまたはドレインと電気的に接続してもよい。

図４Ｄ−図４Ｆには、論理回路と、ＯＳトランジスタが適用されたバックアップ回路とを組み合わせた回路の例を示す。論理回路のデータ（状態）をバックアップするための回路を設けることで、論理回路を組み込んだ半導体装置のパワーゲーティングが可能となる。下記に示すバックアップ回路は、ＯＳトランジスタが極小オフ電流をもつことで、クロックゲーティング、およびパワーゲーティング時において、データを長時間保持することが可能である。

図４Ｄの回路３１は、論理回路３５およびバックアップ回路３６Ａを有する。論理回路３５は論理セル１０の論理回路１０ａに対応する。バックアップ回路３６Ａは、ノードＳＮ１、トランジスタＴＯ１および容量素子Ｃ１を有する。バックアップ回路３６Ａは、ＤＲＡＭのメモリセルと同様の構成を有する。ノードＳＮ１は保持ノードであり、トランジスタＴＯ１をオフ状態にすることで、電気的に浮遊状態とされる。容量素子Ｃ１はノードＳＮ１の電位を保持するための保持容量であり、ノードＳＮ１とポートＰＬとに電気的に接続されている。トランジスタＴＯ１のゲートはポートＢＫと電気的に接続されている。ポートＢＫにはバックアップ動作を制御する信号が入力される。トランジスタＴＯ１をオンにすることでノードＮ３５のデータがバックアップされる、または、ノードＳＮ１で保持されているデータがノードＮ３５に書き込まれる。ノードＮ３５は、論理回路３５の内部ノード、入力ノード、および出力ノードの何れであってもよい。

図４Ｅの回路３２は、論理回路３５およびバックアップ回路３６Ｂを有する。バックアップ回路３６Ｂはバックアップ回路３６ＡにトランジスタＴＯ２を追加したものである。トランジスタＴＯ１とトランジスタＴＯ２は直列に電気的に接続されている、トランジスタＴＯ１、ＴＯ２をオフ状態にすることで、ノードＳＮ１は電気的に浮遊状態とされる。トランジスタＴＯ２のゲートはポートＲＥと電気的に接続されている。ポートＲＥには、リストア動作を制御するための信号が入力される。

バックアップ動作では、トランジスタＴＯ１をオン状態にすることで、論理回路３５の出力ノード（ポートＹ１）のデータをノードＳＮ１に書き込む。リストア動作では、トランジスタＴＯ２をオン状態にすることで、ノードＳＮ１のデータを、論理回路３５の入力ノード（ポートＡ１）に書き込む。なお、バックアップの対象となるノードは、論理回路３５の内部ノードでもよいし、出力ノードでもよい。また、データを書き戻すノードは、内部ノードでもよいし、出力ノードでもよい。

図４Ｆの回路３３は、論理回路３５、ポートＢ１、およびバックアップ回路３６Ｃを有する。バックアップ回路３６Ｃはバックアップ回路３６ＢにトランジスタＴＯ３を追加したものである。トランジスタＴＯ３はポートＢ１とポートＡ１間の導通状態を制御するパストランジスタである。トランジスタＴＯ３のゲートはポートＢＫに電気的に接続されている。

なお、トランジスタＴＯ１−ＴＯ３は、それぞれ、トランジスタＴＯ７、ＴＯ８のようにバックゲートを有していてもよい。

（保持時間について）
トランジスタＴＯ１−ＴＯ３がＯＳトランジスタであることで、バックアップ回路３６Ａ−３６Ｃは、長時間のデータ保持が可能となる。例えば、バックアップ回路３６Ａにおいて、電源電圧を２Ｖ以上かつ３．５Ｖ以下、ノードＳＮ１の保持容量（Ｃ１の容量）を２１ｆＦ、ノードＳＮ１の保持電位の許容変動量を０．５Ｖ未満であるとする条件下では、８５℃、１０年間で保持電位の変動量を許容変動量未満とするには、ノードＳＮ１からのリーク電流は、３３×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタＴＯ１である場合、トランジスタＴＯ１のチャネル幅が３５０ｎｍのとき、トランジスタＴＯ１のチャネル幅あたりのリーク電流を９３×１０^−２４Ａ／μｍ未満とすることが好ましい。つまり、トランジスタＴＯ１をＯＳトランジスタとすることで、バックアップ回路３６Ａは８５℃において１０年間データを保持することが可能である。

バックアップ回路３６Ａ−３６Ｃのような、ＯＳトランジスタのオフ電流特性を利用する記憶回路では、保持期間において、ＯＳトランジスタに所定の電位が供給され続けている場合がある。例えば、ＯＳトランジスタのゲートには、ＯＳトランジスタが完全にオフ状態となるような電位が供給され続けている場合がある。または、ＯＳトランジスタのバックゲートには、ノーマリ・オフ状態になるような電位が供給され続けている場合がある。そのような場合には、保持期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、ＯＳトランジスタを利用した記憶回路は不揮発性であると表現することができる。

＜＜半導体装置１００の積層構造の例＞＞
図５は、半導体装置１００の積層構造を模式的に示した図である。図５には、論理セル１１０、論理セル１１１、および回路１１２を示す。回路１１２は、論理セル１１１に積層されている。回路１１２は、図４Ｃ−図４Ｅに示すバックアップ回路に対応する回路であり、論理セル１１１のデータをバックアップ可能なように、論理セル１１１と接続されている。図５には、回路１１２に設けられるトランジスタＴＯ１および容量素子Ｃ１を示す。

図５の半導体装置１００は、単結晶シリコンウエハ４０に作製されている。素子層ＤＥ−１には、複数のＳｉトランジスタＴｐ、およびＳｉトランジスタＴｎが作製される。これらのＳｉトランジスタは絶縁層４１に覆われている。論理セル１１０は、インバータセルである。論理セル１１１は、インバータの出力ノードがポートＹ１に電気的に接続される論理回路である。ここでは、ＳｉトランジスタＴｐはｐチャネル型トランジスタであり、ＳｉトランジスタＴｎはｎチャネル型トランジスタである。

層ＭＶＡ１−ＭＶＡ６は、上層の導電体と下層の導電体との間を導通させるためのプラグが形成される層である。層ＭＶＡ１−ＭＶＡ６は、絶縁層５３−１−５３−６に設けられた複数のプラグ７１−７６を有する。

配線層ＭＡ−１、ＭＡ−２は、それぞれ、絶縁層５１−１、５１−２に設けられた複数の配線６１、６２を有する。配線層ＭＢ−１−ＭＢ−３は、それぞれ、複数の配線６４−６６を有する。配線６４、６６は、それぞれ、絶縁層５２−１、５２−３に設けられている。配線６５は絶縁層５３−５上に形成されている。配線６５は絶縁層４４に覆われている。

回路１１２において、絶縁層４４を介して配線６５と重なる配線６７が設けられており、これによって、容量素子Ｃ１が構成される。なお、容量素子Ｃ１を構成する電極は、配線層ＭＢ−２に形成される電極に限定されない。容量素子Ｃ１の電極は、半導体装置１００が有するいずれかの配線層に形成されていればよい。ポートＰＬ、ＢＫは配線層ＭＢ−３に設けられる。トランジスタＴＯ１のゲート（配線６８）は、ポートＢＫと接続されている。

ここでは、素子層ＤＥ−２上に３層の配線層が設けられている例を示したが、これに限定されない。素子層ＤＥ−２上に２層以上の配線層があればよい。

素子層ＤＥ−２には、複数のＯＳトランジスタが作製される。ＯＳトランジスタは絶縁層４２上に作製され、絶縁層４３に覆われている。絶縁層４２、４３は、ＯＳトランジスタに対するパッシベーション層である。図５には、素子層ＤＥ−２に設けられているＯＳトランジスタのうち、トランジスタＴＯ１を示している。トランジスタＴＯ１は、実施の形態３で説明されるＯＳトランジスタ８００（図１４）と同様のデバイス構造を有する。素子層ＤＥ−２にバックゲートをもつＯＳトランジスタが設けられているため、素子層ＤＥ−２は、バックゲートが設けられる配線層ＭＡ−３を有する。配線層ＭＡ−３は、絶縁層５１−３に設けられている複数の配線６３を有する。

図５では、論理セル１１０のポートＡ１およびポートＹ１は、それぞれ、プラグ７５を介して、配線６５と接続されている。配線層ＭＡ−３がある場合には、論理セル１１０および論理セル１１１において、層（ＤＥ−１、ＭＡ−１、ＭＡ−２）で構成される論理回路と、入力ポートおよび出力ポートとを接続するための配線を配線層ＭＡ−３にも設けることができる。

図５において、配線６１−６３およびプラグ７１−７３は、上掲した耐熱性の高い導電体（例えば、タングステン）である。他方、素子層ＤＥ−２よりも後に形成される配線６４−６７、およびプラグ７４−７６は、配線６１等よりも融点が低いが、抵抗率が低い導電体（例えば、Ｃｕ、Ａｌ等）であることが好ましい。

ここでは、素子層ＤＥ−１のトランジスタＴｐ、Ｔｎはプレナー型トランジスタであるが、これに限定されない。トランジスタＴｐ、Ｔｎは、例えば、立体構造を有するトランジスタ（フィン（ＦＩＮ）型、トライゲート型など）でもよい。図１７にフィン型トランジスタの一例を示す。図１７Ａはトランジスタのチャネル長方向の断面図であり、図１７Ｂは、ｅ１−ｅ２線で切断した図１７Ａの断面図である。

図１７に示すトランジスタは、活性層（チャネル形成領域とも呼ぶ。）７７２が凸形状を有し、その側面及び上面に沿ってゲート絶縁層７７６及びゲート電極７７７が設けられている。７１０は素子分離層である。７７１はウエルであり、７７３は低濃度不純物領域であり、７７４は高濃度不純物領域である。７７５は導電性領域である。７７８、７７９は側壁絶縁層である。図１７には、単結晶シリコンウエハ７００を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体領域を形成してもよい。

＜＜処理装置の構成例＞＞
ここでは、論理セルを構成単位として設計される半導体装置の具体例として、処理装置について説明する。図６に示す半導体装置は、処理装置（ＰＵ）２００および電源回路２１０を有する。ＰＵ２００は命令を実行する機能を有する回路である。ＰＵ２００は、一のチップに集積された複数の機能回路を有する。ＰＵ２００は、プロセッサコア２０１、電源管理装置（ＰＭＵ）２０２、パワースイッチ（ＰＳＷ）２０３、クロック制御回路２０４を有する。図６は、電源回路２１０がＰＵ２００と異なるチップに設けられている例を示している。端子２２０は電源電位用端子であり、電源回路２１０から電源電位ＶＤＤが入力される。端子２２１、２２２は、信号の入力端子である。端子２２１はマスタクロック信号ＭＣＬＫが入力される。端子２２２には信号ＩＮＴが入力される。信号ＩＮＴは割り込み処理を要求する割り込み信号である。信号ＩＮＴは、ＰＵ２００のプロセッサコア２０１およびＰＭＵ２０２に入力される。

＜プロセッサコア＞
プロセッサコア２０１は、命令を処理することができる機能を有する回路であり、演算処理回路、あるいはプロセッサ（処理装置）と呼ぶことも可能である。プロセッサコア２０１は論理セルを基本単位にして設計されている。プロセッサコア２０１は、論理回路２４０およびフリップフロップ（ＦＦ）２５０等を有しており、これらにより、各種の機能回路が構成されている。例えば、論理回路２４０は組み合わせ回路とすることができる。ＦＦ２５０はレジスタに含まれる。

ＦＦ２５０は、スキャンフリップフロップ（ＳＦＦ）２５１およびバックアップ回路２５２を有する。ＳＦＦ２５１は論理セルで構成される。バックアップ回路２５２は、ＳＦＦ２５１のデータをバックアップするための回路である。つまり、ＦＦ２５０は、バックアップ機能を備えたスキャンフリップフロップと呼ぶことができる。ＦＦ２５０のポートＱは、論理回路２４０の入力端子と電気的に接続され、かつスキャンチェーンを構成するため、他のＦＦ２５０のポートＳＤ＿ＩＮと電気的に接続されている。ＦＦ２５０を設けたことで、プロセッサコア２０１のクロックゲーティングおよびパワーゲーティングが可能となり、ＰＵ２００の消費電力を削減することができる。

図７はプロセッサコア２０１の構成例を示す。図７に示すプロセッサコア２０１は、制御装置２３１、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ２３６、およびデータバス２３７を有する。プロセッサコア２０１とＰＭＵ２０２やキャッシュ等の周辺回路とのデータのやり取りは、データバス２３７を介して行われる。

制御装置２３１は、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ２３６、およびデータバス２３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ２３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ２３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。

パイプラインレジスタ２３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル２３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ２３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ２３４は、ＡＬＵ２３６の演算処理に利用するデータ、またはＡＬＵ２３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。

＜フリップフロップの回路構成例＞
図８はＦＦ２５０の回路構成例を示す。図８に示すバックアップ回路２５２は、バックアップ回路３６Ｃと同様の回路構成を有する。図８に示すＳＦＦ２５１は、セレクタ（ＳＥＬ）２５３、ＦＦ２５４、ポートＶＨ、ＶＬ、Ｄ、Ｑ、ＱＢ、ＳＤ、ＳＤ＿ＩＮ、ＳＥ、ＣＫ、ＲＴを有する。

ポートＶＨは高電源電圧ＶＤＤ用の電源端子であり、ポートＶＬは低電源電圧ＶＳＳ用の電源ポートである。ＶＤＤ、ＶＳＳはＳＥＬ２５３のインバータ、ＦＦ２５４のインバータおよびＮＡＮＤ回路（以下、”ＮＡＮＤ”と呼ぶ。）に供給される。ＶＨへのＶＤＤの入力は、パワースイッチを介して行われる。

ポートＤ、ＳＤはＳＦＦ２５１のデータ入力ポートである。ポートＤは、論理回路（例えば、組み合わせ回路）のデータ出力ポートと電気的に接続されており、データが入力される。ポートＳＤには、バックアップ回路２５２を介して、リストア用のデータ、またはスキャンテストデータが入力される。ポートＱは出力ポートである。ポートＱは、他のＦＦ２５０のポートＳＤ＿ＩＮ、および論理回路のデータ入力ポートと電気的に接続される。ポートＱＢは、ポートＱの論理を反転したデータを出力するためのものである。ポートＱＢは、他の論理回路のデータ入力ポートに電気的に接続される。ポートＱＢは必要に応じて設ければよい。

ポートＳＥ、ＣＫ、ＲＴは制御信号用の入力ポートである。ポートＳＥには、スキャンイネーブル信号が入力される。ポートＳＥはＳＥＬ２５３に電気的に接続されている。ポートＣＫにはクロック信号が入力され、回路２５４ａと電気的に接続されている。ポートＲＴにはリセット信号が入力され、ＦＦ２５４のＮＡＮＤと電気的に接続されている。

ＳＥＬ２５３は、ポートＳＥの論理によってポートＤ、ＳＤの何れか一方を選択し、選択したポートのデータをＦＦ２５４に入力する機能を有する。スキャンテストを行うときはポートＳＥの論理を“Ｈ”にし、ＳＤのデータがＦＦ２５４が入力されるようにする。ＦＦ２５０を通常動作させる場合は、ポートＳＥの論理を“Ｌ”にして、ポートＤがＦＦ２５４の入力ポートと電気的に接続する。

図８のＦＦ２５４は、マスター・ラッチ回路とスレーブ・ラッチ回路とでなるＦＦである。回路２５４ａはクロック信号入力用の回路であり、ポートＣＫ１、ＣＫＢ１を有する。ポートＣＫ１からは非反転クロック信号が出力され、ポートＣＫＢ１からは反転クロック信号が出力される。ＦＦ２５４のアナログスイッチは、ポートＣＫ１およびＣＫＢ１と電気的に接続されている。

＜＜フリップフロップの動作例＞＞
図９、図１０はＦＦ２５０の動作例を示すタイミングチャートである。図９は、ＰＵ２００がアクティブモードからスリープモードに移行するときの、ＦＦ２５０動作例を示し、図１０は、ＰＵ２００がスリープモードからアクティブモードに移行するときのＦＦ２５０動作例を示す。図９、図１０には、ポートＶＨ、ＣＫ、Ｑ、ＳＥ、ＳＤ、ＢＫおよびＲＥ、並びにノードＳＮ１の電圧（論理）の変化を示す。ポートＰＬにはＶＳＳが入力される。図９、図１０において、電圧の最大値はＶＤＤであり最小値はＶＳＳである。

＜アクティブモード（通常動作モード）＞
アクティブモードでは、ＦＦ２５０は通常動作を行う。ＦＦ２５０は、論理回路からの出力データを一時的に保持するフリップフロップとして機能する。ここでは、論理回路の出力データは、ポートＤに入力されることとする。通常動作時では、ポートＲＥ、ＢＫが“Ｌ”であるので、トランジスタＴＯ１−ＴＯ３はオフである。ポートＳＥは“Ｌ”であるので、ＳＥＬ２５３によって、ポートＤのデータがＦＦ２５４に入力される。ポートＲＴは“Ｈ”である。ポートＣＫにはクロック信号が入力される。ポートＣＫが“Ｈ”になるのに連動して、ポートＱの電圧（論理）が変化する。

＜スキャンモード＞
スキャンモードでは、複数のＳＦＦ２５１が直列に電気的に接続され、スキャンチェーンが構成される。バックアップ回路２５２では、トランジスタＴＯ１、ＴＯ３がオンとなり、トランジスタＴＯ２がオフになる。ポートＳＥが“Ｈ”であるので、ＳＥＬ２５３によって、ポートＳＤのデータがＦＦ２５４に入力される。つまり、スキャンモードでは、ポートＱの出力データが、次段のＦＦ２５０のポートＳＤに入力されることになる。

（スキャンテスト）
スキャンテストを行うには、スキャンモードにして、スキャンチェーンの初段のＦＦ２５０のポートＳＤ＿ＩＮにスキャンテストデータを入力する。クロック信号を入力することによってスキャンチェーンのシフト動作を行い、各ＦＦ２５０にスキャンテストデータを書き込む。次に、ＦＦ２５０を通常動作させ、論理回路２４０の出力データをＦＦ２５０に保持させる。再び、スキャンモードにして、スキャンチェーンのシフト動作を行う。最終段のＦＦ２５０のポートＱから出力されるデータから、論理回路２４０およびＦＦ２５０の故障の有無を判定することができる。

（バックアップ・シークエンス）
アクティブモードからスリープモードに移行することでバックアップ・シークエンスが行われる。バックアップ・シークエンスでは、クロックゲーティング（クロック停止）、データのバックアップ、およびパワーゲーティング（電源オフ）が行われる。クロックの停止によって、スリープモードになる。

図９の例では、ｔ１で、ＦＦ２５０のクロックゲーティングが開始し、バックアップ回路２５２はバックアップ動作を開始する。具体的には、ｔ１でポートＣＫは“Ｌ”となり、ポートＢＫは“Ｈ”となる。ポートＢＫが“Ｈ”である期間がバックアップ動作期間である。

ポートＢＫが“Ｈ”になることで、トランジスタＴＯ１によりノードＳＮ１がポートＱと電気的に接続される。よって、ポートＱが“０”であれば、ノードＳＮ１は“Ｌ”のままであり、ポートＱが“１”であれば、ノードＳＮ１の電圧は上昇して、“Ｈ”となる。つまり、ＢＫが“Ｈ”である期間に、ノードＳＮ１の論理をポートＱと同じにすることができる。ノードＳＮ１の電圧が“１”の論理レベルまで上昇できるように、ポートＢＫが“Ｈ”である期間を決定すればよい。ｔ２でポートＢＫを“Ｌ”にしてトランジスタＴＯ１、ＴＯ３をオフにすることで、ノードＳＮ１が電気的に浮遊状態となり、バックアップ回路２５２は保持状態となる。

ｔ３で電源をオフにし、ポートＲＴを“Ｌ”にする。ポートＶＨの電圧はＶＤＤから徐々に降下し、ＶＳＳとなる。ｔ２で電源を遮断してもよい。また、電源の遮断は必要に応じて行えばよい。ＰＵ２００の電源ドメインの構成や、スリープモードにしておく時間等によっては、電源が遮断されることで削減できる電力よりも、スリープモードからアクティブモードに復帰するのに要する電力の方が大きくなる場合がある。この場合は、パワーゲーティングの効果を得ることができないので、スリープモードでは電源は遮断せずに、クロック信号の停止のみ行うほうが好ましい。

（リストア・シークエンス）
スリープモードからアクティブモードに移行するリストア・シークエンスでは、電源のオン、データのリストア、クロックの供給が行なわれる。クロックの供給を開始することで、アクティブモードになる。

ｔ４で電源をオンにする。ＶＨの電圧がＶＳＳから徐々に上昇し、ＶＤＤとなる。ＶＨがＶＤＤになった後にリストア動作を開始する。ｔ５でポートＳＥ、ＲＥを“Ｈ”にする。またポートＲＴも “Ｈ”にする。ポートＲＥが“Ｈ”である間にリストア動作が行われる。トランジスタＴＯ２がオンになり、ノードＳＮ１とポートＳＤが接続される。ノードＳＮ１が“Ｌ”であれば、ポートＳＤは“Ｌ”のままである。ノードＳＮ１が“Ｈ”であれば、ポートＳＤの電圧は上昇し、“Ｈ”となる。ｔ６でポートＳＥを“Ｈ”にする。ＳＥＬ２５３によりポートＳＤがＦＦ２５４の入力ポートと電気的に接続される。つまり、ノードＳＮ１で保持されているデータがポートＳＤに書き込まれる。

なお、ｔ５で、ポートＲＥと共にポートＳＥを“Ｈ”にすることも可能である。図１０に示すように、ノードＳＮ１が“Ｈ”である場合、ポートＳＤの電圧が“１”の論理レベルまで上昇してから、ポートＳＥを“Ｈ”にすることが好ましい。このような駆動によって、ＦＦ２５０で貫通電流が流れることを防ぐことができる。

ポートＳＤの論理がノードＳＮ１と同じになった後、一定期間（ｔ７からｔ８）ポートＣＫを“Ｈ”にする。図１０の例では、ポートＣＫに１クロックを入力している。ｔ７でポートＣＫが“Ｈ”になることで、ＦＦ２５４においてマスター・ラッチ回路のデータがスレーブ・ラッチに書き込まれる。ｔ７でポートＳＤが“０”であればポートＱは“０”となり、ポートＳＤが“１”であればポートＱは“１”となる。つまり、ノードＳＮ１のデータがポートＱに書き込まれ、ＦＦ２５０はクロックゲーティングされる（スリープモードになる）直前の状態に復帰する。ｔ９でポートＳＥ、ＲＥを“Ｌ”にしてリストア動作を終了する。ＳＥＬ２５３によりポートＤがＦＦ２５４の入力ポートと電気的に接続される。バックアップ回路２５２では、トランジスタＴＯ３がオフとなり、ノードＳＮ１が浮遊状態になる。

ポートＳＥ、ＲＥを“Ｌ”にした後、一定期間（例えば、１クロック期間）経過したｔ１０で、クロック信号の入力を再開し、ＦＦ２５０をアクティブモードとする。ＦＦ２５０は通常動作を再開する。

上述したように、ＦＦ２５０は、高速でバックアップ、リストアが可能であり、例えば、バックアップ動作、リストア動作を数クロック（２乃至５クロック）以内で完了することが可能である。バックアップ回路２５２の書き込み動作、読み出し動作は、トランジスタＴＯ１−ＴＯ３のスイッチング動作によってノードＳＮ１またはポートＳＤを充電または放電する動作であるため、これらの動作に要するエネルギーは、ＤＲＡＭセルと同様に小さい。バックアップ回路２５２のデータ保持に電源を供給する必要がないので、ＦＦ２５０のスタンバイ電力を少なくすることができる。また、同様に、通常動作時にバックアップ回路２５２への電源供給は不要であるので、バックアップ回路２５２を設けたことによるＦＦ２５０のダイナミック電力は実質的に増加しない。

なお、バックアップ回路２５２を設けたことによって、トランジスタＴＯ１による寄生容量がポートＱに付加することになるが、ポートＱに接続される論理回路による寄生容量と比較して小さいので、ＦＦ２５０の通常動作に影響はなく、バックアップ回路２５２を設けたことで、アクティブモードでのＦＦ２５０の性能を実質的に低下させることがない。つまり、バックアップ回路２５２はＰＵ２００の動作に影響を与えない。

＜＜電源管理＞＞
ＰＭＵ２０２は、パワーゲーティング、クロックゲーティング等を制御する機能を有する。より具体的には、ＰＭＵ２０２は、プロセッサコア２０１、ＰＳＷ２０３、クロック制御回路２０４を制御することができる機能を有する。ＰＭＵ２０２は、ポートＢＫ、ＲＥ、ＳＥ等に入力される制御信号をプロセッサコア２０１に出力する機能を有する。

ＰＭＵ２０２は回路２０５を有する。回路２０５は時間を計測することができる機能を有する。ＰＭＵ２０２は、回路２０５で得られる時間に関するデータをもとに、電源管理を行うことができる機能を有する。例えば、回路２０５をタイマー回路とすることで、ＰＭＵ２０２でタイマー割り込み要求信号を生成するようにしてもよい。必要に応じて回路２０５を設ければよい。

ＰＳＷ２０３は、ＰＭＵ２０２の制御信号に従い、ＰＵ２００へのＶＤＤの供給、遮断を制御することができる機能を有する。図６の例では、プロセッサコア２０１は複数の電源ドメインを有していてもよい。この場合、ＰＳＷ２０３により、複数の電源ドメインへの電源供給を独立に制御できるようにすればよい。また、プロセッサコア２０１は、パワーゲーティングが行われない電源ドメインを有していてもよい。この場合、この電源ドメインにＰＳＷ２０３を介さずにＶＤＤを供給してもよい。

クロック制御回路２０４は、信号ＭＣＬＫから、ゲーテッドクロック信号を生成し、出力する機能を有する。クロック制御回路２０４は、ＰＭＵ２０２の制御信号に従い、プロセッサコア２０１へのクロック信号を遮断することができる機能を有する。電源回路２１０は、ＰＭＵ２０２の制御信号に従い、ＶＤＤの値を変更できる機能を有していてもよい。

プロセッサコア２０１からＰＭＵ２０２に信号ＳＬＰが出力される。信号ＳＬＰは、プロセッサコア２０１をスリープモードに移行するためのトリガとなる信号である。信号ＳＬＰに従い、プロセッサコア２０１では、ＦＦ２５０のバックアップ・シークエンスが実行される。ＰＭＵ２０２は、信号ＳＬＰが入力されると、アクティブモードからスリープモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２０２はクロック制御回路２０４を制御し、プロセッサコア２０１へのクロック信号の供給を停止させる。また、ＰＭＵ２０２はＰＳＷ２０３を制御し、プロセッサコア２０１への電源の供給を停止させる。

プロセッサコア２０１をスリープモードからアクティブモードへ復帰するための処理は、信号ＩＮＴの入力により実行される。信号ＩＮＴに従い、プロセッサコア２０１では、ＦＦ２５０のリストア・シークエンスが実行される。ＰＭＵ２０２は、信号ＩＮＴが入力されると、スリープモードからアクティブモードに移行するための制御信号を制御対象の機能回路に出力する。ＰＭＵ２０２はＰＳＷ２０３を制御して、プロセッサコア２０１への電源の供給を再開停止させ、また、クロック制御回路２０４を制御して、プロセッサコア２０１へのクロック信号の供給を再開させる。

バックアップ・シークエンスは、信号ＩＮＴ、あるいはＰＭＵ２０２の割り込み要求信号をトリガにして実行できるようにしてもよい。また、リストア・シークエンスはＰＭＵ２０２の割り込み要求信号をトリガにして実行できるようにしてもよい。

＜＜ＰＵ２００（ＦＦ２５０）のデバイス構造＞＞
ＰＵ２００は、図５の半導体装置１００と同様の積層構造をもつデバイスである。図１１はＦＦ２５０のデバイス構造の模式図である。ＳＦＦ２５１は論理セルで構成される。ＳＦＦ２５１のトランジスタは素子層ＤＥ−１に設けられ、これらは配線層ＭＡ−１の配線によって接続される。ポートＳＤ、Ｑは配線層ＭＢ−１に設けられ、配線層ＭＡ−２の配線を介して、ＳＦＦ２５１と接続される。ポートＳＤ＿ＩＮ、Ｄも同様である。バックアップ回路２５２のトランジスタＴＯ１−ＴＯ３は素子層ＤＥ−２に設けられている。容量素子Ｃ１の一対の電極の一方は配線層ＭＢ−２に設けられている。

バックアップ回路２５２は、ＳＦＦ２５１と比較して素子数が非常に少ないので、バックアップ回路２５２を積層するためにＳＦＦ２５１を構成する論理セルの回路構成の変更がない。つまり、バックアップ回路２５２は、汎用性が非常に高いバックアップ回路である。また、ＰＵ２００の設計の効率化が可能となる。

バックアップ回路２５２は、通常動作時の消費電力がほとんどなく、またバックアップ、リストア動作に必要な電力は非常に小さい。よって、バックアップ回路２５２を備えたＦＦ２５０は、ノーマリオフ・コンピューティングに非常に好適である。ＦＦ２５０を搭載しても、ＰＵ２００のダイナミック電力の増加や、性能低下をほとんど発生させないようにすることが可能である。したがって、ＦＦ２５０を搭載したＰＵ２００は性能を保ったまま、パワーゲーティングによって消費電力を効果的に削減することが可能である。

（実施の形態２）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

＜＜電子部品＞＞
図１２Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１２Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。ステップＳ２の前に、基板の裏面を研削する工程が行われる。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。

分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよく、これらを樹脂やテープによって接着することができる。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填される。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

完成した電子部品の斜視模式図を図１２Ｂに示す。図１２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１２Ｂに示すように、電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、複数の論理セル、および素子層ＤＥ−２のトランジスタＤＥ２によってさまざまな論理回路が、例えば、実施の形態１のＦＦが作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行する処理装置に用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。電子機器の具体例を図１３に示す。

図１３Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図１３Ｂに示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。また、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用してもよい。

図１３Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１３Ｄに示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図１３Ｅに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部９４６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。

図１３Ｆに示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

〔実施の形態３〕
本実施の形態では、ＯＳトランジスタ、およびＯＳトランジスタを有する半導体装置について説明する。

＜＜ＯＳトランジスタの構成例１＞＞
図１４にＯＳトランジスタの構成の一例を示す。図１４ＡはＯＳトランジスタの構成の一例を示す上面図である。図１４Ｂは、ｙ１−ｙ２線断面図であり、図１４Ｃはｘ１−ｘ２線断面図であり、図１４Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と呼び、ｘ１−ｘ２線方向をチャネル幅方向と呼ぶ場合がある。なお、デバイス構造を明確にするため、図１４Ａでは、一部の構成要素が省略されている。

ＯＳトランジスタ８００は絶縁表面に形成される。ここでは、絶縁層８２１上に形成されている。絶縁層８２１は基板８２０表面に形成されている。絶縁層８２１は、ＯＳトランジスタ８００の下地層の機能を有する。ＯＳトランジスタ８００は絶縁層８２５に覆われている。なお、絶縁層８２１、および絶縁層８２５をＯＳトランジスタ８００の構成要素とみなすこともできる。ＯＳトランジスタ８００は、絶縁層８２２、絶縁層８２３、絶縁層８２４、半導体層８４１−８４３、導電層８５０、導電層８５１、導電層８５２および導電層８５３を有する。ここでは、半導体層８４１−８４３をまとめて半導体領域８４０と呼称する。

導電層８５０はゲート電極として機能し、導電層８５３はバックゲート電極として機能する。導電層８５１、８５２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層８２１は、基板８２０と導電層８５３を電気的に分離する機能を有する。絶縁層８２４はゲート絶縁層を構成し、絶縁層８２３はバックチャネル側のゲート絶縁層を構成する。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一のトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一のトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

特に、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体領域の形状が既知という仮定が必要である。したがって、半導体領域の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体領域とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

図１４Ｂ、図１４Ｃに示すように、半導体領域８４０は、半導体層８４１、半導体層８４２、半導体層８４３の順に積層している部分を有する。絶縁層８２４はこの積層部分を覆っている領域を含む。導電層８５０は絶縁層８２３を介して積層部分と重なる。導電層８５１および導電層８５２は、半導体層８４１および半導体層８４３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層８４１、８４２および導電層８５１、８５２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。

半導体層８４３は、半導体層８４１、８４２、および導電層８５１、８５２を覆うように形成されている。絶縁層８２４は半導体層８４３を覆っている。ここでは、半導体層８４３と絶縁層８２４は同じマスクを用いてエッチングされている。

絶縁層８２４を介して、半導体層８４１−８４３の積層部分のチャネル幅方向を取り囲むように、導電層８５０が形成されている（図１４Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ８００において、ゲート電界とは、導電層８５０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層８４１−８４３の積層部分全体を電気的に取り囲むことができるので、半導体層８４２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ８００は高いオン電流を有することができる。

本明細書等では、ゲート電極層の電界で半導体領域が囲まれるようなトランジスタの構造を、「ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造」と呼ぶ。ｓ−ｃｈａｎｎｅｌ構造であることで、ＯＳトランジスタ８００の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。ｓ−ｃｈａｎｎｅｌ構造は高いオン電流が得られるため、ＬＳＩなど微細化されたトランジスタが要求される半導体装置に適した構造といえ、また、動作周波数が高いトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高い周波数で動作させることができる。

ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上かつ１μｍ未満、さらに好ましくは１０ｎｍ以上かつ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上かつ１μｍ未満、さらに好ましくは１０ｎｍ以上かつ１００ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ７０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ６０ｎｍ未満、さらに好ましくは１０ｎｍ以上かつ３０ｎｍ未満の領域を有する。

＜導電層＞
導電層８５０−８５３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

ＯＳトランジスタ８０１の導電層８５１および導電層８５２は、半導体層８４１と半導体層８４２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層８５１および導電層８５２は、半導体層８４１および半導体層８４２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層８４１、８４２、導電層８５１、８５２を作製することができる。半導体層８４１、８４２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層８４１と半導体層８４２の積層を形成する。次に、ハードマスクをエッチングして、導電層８５１および導電層８５２を形成する。

＜半導体層＞
半導体層８４２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層８４２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層８４２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素Ｂ、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層８４２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

なお、半導体層８４２は、インジウムを含む酸化物半導体に限定されない。半導体層８４２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層８４２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層８４２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域８４０は、実施の形態４で説明されるＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層８４２はＣＡＡＣ−ＯＳで形成されていることが好ましい。

なお、半導体領域８４０を構成する酸化物半導体をスパッタリング法で成膜する場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上４２０℃以下とすることで、ＣＡＡＣ−ＯＳを形成することができる。よって、実施の形態１の半導体装置１００において、素子層ＤＥ−１に設けられる導電体は、酸化物半導体の成膜温度に耐えることが要求される。

半導体層８４１および半導体層８４３は、半導体層８４２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層８４２を構成する酸素以外の元素一種以上、または二種以上から半導体層８４１および半導体層８４３が構成されるため、半導体層８４１と半導体層８４２との界面、および半導体層８４２と半導体層８４３との界面において、界面準位が形成されにくい。

なお、半導体層８４１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層８４１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、半導体層８４２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層８４２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層８４２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、半導体層８４３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、Ｉｎは５０ａｔｏｍｉｃ％未満、Ｍは５０ａｔｏｍｉｃ％よりも高いことが好ましく、Ｉｎは２５ａｔｏｍｉｃ％未満、Ｍは７５ａｔｏｍｉｃ％よりも高いことがより好ましい。なお、半導体層８４３は、半導体層８４１と同種の酸化物を用いても構わない。ただし、半導体層８４１および半導体層８４３の一方、あるいは双方がインジウムを含まなくても構わない場合がある。例えば、半導体層８４１および半導体層８４３の少なくとも一方が酸化ガリウムであっても構わない。

（エネルギーバンド構造）
図１５を参照して、半導体層８４１、半導体層８４２、および半導体層８４３の積層により構成される半導体領域８４０の機能およびその効果について、説明する。図１５Ａは、図１４Ｂの部分拡大図であり、ＯＳトランジスタ８００の活性層（チャネル部分）を拡大した図である。図１５ＢはＯＳトランジスタ８００のチャネル形成領域のエネルギーバンド構造であり、図１５Ａの点線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。

図１５Ｂの、Ｅｃ８２３、Ｅｃ８４１、Ｅｃ８４２、Ｅｃ８４３、Ｅｃ８２４は、それぞれ、絶縁層８２３、半導体層８４１、半導体層８４２、半導体層８４３、絶縁層８２４の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁層８２３と絶縁層８２４は絶縁体であるため、Ｅｃ８２３とＥｃ８２４は、Ｅｃ８４１、Ｅｃ８４２、およびＥｃ８４３よりも真空準位に近い（電子親和力が小さい）。

半導体層８４２には、半導体層８４１および半導体層８４３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層８４２として、半導体層８４１および半導体層８４３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層８４３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層８４１、半導体層８４２、半導体層８４３のうち、電子親和力の大きい半導体層８４２にチャネルが形成される。

ここで、半導体層８４１と半導体層８４２との間には、半導体層８４１と半導体層８４２との混合領域を有する場合がある。また、半導体層８４２と半導体層８４３との間には、半導体層８４２と半導体層８４３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層８４１、半導体層８４２および半導体層８４３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体層８４１中および半導体層８４３中ではなく、半導体層８４２中を主として移動する。上述したように、半導体層８４１および半導体層８４２の界面における界面準位密度、半導体層８４２と半導体層８４３との界面における界面準位密度を低くすることによって、半導体層８４２中で電子の移動が阻害されることが少なく、ＯＳトランジスタ８００のオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

ＯＳトランジスタ８００のオン電流を高くするためには、例えば、半導体層８４２の上面または下面（被形成面、ここでは半導体層８４１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。

例えば、半導体層８４２が酸素欠損（Ｖ_Ｏとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、ＯＳトランジスタ８００のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層８４２中の酸素欠損を低減することでＯＳトランジスタ８００のオン電流を高くすることができる場合がある。

例えば、半導体層８４２のある深さにおいて、または、半導体層８４２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体層８４２の酸素欠損を低減する方法には、例えば、絶縁層８２３に含まれる過剰酸素を、半導体層８４１を介して半導体層８４２まで移動させる方法などがある。この場合、半導体層８４１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。例えば、絶縁層８２５を形成した後、１５０℃以上６００℃未満の熱処理を行うことで、半導体領域８４０に接する絶縁層（例えば、絶縁層８２３）に含まれている酸素を拡散させて、半導体層８４２まで移動させることで、半導体層８４２に存在する酸素欠損の酸素を補填することができる。半導体層８４２の局在準位密度が低減されるため、優れた電気特性を有するＯＳトランジスタ８００を作製することができる。また、経時変化やストレス試験による電気特性の変動の少ない、信頼性の高いＯＳトランジスタ８００を作製することができる。

この熱処理温度は、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下とすることができる。よって実施の形態１の半導体装置１００において、素子層ＤＥ−２の下層の導電体を高耐熱性とすることで、素子層ＤＥ−２のプロセス温度を高くすることができるため、特性の優れた、また高信頼性のトランジスタＤＥ２を作製することができる。

ＯＳトランジスタ８００がＳ−ｃｈａｎｎｅｌ構造である場合、半導体層８４２の全体にチャネルが形成される。したがって、半導体層８４２が厚いほどチャネル領域は大きくなる。即ち、半導体層８４２が厚いほど、ＯＳトランジスタ８００のオン電流を高くすることができる。

また、ＯＳトランジスタ８００のオン電流を高くするためには、半導体層８４３の厚さは小さいほど好ましい。半導体層８４３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層８４３は、チャネルの形成される半導体層８４２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層８４３は、ある程度の厚さを有することが好ましい。半導体層８４３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層８４３は、絶縁層８２３、８２４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、ＯＳトランジスタ８００の信頼性を高くするためには、半導体層８４１は厚く、半導体層８４３は薄いことが好ましい。半導体層８４１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層８４１の厚さを、厚くすることで、隣接する絶縁体と半導体層８４１との界面からチャネルの形成される半導体層８４２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層８４１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

ＯＳトランジスタ８００に安定した電気特性を付与するには、半導体領域８４０中の不純物濃度を低減し、半導体層８４２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上である。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層８４１、半導体層８４２および半導体層８４３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

例えば、半導体層８４２と半導体層８４１との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることがより好ましい。また、半導体層８４２と半導体層８４３との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。

また、半導体層８４２の水素濃度を低減するために、半導体層８４１および半導体層８４３の水素濃度を低減すると好ましい。半導体層８４１および半導体層８４３は、水素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下の領域を有する。水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。

半導体層８４２の窒素濃度を低減するために、半導体層８４１および半導体層８４３の窒素濃度を低減すると好ましい。半導体層８４１および半導体層８４３は、窒素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。窒素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図１４は、半導体領域８４０が３層の例であるが、これに限定されない。例えば、半導体層８４１または半導体層８４３が無い２層構造としてもよい。または、半導体層８４１の上もしくは下、または半導体層８４３上もしくは下に、半導体層８４１―８４３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層８４１の上、半導体層８４１の下、半導体層８４３の上、半導体層８４３の下のいずれか二箇所以上に、半導体層８４１―８４３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

ＯＳトランジスタ８００をバックゲート電極の無いトランジスタにする場合、導電層８５３および絶縁層８２２を設けず、絶縁層８２１上に絶縁層８２３を形成すればよい。

＜絶縁層＞
絶縁層８２１−８２５は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。

絶縁層８２３、８２４は半導体領域８４０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層８２３、８２４から脱離した酸素は酸化物半導体である半導体領域８４０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、昇温脱離ガス（ＴＤＳ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁層８２１、８２５は、絶縁層８２３、８２４に含まれる酸素が減少することを防ぐパッシベーション機能を有することが好ましい。または、絶縁層８２１、および絶縁層８２５は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。このような機能を持つ絶縁層８２１および絶縁層８２５を設けることで、半導体領域８４０から外部への酸素の拡散と、外部から半導体領域８４０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層８２１および絶縁層８２５には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁層を少なくとも１層設ければよい。

＜電荷捕獲層＞
Ｓｉトランジスタでは、チャネルドーピングによってしきい値電圧を容易に制御することができる。これに対して、ＯＳトランジスタは、チャネルドーピングでは、しきい値電圧を効果的に変化させることが困難である。ＯＳトランジスタでは、電荷捕獲層に電子を注入することで、しきい値電圧を変動させることが可能である。例えば、電荷捕獲層への電子の注入はトンネル効果を利用すればよい。導電層８５３に正の電圧を印加することによって、トンネル電子を電荷捕獲層に注入する。

ＯＳトランジスタ８００においては、絶縁層８２３に電荷捕獲層を設けることができる。例えば、電荷捕獲層としては、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等からなる絶縁層が挙げられる。例えば、絶縁層８２３を、酸化シリコン層、酸化ハフニウム層、および酸化シリコン層の３層構造とすればよい。

＜基板＞
基板８２０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。

基板８２０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板８２０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板８２０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板８２０が伸縮性を有してもよい。また、基板８２０は、折り曲げや引っ張りをやめると元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板８２０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板８２０を薄くすると、半導体装置を軽量化することができる。また、基板８２０を薄くすることで、ガラスのような素材であっても、伸縮性を有する場合や、折り曲げや引っ張りをやめると元の形状に戻る性質を有する場合がある。そのため、落下などによって基板８２０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板８２０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。

＜＜ＯＳトランジスタの構成例２＞＞
導電層８５０をマスクにして、半導体層８４３及び絶縁層８２４をエッチングしてもよい。そのような工程を経たＯＳトランジスタの構成例を図１６Ａに示す。図１６ＡのＯＳトランジスタ８０１では、半導体層８４３および絶縁層８２４の端部は導電層８５０の端部とほぼ一致することになる。したがって、導電層８５０の下部のみに半導体層８４３および絶縁層８２４が存在する。

＜＜ＯＳトランジスタの構成例３＞＞
図１６Ｂに示すＯＳトランジスタ８０２は、ＯＳトランジスタ８０１に導電層８５５、導電層８５６を追加したデバイス構造を有する。ソース電極およびドレイン電極として機能する一対の電極は、導電層８５５と導電層８５１との積層、および導電層８５６と導電層８５２との積層で構成される。

導電層８５５、８５６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

導電層８５５、８５６は可視光線を透過する性質を有してよい。または、導電層８５５、８５６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ８０２の電気特性の迷光による変動を抑制できる場合がある。

半導体層８４２などとの間にショットキー障壁を形成しない層を、導電層８５５、８５６に用いるのが好ましい場合がある。こうすることで、ＯＳトランジスタ８０２のオン特性を向上させることができる。

導電層８５５、８５６は、導電層８５１、８５２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層８５５、８５６は、ＯＳトランジスタ８０２のチャネル（具体的には、半導体層８４２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層８５５、８５６の抵抗率を、０．１Ωｃｍ以上かつ１００Ωｃｍ以下、０．５Ωｃｍ以上かつ５０Ωｃｍ以下、または１Ωｃｍ以上かつ１０Ωｃｍ以下とすればよい。導電層８５５、８５６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ８０２の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層８５５および導電層８５６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

＜＜ＯＳトランジスタの構成例４＞＞
図１４に示すＯＳトランジスタ８００は、導電層８５１及び導電層８５２が、半導体層８４１、８４２の側面と接していてもよい。そのような構成例を図１６Ｃに示す。図１６Ｃに示すＯＳトランジスタ８０３は、導電層８５１及び導電層８５２が半導体層８４１の側面及び半導体層８４２の側面と接している。

半導体装置の作製工程において、絶縁体、導電体、半導体の成膜は、スパッタリング法、化学気相堆積（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子ビームエピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはパルスレーザ堆積（ＰＬＤ；Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で行えばよい。ＣＶＤ法は、熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ；Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、プラズマＣＶＤ（ＰＥＣＶＤ；Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む。例えば、絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また、スパッタリング法で成膜する場合、例えば、対向ターゲット型のスパッタ装置、平行平板型のスパッタ装置等を用いればよい。例えば、半導体領域８４０の半導体層８４２は、対向ターゲット型のスパッタ装置で成膜を行うことが好ましい。

〔実施の形態４〕
＜＜酸化物半導体の構造＞＞
本実施の形態では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像により、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

また、高分解能ＴＥＭ像により、ＣＡＡＣ−ＯＳは特徴的な原子配列を有することを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以下のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

また、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像では、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させる場合、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以下に、本明細書等に関する事項を示す。

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。

また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべてのポートについて、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、ポートの接続先が複数のケース考えられる場合には、そのポートの接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部のポートについてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。

本明細書等において規定されていない内容について、その内容を除くことを規定した発明の一形態を構成することができる。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一形態を規定することができる。これらにより、例えば、従来技術が本発明の一形態の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一形態を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能であるものとする。そして、その発明の一形態は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一形態を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一形態を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一形態を構成することは可能である。

本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は、明確であると言える。

本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は明確であると言える。

本発明の一形態において、スイッチには様々な態様のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタを用いることもできる。

１０：論理セル、１０ａ：論理回路、１１：論理セル、１１ａ：論理回路、
１５：配線グリッド、１５ａ：グリッド点、１６：配線グリッド、１６ａ：グリッド点、２０：インバータセル、２０Ｎ：トランジスタ、２０Ｐ：トランジスタ、２１Ｃ：領域、２２ｎ：領域、２２ｐ：領域、２３：配線、２４ａ：配線、２４ｂ：配線、２４ｃ：配線、２４ｄ：配線、２５ａ：配線、２５ｂ：配線、２６ａ：配線、２６ｂ：配線、
３０：回路、３０−１：回路、３０−２：回路、３１：回路、３２：回路、３３：回路、３４：論理回路、３５：論理回路、３６Ａ：バックアップ回路、３６Ｂ：バックアップ回路、３６Ｃ：バックアップ回路、
４０：単結晶シリコンウエハ、４１：絶縁層、４２：絶縁層、４３：絶縁層、４４：絶縁層、５２−１：絶縁層、５２−３：絶縁層、５３−１：絶縁層、５３−２：絶縁層、５３−３：絶縁層、５３−４：絶縁層、５３−５：絶縁層、５３−６：絶縁層、６１：配線、６２：配線、６３：配線、６４：配線、６５：配線、６６：配線、６７：配線、６８：配線、７１：プラグ、７２：プラグ、７３：プラグ、７４：プラグ、７５：プラグ、７６：プラグ、
１００：半導体装置、１０１：半導体装置、１１０：論理セル、１１１：論理セル、１１２：回路、
２００：ＰＵ（処理装置）、２０１：プロセッサコア、２０２：ＰＭＵ（電源管理装置）、２０３：ＰＳＷ（パワースイッチ）、２０４：クロック制御回路、２０５：回路、２１０：電源回路、２２０：端子、２２１：端子、２２２：端子、２３１：制御装置、２３２：プログラムカウンタ、２３３：パイプラインレジスタ、２３４：パイプラインレジスタ、２３５：レジスタファイル、２３６：ＡＬＵ（算術論理演算装置）、２３７：データバス、２４０：論理回路、２５０：ＦＦ（フリップフロップ）、２５１：ＳＦＦ（スキャンフリップフロップ）、２５２：バックアップ回路、２５３：ＳＥＬ（セレクタ）、２５４：ＦＦ（フリップフロップ）、２５４ａ：回路、
７００：単結晶シリコンウエハ、７１０：素子分離層、７７１：ウエル、７７２：活性層、７７３：低濃度不純物領域、７７４：高濃度不純物領域、７７５：導電性領域、７７６：ゲート絶縁層、７７７：ゲート電極、７７８：側壁絶縁層、７７９：側壁絶縁層、８００：ＯＳトランジスタ、８０１：ＯＳトランジスタ、８０２：ＯＳトランジスタ、８０３：ＯＳトランジスタ、８２０：基板、８２１：絶縁層、８２２：絶縁層、８２３：絶縁層、８２４：絶縁層、８２５：絶縁層、８４０：半導体領域、８４１：半導体層、８４２：半導体層、８４３：半導体層、８５０：導電層、８５１：導電層、８５２：導電層、８５３：導電層、８５５：導電層、８５６：導電層、
９００：携帯型ゲーム機、９０１：筐体、９０２：筐体、９０３：表示部、９０４：表示部、９０５：マイクロホン、９０６：スピーカ、９０７：操作キー、９０８：スタイラス、９１０：携帯情報端末、９１１：筐体、９１２：筐体、９１３：表示部、９１４：表示部、９１５：接続部、９１６：操作キー、９２０：ノート型ＰＣ、９２１：筐体、９２２：表示部、９２３：キーボード、９２４：ポインティングデバイス、９３０：電気冷凍冷蔵庫、９３１：筐体、９３２：冷蔵室用扉、９３３：冷凍室用扉、９４０：ビデオカメラ、９４１：筐体、９４２：筐体、９４３：表示部、９４４：操作キー、９４５：レンズ、９４６：接続部、９５０：自動車、９５１：車体、９５２：車輪、９５３：ダッシュボード、９５４：ライト、
７０００：電子部品、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：回路基板、
Ａ１：ポート、Ｂ１：ポート、ＢＫ：ポート、Ｃ１：容量素子、ＣＫ：ポート、ＣＫ１：ポート、ＣＫＢ１：ポート、Ｄ：ポート、ＤＥ１：トランジスタ、ＤＥ２：トランジスタ、ＤＥ−１：素子層、ＤＥ−２：素子層、Ｌ_１５：グリッド間隔、Ｌ_１６：グリッド間隔、ＭＡ−１：配線層、ＭＡ−２：配線層、ＭＡ−３：配線層、ＭＢ−１：配線層、ＭＢ−２：配線層、ＭＢ−３：配線層、ＭＢ−ｋ：配線層、ＭＶＡ１：層、ＭＶＡ２：層、ＭＶＡ３：層、ＭＶＡ４：層、ＭＶＡ５：層、ＭＶＡ６：層、Ｎ３５：ノード、ＯＢＧ：ポート、ＰＬ：ポート、Ｑ：ポート、ＱＢ：ポート、ＲＥ：ポート、ＲＴ：ポート、ＳＤ：ポート、ＳＤ＿ＩＮ：ポート、ＳＥ：ポート、ＳＮ１：ノード、Ｔｎ：Ｓｉトランジスタ、Ｔｐ：Ｓｉトランジスタ、ＴＯ１：トランジスタ、ＴＯ２：トランジスタ、ＴＯ３：トランジスタ、ＴＯ６：トランジスタ、ＴＯ７：トランジスタ、ＴＯ８：トランジスタ、ＶＨ：ポート、ＶＬ：ポート、Ｙ１：ポート

Claims (15)

1. 複数の論理セルを有する半導体装置であって、
   第１素子層と、
   第２素子層と、
   第１乃至第ｋ配線層と（ｋは３よりも大きい整数である。）、
   を有し、
   前記第１素子層および前記第２素子層には、それぞれ、複数のトランジスタが設けられ、
   前記第１乃至第ｋ配線層は、この順序で積層され、
   前記第１素子層は、前記第１配線層の下層に設けられ、
   前記第２素子層は、前記第２配線層と前記第３配線層との間に設けられ、
   前記論理セルのトランジスタは、前記第１素子層に設けられ、
   前記論理セルの配線は、前記第１配線層または前記第２配線層に設けられ、
   前記論理セルの入力ポートおよび出力ポートは、それぞれ、前記第３配線層に設けられている半導体装置。
2. 請求項１において、
   前記第３配線層の配線によって、または前記第３配線層の配線および前記第４配線層の配線によって、前記論理セルの前記入力ポートは、他の前記論理セルの前記出力ポートに電気的に接続されている半導体装置。
3. 請求項１又は２において、
   前記第３乃至前記第ｋ配線層の配線の抵抗率は、前記第１配線層および前記第２配線層の配線よりも低い半導体装置。
4. 請求項１又は２において、
   前記１配線層および前記第２配線層の前記配線は、タングステンを含む導電体を有し、
   前記第３乃至前記第ｋ配線層の前記配線は、銅またはアルミニウムを含む導電体を有する半導体装置。
5. 複数の論理セルを有する半導体装置であって、
   第１素子層と、
   第２素子層と、
   第１乃至第ｋ配線層と（ｋは２よりも大きい整数である。）と、
   を有し、
   前記第１素子層および前記第２素子層には、それぞれ、複数のトランジスタが設けられ、
   前記第１乃至前記第ｋ配線層は、この順序で積層され、
   前記第１素子層は、前記第１配線層の下層に設けられ、
   前記第２素子層は、前記第１配線層と前記第１配線層との間に設けられ、
   前記論理セルのトランジスタは、前記第１素子層に設けられ、
   前記論理セルの配線は、前記第１配線層に設けられ、
   前記論理セルの入力ポートおよび出力ポートは、それぞれ、前記第２配線層に設けられている半導体装置。
6. 請求項５において、
   前記第２配線層の配線によって、または前記第２配線層の配線および前記第３配線層の配線によって、前記論理セルの前記入力ポートは、他の前記論理セルの前記出力ポートに電気的に接続されている半導体装置。
7. 請求項５又６において、
   前記第２乃至前記第ｋ配線層の配線の抵抗率は、前記第１配線層の前記配線よりも低い半導体装置。
8. 請求項５又６において、
   前記１配線層の前記配線は、タングステンを含む導電体を有し、
   前記第２乃至前記第ｋ配線層の前記配線は、銅またはアルミニウムを含む導電体を有する半導体装置。
9. 請求項１乃至４の何れか１項において、
   前記第３配線層の配線グリッドの間隔は、前記第２配線層の配線グリッドの間隔の１．５倍、または２倍である半導体装置。
10. 請求項５乃至８の何れか１項において、
    前記第２配線層の配線グリッドの間隔は、前記第１配線層の配線グリッドの間隔の１．５倍、または２倍である半導体装置。
11. 請求項１乃至１０の何れか一において、
    前記第２素子層の前記複数のトランジスタは、チャネルが形成される酸化物半導体層を有する半導体装置。
12. 請求項１乃至１１の何れか一において、
    前記第２トランジスタと前記論理セルとが電気的に接続されている回路を有する半導体装置。
13. 請求項１乃至１２の何れか一において、
    前記バックアップ回路が設けられており、
    前記バックアップ回路は、前記論理セルのデータをバックアップできるように、当該論理セルと電気的に接続され、
    前記バックアップ回路はトランジスタおよび容量素子を有し、
    前記バックアップ回路の前記トランジスタは、前記容量素子の充電及び放電を制御する機能を有し、前記第２素子層に設けられている半導体装置。
14. チップおよびリードを有し、
    前記チップには、請求項１乃至１３の何れか１項に記載の半導体装置が設けられ、
    前記リードは前記チップと電気的に接続されている電子部品。
15. 請求項１乃至１３の何れか１項に記載の半導体装置と、
    表示装置、タッチパネル、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、
    を有する電子機器。

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