JP6173007B2 - 半導体集積回路 - Google Patents

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Description

本発明は、スタンダードセル及び該スタンダードセルを有する半導体集積回路に関する。
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体集積回路（または半導体装置ともいう）は、大きく分けてセミカスタム品とフルカスタム品に分けられる。セミカスタム品の設計は、設計の期間を短くするために、ゲートアレイ方式、スタンダードセル方式等により設計が行われている。スタンダードセル方式は、予めスタンダードセルライブラリに集められたスタンダードセルを論理合成し、配置配線をすることで所定の機能を実現する設計手法である。
スタンダードセルは、論理合成、配置配線の際に使用される基本ゲートを組み合わせた機能ブロックであり、配置配線により電源線間に同じセル高さで配置される。機能ブロックとして、異なる材料の半導体層をそれぞれ別の配線層にそれぞれ設ける回路構成技術が提案されている（特許文献１を参照）。
特開２０１２−６９９３２号公報
異なる材料の半導体層をそれぞれ別の配線層にそれぞれ設ける場合において、別の電源線を追加することがある。例えばトランジスタのしきい値電圧を制御するために、バックゲート電極を設けてバックチャネル側より電圧を印加するための電源線を追加する構成とすることがある。従って異なる材料の半導体層をそれぞれ別の配線層にそれぞれ設けるスタンダードセルでは、高電源電位（ＶＤＤ）が供給される電源線、及び低電源電位（ＶＳＳ、またはグラウンド）が供給される電源線に加えて、バックチャネル側に電圧を供給する電源線が必要となってくる。
しかしながら、高電源電位が供給される電源線、及び低電源電位が供給される電源線に加えて、別の電源線を追加する構成では、電源線が３本となり、スタンダードセルのレイアウト面積が増加してしまう。
また半導体集積回路内では、電源線が３本必要なスタンダードセルの他に、電源線が３本も必要ないスタンダードセルが併設されることもある。従って、同じセル行であっても、必要な電源線の数が異なるスタンダードセルが設けられることとなる。この場合、電源線が３本も必要ないスタンダードセルにとっては、単に電源線が増えた分、レイアウト面積の縮小が見込めなくなるといった問題が生じる。
そこで本発明の一態様は、異なる材料の半導体層をそれぞれ別の配線層にそれぞれ設ける構成であっても、レイアウト面積の縮小を図ることのできるスタンダードセルを提供することを課題の一とする。
また本発明の一態様は、必要な電源線の数が異なるスタンダードセルが併設される構成において、多くの電源線を必要としないスタンダードセルを有するセル行でのレイアウト面積の縮小を図ることのできる半導体集積回路を提供することを課題の一とする。
上記課題を解決するために本発明の一態様では、高電源電位が供給される電源線及び低電源電位が供給される電源線を同じ配線層に配置し、該２本の電源線のいずれかに対して、バックゲート電極にしきい値電圧を制御するための電圧を供給するための電源線を重畳して設ける構成とするものである。また本発明の一態様では、必要な電源線数が異なるスタンダードセル同士を同じセル行に配置し、セル行毎に異なる電源線数とすることで、不要な電源線数を抑制し、レイアウト面積の縮小を図るものである。
本発明の一態様は、第１の電源線、第２の電源線、及び第１のトランジスタを有する第１の配線層と、第１の配線層上に設けられた第３の電源線を有する第２の配線層と、第２の配線層上に設けられた第２のトランジスタを有する第３の配線層と、を有し、第３の電源線は、第２のトランジスタのバックチャネル側に印加する電圧が供給される電源線であり、且つ第１の電源線または第２の電源線と重畳して配置されているスタンダードセルである。
本発明の一態様において、第３の電源線の線幅は、第１の電源線の線幅より小さいスタンダードセルが好ましい。
本発明の一態様において、第１の電源線は高電源電位が供給される電源線であり、第２の電源線はグラウンド電位が供給される電源線であるスタンダードセルが好ましい。
本発明の一態様において、第１のトランジスタの半導体層はシリコンであり、第２のトランジスタの半導体層は酸化物半導体であるスタンダードセルが好ましい。
本発明の一態様は、第１の配線層に設けられた、第１の電源線、第２の電源線、及び第１のトランジスタと、第１の配線層上の第２の配線層に設けられた、第３の電源線と、第２の配線層上の第３の配線層に設けられた、第２のトランジスタと、を有する複数の第１のスタンダードセルと、第１の配線層と同層に設けられた、第１の電源線、第２の電源線、及び第１のトランジスタと、第２の配線層と同層に設けられた、第１の電極部と、第３の配線層と同層に設けられた、第２の電極部と、を有する複数の第２のスタンダードセルと、を有し、第１のスタンダードセルは、第１のセル行に設けられ、第２のスタンダードセルは、第２のセル行に設けられる半導体集積回路である。
本発明の一態様は、第１の配線層に設けられた、第１の電源線、第２の電源線、及び第１のトランジスタと、第１の配線層上の第２の配線層に設けられた、第３の電源線と、第２の配線層上の第３の配線層に設けられた、第２のトランジスタと、を有する複数の第１のスタンダードセルと、第１の配線層と同層に設けられた、第１の電源線、第２の電源線、及び第１のトランジスタと、第２の配線層と同層に設けられた、第１の電極部と、第３の配線層と同層に設けられた、第２の電極部と、を有する複数の第２のスタンダードセルと、を有し、第１のスタンダードセルは、第１のセル行に設けられ、第２のスタンダードセルは、第２のセル行に設けられ、第３の電源線は、第２のトランジスタのバックチャネル側に印加する電圧が供給される電源線であり、且つ第１の電源線と重畳して配置されている半導体集積回路である。
本発明の一態様において、第３の電源線の線幅は、第１の電源線の線幅より小さい半導体集積回路が好ましい。
本発明の一態様において、第１の電源線は高電源電位が供給される電源線であり、第２の電源線はグラウンド電位が供給される電源線である半導体集積回路が好ましい。
本発明の一態様において、第１のトランジスタの半導体層はシリコンであり、第２のトランジスタの半導体層は酸化物半導体である半導体集積回路が好ましい。
本発明の一態様において、第１のセル行は、第２のスタンダードセルが設けられている半導体集積回路が好ましい。
本発明の一態様により、レイアウト面積の縮小が図られ、且つ電源電圧を供給する電源線でのノイズの影響が低減されたスタンダードセルとすることができる。また、不要な電源線の数の増加が抑制され、レイアウト面積の縮小が図られた半導体集積回路を提供することができる。
スタンダードセル及び半導体集積回路の構成を説明する模式図。 スタンダードセルの構成を説明する模式図。 半導体集積回路におけるスタンダードセルの配置を説明する模式図。 半導体集積回路におけるスタンダードセルの配置を説明する模式図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
半導体集積回路１００は、図１（Ａ）に示すように、シリコンを半導体層に用いたトランジスタ及び酸化物半導体を半導体層に用いたトランジスタを含む第１のスタンダードセル１０１と、シリコンを半導体層に用いたトランジスタを含む第２のスタンダードセル１０２と、を有する。
なお本明細書において、半導体集積回路、及びスタンダードセルは、いずれも半導体素子を含む装置である。従って、半導体集積回路及びスタンダードセルを半導体装置と置き換えることができる。なお半導体装置とは、半導体素子を含む回路または装置をいう。
半導体集積回路１００は、各セル行に高電源電位ＶＤＤを供給する第１の電源線１０３、低電源電位ＧＮＤを供給する第２の電源線１０４、バックゲート電圧Ｖｂｇを供給する第３の電源線１０５が設けられる。各セル行では、第１の電源線１０３及び第３の電源線１０５と、第２の電源線１０４との間に、第１のスタンダードセル１０１及び第２のスタンダードセル１０２を設けることができる。
第１のスタンダードセル１０１は、第１の配線層と、第２の配線層と、第３の配線層とが積層され、互いに電気的に接続されたスタンダードセルである。
第１のスタンダードセル１０１が有する第１の配線層は、第１の電源線１０３、第２の電源線１０４、及び第１のトランジスタを有する。言い換えれば、第１の配線層は、第１の電源線１０３、第２の電源線１０４、並びに第１のトランジスタ間を接続するためのゲート配線及びソース配線を有する。なお第１のトランジスタは、シリコンを半導体層に用いたトランジスタであることが好ましい。シリコンを半導体層に用いたトランジスタを下層に設けられる第１の配線層に配置することで、微細化されたトランジスタによる回路の形成が可能となる。
第１のスタンダードセル１０１が有する第２の配線層は、第１の配線層上に設けられ、第３の電源線１０５を有する。第３の電源線１０５は、第１の配線層の第１の電源線１０３または第２の電源線１０４に重畳して配置することができる。なお第２の配線層は、第１の配線層と第３の配線層を電気的に接続するための配線層として用いられる。また第２の配線層は、第３の配線層に設けられる第２のトランジスタのバックゲート電極が配置される層として用いられる。また第２の配線層は、バックゲート電極に第２のトランジスタのバックチャネル側に印加する電圧を供給する配線が配置される層として用いられる。
なお第２のトランジスタのバックチャネル側に印加されるバイアスは、バックゲート電圧ともいう。またバックチャネルとは、半導体層のゲート絶縁膜と接していない側に形成されるチャネルのことをいう。そしてバックチャネル側とは、半導体層のゲート絶縁膜と接していない側のことをいう。バックチャネル側よりバックゲート電圧によるバイアスを印加することで、第２のトランジスタのしきい値電圧を制御することができる。
第１のスタンダードセル１０１が有する第３の配線層は、第２の配線層上に設けられ、第２のトランジスタを有する。言い換えれば、第３の配線層は、第２のトランジスタ間を接続するためのゲート配線及びソース配線を有する。なお第２のトランジスタは、酸化物半導体を半導体層に用いたトランジスタであることが好ましい。第２のトランジスタは、酸化物半導体を半導体層に用いたトランジスタとすることで、トランジスタがオフ時のソースとドレイン間の電流（以下、オフ電流）が極めて小さいトランジスタとすることができる。そして、オフ電流が極めて小さい第２のトランジスタと、シリコンを半導体層に用いた第１のトランジスタとを組み合わせることで、電源電圧の供給が停止しても、データとなる電荷の保持ができる記憶装置として用いることのできる機能ブロックとすることができる。
なお第２のトランジスタは、第１のトランジスタよりも大きいサイズのトランジスタとすることで、短チャネル効果等のない特性の安定したトランジスタとすることができる。また、第３の配線層に設ける第２のトランジスタの数を少なくしておくことで、第３の配線層内での配置配線の自由度を高くすることができる。
第２のスタンダードセル１０２は、第１の配線層と、第２の配線層と、第３の配線層とが積層され、互いに電気的に接続されたスタンダードセルである。
第２のスタンダードセル１０２が有する第１の配線層は、第１の電源線１０３、第２の電源線１０４、及び第１のトランジスタを有する。言い換えれば、第１の配線層は、第１の電源線１０３、第２の電源線１０４、並びに第１のトランジスタ間を接続するためのゲート配線及びソース配線を有する。なお第２のスタンダードセル１０２における第１のトランジスタは、前述した第１のスタンダードセル１０１でのシリコンを半導体層に用いたトランジスタと同様である。
第２のスタンダードセル１０２が有する第２の配線層は、第１の配線層上に設けられ、第３の電源線１０５と同じ層に設けられた配線層を有する。第２のスタンダードセル１０２が有する、第３の電源線１０５と同じ層に設けられた配線層は、所定の電圧が供給される電源線とは異なり、第１の配線層と第３の配線層とを電気的に接続するための配線、または第１の配線層が有する第１のトランジスタ間を接続するための配線としても用いることができる。また、第２のスタンダードセル１０２が有する、第３の電源線１０５と同じ層に設けられた配線層は、第３の電源線１０５に接続することなく設けることができる。
第２のスタンダードセル１０２が有する第３の配線層は、第２の配線層上に設けられ、第１のスタンダードセル１０１の第２のトランジスタが有するゲート配線及びソース配線と同じ層に設けられた配線層を有する。第２のスタンダードセル１０２が有する配線層は、所定の電圧が供給される電源線とは異なり、第２の配線層と第３の配線層の上層とを電気的に接続するための配線として用いることができる。なお第３の配線層の上層では、図示していないが、スタンダードセル間の結線を行うための配線が設けられる。
上述した第１のスタンダードセル１０１及び第２のスタンダードセル１０２が有する第１の配線層、第２の配線層、及び第３の配線層の配置は、図１（Ｂ）、図１（Ｃ）に示すような配置関係となる。図１（Ｂ）は、第１のスタンダードセル１０１及び第２のスタンダードセル１０２を上面からみた際の模式図、及び図１（Ｃ）には図１（Ｂ）破線Ａ１−Ａ２、Ｂ１―Ｂ２の箇所の断面の模式図である。
図１（Ｂ）では、第１のスタンダードセル１１１及び第２のスタンダードセル１１２が、第１の電源線１１７及び第３の電源線１１９と、第２の電源線１１８との間に設けられている。
第１のスタンダードセル１１１は、第１の電源線１１７及び第２の電源線１１８に電気的に接続された第１のトランジスタ部１１３、第３の電源線１１９より延びて設けられたバックゲート電極に重畳して設けられた第２のトランジスタ部１１４を有する。第３の電源線１１９より延びて設けられたバックゲート電極は、第２の配線層である。
なお第１のトランジスタ部１１３は、第１のトランジスタが設けられた領域である。第１のトランジスタ部１１３が有するトランジスタの数は、スタンダードセルである機能ブロックに応じて異なる。また第２のトランジスタ部１１４は、第２のトランジスタが設けられた領域である。第２のトランジスタ部１１４が有するトランジスタの数は、スタンダードセルである機能ブロックに応じて異なる。
なお第１の電源線１１７に重畳して設けられる第３の電源線１１９の線幅は、図１（Ｂ）に示すように第１の電源線１１７よりも小さいことが好ましい。第３の電源線１１９は、第１の電源線１１７と異なり電圧を第２のトランジスタに印加するだけであり、他のトランジスタ等の素子に対して電流をほとんど流さない。そのため、第３の電源線１１９の線幅を第１の電源線１１７の線幅よりも小さくすることができる。そして線幅の縮小により、第３の電源線１１９を充放電する際の負荷を小さくすることができる。
また第２のスタンダードセル１１２は、第１のスタンダードセル１１１と同様に、第１の電源線１１７及び第２の電源線１１８に電気的に接続された第１のトランジスタ部１１３の他、第１のトランジスタ部１１３に重畳して設けられた第１の電極部１１５及び第２の電極部１１６を有する。なお第１の電極部１１５は、第３の電源線１１９と同層に設けられる電極である。また第２の電極部１１６は、第１のスタンダードセル１１１が有する第２のトランジスタ部１１４と同層に設けられる電極である。
なお第１の電極部１１５は、第３の電源線１１９と同層に設けられた、配線として機能する電極である。また第２の電極部１１６は、第２のトランジスタ部１１４が有するゲート配線及びソース配線と同層に設けられた、配線として機能する電極である。
図１（Ｃ）は、図１（Ｂ）破線Ａ１−Ａ２、Ｂ１―Ｂ２の箇所における、第１の配線層１２１、第２の配線層１２２及び第３の配線層１２３の模式図である。
破線Ａ１−Ａ２の断面の第１の配線層１２１では、基板１３１上に、第１の電源線１１７、第２の電源線１１８、及び第１のトランジスタ部１１３が設けられている。第１の電源線１１７及び第２の電源線１１８は、図１（Ｃ）では直接接していないものの、実際には第１のトランジスタ部１１３に電源電圧を供給するように接して設けられている。第１の電源線１１７、第２の電源線１１８及び第１のトランジスタ部１１３は、層間絶縁層１３２に覆われている。なお第１の電源線１１７、第２の電源線１１８、及び第１のトランジスタ部１１３は、層間絶縁層１３２に設けられる開口部（図示せず）で、第２の配線層１２２または第３の配線層１２３との電気的な接続をしている。
次いで破線Ａ１−Ａ２の断面の第２の配線層１２２では、第１の配線層１２１の第１の電源線１１７及び第１のトランジスタ部１１３上に、第２のトランジスタのバックゲート電極として機能する第３の電源線１１９が設けられている。第３の電源線１１９は、層間絶縁層１３３に覆われており、層間絶縁層１３３に設けられる開口部（図示せず）で、第３の配線層１２３との電気的な接続をしている。
次いで破線Ａ１−Ａ２の断面の第３の配線層１２３では、第３の電源線１１９上に、第２のトランジスタ部１１４が設けられている。第２のトランジスタ部１１４は、層間絶縁層１３４に覆われており、層間絶縁層１３４に設けられる開口部で、上層に設けられる配線との電気的な接続をしている。なお第３の配線層１２３の上層では、図示していないが、スタンダードセル間の結線を行うための配線が設けられる。スタンダードセル間の結線を行うための配線は、多層に設けられる構成であってもよい。
また、破線Ｂ１−Ｂ２の断面の第１の配線層１２１では、基板１３１上に、第１の電源線１１７及び第２の電源線１１８に電気的に接続された第１のトランジスタ部１１３が設けられている。なお第１の電源線１１７、第２の電源線１１８、及び第１のトランジスタ部１１３は、層間絶縁層１３２に設けられる開口部（図示せず）で、第２の配線層１２２または第３の配線層１２３との電気的な接続をしている。
次いで破線Ｂ１−Ｂ２の断面の第２の配線層１２２では、第１の配線層１２１の第１のトランジスタ部１１３上に、第１の電極部１１５が設けられている。第１の電極部１１５は、層間絶縁層１３３に覆われている。第１の電極部１１５は、層間絶縁層１３３に設けられる開口部（図示せず）で、第３の配線層１２３との電気的な接続をしている。
次いで破線Ｂ１−Ｂ２の断面の第３の配線層１２３では、第１の電極部１１５上に、第２の電極部１１６が設けられている。第２の電極部１１６は、層間絶縁層１３４に覆われている。第２の電極部１１６は、層間絶縁層１３４に設けられる開口部（図示せず）で、上層に設けられる電極との電気的な接続をしている。なお第３の配線層１２３の上層では、図示していないが、スタンダードセル間の結線を行うための配線が設けられる。スタンダードセル間の結線を行うための配線は、多層に設けられる構成であってもよい。
図１（Ｂ）、（Ｃ）で説明したように、本実施の形態で説明するスタンダードセルの構成では、高電源電位が供給される第１の電源線、及び低電源電位が供給される第２の電源線に加えて、バックゲート電極に第２のトランジスタのバックチャネル側に印加する電圧を供給する第３の電源線を設ける構成としている。従ってそのままでは、電源線が３本となり、スタンダードセルのレイアウト面積が増加してしまうが、本実施の形態に示すように、バックゲート電極に第２のトランジスタのバックチャネル側に印加する電圧を供給する第３の電源線を第１の電源線に重畳することでスタンダードセルのレイアウト面積の縮小を図ることができる。
なお図１（Ｂ）では、第１の電源線１１７と第３の電源線１１９とを重畳する構成について示したが、第２の電源線１１８と第３の電源線１１９とを重畳する構成とすることもできる。
次いで図２では、図１で示した第１の配線層乃至第３の配線層で構成される第１のスタンダードセル及び第２のスタンダードセルを、簡単な回路図と対応させた図面を示し、本実施の形態の構成とすることによる効果について詳述する。
図２（Ａ−１）は、第１のトランジスタ及び第２のトランジスタを有する第１のスタンダードセルの回路構成を示す。また、図２（Ａ−２）は、第１のトランジスタを有する第２のスタンダードセルの回路構成を示す。
図２（Ａ−１）では、第１の電源線（ＶＤＤ）、第２の電源線（ＧＮＤ）、第１のトランジスタ２０４を具備する第１のトランジスタ部２０３を有する層を第１の素子層２０１、第３の電源線（Ｖｂｇ）に接続されたバックゲート電極を含む第２のトランジスタ２０６を具備する第２のトランジスタ部２０５を有する層を第２の素子層２０２として表している。
また、図２（Ａ−２）では、第１の電源線（ＶＤＤ）、第２の電源線（ＧＮＤ）、第１のトランジスタ２０８を具備する第１のトランジスタ部２０７を有する層を第１の素子層２０１として表している。なお図２（Ａ−２）の第２のスタンダードセルでは、図２（Ａ−１）の第２のトランジスタ２０６に相当する層にトランジスタがないため、単に配線を示している。
次いで図２（Ａ−１）に示す第１のスタンダードセルの動作について説明する。図２（Ａ−１）に示す第１のスタンダードセルは、一例として、記憶回路として機能するスタンダードセルの回路構成を有する。
図２（Ａ−１）に示す回路構成では、第２のトランジスタ２０６のソースまたはドレインとなる一方の端子より入力信号ＩＮＰＵＴが入力される。入力信号ＩＮＰＵＴは、第２のトランジスタ２０６のゲートに入力される制御信号ＧＡＴＥにより、ノードＭｅｍへの供給が制御される。第２のトランジスタ２０６のバックゲート電極に供給されるバックゲート電圧Ｖｂｇは、第２のトランジスタ２０６のバックチャネル側に印加されることで、第２のトランジスタ２０６がノーマリオンのトランジスタとなるようしきい値電圧を制御するための電圧である。
第２のトランジスタ２０６は、オフ状態でのリーク電流（以下、オフ電流という）がシリコンを半導体層に有するトランジスタと比べて極端に小さいトランジスタである。第２のトランジスタ２０６は、酸化物半導体を半導体層に用いたトランジスタである。なお図面において、第２のトランジスタ２０６は酸化物半導体を半導体層に用いたトランジスタであることを示すために、ＯＳの符号を付している。
ここで、第２のトランジスタ２０６の半導体層に用いる酸化物半導体について詳述する。
トランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２ （１）
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
また、酸化物半導体を半導体層に用いるトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
また、成膜される酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上が第２のトランジスタ２０６の半導体層に用いる酸化物半導体についての説明である。
図２（Ａ−１）に示す入力信号ＩＮＰＵＴによる電荷は、オフ電流が小さい第２のトランジスタ２０６をオフ状態とすることで、第２のトランジスタ２０６の他方の端子と第１のトランジスタ２０４のゲートとの間のノードＭｅｍに保持することができる。第１のトランジスタ２０４を具備する第１のトランジスタ部２０３は、入力信号ＩＮＰＵＴに応じて出力信号ＯＵＴＰＵＴを出力することができる。入力信号ＩＮＰＵＴは、ノードＭｅｍに保持される電荷として保持できる。ノードＭｅｍに保持される電荷は、電源電圧の供給が停止しても保持可能であるため、第１のスタンダードセルを不揮発性の記憶回路の機能ブロックとして用いることができる。
なお図２（Ａ−２）に示す第２のスタンダードセルは、第１のトランジスタ２０８で構成され、第１の電源線（ＶＤＤ）及び第２の電源線（ＧＮＤ）による電源電圧により、入力信号ＩＮＰＵＴに応じて出力信号ＯＵＴＰＵＴを出力するといった動作をする。従って第１のトランジスタ２０８による回路構成により、様々な機能ブロックとすることができる。
次いで、図２（Ｂ―１）及び図２（Ｂ−２）では、図２（Ａ−１）及び図２（Ａ−２）で示した、第１の素子層２０１及び第２の素子層２０２と、図１で示した第１の配線層乃至第３の配線層との対応関係について模式図を示す。
図２（Ｂ―１）は、第１のスタンダードセルの第１の素子層２０１及び第２の素子層２０２と、第１の配線層２１１、第２の配線層２１２、第３の配線層２１３の対応関係についての模式図である。また、図２（Ｂ―２）は、第２のスタンダードセルの第１の素子層２０１及び第２の素子層２０２と、第１の配線層２２１、第２の配線層２２２、第３の配線層２２３の対応関係についての模式図である。
図２（Ｂ―１）及び図２（Ｂ−２）で示したように、第１の配線層２１１及び第１の配線層２２１では、同層に第１の電源線（ＶＤＤ）及び第２の電源線（ＧＮＤ）が設けられ、第２の配線層２１２に第３の電源線（Ｖｂｇ）が設けられている。そして第１のスタンダードセルでは、第１の配線層２１１の第１の電源線（ＶＤＤ）と、第２の配線層２１２の第３の電源線（Ｖｂｇ）とを重畳して設け、第２のスタンダードセルでは、第２の配線層２２２に、第３の電源線（Ｖｂｇ）と同層に設けた配線層を有する構成としている。従って第１の電源線（ＶＤＤ）と第２の電源線（ＧＮＤ）の間のセル列の高さは第１のスタンダードセルと第２のスタンダードセルで同じにすることができる。そして第１のスタンダードセルと第２のスタンダードセルとを同じセル行に配置する際、セル行の高さを同じ高さにして配置配線することができる。そして、第１の電源線（ＶＤＤ）と第３の電源線（Ｖｂｇ）とを重畳して削減した分の面積だけ、半導体集積回路のレイアウト面積を縮小させることができる。
また本実施の形態の構成では、バックゲート電圧Ｖｂｇが供給される第３の電源線は、第２のトランジスタに電圧を印加するだけであり、電流をほとんど流さない。そのため電流が流れることによる第３の電源線の電圧が変動することがほとんどない。そして電圧の変動の極めて小さい第３の電源線を、第１の電源線または第２の電源線と重畳して設けることで、単に電源線同士を重ねるよりも、電源線のノイズの影響を低減することができる。
以上説明した、本実施の形態で示したスタンダードセルは、異なる配線層にそれぞれ別のトランジスタを設けて該トランジスタを含む配線層を重畳する構成であっても、高電源電位が供給される電源線及び低電源電位が供給される電源線を重畳することなく、レイアウト面積の縮小を図る構成とすることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した第１のスタンダードセル及び第２のスタンダードセルの、半導体集積回路内で配置配線する構成について図面を用いて説明する。
図３は、図１（Ａ）と同様にして、半導体集積回路３００内に、シリコンを半導体層に用いたトランジスタ及び酸化物半導体を半導体層に用いたトランジスタを有する第１のスタンダードセル３０１、シリコンを半導体層に用いたトランジスタを有する第２のスタンダードセル３０２と、を配置した模式図である。
図３に示す半導体集積回路３００は、第１のスタンダードセル３０１が設けられるセル行３０６で、高電源電位ＶＤＤを供給する第１の電源線３０３、低電源電位ＧＮＤを供給する第２の電源線３０４、バックゲート電圧Ｖｂｇを供給する第３の電源線３０５が設けられる。また第２のスタンダードセル３０２が設けられるセル行３０７では、高電源電位ＶＤＤを供給する第１の電源線３０３、低電源電位ＧＮＤを供給する第２の電源線３０４が設けられる。
図３に示す半導体集積回路３００に示す第１のスタンダードセル３０１と第２のスタンダードセル３０２の配置が図１（Ａ）と異なる点は、同じ電源線数を要するスタンダードセル毎に、同じセル行に設ける点にある。セル行毎に、同じ電源線数を要するスタンダードセルを分けて配置することで、半導体集積回路３００内に必要な電源線数を削減することができる。従って、半導体集積回路のレイアウト面積を縮小することができる。
なお本実施の形態の構成は、図４（Ａ）に示す半導体集積回路４００のように、第２のスタンダードセル３０２よりも電源線数が多い第１のスタンダードセル３０１を有するセル行４０１において、第１のスタンダードセル３０１と第２のスタンダードセル３０２とを並べて配置してもよい。当該構成としても電源線の数は増えないため、図３と同様の効果を奏することができる。
また本実施の形態の構成は、図４（Ｂ）に示す半導体集積回路４０２のように、第１の電源線及び第２の電源線より電源電圧が供給される第２のスタンダードセル３０２を有するセル行４０３において、第２の電源線を挟んで第１の電源線を上下に設け、第１の電源線と第２の電源線との間に第２のスタンダードセル３０２を配置する構成とすることができる。当該構成とすることで、図３及び図４（Ａ）よりも電源線の数が削減されるため、よりレイアウト面積を縮小する効果が大きい。
以上説明した本実施の形態の構成を、上記実施の形態１の構成に組み合わせることで、レイアウト面積の縮小をさらに図ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 半導体集積回路
１０１ 第１のスタンダードセル
１０２ 第２のスタンダードセル
１０３ 第１の電源線
１０４ 第２の電源線
１０５ 第３の電源線
１１１ 第１のスタンダードセル
１１２ 第２のスタンダードセル
１１３ 第１のトランジスタ部
１１４ 第２のトランジスタ部
１１５ 第１の電極部
１１６ 第２の電極部
１１７ 第１の電源線
１１８ 第２の電源線
１１９ 第３の電源線
１２１ 第１の配線層
１２２ 第２の配線層
１２３ 第３の配線層
１３１ 基板
１３２ 層間絶縁層
１３３ 層間絶縁層
１３４ 層間絶縁層
２０１ 素子層
２０２ 素子層
２０３ 第１のトランジスタ部
２０４ 第１のトランジスタ
２０５ 第２のトランジスタ部
２０６ 第２のトランジスタ
２０７ 第１のトランジスタ部
２０８ 第１のトランジスタ
２１１ 第１の配線層
２１２ 第２の配線層
２１３ 第３の配線層
２２１ 第１の配線層
２２２ 第２の配線層
２２３ 第３の配線層
３００ 半導体集積回路
３０１ 第１のスタンダードセル
３０２ 第２のスタンダードセル
３０３ 第１の電源線
３０４ 第２の電源線
３０５ 第３の電源線
３０６ セル行
３０７ セル行
４００ 半導体集積回路
４０１ セル行
４０２ 半導体集積回路
４０３ セル行

Claims (5)

  1. 第１の配線層は、第１の電源線、第２の電源線、及び複数の第１のトランジスタを有し、
    前記第１の配線層上に第２の配線層を有し、
    前記第２の配線層は、第３の電源線、及び第１の電極部を有し、
    前記第２の配線層上に第３の配線層を有し、
    前記第３の配線層は、第２のトランジスタ、及び第２の電極部を有し、
    複数の第１のスタンダードセルの各々は、前記第１の電源線、前記第２の電源線、前記複数の第１のトランジスタの一つ、前記第３の電源線、及び前記第２のトランジスタからなり、
    複数の第２のスタンダードセルの各々は、前記第１の電源線、前記第２の電源線、前記複数の第１のトランジスタの一つ、前記第１の電極部、及び前記第２の電極部からなり、
    前記複数の第１のスタンダードセルの各々の前記複数の第１のトランジスタの一つと、前記複数の第２のスタンダードセルの各々の前記複数の第１のトランジスタの一つとは、異なるトランジスタからなり、
    前記複数の第１のスタンダードセルは、第１のセル行に設けられ、
    前記複数の第２のスタンダードセルは、第２のセル行に設けられることを特徴とする半導体集積回路。
  2. 第１の配線層は、第１の電源線、第２の電源線、及び複数の第１のトランジスタを有し、
    前記第１の配線層上に第２の配線層を有し、
    前記第２の配線層は、第３の電源線、及び第１の電極部を有し、
    前記第２の配線層上に第３の配線層を有し、
    前記第３の配線層は、第２のトランジスタ、及び第２の電極部を有し、
    複数の第１のスタンダードセルの各々は、前記第１の電源線、前記第２の電源線、前記複数の第１のトランジスタの一、前記第３の電源線、及び前記第２のトランジスタからなり、
    複数の第２のスタンダードセルの各々は、前記第１の電源線、前記第２の電源線、前記複数の第１のトランジスタの一、前記第１の電極部、及び前記第２の電極部からなり、
    前記複数の第１のスタンダードセルの各々の前記複数の第１のトランジスタの一つと、前記複数の第２のスタンダードセルの各々の前記複数の第１のトランジスタの一つとは、異なるトランジスタからなり、
    前記複数の第１のスタンダードセルは、第１のセル行に設けられ、
    前記複数の第２のスタンダードセルは、第２のセル行に設けられ、
    前記第３の電源線は、前記第２のトランジスタのバックチャネル側に印加する電圧が供給される電源線であり、且つ前記第１の電源線と重畳して配置されていることを特徴とする半導体集積回路。
  3. 請求項１または請求項２において、
    前記第３の電源線の線幅は、前記第１の電源線の線幅より小さいことを特徴とする半導体集積回路。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の電源線は高電源電位が供給される電源線であり、前記第２の電源線はグラウンド電位が供給される電源線であることを特徴とする半導体集積回路。
  5. 請求項１乃至請求項４のいずれか一において、
    前記複数の第１のトランジスタの半導体層はシリコンであり、前記第２のトランジスタの半導体層は酸化物半導体であることを特徴とする半導体集積回路。
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