JP2017118126A - 半導体装置 - Google Patents

Abstract

【課題】フリップフロップに、リーク電流の極めて小さい酸化物半導体で構成されるメモ
リを追加して用いる構成において、リーク電流の極めて小さい酸化物半導体をチャネル領
域に具備するトランジスタの電気的特性が大きく変化することなく、データの一時的な保
持が可能な半導体装置を提供する。
【解決手段】酸化物半導体をチャネル領域に具備するトランジスタのチャネル長を、シリ
コンをチャネル領域に具備するトランジスタのチャネル長より大きくし、チャネル長が同
じ場合よりも閾値電圧のマイナス側へのシフトを抑制する構成とする。具体的には、シリ
コンをチャネル領域に具備するトランジスタのチャネル長をＬｓ、酸化物半導体をチャネ
ル領域に具備するトランジスタのチャネル長をＬｏとすると、Ｌｓ／Ｌｏ比を１／２００
以上１／６以下とする。
【選択図】図１

Description

本発明は、演算装置に用いることが可能な、データを一時的に保持する半導体装置に関す
る。

中央演算装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）などの半導
体装置は、一般的に、データや命令を記憶するための記憶装置の他に、高速でデータの書
き込みと読み出しができ、データの一時的な保持が可能なレジスタが設けられている。

通常、レジスタとしては、フリップフロップが用いられる。フリップフロップは、電源の
供給が継続的に行われている間は、データの保持を行うことができる。そのため、データ
を保持するための電源の供給が必要であり、その分の消費電力が増加する。近年では、デ
ータに一時的な保持に用いるレジスタを有する半導体装置として、電源の供給がなくても
データの保持が可能な素子を追加し、低消費電力化が図られた構成が提案されている。

例えば特許文献１では、フリップフロップに、リーク電流の極めて小さい酸化物半導体で
構成されるメモリを追加して用いる構成が提案されている。

特開２０１１−１５１７９６号公報

特許文献１に記載のレジスタを構成する回路は、微細化して設けられることが求められる
。一方で、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジス
タは、微細化が進むにつれて、電気的な特性が変化する。具体的にはトランジスタのチャ
ネル長が短くなるにつれて、閾値電圧がマイナス側にシフトしてしまう。そして、閾値電
圧がマイナス側にシフトすると、十分小さいリーク電流となるトランジスタとして用いる
ことが難しくなってしまう。そのため、半導体装置の微細化が進むに従って、データを一
時的に保持することが難しくなってしまうといった問題が生じる。

本発明の一態様は、フリップフロップに、リーク電流の極めて小さい酸化物半導体で構成
されるメモリを追加して用いる構成において、リーク電流の極めて小さい酸化物半導体を
チャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、データの
一時的な保持が可能な半導体装置を提供することを課題の一とする。

上記課題を解決するために本発明の一態様では、シリコンをチャネル領域に具備するトラ
ンジスタと酸化物半導体をチャネル領域に具備するトランジスタとを積層して設けられる
不揮発性のレジスタにおいて、酸化物半導体をチャネル領域に具備するトランジスタのチ
ャネル長を、シリコンをチャネル領域に具備するトランジスタのチャネル長より大きくし
、チャネル長が同じ場合よりも閾値電圧のマイナス側へのシフトを抑制する構成とする。
具体的には、シリコンをチャネル領域に具備するトランジスタのチャネル長をＬｓ、酸化
物半導体をチャネル領域に具備するトランジスタのチャネル長をＬｏ、とすると、Ｌｓ／
Ｌｏ比を１／６以下（例えば、０．５ｕｍ／３ｕｍ）、好ましくは１／２０（例えば、０
．５ｕｍ／１０ｕｍ）以下、とする。当該構成とすることで、不揮発性のレジスタを微細
化する際、酸化物半導体をチャネル領域に具備するトランジスタのチャネル長を大きくす
ることができ、十分小さいリーク電流となるトランジスタとすることができる。そして、
半導体装置への電源の供給が停止しても、不揮発性のレジスタ内のデータの保持を行うこ
とができる。

本発明の一態様は、チャネル領域がシリコンで形成された第１のトランジスタが複数設け
られて構成される揮発性記憶回路部と、チャネル領域が酸化物半導体で形成された第２の
トランジスタと、第２のトランジスタのソースまたはドレインの一方に電気的に接続され
た容量素子と、で構成される不揮発性記憶部と、を有し、第２のトランジスタは、絶縁層
を介した第１のトランジスタ上に重畳して設けられており、第２のトランジスタのチャネ
ル長は、第１のトランジスタのチャネル長の３倍以上２００倍以下である半導体装置であ
る。

本発明の一態様は、チャネル領域がシリコンで形成された第１のトランジスタが複数設け
られて構成される揮発性記憶回路部と、チャネル領域が酸化物半導体で形成された第２の
トランジスタと、第２のトランジスタのソースまたはドレインの一方に電気的に接続され
た容量素子と、で構成される不揮発性記憶部と、を有し、第２のトランジスタは、絶縁層
を介した第１のトランジスタ上に重畳して設けられており、第２のトランジスタのチャネ
ル長は、第１のトランジスタのチャネル長の３倍以上２００倍以下であり、第２のトラン
ジスタに重畳する第１のトランジスタの個数は、６個以上である半導体装置である。

本発明の一態様において、第１のトランジスタと第２のトランジスタとを接続するための
導電層が設けられるための開口部の直径は、０．５μｍ以下である半導体装置が好ましい
。

本発明の一態様において、複数の第１のトランジスタ間を電気的に接続するための配線層
が、第１のトランジスタ上の複数の層にわたって設けられており、第２のトランジスタは
、配線層の間に設けられている半導体装置が好ましい。

本発明の一態様において、第２のトランジスタのチャネル長は、第１のトランジスタのチ
ャネル長の６倍以上２０倍以下である半導体装置が好ましい。

本発明の一態様により、フリップフロップに、リーク電流の極めて小さい酸化物半導体で
構成されるメモリを追加して用いる構成において、リーク電流の極めて小さい酸化物半導
体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することなく、デー
タの一時的な保持が可能な半導体装置を提供することができる。

半導体装置の構成を示す回路図及び断面図。 半導体装置の構成を示す回路図。 半導体装置の構成を説明するための回路図。 半導体装置の動作を説明するためのタイミングチャート図。 半導体装置の構成を示す回路図。 半導体装置の構成を示すレイアウト図。 半導体装置の構成を示すレイアウト図。 半導体装置の構成を示す断面図。 半導体装置の構成を示す断面図。 半導体装置の構成を示すブロック図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明
の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭
化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定さ
れない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半
導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体
表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素
に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ
Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉ
ｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路
に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
半導体装置は、シリコンをチャネル領域に具備するトランジスタで構成されるフリップフ
ロップと、酸化物半導体をチャネル領域に具備するトランジスタで構成される不揮発性の
記憶部とを一組として不揮発性フリップフロップを構成している。当該不揮発性フリップ
フロップを単数または複数設けることで１ビットまたは複数ビットのデータを記憶するこ
とができる。本実施の形態では、まずは、ｎビット（ｎは自然数）のデータを保持する半
導体装置として説明を行い、次いで１ビットのデータを保持する不揮発性フリップフロッ
プの詳細な構成について説明していく。

図１（Ａ）に、ｎビットのデータを保持できる半導体装置のブロック図の一例を示す。図
１（Ａ）に示す半導体装置１００は、ｎ個の不揮発性フリップフロップ１０１を有する。

不揮発性フリップフロップ１０１は、揮発性記憶部１０２及び不揮発性記憶部１０３を有
する。

揮発性記憶部１０２は、フリップフロップ１０４を有する。図１（Ａ）では、フリップフ
ロップの一例としてＤ−フリップフロップを示している。揮発性記憶部１０２のフリップ
フロップ１０４は、高電源電位ＶＤＤ及び低電源電位ＧＮＤによる電源の供給、クロック
信号ＣＬＫ、及びデータＤ＿１乃至Ｄ＿ｎが入力される。他にも、フリップフロップの回
路構成に応じて、制御を行うための信号を入力する構成としてもよい。フリップフロップ
１０４の端子Ｄに入力されるデータＤ＿１乃至Ｄ＿ｎは、クロック信号に同期してデータ
の保持及び出力端子Ｑ＿１乃至Ｑ＿ｎからの出力を行う構成となる。

なお、フリップフロップ１０４を構成するトランジスタは、シリコンをチャネル領域に具
備する複数のトランジスタで構成される。フリップフロップ１０４を構成するトランジス
タは、データを高速で読み出しまたは書き込みを行うために、微細化されたトランジスタ
を用いる。フリップフロップ１０４を構成するトランジスタは、チャネル長が０．５μｍ
以下とすることが好適である。なおフリップフロップ１０４を構成するトランジスタのチ
ャネル長の下限を示していないが、微細化による加工が可能であれば、より小さい寸法の
チャネル長とすることが可能である。

なお微細化されたトランジスタのチャネル長は、最小の加工寸法で設計されたものであり
、シリコンをチャネル領域に具備するトランジスタに設けられる開口部の直径に言い換え
ることも可能である。前述のチャネル長の場合、開口部の直径は、０．５μｍ以下と言い
換えることができる。

不揮発性記憶部１０３は、酸化物半導体をチャネル領域に具備するトランジスタ１０５及
び容量素子１０６を有する。図１（Ａ）に示す不揮発性記憶部１０３は、制御信号ＷＥに
よりトランジスタ１０５を導通状態にすることで、容量素子１０６での電荷の充放電を行
うことができる、また図１（Ａ）に示す不揮発性記憶部１０３は、制御信号ＷＥによりト
ランジスタ１０５を非導通状態にすることで、容量素子１０６に保持された電荷の保持を
行う。当該容量素子１０６での電荷の保持は、トランジスタ１０５のリーク電流が極めて
小さいことを利用して、電源の供給がなくてもデータの論理状態に応じて電荷の保持を行
うことができる。すなわち、トランジスタのソースまたはドレインの一方の端子と容量素
子の一方の電極との間のノードで電荷を保持し、入力されたデータの論理状態の保持を行
う。

トランジスタ１０５は、酸化物半導体をチャネル領域に具備するトランジスタである。な
お図面において、トランジスタ１０５は酸化物半導体をチャネル領域に具備するトランジ
スタであることを示すために、ＯＳの符号を付している。

酸化物半導体をチャネル領域に具備するトランジスタ１０５は、シリコンをチャネル領域
に具備するトランジスタと同様に微細化すると、微細化によりトランジスタのチャネル長
が短くなるにつれて、閾値電圧がマイナス側にシフトしてしまう。閾値電圧がマイナス側
にシフトすると、十分小さいリーク電流となるトランジスタとして用いることが難しくな
り、データを一時的に保持する不揮発性記憶部として用いることが難しくなってしまう。
そのため本実施の形態の構成において、酸化物半導体をチャネル領域に具備するトランジ
スタ１０５のチャネル長は、フリップフロップ１０４を構成するシリコンをチャネル領域
に具備するトランジスタのチャネル長よりも大きくする。具体的には、酸化物半導体をチ
ャネル領域に具備するトランジスタ１０５のチャネル長は、フリップフロップ１０４を構
成するシリコンをチャネル領域に具備するトランジスタのチャネル長の３倍以上２００倍
以下、好ましくは６倍以上２０倍以下とする。すなわち酸化物半導体をチャネル領域に具
備するトランジスタ１０５のチャネル長は、チャネル長が１．５μｍ以上１００μｍ以下
、好ましくは３μｍ以上１０μｍ以下とする構成とする。当該構成とすることで、リーク
電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が
大きく変化することなく、データの一時的な保持ができる不揮発性記憶部１０３とするこ
とができる。

酸化物半導体をチャネル領域に具備するトランジスタのチャネル長を前述の範囲とすると
、閾値電圧の変動幅を安定させることができる点については、本出願人による特開２０１
１−１９２９５８号公報、特開２０１１−２２８６７９号公報等に詳細に記載されている
ので参考にすればよい。

なお、チャネル長とは、キャリアが流れる方向に対して平行な方向についてのチャネル領
域の長さであり、言い換えれば、ソース電極とドレイン電極間の距離である。またチャネ
ル長は、半導体層に重畳するゲート電極の幅ということも可能である。

一方で、フリップフロップ１０４を構成するシリコンをチャネル領域に具備するトランジ
スタのチャネル長に対して、酸化物半導体をチャネル領域に具備するトランジスタ１０５
のチャネル長を大きくとると、半導体装置の大型化が懸念される。そこで本発明の一態様
では、フリップフロップ１０４を構成するシリコンをチャネル領域に具備するトランジス
タと、酸化物半導体をチャネル領域に具備するトランジスタ１０５とを積層して配置する
構成とする。当該構成とすることで、酸化物半導体をチャネル領域に具備するトランジス
タ１０５のチャネル長を大きくしても、半導体装置の大型化を抑制することができる。

加えて本実施の形態の構成では、フリップフロップ１０４を構成するシリコンをチャネル
領域に具備するトランジスタのうちの複数のトランジスタと、酸化物半導体をチャネル領
域に具備するトランジスタ１０５と、を重畳するように設ける構成とする。フリップフロ
ップ１０４を構成するトランジスタ数は、インバータ回路、スイッチ等を構成するトラン
ジスタをカウントすると、１０個以上となる。従ってフリップフロップ１０４を構成する
シリコンをチャネル領域に具備するトランジスタのいずれか複数を、酸化物半導体をチャ
ネル領域に具備するトランジスタ１０５に重畳するように設ける構成とすることができる
。当該構成とすることで、半導体装置を構成するフリップフロップ１０４及びトランジス
タ１０５を単位面積あたりで効率的に配置することができる。具体的にトランジスタ１０
５と重畳する、フリップフロップ１０４を構成するシリコンをチャネル領域に具備するト
ランジスタの個数は、６個以上とすることが好適である。

また本実施の形態の構成は、酸化物半導体をチャネル領域に具備するトランジスタ１０５
のみならず、容量素子１０６が占める面積を大きくして設けることができる。そして、容
量素子１０６は、トランジスタ１０５と同様に、フリップフロップ１０４を構成するシリ
コンをチャネル領域に具備するトランジスタと積層して配置する構成とする。当該構成と
することで、容量素子１０６が占める面積を大きくしても、半導体装置の大型化を抑制す
ることができる。

加えて本実施の形態の構成では、フリップフロップ１０４を構成するシリコンをチャネル
領域に具備するトランジスタのうちの複数のトランジスタと、容量素子１０６と、を重畳
するように設ける構成とする。フリップフロップ１０４を構成するトランジスタ数は、イ
ンバータ回路、スイッチ等を構成するトランジスタをカウントすると、１０個以上となる
。従ってフリップフロップ１０４を構成するシリコンをチャネル領域に具備するトランジ
スタのいずれか複数を、容量素子１０６に重畳するように設ける構成とすることができる
。当該構成とすることで、半導体装置を構成するフリップフロップ１０４及び容量素子１
０６を単位面積あたりで効率的に配置することができる。

次いで、不揮発性フリップフロップ１０１を構成する、シリコンをチャネル領域に具備す
るトランジスタ及び酸化物半導体をチャネル領域に具備するトランジスタ１０５を積層し
て設けた模式的な断面図について図１（Ｂ）に示す。

図１（Ｂ）では、積層して設けられる、シリコンをチャネル領域に具備するトランジスタ
が設けられる素子層１１１、酸化物半導体をチャネル領域に具備するトランジスタが設け
られる素子層１１２、素子層１１１と素子層１１２との電気的接続を図るための配線層１
１３、及び素子層１１２の上方で別の配線層と電気的接続を図るための配線層１１４を示
している。

素子層１１１には、素子分離層１２０を挟んで、シリコンをチャネル領域に具備するトラ
ンジスタ１２１が複数設けられている。トランジスタ１２１は、シリコンで形成される半
導体層１２２、ゲート電極として機能する導電層１２３、並びにトランジスタ１２１のソ
ース電極またはドレイン電極として機能する導電層１２４及び導電層１２５を有する。

なお、導電層１２４及び導電層１２５は、素子層１１１、素子層１１２、配線層１１３、
及び配線層１１４の配線として用いることができる。導電層１２４及び導電層１２５は、
ダマシン法によって層間絶縁層の溝に銅などの導電層を埋め込んで、径の異なる導電層１
２４及び導電層１２５を形成すればよい。なおトランジスタを有する素子層及び各層を電
気的に接続する配線層は、ＣＭＰ（Ｃｈｅｍｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓ
ｈｉｎｇ）技術を用いて平坦化した後、形成することが望ましい。

配線層１１３には、層間絶縁層の間に、他の素子層のトランジスタ間や配線間の電気的接
続を図るための導電層１２４及び導電層１２５が設けられている。

素子層１１２には、酸化物半導体をチャネル領域に具備するトランジスタ１２６及び容量
素子１２７が設けられている。トランジスタ１２６は、酸化物半導体で形成される半導体
層１２８、ソース電極またはドレイン電極として機能する導電層１２９、ゲート電極とし
て機能する導電層１３０を有する。容量素子１２７は、一方の電極として機能する導電層
１２９、及び他方の電極として機能する導電層１３０を有する。

配線層１１４には、層間絶縁層の間に、他の素子層のトランジスタ間や配線間の電気的接
続を図るための導電層１２４及び導電層１２５が設けられている。

なお素子層１１２は、配線層１１３と配線層１１４との間に設けられている。当該構成と
することで、素子層１１１のレイアウトを変更することなく、素子層１１２を設けること
ができる。

なおトランジスタ１２１は、トップゲート型のトランジスタとして説明するが、微細化が
可能なトランジスタであれば、Ｆｉｎ型トランジスタ等の他の構造であってもよい。また
チャネル領域が形成される半導体層は、単結晶シリコン基板上に直接トランジスタを形成
して用いる構成であってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板上のシリコン層を用いる構成であってもよいし、または単結晶シリコン膜を別の基
板に貼り合わせて得られる半導体層を用いる構成であってもよい。また素子分離層は、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術や、ＳＴＩ（
Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて作製すればよい。

なおトランジスタ１２６は、トップゲート型のトランジスタとして説明するが、ボトムゲ
ート型のトランジスタであってもよい。また、トランジスタ１２６は、スタガー型または
コプレナー型のトランジスタの構成を取ることができる。なお、チャネル領域を挟んで、
トランジスタ１２６の閾値電圧を制御するためのバックゲート電極を設ける構成としても
よい。

ここで、トランジスタ１２６の半導体層に用いる酸化物半導体について詳述する。

トランジスタの半導体層中のチャネル領域に用いる酸化物半導体としては、少なくともイ
ンジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むこ
とが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有するこ
とが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウ
ム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有す
ればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸
化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系
酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ
系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ
系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化
物、Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分と
して有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用い
てもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）
で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物
を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２
：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物や
その組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）
の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。

（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２ （１）

ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。

また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半
導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース
電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流
とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸
化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度
化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚ
ｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ
、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０^−１３Ａ以
下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタ
のチャネル幅で除した値）を１×１０^−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０^−
２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

また、成膜される酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）また
は非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起
因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

以上がトランジスタ１２６の半導体層に用いる酸化物半導体についての説明である。

図１（Ａ）でも説明したように本実施の形態の構成では、図１（Ｂ）のトランジスタ１２
１のチャネル長をＬｓ、トランジスタ１２６のチャネル長をＬｏ、とすると、Ｌｓ／Ｌｏ
比を１／３以上１／２００以下、好ましくは１／６乃至１／２０、とする。当該構成とす
ることで、トランジスタ１２１のチャネル長を微細化しても、トランジスタ１２６のチャ
ネル長を大きくすることが可能な面積を確保することができる。そのためトランジスタ１
２６は、十分小さいリーク電流となるトランジスタとすることができる。そして、半導体
装置への電源の供給が停止しても、不揮発性記憶部内のデータの保持を行うことができる
。

次いで、図１（Ａ）で示した揮発性記憶部１０２が具備するフリップフロップ１０４の具
体的な回路構成について、図２に一例を示す。図２に示す例は、一段目のフリップフロッ
プ１０４の回路構成である。図２の回路構成とすることにより、電源の供給の停止及び復
帰の際に、不揮発性記憶部１０３に保持したデータを誤動作なく、書き込み及び読み出し
の制御を行うことができる。

図２に示すフリップフロップ１０４は、アナログスイッチ１３１、ＮＡＮＤ回路１３２、
論理回路１３３、アナログスイッチ１３４、インバータ回路１３５、論理回路１３６で構
成される。なお、図２に示すインバータ回路１３７及びインバータ回路１３８は、それぞ
れクロック信号ＣＬＫ及び制御信号ＲＤの反転信号を生成するために設けられる回路であ
り、各段のフリップフロップ１０４に設けることを省略することも可能である。

アナログスイッチ１３１は、データＤ＿１をフリップフロップ１０４に保持するために、
クロック信号ＣＬＫに同期してオンまたはオフが制御される回路である。アナログスイッ
チ１３１は、シリコンをチャネル領域に具備するｐチャネル型トランジスタと、シリコン
をチャネル領域に具備するｎチャネル型トランジスタと、を組み合わせて構成すればよい
。

ＮＡＮＤ回路１３２は、リセット信号ＲＥＳと、データＤ＿１または不揮発性記憶部に保
持された信号または論理回路１３３より出力される信号との否定論理積を出力するための
回路である。ＮＡＮＤ回路１３２は、シリコンをチャネル領域に具備するｐチャネル型ト
ランジスタと、シリコンをチャネル領域に具備するｎチャネル型トランジスタと、を組み
合わせて構成すればよい。

論理回路１３３は、ＮＡＮＤ回路１３２の出力信号が入力され、クロック信号ＣＬＫ及び
制御信号ＲＤに同期して反転信号を出力するための回路である。論理回路１３３の具体的
な回路構成について図３（Ａ）に示す。

図３（Ａ）に示す論理回路１３３は、シリコンをチャネル領域に具備するｐチャネル型ト
ランジスタ１４１、ｐチャネル型トランジスタ１４２、及びｐチャネル型トランジスタ１
４３、並びにシリコンをチャネル領域に具備するｎチャネル型トランジスタ１４４、ｎチ
ャネル型トランジスタ１４５、及びｎチャネル型トランジスタ１４６を有する。論理回路
１３３は、クロック信号ＣＬＫがＨレベル、制御信号ＲＤがＬレベルの信号のとき、論理
回路１３３はインバータ回路として機能する。また論理回路１３３は、クロック信号ＣＬ
Ｋ及び制御信号ＲＤが共にＨレベルまたはＬレベルの信号のとき、またはクロック信号Ｃ
ＬＫがＬレベル、制御信号ＲＤがＨレベルの信号のとき、ハイインピーダンスの状態とな
り、出力端子は電気的に浮遊状態となる。

アナログスイッチ１３４は、フリップフロップ１０４に保持されたデータを出力するため
に、クロック信号ＣＬＫに同期してオンまたはオフが制御される回路である。なおアナロ
グスイッチ１３４は、アナログスイッチ１３１と同時にオンしないように、クロック信号
ＣＬＫが入力される。アナログスイッチ１３４は、シリコンをチャネル領域に具備するｐ
チャネル型トランジスタと、シリコンをチャネル領域に具備するｎチャネル型トランジス
タと、を組み合わせて構成すればよい。

インバータ回路１３５は、フリップフロップ１０４に保持された際に反転したデータＤａ
ｔａを再度反転して出力するための回路である。インバータ回路１３５は、シリコンをチ
ャネル領域に具備するｐチャネル型トランジスタと、シリコンをチャネル領域に具備する
ｎチャネル型トランジスタと、を組み合わせて構成すればよい。

論理回路１３６は、インバータ回路１３５の出力信号と、リセット信号ＲＥＳとの否定論
理積を出力するための回路である。論理回路１３６の具体的な回路構成について図３（Ｂ
）に示す。

図３（Ｂ）に示す論理回路１３６は、シリコンをチャネル領域に具備するｐチャネル型ト
ランジスタ１５１、ｐチャネル型トランジスタ１５２、及びｐチャネル型トランジスタ１
５３、並びにシリコンをチャネル領域に具備するｎチャネル型トランジスタ１５４、ｎチ
ャネル型トランジスタ１５５、及びｎチャネル型トランジスタ１５６を有する。論理回路
１３６は、クロック信号ＣＬＫがＨレベルの信号のとき、論理回路１３６はＮＡＮＤ回路
として機能し、クロック信号ＣＬＫがＬレベルの信号のとき、ハイインピーダンスの状態
となり、出力端子は電気的に浮遊状態となる。

次いで、データＤａｔａの保持時に電源の供給を停止して再び電源を供給する、図２で示
した不揮発性フリップフロップ１０１の回路の駆動方法を説明する。図４は、電源停止前
の通常動作（期間Ｔ１）、データバックアップ動作（期間Ｔ２）、電源停止時（期間Ｔ３
）、データリカバリー動作（期間Ｔ４）、電源停止後の通常動作（期間Ｔ５）の各動作に
分けて示したタイミングチャート図である。

なお図４のタイミングチャート図において、「Ｌｏａｄ＿Ｄ」は図２に示す不揮発性記憶
部１０３に接続され、データの保持及び出力が行われる揮発性記憶部１０２内のノードで
ある。また、「Ｈｏｌｄ＿Ｄ」は図２に示す不揮発性記憶部１０３内でデータの保持を行
うノードである。

なお各信号及びノードの電位は、高電源電位ＶＤＤに基づくＨレベル（図中、Ｈで表記）
の電位及び低電源電位ＧＮＤに基づくＬレベル（図中、Ｌで表記）の電位で表すことがで
きる。

まず図４中の期間Ｔ１での動作について説明する。期間Ｔ１は、クロック信号ＣＬＫのト
グル動作に応じて、データＤ＿１を不揮発性フリップフロップ１０１内のノードＬｏａｄ
＿Ｄに保持し、及び出力端子Ｑ＿１より出力する。具体的に期間Ｔ１では、クロック信号
ＣＬＫの立ち下がりに同期してノードＬｏａｄ＿Ｄ及びノードＨｏｌｄ＿ＤにデータＤ＿
１を保持し、クロック信号ＣＬＫの立ち上がりに同期して出力端子Ｑ＿１よりデータＤ＿
１を出力する。また、期間Ｔ１では、高電源電位ＶＤＤ側の電位をＨレベルにして、不揮
発性フリップフロップ１０１への電源の供給を行う。また期間Ｔ１では、リセット信号Ｒ
ＥＳをＨレベル、制御信号ＷＥをＨレベル、制御信号ＲＤをＬレベルにして各動作が行わ
れる。

期間Ｔ１では、制御信号ＷＥを常にＨレベルにしておき、トランジスタ１０５を常に導通
状態としておく。当該構成とすることで、ノードＨｏｌｄ＿Ｄの電位がデータＤ＿１に応
じて切り替えることができ、データアックアップ時におけるデータＤ＿１の保持をより確
実に行うことができる。

次いで図４中の期間Ｔ２の動作について説明する。期間Ｔ２は、ノードＨｏｌｄ＿Ｄに保
持したデータＤ＿１を保持しながら、各信号及び電源の供給を停止するデータバックアッ
プ動作の期間である。期間Ｔ２では、クロック信号ＣＬＫ、制御信号ＷＥ及びリセット信
号ＲＥＳをＨレベル、制御信号ＲＤをＬレベルとする。そして、各信号の電位を順にＬレ
ベルにして、電源の供給を停止する。

まず期間Ｔ２では、クロック信号をＨレベルに固定した状態で、制御信号ＷＥをＬレベル
に切り替える。そしてノードＨｏｌｄ＿Ｄに保持されたデータＤ＿１の電位を固定する。
次いで、データＤ＿１及びクロック信号をＬレベルに切り替える。そしてノードＬｏａｄ
＿Ｄの電位をＬレベルにする。次いで、リセット信号ＲＥＳをＬレベルに切り替える。そ
して出力端子Ｑ＿１の電位をＬレベルにする。最後に高電源電位ＶＤＤが供給される配線
の電位をＬレベルにして電源の供給を停止する。

次いで図４中の期間Ｔ３について説明する。期間Ｔ３は、電源の供給を停止する期間であ
る。期間Ｔ３では、各信号の電位はＬレベルとすることができる。このとき、ノードＨｏ
ｌｄ＿Ｄに保持されたデータＤ＿１（図４ではＨレベルの電位）が保持される。データＤ
＿１の保持については、上述したように、酸化物半導体をチャネル領域に具備するトラン
ジスタ１０５が、リーク電流が極めて小さいことを利用して実現することができる。

次いで図４中の期間Ｔ４の動作について説明する。期間Ｔ４は、電源の供給を再開し、ノ
ードＨｏｌｄ＿Ｄに保持されたデータＤ＿１を揮発性記憶部１０２のフリップフロップ１
０４に復帰させるデータリカバリー動作の期間である。期間Ｔ２では、電源の供給を復帰
した後、クロック信号ＣＬＫ、次いでリセット信号ＲＥＳ、次いで制御信号ＲＤをＨレベ
ルにする。そしてノードＬｏａｄ＿Ｄを電気的に浮遊状態（図４中、「Ｘ」で表記）とす
る。この浮遊状態にした後、制御信号ＷＥをＨレベルとし、ノードＨｏｌｄ＿Ｄに保持さ
れたデータＤ＿１をノードＬｏａｄ＿Ｄに復帰させる。

次いで図４中の期間Ｔ５の動作について説明する。期間Ｔ５は、電源停止後の通常動作を
する期間である。具体的には、クロック信号ＣＬｋのトグル動作を再開させ、期間Ｔ１と
同様に、データＤ＿１を不揮発性フリップフロップ１０１内のノードＬｏａｄ＿Ｄに保持
、及び出力端子Ｑ＿１より出力する。

以上が、図２で示した不揮発性フリップフロップ１０１の回路の駆動方法の説明である
。

本実施の形態で示した半導体装置は、記憶回路に電源電圧が供給されない間は、揮発性
記憶部に記憶されていたデータを、不揮発性記憶部に設けられた記憶ノードによって保持
する構成とすることができる。特に本発明の半導体装置は、該構成において、シリコンを
チャネル領域に具備するトランジスタと、酸化物半導体をチャネル領域に具備するトラン
ジスタとを積層し、酸化物半導体をチャネル領域に具備するトランジスタのチャネル長は
、シリコンをチャネル領域に具備するトランジスタのチャネル長よりも大きくする構成と
することを特徴とするものである。当該構成とすることで、リーク電流の極めて小さい酸
化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化することな
く、データの保持ができる不揮発性記憶部１０３とすることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置を構成する不揮発性記憶部１０３
のトランジスタ１０５の構成について、別の構成を示し、説明する。

図５は、図２で示した回路図におけるトランジスタ１０５を、バックゲートを設けたトラ
ンジスタ１０５ＢＧとし、当該トランジスタ１０５ＢＧのバックゲートに、閾値電圧を制
御するためのバックゲート電圧ＢＧを入力する構成としたものである。

バックゲート電圧ＢＧの電位を制御してトランジスタ１０５ＢＧの閾値電圧を制御する構
成とすることで、図５に示す不揮発性記憶部１０３は、制御信号ＷＥによるトランジスタ
１０５を非導通状態とする動作を、より確実に行うことができる。したがって本実施の形
態の構成では、制御信号ＷＥによるトランジスタ１０５ＢＧを非導通状態にする動作によ
り、トランジスタ１０５のリーク電流が極めて小さい状態であることを確保し、電源の供
給がなくてもデータの論理状態に応じて電荷の保持を行うことができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態２で説明した半導体装置を構成する揮発性記憶部１０
２及び不揮発性記憶部１０３の各トランジスタを配置したレイアウト図について、具体的
な例を示し、説明する。

図６は、図５で説明した回路図における各トランジスタを積層して配置した上面からのレ
イアウト図である。また図７では、揮発性記憶部１０２のフリップフロップ１０４を構成
するシリコンをチャネル領域に具備する複数のトランジスタに着目し、図５における各回
路との対応関係についてのみ図示したレイアウト図である。また図８（Ａ）に示す断面図
は、図６で示したレイアウト図における一点鎖線Ａ−Ｂの断面図であり、図８（Ｂ）に示
す断面図は、図６で示したレイアウト図における一点鎖線Ｃ−Ｄの断面図である。

なお図６及び図７では、主要な配線、シリコンで形成される半導体層、及び酸化物半導体
で形成される半導体層のみを示し、絶縁膜等は省略してある。

図６では、シリコンで形成される半導体層３０１、配線層３０２、配線層３０３、開口部
３０４、配線層３０５、酸化物半導体で形成される半導体層３０６、配線層３０７及び配
線層３０８のレイアウトを示している。なお配線層３０２は、図２におけるフリップフロ
ップ１０４のトランジスタにおけるゲート電極層を含む配線層として機能する。なお配線
層３０３は、図２におけるフリップフロップ１０４のトランジスタにおけるソース電極及
びドレイン電極を含む配線層として機能する。なお開口部３０４は、積層して設けられた
上層と下層の配線層または半導体層を電気的に接続するものとして示している。なお配線
層３０５は、図２におけるトランジスタ１０５ＢＧにおけるバックゲート電極を含む配線
層として機能する。なお配線層３０７は、図２におけるトランジスタ１０５ＢＧにおける
ソース電極及びドレイン電極を含む配線層として機能する。なお配線層３０８は、図５に
おけるトランジスタ１０５ＢＧにおけるゲート電極を含む配線層として機能する。

図７では、図６で示した半導体層３０１、配線層３０２、配線層３０３、開口部３０４を
点線で表し、図５における各回路と対応関係にある領域に対し同じ符号を付している。ま
た図７中、配線層に供給される電位として、ＶＤＤ、ＧＮＤ及びバックゲート電圧ＢＧを
示しており、ＶＤＤ及びバックゲート電圧ＢＧが供給される配線側に、揮発性記憶部１０
２のフリップフロップ１０４を構成するｐチャネル型トランジスタ（図７中、領域３１１
）が並んで設けられ、ＧＮＤが供給される配線側に、揮発性記憶部１０２のフリップフロ
ップ１０４を構成するｎチャネル型トランジスタ（図７中、領域３１２）が並んで設けら
れている。

また、図８（Ａ）に示す断面図では、領域３１１に複数のｐチャネル型トランジスタ７０
１ｐが設けられる様子を示している。また、図８（Ａ）に示す断面図では、ｐチャネル型
トランジスタ７０１ｐの上層に、酸化物半導体をチャネル領域に具備するトランジスタ７
２１及び容量素子７２２が設けられる様子を示している。

ここでｐチャネル型トランジスタ７０１ｐの構成について説明する。ｐチャネル型トラン
ジスタ７０１ｐは、基板７００上にｐ型不純物領域７０３ｐを含むシリコンで形成された
島状の半導体層７０２と、ゲート絶縁層７０４と、ゲート電極７０５と、層間絶縁層７０
６に形成された開口部に埋め込まれた配線層７０７と、絶縁層７０９に形成された開口部
に埋め込まれた配線層７０８を有する。

また酸化物半導体をチャネル領域に具備するトランジスタ７２１及び容量素子７２２の構
成について説明する。なおトランジスタ７２１及び容量素子７２２は層間絶縁層７２３に
覆われて設けられており、当該層間絶縁層に形成される配線層を介して、さらに上層の配
線層に接続される構成を取り得るが、ここでは説明を省略する。

トランジスタ７２１は、ｐチャネル型トランジスタ７０１ｐ上の絶縁層７１０を含む配線
層（配線となる導電層は図示せず）上に、絶縁層７１１に形成された開口部に埋め込まれ
たバックゲート電極７１２と、絶縁膜７１３と、絶縁膜７１３上に形成された酸化物半導
体を具備する半導体層７１４と、半導体層７１４の両端に形成されたソース電極またはド
レイン電極として機能する配線層７１５及び配線層７１６と、ゲート絶縁層７１８と、ゲ
ート電極７１９と、を有する。

容量素子７２２は、配線層７１５及び配線層７１６と同層に形成される、一方の電極とし
て機能する配線層７１７と、ゲート絶縁層７１８と、ゲート電極７１９と同層に形成され
る、他方の電極として機能する配線層７２０と、を有する。

また、図８（Ｂ）に示す断面図では、領域３１２に複数のｎチャネル型トランジスタ７０
１ｎが設けられる様子を示している。また、図８（Ｂ）に示す断面図では、ｎチャネル型
トランジスタ７０１ｎの上層に、酸化物半導体をチャネル領域に具備するトランジスタ７
２１及び容量素子７２２が設けられる様子を示している。

図８（Ｂ）に示す断面図が図８（Ａ）と異なる点は、基板７００上の島状の半導体層７０
２が有する不純物領域がｎ型不純物領域７０３ｎに変わった点のみであり、そのほかの構
成については、図８（Ａ）での構成と同様である。

図６乃至図８から、揮発性記憶部１０２のフリップフロップ１０４を構成するトランジス
タは、高速に動作させる必要があるためチャネル長が小さいことがわかる。加えて図６乃
至図８から、フリップフロップ等の機能を実現するためのトランジスタ数が多いことがわ
かる。

一方で不揮発性記憶部１０３を構成する、不揮発性記憶部１０３のトランジスタ１０５及
び容量素子１０６は、上記実施の形態１でも説明したように、各素子の占有面積を大きく
して設けることができる。具体的には、トランジスタ１０５ではチャネル長の大きいトラ
ンジスタとし、容量素子１０６では、対向する電極の面積を大きくとることができる。そ
のため、リーク電流の極めて小さい酸化物半導体をチャネル領域に具備するトランジスタ
の電気的特性が大きく変化することなく、データの一時的な保持ができる不揮発性記憶部
１０３とすることができる。

また、本実施の形態の構成において、図８に示す、酸化物半導体をチャネル領域に具備す
るトランジスタ７２１の各構成の積層順序は、他の構成とすることもできる。例えば、図
９（Ａ）に示すトランジスタ７４１のような積層順序としても良い。トランジスタ７４１
は、絶縁膜７４２上に設けられたソース電極およびドレイン電極として機能する配線層７
４３及び配線層７４４と、配線層７４３及び配線層７４４の上面および側面と接するよう
に設けられた半導体層７４５と、半導体層７４５上に設けられたゲート絶縁層７４６と、
半導体層７４５と重畳してゲート絶縁層７４６上に設けられたゲート電極７４７と、有す
る。つまり、トランジスタ７４１は、半導体層７４５が配線層７４３及び配線層７４４の
上面および側面と接するように設けられている点において、トランジスタ７２１と異なる
。

また、図９（Ｂ）に示すトランジスタ７５１のような積層順序としても良い。トランジス
タ７５１は、絶縁膜７５２上に設けられたゲート電極７５３と、ゲート電極７５３上に設
けられたゲート絶縁層７５４と、ゲート絶縁層７５４上に設けられた半導体層７５５と、
半導体層７５５の上面および側面と接するように設けられたソース電極およびドレイン電
極として機能する配線層７５６及び配線層７５７と、を有する。つまり、トランジスタ７
５１は、ゲート電極７５３とゲート絶縁層７５４が半導体層７５５の下に設けられた、ボ
トムゲート構造である点において、トランジスタ７２１と異なる。

また、図９（Ｃ）に示すトランジスタ７６１のような積層順序としても良い。トランジス
タ７６１は、絶縁膜７６２上に設けられたゲート電極７６３と、ゲート電極７６３上に設
けられたゲート絶縁層７６４と、ゲート絶縁層７６４上に設けられたソース電極およびド
レイン電極として機能する配線層７６５及び配線層７６６と、配線層７６５及び配線層７
６６の上面および側面と接するように設けられた半導体層７６７と、を有する。つまり、
トランジスタ７６１は、ゲート電極７６３とゲート絶縁層７６４が半導体層７６７の下に
設けられた、ボトムゲート構造である点において、トランジスタ７２１と異なる。

以上説明したように、本実施の形態における、酸化物半導体をチャネル領域に具備するト
ランジスタは、様々な積層順序のトランジスタの構成をとることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
上記実施の形態で説明した半導体装置をＣＰＵとして機能させる場合の、具体的な一形態
について説明する。図１０には、ＣＰＵ及びその周辺回路のブロック図の一例を示す。

ＣＰＵ４００は、制御装置部４０１と、演算装置部４０２を有する。また図１０では、Ｃ
ＰＵ４００の周辺回路として、データバッファ回路４０３、電源制御回路４０４、電源切
り替え回路４０５、及び内部制御信号生成回路４０６を示している。

制御装置部４０１は、データラッチ回路４０７、命令レジスタ回路４０８、コントロール
回路４０９、レジスタ群４１０、及びアドレスバッファ回路４１１を有する。コントロー
ル回路４０９は、ステートマシーン４１２を有する。またレジスタ群４１０は、プログラ
ムカウンタ４１３、汎用レジスタ回路４１４、及び演算レジスタ回路４１５を有する。ま
た演算装置部４０２は、ＡＬＵ４１６（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）
を有する。

ＣＰＵ及びその周辺回路の各回路は、データバスの他、アドレスバス、コントロールバス
を介して、データ、アドレス、制御信号の入出力を行う。なお図１０ではデータバスを太
線、コントロールバスを細線で表し、アドレスバスを省略して示している。

データバッファ回路４０３は、制御装置部４０１に入出力される命令（プログラム）を含
むデータを一時的に記憶しておく緩衝記憶回路である。電源制御回路４０４は、外部より
入力される制御信号に応じて電源切り替え回路４０５における電源の供給の制御を行い、
且つ制御装置部４０１の各回路が具備する不揮発性フリップフロップで構成されるレジス
タ回路を制御するための制御信号ＲＤ及び制御信号ＷＥを出力する回路である。電源切り
替え回路４０５は、外部より入力される電源を電源制御回路４０４の制御に応じて供給す
るか否か切り替える回路である。内部制御信号生成回路４０６は、電源制御回路４０４の
制御に応じて制御装置部４０１の各回路が具備する不揮発性フリップフロップで構成され
るレジスタ回路を制御するためのクロック信号ＣＬＫ及びリセット信号ＲＥＳを出力する
回路である。

データラッチ回路４０７は、制御装置部４０１に入出力される命令（プログラム）を含む
データを一時的に記憶して、データバスを介して、選択的に制御装置部４０１の各回路に
供給する回路である。命令レジスタ回路４０８は、制御装置部４０１に送られる命令のデ
ータを一時的に記憶しておく回路である。コントロール回路４０９は、入力された命令を
デコードし、制御装置部４０１の各回路に実行させる機能を有する。またコントロール回
路４０９のステートマシーン４１２は、制御装置部４０１の状態を一時的に記憶しておく
回路である。レジスタ群４１０のプログラムカウンタ４１３は、次に実行する命令のアド
レスを記憶する回路である。レジスタ群４１０の汎用レジスタ回路４１４は、外部の主記
憶装置から読み出されたデータを一時的に記憶しておく回路である。レジスタ群４１０の
演算レジスタ回路４１５は、ＡＬＵ４１６の演算処理の途中で得られたデータを一時的に
記憶しておく回路である。アドレスバッファ回路４１１は、次に実行する命令のアドレス
を一時的に記憶しておき、外部の主記憶装置に出力する回路である。演算装置部４０２の
ＡＬＵ４１６は、四則演算、論理演算などの各種演算処理を行う機能を有する。

次いで、ＣＰＵ４００の動作について説明する。

ＣＰＵ４００は、プログラムカウンタ４１３の複数のスタックのうち、実行する命令のア
ドレスに従い、主記憶装置の対応するアドレスにアドレスバッファ回路４１１を介してア
クセスする。そして外部の主記憶装置から命令を読み出し、命令レジスタ回路４０８に記
憶させる。

ＣＰＵ４００は、命令レジスタ回路４０８に記憶されている命令をデコードし、命令を実
行する。具体的には、デコードされた命令が演算処理を行う命令であれば、コントロール
回路４０９が、デコードされた命令に従ってＡＬＵ４１６の動作を制御するための各種信
号を生成する。ＡＬＵ４１６は、汎用レジスタ回路４１４に記憶されたデータを用いて演
算処理を行い、演算処理で得られたデータを汎用レジスタ回路４１４または演算レジスタ
回路４１５に一時的に記憶する。デコードされた命令が、データの格納や読み出しの場合
には、外部の主記憶装置やレジスタ群４１０の各回路へ適宜アクセスする。

なお、図１０に示すＣＰＵ４００では、制御装置部４０１の命令レジスタ回路４０８、コ
ントロール回路４０９、レジスタ群４１０、及びアドレスバッファ回路４１１のデータを
一時的に記憶する回路内に、上記実施の形態で説明した不揮発性フリップフロップで構成
されるレジスタ回路を有する。すなわち、制御装置部４０１の命令レジスタ回路４０８、
コントロール回路４０９、レジスタ群４１０、及びアドレスバッファ回路４１１のデータ
は、電源の供給が停止しても消去されず、再度電源を供給した際にデータを復元した状態
に戻すことができる。そのため、ＣＰＵ４００内でのデータの再度の読み出しや、電源の
供給が必要ない場合の消費電力の低減を図ることができる。

特に、上記実施の形態で説明した不揮発性フリップフロップでは、リーク電流の極めて小
さい酸化物半導体をチャネル領域に具備するトランジスタの電気的特性が大きく変化する
ことなく、データの一時的な保持が可能なＣＰＵとすることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
Ｔ５ 期間
１００ 半導体装置
１０１ 不揮発性フリップフロップ
１０２ 揮発性記憶部
１０３ 不揮発性記憶部
１０４ フリップフロップ
１０５ トランジスタ
１０５ＢＧ トランジスタ
１０６ 容量素子
１１１ 素子層
１１２ 素子層
１１３ 配線層
１１４ 配線層
１２０ 素子分離層
１２１ トランジスタ
１２２ 半導体層
１２３ 導電層
１２４ 導電層
１２５ 導電層
１２６ トランジスタ
１２７ 容量素子
１２８ 半導体層
１２９ 導電層
１３０ 導電層
１３１ アナログスイッチ
１３２ ＮＡＮＤ回路
１３３ 論理回路
１３４ アナログスイッチ
１３５ インバータ回路
１３６ 論理回路
１３７ インバータ回路
１３８ インバータ回路
１４１ ｐチャネル型トランジスタ
１４２ ｐチャネル型トランジスタ
１４３ ｐチャネル型トランジスタ
１４４ ｎチャネル型トランジスタ
１４５ ｎチャネル型トランジスタ
１４６ ｎチャネル型トランジスタ
１５１ ｐチャネル型トランジスタ
１５２ ｐチャネル型トランジスタ
１５３ ｐチャネル型トランジスタ
１５４ ｎチャネル型トランジスタ
１５５ ｎチャネル型トランジスタ
１５６ ｎチャネル型トランジスタ
３０１ 半導体層
３０２ 配線層
３０３ 配線層
３０４ 開口部
３０５ 配線層
３０６ 半導体層
３０７ 配線層
３０８ 配線層
３１１ 領域
３１２ 領域
４００ ＣＰＵ
４０１ 制御装置部
４０２ 演算装置部
４０３ データバッファ回路
４０４ 電源制御回路
４０５ 回路
４０６ 内部制御信号生成回路
４０７ データラッチ回路
４０８ 命令レジスタ回路
４０９ コントロール回路
４１０ レジスタ群
４１１ アドレスバッファ回路
４１２ ステートマシーン
４１３ プログラムカウンタ
４１４ 汎用レジスタ回路
４１５ 演算レジスタ回路
４１６ ＡＬＵ
７００ 基板
７０１ｎ ｎチャネル型トランジスタ
７０１ｐ ｐチャネル型トランジスタ
７０２ 半導体層
７０３ｎ ｎ型不純物領域
７０３ｐ ｐ型不純物領域
７０４ ゲート絶縁層
７０５ ゲート電極
７０６ 層間絶縁層
７０７ 配線層
７０８ 配線層
７０９ 絶縁層
７１０ 絶縁層
７１１ 絶縁層
７１２ バックゲート電極
７１３ 絶縁膜
７１４ 半導体層
７１５ 配線層
７１６ 配線層
７１７ 配線層
７１８ ゲート絶縁層
７１９ ゲート電極
７２０ 配線層
７２１ トランジスタ
７２２ 容量素子
７２３ 層間絶縁層
７４１ トランジスタ
７４２ 絶縁膜
７４３ 配線層
７４４ 配線層
７４５ 半導体層
７４６ ゲート絶縁層
７４７ ゲート電極
７５１ トランジスタ
７５２ 絶縁膜
７５３ ゲート電極
７５４ ゲート絶縁層
７５５ 半導体層
７５６ 配線層
７５７ 配線層
７６１ トランジスタ
７６２ 絶縁膜
７６３ ゲート電極
７６４ ゲート絶縁層
７６５ 配線層
７６６ 配線層
７６７ 半導体層

Claims (4)

1. 複数の第１のトランジスタを有するフリップフロップと、
   第２のトランジスタと容量素子とを有する記憶部と、を有し、
   前記第１のトランジスタは、半導体層にシリコンを有し、
   前記第２のトランジスタは、半導体層に酸化物半導体を有し、
   前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記容量素子に電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記フリップフロップに電気的に接続され、
   前記第２のトランジスタは、複数の前記第１のトランジスタの上方に絶縁層を介して位置し、
   前記第２のトランジスタは、複数の前記第１のトランジスタと重なり、
   前記第２のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長の６倍以上２０倍以下である半導体装置。
2. 複数の第１のトランジスタを有するフリップフロップと、
   第２のトランジスタと容量素子とを有する記憶部と、を有し、
   前記第１のトランジスタは、半導体層にシリコンを有し、
   前記第２のトランジスタは、半導体層に酸化物半導体を有し、
   前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記容量素子に電気的に接続され、
   前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記フリップフロップに電気的に接続され、
   前記第２のトランジスタ及び前記容量素子は、複数の前記第１のトランジスタの上方に絶縁層を介して位置し、
   前記第２のトランジスタは、複数の前記第１のトランジスタと重なり、
   前記第２のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長の６倍以上２０倍以下である半導体装置。
3. 請求項１又は請求項２において、
   前記第２のトランジスタのチャネル長は、１．５μｍ以上１００μｍ以下である半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２のトランジスタのチャネル長は、３μｍ以上１０μｍ以下である半導体装置。

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