JP2019213202A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019213202A
JP2019213202A JP2019110036A JP2019110036A JP2019213202A JP 2019213202 A JP2019213202 A JP 2019213202A JP 2019110036 A JP2019110036 A JP 2019110036A JP 2019110036 A JP2019110036 A JP 2019110036A JP 2019213202 A JP2019213202 A JP 2019213202A
Authority
JP
Japan
Prior art keywords
node
transistor
potential
electrically connected
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019110036A
Other languages
English (en)
Other versions
JP6806847B2 (ja
Inventor
宗広 上妻
Munehiro Kozuma
宗広 上妻
池田　隆之
Takayuki Ikeda
隆之 池田
黒川　義元
Yoshimoto Kurokawa
義元 黒川
青木　健
Takeshi Aoki
健 青木
中川　貴史
Takashi Nakagawa
貴史 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019213202A publication Critical patent/JP2019213202A/ja
Application granted granted Critical
Publication of JP6806847B2 publication Critical patent/JP6806847B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

【課題】電源電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置を提供する。【解決手段】電源電位の供給が継続する期間に保持されるデータを、電源電位の供給を停止した期間において、容量素子が接続されたノードに、データに対応する電位を退避させる。そして、該ノードをゲートとするトランジスタのチャネル抵抗が変化することを利用して、電源電位の供給の再開に応じて、データの復元を行う。なお、データを退避させる前に、予め該ノードに高電位を書き込むことで、データの退避を高速、且つ正確に行うことができる。【選択図】図２

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニ
ュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の
一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又
はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置
、表示装置、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する
場合がある。
ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＰＬＤ）やＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によっ
て多種多様な構成を有している。ＰＬＤにはレジスタ及びコンフィギュレーションメモリ
、ＣＰＵにはレジスタ及びキャッシュメモリなど、記憶装置が設けられていることが多い
。
これらの記憶装置は、主にＤＲＡＭが使われるメインメモリと比較して、データの書き込
み及び読み出しなどの動作が高速であることが求められる。よって、レジスタとしてはフ
リップフロップが、コンフィギュレーションメモリ及びキャッシュメモリとしてはＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多
い。
ＳＲＡＭは、トランジスタの微細化を図ることで動作の高速化を実現しているものの、微
細化に伴いリーク電流の増大が顕在化し、消費電力が増大するといった問題がある。そこ
で消費電力を抑えるため、例えばデータの入出力が行われない期間において、半導体装置
への電源電位の供給を停止することが試みられている。
ただしレジスタとして用いられるフリップフロップ、及びキャッシュメモリとして用いら
れるＳＲＡＭは、揮発性である。よって、半導体装置への電源電位の供給を停止する場合
には、電源電位の供給を再開後にレジスタ及びキャッシュメモリ等の揮発性の記憶装置に
おいて消失したデータを復元することが必要となる。
そこで揮発性の記憶装置の周辺に不揮発性の記憶装置が配置されている半導体装置が開発
されている。例えば、特許文献１では、電源電位の供給を停止する前にフリップフロップ
などに保持されているデータを強誘電体メモリへと退避させ、電源電位の供給を再開した
後に強誘電体メモリに退避されているデータをフリップフロップなどに復元する技術が開
示されている。
特開平１０−０７８８３６号公報
本発明の一態様は、消費電力を低減する半導体装置を提供することを課題の一とする。又
は、本発明の一態様は、消費電力を低減する半導体装置の駆動方法を提供することを課題
の一とする。又は、本発明の一態様は、電源電位の供給の停止と再開に伴う動作遅延を抑
制する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、電源電位
の供給の停止と再開に伴う動作遅延を抑制する半導体装置の駆動方法を提供することを課
題の一とする。又は、本発明の一態様は、新規な半導体装置及びその駆動方法を提供する
ことを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１
のノードと、第２のノードと、を有する。第２の回路は、第１乃至第６のトランジスタと
、第３のノードと、第４のノードと、第１の配線と、を有する。第３の回路は、第７乃至
第９のトランジスタと、第１乃至第Ｎのインバータ回路（Ｎは２以上の偶数）と、第２の
配線と、を有する。第１のノードは、第１の電位及び第２の電位の一方を保持する機能を
有する。第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有する。第
１のノードは、第１のトランジスタを介して、第３のノードに電気的に接続される。第１
のノードは、第５及び第６のトランジスタを介して、第１の配線に電気的に接続される。
第２のノードは、第４のトランジスタを介して、第４のノードに電気的に接続される。第
２のノードは、第２及び第３のトランジスタを介して、第１の配線に電気的に接続される
。第２のトランジスタのゲートは、第３のノードに電気的に接続される。第５のトランジ
スタのゲートは、第４のノードに電気的に接続される。第７のトランジスタのソース及び
ドレインの一方は、第３のノードに電気的に接続される。第７のトランジスタのソース及
びドレインの他方は、第１乃至第Ｎのインバータ回路を介して、第２の配線に電気的に接
続される。第７のトランジスタのゲートは、第９のトランジスタを介して、第２の配線に
電気的に接続される。第８のトランジスタのソース及びドレインの一方は、第４のノード
に電気的に接続される。第８のトランジスタのソース及びドレインの他方は、第１乃至第
Ｎのインバータ回路を介して、第２の配線に電気的に接続される。第８のトランジスタの
ゲートは、第９のトランジスタを介して、第２の配線に電気的に接続される。第１の配線
は、第２の電位が与えられる。第２の配線は、第１の電位が与えられる。第１、第４、第
７及び第８のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい
。
本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１
のノードと、第２のノードと、を有する。第２の回路は、第１乃至第６のトランジスタと
、第３のノードと、第４のノードと、第１の配線と、を有する。第３の回路は、第７及び
第８のトランジスタと、第２の配線と、を有する。第１のノードは、第１の電位及び第２
の電位の一方を保持する機能を有する。第２のノードは、第１の電位及び第２の電位の他
方を保持する機能を有する。第１のノードは、第１のトランジスタを介して、第３のノー
ドに電気的に接続される。第１のノードは、第５及び第６のトランジスタを介して、第１
の配線に電気的に接続される。第２のノードは、第４のトランジスタを介して、第４のノ
ードに電気的に接続される。第２のノードは、第２及び第３のトランジスタを介して、第
１の配線に電気的に接続される。第２のトランジスタのゲートは、第３のノードに電気的
に接続される。第５のトランジスタのゲートは、第４のノードに電気的に接続される。第
２の配線は、第７のトランジスタを介して、第３のノードに電気的に接続される。第２の
配線は、第８のトランジスタを介して、第４のノードに電気的に接続される。第１の配線
は、第２の電位が与えられる。第２の配線は、第１の電位が与えられる。第１、第４、第
７及び第８のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい
。
上記態様において、第１の電位は、第２の電位よりも高いことが好ましい。
上記態様において、第３のノードは、第１乃至第３の回路への電源電位の供給が停止され
た状態において、第１のノードに与えられた電位を保持する。第４のノードは、第１乃至
第３の回路への電源電位の供給が停止された状態において、第２のノードに与えられた電
位を保持する。
本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１
のノードと、第２のノードと、を有する。第２の回路は、第１及び第２のインバータ回路
と、第１乃至第６のトランジスタと、第３のノードと、第４のノードと、第１の配線と、
を有する。第３の回路は、第７乃至第９のトランジスタと、第３乃至第Ｎのインバータ回
路（Ｎは４以上の偶数）と、第２の配線と、を有する。第１のノードは、第１の電位及び
第２の電位の一方を保持する機能を有する。第２のノードは、第１の電位及び第２の電位
の他方を保持する機能を有する。第１のノードは、第１のインバータ回路及び第１のトラ
ンジスタを介して、第３のノードに電気的に接続される。第１のノードは、第２及び第３
のトランジスタを介して、第１の配線に電気的に接続される。第２のノードは、第２のイ
ンバータ回路及び第４のトランジスタを介して、第４のノードに電気的に接続される。第
２のノードは、第５及び第６のトランジスタを介して、第１の配線に電気的に接続される
。第２のトランジスタのゲートは、第３のノードに電気的に接続される。第５のトランジ
スタのゲートは、第４のノードに電気的に接続される。第７のトランジスタのソース及び
ドレインの一方は、第３のノードに電気的に接続される。第７のトランジスタのソース及
びドレインの他方は、第３乃至第Ｎのインバータ回路を介して、第２の配線に電気的に接
続される。第７のトランジスタのゲートは、第９のトランジスタを介して、第２の配線に
電気的に接続される。第８のトランジスタのソース及びドレインの一方は、第４のノード
に電気的に接続される。第８のトランジスタのソース及びドレインの他方は、第３乃至第
Ｎのインバータ回路を介して、第２の配線に電気的に接続される。第８のトランジスタの
ゲートは、第９のトランジスタを介して、第２の配線に電気的に接続される。第１の配線
は、第２の電位が与えられる。第２の配線は、第１の電位が与えられる。第１、第４、第
７及び第８のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい
。
本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１
のノードと、第２のノードと、を有する。第２の回路は、第１及び第２のインバータ回路
と、第１乃至第６のトランジスタと、第３のノードと、第４のノードと、第１の配線と、
を有する。第３の回路は、第７及び第８のトランジスタと、第２の配線と、を有する。第
１のノードは、第１の電位及び第２の電位の一方を保持する機能を有する。第２のノード
は、第１の電位及び第２の電位の他方を保持する機能を有する。第１のノードは、第１の
インバータ回路及び第１のトランジスタを介して、第３のノードに電気的に接続される。
第１のノードは、第２及び第３のトランジスタを介して、第１の配線に電気的に接続され
る。第２のノードは、第２のインバータ回路及び第４のトランジスタを介して、第４のノ
ードに電気的に接続される。第２のノードは、第５及び第６のトランジスタを介して、第
１の配線に電気的に接続される。第２のトランジスタのゲートは、第３のノードに電気的
に接続される。第５のトランジスタのゲートは、第４のノードに電気的に接続される。第
２の配線は、第７のトランジスタを介して、第３のノードに電気的に接続される。第２の
配線は、第８のトランジスタを介して、第４のノードに電気的に接続される。第１の配線
は、第２の電位が与えられる。第２の配線は、第１の電位が与えられる。第１、第４、第
７及び第８のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい
。
上記態様において、第１の電位は、第２の電位よりも高いことが好ましい。
上記態様において、第３のノードは、第１乃至第３の回路への電源電位の供給が停止され
た状態において、第２のノードに与えられた電位を保持する。第４のノードは、第１乃至
第３の回路への電源電位の供給が停止された状態において、第１のノードに与えられた電
位を保持する。
本発明の一態様は、上記態様に記載の半導体装置と、表示装置、マイクロフォン、スピー
カー、操作キー、または、筐体と、を有する電子機器である。
本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なく
とも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又
はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領
域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるも
のである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
や領域においては同じ回路ブロックで別々の機能を実現しうるように設けられている場合
もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定
するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては
一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合も
ある。
本明細書において、トランジスタがオン状態（単にオンと呼ぶ場合もある）とは、ｎチャ
ネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔ
ｈ）よりも高い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態を
いう。また、トランジスタがオフ状態（単にオフと呼ぶ場合もある）とは、ｎチャネル型
トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、Ｖ
ｇｓがＶｔｈよりも高い状態をいう。また、本明細書において、オフ電流とは、トランジ
スタがオフ状態にあるときのドレイン電流をいう。例えば、ｎチャネル型のトランジスタ
のオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トラ
ンジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流
が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶ
ｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場
合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．
１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２
Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジス
タが含まれる半導体装置等に要求されるＶｄｓ、または、当該トランジスタが含まれる半
導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
本発明の一態様により、消費電力を低減する半導体装置を提供することが可能になる。又
は、本発明の一態様により、消費電力を低減する半導体装置の駆動方法を提供することが
可能になる。又は、本発明の一態様により、電源電位の供給の停止と再開に伴う動作遅延
を抑制する半導体装置を提供することが可能になる。又は、本発明の一態様により、電源
電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置の駆動方法を提供すること
が可能になる。又は、本発明の一態様は、新規な半導体装置及びその駆動方法を提供する
ことが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するための回路図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 トランジスタの上面図及び断面図。 トランジスタの断面図及びトランジスタのエネルギーバンド図。 トランジスタの上面図及び断面図。 半導体装置の断面及び回路を説明する図。 電子機器の一例を示す図。 ＲＦタグの一例を示す図。 半導体装置の回路動作のシミュレーション結果を示す図。 半導体装置の回路動作のシミュレーション結果を示す図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。また、以下に説明する実施の形態
および実施例において、同一部分又は同様の機能を有する部分には同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成及びその駆動方法につい
て説明する。
〈〈回路構成〉〉
図１及び図２に示す回路図は、本発明の一態様である半導体装置の回路図である。図１に
示す半導体装置１０は、記憶回路１００（第１の記憶回路ともいう）と記憶回路１２０（
第２の記憶回路ともいう）とに大別することができる。また、図２に示す半導体装置１１
は、図１に示す半導体装置１０に、プリチャージ回路１３０を追加したものである。
〈記憶回路１００〉
図１に示す記憶回路１００は、電源電位の供給が継続されている期間において、データに
対応する電位の保持ができる回路である。
記憶回路１００は、インバータ回路１０１、インバータ回路１０２、スイッチ１０３、イ
ンバータ回路１０４及びスイッチ１０５を有している。また、記憶回路１００は、電源電
位が供給されている期間において、１又は０に対応する電位をデータとして保持すること
が可能なノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２を有する。
また、記憶回路１００は、データ信号Ｄ、クロック信号Ｃ、及び反転クロック信号ＣＢが
入力され、信号Ｑを出力する。
インバータ回路１０１の入力端子はノードＮｏｄｅ＿１に接続され、インバータ回路１０
１の出力端子はノードＮｏｄｅ＿２に接続されている。
インバータ回路１０２の入力端子はノードＮｏｄｅ＿２に接続され、インバータ回路１０
２の出力端子はスイッチ１０５の一方の端子に接続されている。またスイッチ１０５の他
方の端子はノードＮｏｄｅ＿１に接続されている。スイッチ１０５は反転クロック信号Ｃ
Ｂによってオン又はオフが制御される。
スイッチ１０３の一方の端子はデータ信号Ｄが与えられる配線に接続されている。スイッ
チ１０３の他方の端子はノードＮｏｄｅ＿１に接続されている。スイッチ１０３は、クロ
ック信号Ｃによってオン又はオフが制御される。
インバータ回路１０４の入力端子はノードＮｏｄｅ＿２に接続され、インバータ回路１０
４の出力端子は、データ信号Ｑを与える配線に接続されている。
インバータ回路１０１、１０２、１０４には、電位Ｖ１と電位Ｖ２（Ｖ１＞Ｖ２とする）
が電源電位として供給される。この電位Ｖ１及び電位Ｖ２が、記憶回路１００の電源電位
として供給される。インバータ回路１０１、１０２、１０４は、入力端子に電位Ｖ１を印
加すると出力端子に電位Ｖ２を出力し、入力端子に電位Ｖ２を印加すると出力端子に電位
Ｖ１を出力する。
なお、一例として、電位Ｖ１は、高電源電位ＶＤＤであり、電位Ｖ２は、低電源電位ＶＳ
Ｓとする。なお電位Ｖ２は、グラウンド電位ＧＮＤでもよい。
なお、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２にデータ「１」を保持するとは、ノード
Ｎｏｄｅ＿１、ノードＮｏｄｅ＿２の電位が電位Ｖ１であることに対応するものとして説
明する。また、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２にデータ「０」を保持するとは
、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２の電位が電位Ｖ２であることに対応するもの
として説明する。
なお前述したように、電位Ｖ１は電位Ｖ２より高い。そのため、電位Ｖ１に基づいて各ノ
ードまたは各端子に、保持または印加される電位を「Ｈレベル」の電位、電位Ｖ２に基づ
いて各ノードまたは各端子に、保持または印加される電位を「Ｌレベル」の電位というこ
ともある。
ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位は、互いに反転した信号が保
持される関係にある。すなわち、ノードＮｏｄｅ＿１は、Ｈレベル及びＬレベルの一方の
電位を保持し、ノードＮｏｄｅ＿２は、Ｈレベル及びＬレベルの他方の電位を保持する。
スイッチ１０３及び１０５は、一例としてアナログスイッチで構成すればよい。他にもス
イッチ１０３及び１０５には、トランジスタを用いることもできる。
なおインバータ回路１０１及びスイッチ１０５は、別々の構成として示しているが、クロ
ックドインバータを用いることで一つの構成としてもよい。
なお記憶回路１００は、図１に示した回路に限定されず、例えば揮発性のレジスタ、フリ
ップフロップ、又はラッチ回路などを用いることができる。記憶回路１００は、適用する
データの種類に応じて、レジスタであれば、Ｄ型レジスタ、Ｔ型レジスタ、ＪＫ型レジス
タ、又はＲＳ型レジスタのいずれかを用いることができる。また、記憶回路１００は、適
用するデータの種類に応じて、フリップフロップであれば、Ｄ型フリップフロップ、Ｔ型
フリップフロップ、ＪＫ型フリップフロップ、又はＲＳ型フリップフロップのいずれかを
用いることができる。
ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に保持される電位は、電源電位の供給が停止する期間
において、記憶回路１２０に退避される（図中、点線矢印Ｓａｖｅ）。記憶回路１２０に
退避された電位は、電源電位の供給が再開する期間において、記憶回路１００に復元され
る。なお記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に保持される電位は、電源
電位の供給が停止すると共に、消失する。
なお、本明細書中における電源電位の供給の停止とは、電位Ｖ１が与えられる配線の電位
を電位Ｖ１から電位Ｖ２に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２
）を０に切り替えることをいう。例えば、半導体装置１０における電源電位の供給の停止
は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチを
オンからオフに切り替えることでもよい。例えば、半導体装置１０における電源電位の供
給の停止は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイッチを設け、該ス
イッチをオンからオフに切り替えることでもよい。
なお、本明細書中における電源電位の供給の再開とは、電位Ｖ１が与えられる配線の電位
を電位Ｖ２から電位Ｖ１に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２
）を０から０を超える値に切り替えることをいう。例えば、半導体装置１０における電源
電位の供給の再開は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設
け、該スイッチをオフからオンに切り替えることでもよい。例えば、半導体装置１０にお
ける電源電位の供給の再開は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイ
ッチを設け、該スイッチをオフからオンに切り替えることでもよい。
なお、本明細書中における電源電位の供給の継続とは、電位Ｖ１が与えられる配線の電位
を電位Ｖ１で保持することで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２）が０を超える
値となる電位Ｖ１の印加を継続することをいう。例えば、半導体装置１０における電源電
位の供給の継続は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設け
、該スイッチをオンにし続けることで行ってもよい。例えば、半導体装置１０における電
源電位の供給の継続は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイッチを
設け、該スイッチをオンにし続けることで行ってもよい。
〈記憶回路１２０〉
図１に示す記憶回路１２０は、電源電位の供給が停止されている期間において、データに
対応する電位の保持ができる回路である。
記憶回路１２０は、トランジスタ１２１と、容量素子１２２と、トランジスタ１２３と、
トランジスタ１２４と、トランジスタ１２５と、容量素子１２６と、トランジスタ１２７
と、トランジスタ１２８を有する。また、記憶回路１２０は、少なくとも電源電位の供給
が停止している期間において、１又は０に対応する電位をデータとして保持することが可
能なノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４を有する。
ノードＮｏｄｅ＿３は、少なくとも電源電位の供給が停止する期間において、ノードＮｏ
ｄｅ＿１の電位を保持する。ノードＮｏｄｅ＿４は、少なくとも電源電位の供給が停止す
る期間において、ノードＮｏｄｅ＿２の電位を保持する。
トランジスタ１２１のゲートは、制御信号Ｓａｖｅ（図中、Ｓで表記）が与えられる配線
に接続されている。トランジスタ１２１のソース及びドレインの一方はノードＮｏｄｅ＿
１に接続されている。トランジスタ１２１のソース及びドレインの他方はノードＮｏｄｅ
＿３に接続されている。なおトランジスタ１２１は、一例として、ｎチャネル型のトラン
ジスタとして説明する。
容量素子１２２の一方の電極はノードＮｏｄｅ＿３に接続されている。容量素子１２２の
他方の電極は電位Ｖ２が与えられる配線に接続されている。なお容量素子１２２は、トラ
ンジスタ１２３のゲート容量等を大きくしておくことで、省略することが可能である。
トランジスタ１２３のゲートはノードＮｏｄｅ＿３に接続されている。トランジスタ１２
３のソース及びドレインの一方は電位Ｖ２が与えられる配線に接続されている。なおトラ
ンジスタ１２３は、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１２４のゲートは、制御信号Ｌｏａｄ（図中、Ｌで表記）が与えられる配線
に接続されている。トランジスタ１２４のソース及びドレインの一方はトランジスタ１２
３のソース及びドレインの他方に接続されている。トランジスタ１２４のソース及びドレ
インの他方はノードＮｏｄｅ＿２に接続されている。なおトランジスタ１２４は、一例と
して、ｎチャネル型のトランジスタとして説明する。
トランジスタ１２５のゲートは、制御信号Ｓａｖｅが与えられる配線に接続されている。
トランジスタ１２５のソース及びドレインの一方はノードＮｏｄｅ＿２に接続されている
。トランジスタ１２５のソース及びドレインの他方はノードＮｏｄｅ＿４に接続されてい
る。なおトランジスタ１２５は、一例として、ｎチャネル型のトランジスタとして説明す
る。
容量素子１２６の一方の電極はノードＮｏｄｅ＿４に接続されている。容量素子１２６の
他方の電極は電位Ｖ２が与えられる配線に接続されている。なお容量素子１２６は、トラ
ンジスタ１２７のゲート容量等を大きくしておくことで、省略することが可能である。
トランジスタ１２７のゲートはノードＮｏｄｅ＿４に接続されている。トランジスタ１２
７のソース及びドレインの一方は電位Ｖ２が与えられる配線に接続されている。なおトラ
ンジスタ１２７は、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１２８のゲートは制御信号Ｌｏａｄが与えられる配線に接続されている。ト
ランジスタ１２８のソース及びドレインの一方はトランジスタ１２７のソース及びドレイ
ンの他方に接続されている。トランジスタ１２８のソース及びドレインの他方はノードＮ
ｏｄｅ＿１に接続されている。なおトランジスタ１２８は、一例として、ｎチャネル型の
トランジスタとして説明する。
制御信号Ｓａｖｅは、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿３との間の導通状態を切り
替えるための信号である。また制御信号Ｓａｖｅは、ノードＮｏｄｅ＿２とノードＮｏｄ
ｅ＿４との間の導通状態を切り替えるための信号である。図１の回路構成において、ノー
ドＮｏｄｅ＿１とノードＮｏｄｅ＿３との間、及びノードＮｏｄｅ＿２とノードＮｏｄｅ
＿４との間は、制御信号ＳａｖｅがＨレベルで導通状態となり、Ｌレベルで非導通状態と
なる。
制御信号ＳａｖｅをＨレベルに切り替えることで、記憶回路１００のノードＮｏｄｅ＿１
、Ｎｏｄｅ＿２のデータは、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に格納することができる
。また、制御信号ＳａｖｅをＬレベルに切り替えることで、ノードＮｏｄｅ＿３、Ｎｏｄ
ｅ＿４は、電気的にフローティングとなり、データを電位として保持し続けることができ
る。
制御信号Ｌｏａｄは、ノードＮｏｄｅ＿２とトランジスタ１２３のソース及びドレインの
他方との導通状態を切り替えるための信号である。また制御信号Ｌｏａｄは、ノードＮｏ
ｄｅ＿１とトランジスタ１２７のソース及びドレインの他方との導通状態を切り替えるた
めの信号である。図１の回路構成において、ノードＮｏｄｅ＿２とトランジスタ１２３の
ソース及びドレインの他方との間、及びノードＮｏｄｅ＿１とトランジスタ１２７のソー
ス及びドレインの他方との間は、制御信号ＬｏａｄがＨレベルで導通状態となり、Ｌレベ
ルで非導通状態となる。
電源電位の供給が停止している期間において、記憶回路１２０のノードＮｏｄｅ＿３、Ｎ
ｏｄｅ＿４に電位として保持されるデータは、電源電位の供給再開時に、制御信号Ｌｏａ
ｄの制御により、記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に復元することが
可能である（図中、点線矢印Ｌｏａｄ）。
例えば、電源電位の供給を停止する前に、ノードＮｏｄｅ＿３にノードＮｏｄｅ＿１に格
納されている電位Ｖ１に対応するデータ「１」を格納し、ノードＮｏｄｅ＿４にノードＮ
ｏｄｅ＿２に格納されている電位Ｖ２に対応するデータ「０」を格納している場合を考え
る。なお、電源電位の供給を停止しても、ノードＮｏｄｅ＿３の電位は電位Ｖ１、ノード
Ｎｏｄｅ＿４の電位は電位Ｖ２を保つが、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位は不
定値となる。
ここで、トランジスタ１２３は、ゲートの電位Ｖ１が電位Ｖ２より高いため、トランジス
タ１２７よりもチャネル抵抗が低い。そのため、制御信号ＬｏａｄをＨレベルとして、ト
ランジスタ１２４及びトランジスタ１２８を導通状態とした場合、ノードＮｏｄｅ＿２に
接続されたトランジスタ１２４のソース及びドレインの他方の電位は、ノードＮｏｄｅ＿
１に接続されたトランジスタ１２８のソース及びドレインの他方の電位よりも低くなる。
記憶回路１００側では、トランジスタ１２４及びトランジスタ１２８が導通状態となると
共に、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿２とで電位差が生じることになる。
この電位差により、記憶回路１００における電源電位の供給を再開する際に、ノードＮｏ
ｄｅ＿２を電位Ｖ２とし、ノードＮｏｄｅ＿１を電位Ｖ１とすることができる。このとき
のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位に対応するデータは、記憶回路１２０のノー
ドＮｏｄｅ＿３、Ｎｏｄｅ＿４にデータを保持した際、言い換えれば電源電位の供給を停
止する直前の、記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータに一致する
。
トランジスタ１２１、１２５は、チャネル形成領域にシリコンよりもバンドギャップが広
く、真性キャリア密度がシリコンよりも低い半導体材料を用いればよい。例えば、当該半
導体材料として酸化物半導体が好ましい。チャネル形成領域に酸化物半導体を用いた酸化
物半導体トランジスタはオフ電流値が著しく小さい。ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４
に対する電荷の供給経路は、トランジスタ１２１、１２５のソース及びドレインを介する
経路のみである。ここで、トランジスタ１２１、１２５を酸化物半導体トランジスタとす
ることで、これらトランジスタがオフする期間においては、ノードＮｏｄｅ＿３、Ｎｏｄ
ｅ＿４の電位を概略一定に保持することが可能である。その結果、ノードＮｏｄｅ＿３、
Ｎｏｄｅ＿４は、電源電位が供給されるか否かに依存せずにデータを保持することが可能
である。すなわち、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４には記憶回路１００のノードＮｏ
ｄｅ＿１、Ｎｏｄｅ＿２で保持されているデータを退避させることが可能である。なお、
オフ電流が著しく小さいとは、室温において、チャネル幅１μｍあたりの規格化されたオ
フ電流が１０×１０−２１Ａ以下であることをいう。
また、トランジスタ１２３、１２４、１２７、１２８は、各種の半導体材料を用いて構成
することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いることがで
きる。また、化合物半導体又は酸化物半導体を用いることも可能である。なお、トランジ
スタ１２３、１２４、１２７、１２８としては、移動度が高いトランジスタ（例えば、チ
ャネルが単結晶シリコンに形成されるトランジスタなど）を適用することが好ましい。
なお、図１の構成では、ノードＮｏｄｅ＿１の電位Ｖ１をノードＮｏｄｅ＿３に格納する
際に、電位Ｖ１よりも、トランジスタ１２１のしきい値電圧分だけ低下した電位が、デー
タとしてノードＮｏｄｅ＿３に格納されてしまう。その結果、ノードＮｏｄｅ＿２の電位
を復元させる際に、トランジスタ１２３のオン電流が小さくなり、復元に要する時間が長
くなってしまう。特に、ノードＮｏｄｅ＿２の電位が、何らかの処理によって、Ｈレベル
になっている状態でデータの復元を行うと、ノードＮｏｄｅ＿２の電位はＨレベルからＬ
レベルへと遷移するため、なおさらデータの復元に時間を要する。ノードＮｏｄｅ＿２の
電位の復元に要する時間が長くなると、インバータ回路１０１、１０２、１０４において
、電位Ｖ１を与える配線と電位Ｖ２を与える配線が導通状態となる時間が長くなり、貫通
電流及び消費電力が増大してしまう。
また、図１の構成では、ノードＮｏｄｅ＿１の電位Ｖ１をノードＮｏｄｅ＿３に格納する
際に、トランジスタ１２１はｎ型トランジスタであるため、ノードＮｏｄｅ＿３の電位が
上昇するにつれてトランジスタ１２１のゲートとソース間の電位（Ｖｇｓ）が低くなり、
トランジスタ１２１のオン電流は減少する。その結果、Ｎｏｄｅ＿３に電位Ｖ１を格納す
るために必要な時間が長くなってしまう。
上記の問題点を解決するために、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４にデータを格納する
前に、これらノードの電位を、予めＨレベルに設定（プリチャージ）することが好ましい
。
予めノードＮｏｄｅ＿３、Ｎｏｄｅ＿４をプリチャージすることで、トランジスタ１２１
またはトランジスタ１２５のしきい値による、ノードＮｏｄｅ＿３またはノードＮｏｄｅ
＿４に格納する電位の低下を防ぎ、ノードＮｏｄｅ＿１またはノードＮｏｄｅ＿２のデー
タ復元に要する時間を短くすることができる。また、データの復元を高速で行うことで、
インバータ回路１０１、１０２、１０４に流れる貫通電流を抑制し、消費電力を低減する
ことができる。
また、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４をプリチャージした後の、これらノードへのデ
ータの書き込み動作は、Ｌレベルの電位の書き込みのみ行えばよい（Ｈレベルの電位の書
き込みは省略できる）。Ｌレベルの電位の書き込みは、トランジスタ１２１またはトラン
ジスタ１２５のＶｇｓを一定に保つことができるので、Ｈレベルの電位の書き込みでみら
れたオン電流の減少は発生せず、データ書き込みを短時間で済ませることができる。
〈プリチャージ回路１３０〉
以下では、上記プリチャージ動作を実現するためのプリチャージ回路１３０について、図
２を用いて説明を行う。なお、図２に示す記憶回路１００及び記憶回路１２０は、図１に
示す当該回路と同一であり、説明を省略する。
図２に示すプリチャージ回路１３０は、記憶回路１２０に記憶回路１００のデータを退避
させる前に、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４にＨレベルの電位を入力することができ
る回路である。
プリチャージ回路１３０はインバータ回路１３１と、インバータ回路１３２と、トランジ
スタ１３３と、トランジスタ１３４と、トランジスタ１３５と、を有する。また、プリチ
ャージ回路１３０は、電位Ｖ１よりも高電位を保持することができるノードＦＮを有する
。
インバータ回路１３１の入力端子はプリチャージ信号ＰＣが与えられる配線に接続され、
インバータ回路１３１の出力端子はインバータ回路１３２の入力端子に接続される。
トランジスタ１３３のゲートは電位Ｖ１が与えられる配線に接続され、トランジスタ１３
３のソース及びドレインの一方はプリチャージ信号ＰＣが与えられる配線に接続され、ト
ランジスタ１３３のソース及びドレインの他方は、ノードＦＮに接続される。なおトラン
ジスタ１３３は、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１３４のゲートはノードＦＮに接続され、トランジスタ１３４のソース及び
ドレインの一方はインバータ回路１３２の出力端子に接続され、トランジスタ１３４のソ
ース及びドレインの他方はノードＮｏｄｅ＿３に接続される。なおトランジスタ１３４は
、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１３５のゲートはノードＦＮに接続され、トランジスタ１３５のソース及び
ドレインの一方はインバータ回路１３２の出力端子に接続され、トランジスタ１３５のソ
ース及びドレインの他方はノードＮｏｄｅ＿４に接続される。なおトランジスタ１３５は
、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１３４、１３５は、プリチャージ信号ＰＣのノードＮｏｄｅ＿３、Ｎｏｄｅ
＿４への入力を制御する機能を有する。
インバータ回路１３１、１３２はプリチャージ信号ＰＣの信号伝達に遅延を与える機能を
有する。プリチャージ信号ＰＣは、トランジスタ１３３を介してトランジスタ１３４、１
３５のゲートに入力される。また、プリチャージ信号ＰＣは、インバータ回路１３１、１
３２を介して、トランジスタ１３４のソース及びドレインの一方と、トランジスタ１３５
のソース及びドレインの一方に入力される。インバータ回路１３１、１３２を経由したプ
リチャージ信号ＰＣは、信号伝達に遅延が生じ、トランジスタ１３３を経由したプリチャ
ージ信号ＰＣよりも遅れて、トランジスタ１３４、１３５に入力される。すなわち、トラ
ンジスタ１３４、１３５は、ゲートにＨレベルの電位が与えられた後、遅れてソース及び
ドレインの一方の電位がＨレベルとなる。このときに、ゲートとソース及びドレインの間
で発生する容量結合により、ノードＦＮの電位（トランジスタ１３４、１３５のゲート電
位）は、”Ｖ１＋ΔＶ（ΔＶ＞０）”となり、高電源電位である電位Ｖ１以上の電位が与
えられる。ここでΔＶはゲートとソース及びドレイン間で発生する容量結合（以下、ブー
スティング効果と呼ぶ。）による増加分の電位を表す。
もし、インバータ回路１３１、１３２が存在しない場合は、トランジスタ１３４、１３５
のしきい値電圧分だけ低下した電位が、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に入力され、
プリチャージが充分に行われない可能性があるが、インバータ回路１３１、１３２が存在
することで、ブースティング効果が発生し、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に充分な
Ｈレベルの電位を与えることができる。
なお、プリチャージ回路１３０に、インバータ回路１３１、１３２からなる２段のインバ
ータ回路を設けたが、ブースティング効果で必要とされる遅延時間に応じて、ｎ段（ｎは
２以上の偶数）のインバータ回路を設ければよい。
トランジスタ１３３は、ノードＦＮの電位が高電位電源の電位を超える電位”Ｖ１＋ΔＶ
（ΔＶ＞０）”となった時に電位を保持する機能を有する。
なお、トランジスタ１３４、１３５は、チャネル形成領域にシリコンよりもバンドギャッ
プが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いればよい。例えば、
当該半導体材料として酸化物半導体が好ましい。チャネル形成領域に酸化物半導体を用い
た酸化物半導体トランジスタはオフ電流値が著しく小さい。トランジスタ１３４、１３５
を酸化物半導体トランジスタとすることで、これらトランジスタがオフする期間において
は、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４の電位を概略一定に保持することが可能である。
また、トランジスタ１３３及びインバータ回路１３１、１３２は、各種の半導体材料を用
いて構成することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いる
ことができる。また、化合物半導体又は酸化物半導体を用いることも可能である。なお、
トランジスタ１３３及びインバータ回路１３１、１３２としては、移動度が高いトランジ
スタ（例えば、チャネルが単結晶シリコンに形成されるトランジスタなど）を適用するこ
とが好ましい。
〈〈タイミングチャート〉〉
次に、図２で示した半導体装置１１の回路動作について、図３に示すタイミングチャート
を用いて説明を行う。
図３に示すタイミングチャート図においてＣは、クロック信号Ｃが与えられる配線の電位
を表す。またＣＢは、反転クロック信号ＣＢが与えられる配線の電位を表す。またＤは、
データ信号Ｄが与えられる配線の電位を表す。またＱは、信号Ｑが与えられる配線の電位
を表す。またＳは、制御信号Ｓａｖｅが与えられる配線の電位を表す。またＬは、制御信
号Ｌｏａｄが与えられる配線の電位を表す。またＰＣは、プリチャージ信号ＰＣが与えら
れる配線の電位を表す。またＦＮは、プリチャージ回路１３０のノードＦＮの電位を表す
。またＮｏｄｅ＿３は、ノードＮｏｄｅ＿３の電位を表す。またＮｏｄｅ＿４は、ノード
Ｎｏｄｅ＿４の電位を表す。
図３に示すタイミングチャート図において、時刻Ｔ０乃至Ｔ６は、動作のタイミングを説
明するために付したものである。
時刻Ｔ０において、クロック信号Ｃの電位がＨレベルになると、データ信号Ｄ（Ｈレベル
）の電位が記憶回路１００に取り込まれ、信号Ｑの電位がＨレベルになる。また、プリチ
ャージ信号ＰＣの電位がＬレベルからＨレベルに変化すると、プリチャージ信号ＰＣは、
トランジスタ１３３を介して、トランジスタ１３４、１３５のゲートに入力され、また、
プリチャージ信号ＰＣは、インバータ回路１３１、１３２を介して、トランジスタ１３４
のソース及びドレインの一方と、トランジスタ１３５のソース及びドレインの一方に入力
される。前述したように、トランジスタ１３４、１３５は、ゲート電位がＨレベルに変化
した後に、遅れてソース及びドレインの一方の電位がＨレベルへと変化する。このとき、
ゲートとソース及びドレイン間で発生する容量結合により、ノードＦＮの電位（トランジ
スタ１３４、１３５のゲート電位）は、ブースティング効果で高電源電位を超える電位”
Ｖ１＋ΔＶ（ΔＶ＞０）”となり、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４にＨレベルの電位
を書き込むことができる。
時刻Ｔ１においてプリチャージ信号ＰＣの電位をＬレベルにすると、プリチャージ動作が
終了する。ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４は電気的にフローティングとなり、Ｈレベ
ルの電位を維持する。
時刻Ｔ２において制御信号Ｓａｖｅの電位をＨレベルにすると、記憶回路１００から記憶
回路１２０へのデータの退避動作が開始される。ノードＮｏｄｅ＿３はノードＮｏｄｅ＿
１と同じＨレベルの電位を維持する。一方、ノードＮｏｄｅ＿４はノードＮｏｄｅ＿２と
同じＬレベルの電位に変化する。
時刻Ｔ３において制御信号Ｓａｖｅの電位をＬレベルにすると、記憶回路１００から記憶
回路１２０へのデータの退避動作が終了する。ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４は電気
的にフローティングであるため、ノードＮｏｄｅ＿３の電位はＨレベル、ノードＮｏｄｅ
＿４の電位はＬレベルをそれぞれ維持する。
時刻Ｔ４においてクロック信号Ｃの電位がＨレベルになると、データ信号Ｄの電位（Ｌレ
ベル）が記憶回路１００に取り込まれ、信号Ｑの電位がＬレベルになる。
時刻Ｔ４から時刻Ｔ５の間の期間に、半導体装置１１の電源電位の供給を停止してもよい
。電源電位の供給を停止すれば、記憶回路１００が保持していたデータは消去されてしま
うが、記憶回路１２０に退避させたデータは消去されずに残る。
半導体装置１１に電源電位の供給が再開された後の時刻Ｔ５において、制御信号Ｌｏａｄ
の電位をＨレベルにすると、記憶回路１２０から記憶回路１００へのデータの復元が開始
される。ノードＮｏｄｅ＿４の電位はＬレベルであるため、ノードＮｏｄｅ＿１と電位Ｖ
２が与えられる配線は非導通を維持し、ノードＮｏｄｅ＿１の電位は変化しない。一方で
、ノードＮｏｄｅ＿３の電位はＨレベルであるため、ノードＮｏｄｅ＿２と電位Ｖ２が与
えられる配線は導通し、ノードＮｏｄｅ＿２の電位はＬレベルに変化する。ノードＮｏｄ
ｅ＿２の電位がＬレベルになると、インバータ回路１０２によってノードＮｏｄｅ＿１の
電位がＨレベルに変化する。出力データＱは、退避動作が完了した時刻Ｔ３以前の電位で
あるＨレベルの電位に復元される。
時刻Ｔ６において制御信号Ｌｏａｄの電位をＬレベルにすると、記憶回路１２０から記憶
回路１００へのデータの復元が終了する。
以上の回路動作により、記憶回路１２０へのプリチャージ、記憶回路１００から記憶回路
１２０へのデータ退避及び記憶回路１２０から記憶回路１００へのデータ復元が実現でき
る。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の変形例について説明する。
〈変形例１〉
図４に示す半導体装置２０は、図２の半導体装置１１における記憶回路１２０を、記憶回
路１２０ａとした場合である。なお、半導体装置２０の記憶回路１００及びプリチャージ
回路１３０は、半導体装置１１と同一である。
記憶回路１２０ａは、記憶回路１２０と同様に、電源電位の供給が停止されている期間に
おいて、データの電位の保持ができる回路である。
記憶回路１２０ａは、記憶回路１２０と比較して、インバータ回路２２９及びインバータ
回路２３０が追加され、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２との結線関係が異なる。
半導体装置２０において、ノードＮｏｄｅ＿１にデータ「１」が与えられ、ノードＮｏｄ
ｅ＿２にデータ「０」が与えられている場合、電源電位の供給を停止する前に、ノードＮ
ｏｄｅ＿３にデータ「０」が格納され、ノードＮｏｄｅ＿４にデータ「１」が格納される
。電源電位の供給が開始されると、トランジスタ１２７、１２８を介して、ノードＮｏｄ
ｅ＿２に電位Ｖ２が与えられる。その結果、ノードＮｏｄｅ＿１にデータ「１」が与えら
れ、ノードＮｏｄｅ＿２にデータ「０」が与えられる。すなわち、記憶回路１００は、電
源電位の供給が停止される前の状態に復帰する。
半導体装置２０のその他の構成要素に関する詳細は、半導体装置１１の記載を参照すれば
よい。
半導体装置２０は、半導体装置１１と比較して、誤動作を軽減することが可能になる。具
体的に説明すると、制御信号Ｓａｖｅの電位をＨレベルにしてトランジスタ１２１、１２
５を導通状態とする際、半導体装置１１において、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４か
らノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に電荷が移動することで、逆にノードＮｏｄｅ＿１
、Ｎｏｄｅ＿２のデータが書き換わってしまうといった誤動作が起こりえる。特にデータ
の保持特性を向上する目的で容量素子１２２、１２６の静電容量を大きくするときに前述
の誤動作が生じやすくなる。
一方、半導体装置２０においては、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４から直接、ノード
Ｎｏｄｅ＿１、Ｎｏｄｅ＿２に電荷が移動する経路がないので、ノードＮｏｄｅ＿１、Ｎ
ｏｄｅ＿２のデータが書き換わることが起こりにくい。そのため、容量素子１２２、１２
６の静電容量を大きくしても前述の誤動作が生じにくい。
半導体装置２０は、誤動作が起きる可能性が低いため、半導体装置の信頼性を高めること
が可能になる。
〈変形例２〉
図１８に示す半導体装置２１は、図２の半導体装置１１におけるプリチャージ回路１３０
を、プリチャージ回路１３０ａとした場合である。なお、半導体装置２１の記憶回路１０
０及び記憶回路１２０は、半導体装置１１と同一である。
プリチャージ回路１３０ａは、プリチャージ回路１３０と比較して、トランジスタ１３３
、インバータ回路１３１、１３２が省略されている。また、トランジスタ１３４、１３５
には信号ＰＣ１が与えられている。
信号ＰＣ１の電位は、信号ＰＣの電位に、トランジスタ１３４又はトランジスタ１３５の
しきい値を足し合わせた電位よりも、高いことが好ましい。こうすることで、Ｈレベルの
電位よりも、トランジスタ１３４、１３５のしきい値電圧分だけ低下した電位が、ノード
Ｎｏｄｅ＿３、Ｎｏｄｅ＿４に入力されることを防ぐことが可能になる。
また、プリチャージ回路１３０ａは、トランジスタの数が少ない。そのため、半導体装置
２１は、プリチャージ回路１３０ａを採用することで、回路の占有面積を小さくすること
が可能になる。
半導体装置２１のその他の構成要素に関する詳細は、半導体装置１１の記載を参照すれば
よい。
〈変形例３〉
図１９に示す半導体装置２２は、図４の半導体装置２０におけるプリチャージ回路１３０
を、プリチャージ回路１３０ａとした場合である。なお、半導体装置２２の記憶回路１０
０及び記憶回路１２０ａは、半導体装置２０と同一である。
半導体装置２２の各構成要素に関する詳細は、半導体装置１１、２０、２１の記載を参照
すればよい。
半導体装置２２は、プリチャージ回路１３０ａを採用することで、回路の占有面積を小さ
くすることが可能になる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態３）
本実施の形態では、本発明の一態様であるＰＬＤについて説明する。
図５はＰＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジ
ックアレイ３００は、アレイ状の複数のロジックエレメント（以下、ＬＥ）３０１を有す
る。ここでアレイ状とは、行列状にＬＥが周期的に配列していることを指し、配列は図５
の配列に限られない。
また、ＬＥ３０１を囲むように、複数の配線が形成されている。図５においては、これら
の配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される。配
線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０
４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及び垂
直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路と信
号の授受を行う。
複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂直
な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図５においてそれぞ
れ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入出力
端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意のＬＥ
３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられた配
線間の接続を切り替えるためのスイッチによって決定される。
スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コ
ンフィギュレーションデータに応じて決定される。スイッチ部３０２に設けられるコンフ
ィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレー
ションデータが電源電位の供給の停止により消失しないよう、不揮発性の記憶素子を有す
る構成とすることが好ましい。
図６は図５で示したＬＥ３０１のブロック図である。図６に示すＬＥ３０１は、一例とし
て、ルックアップテーブル（以下、ＬＵＴ）３１１、フリップフロップ３１２及びマルチ
プレクサ３１３を有する。また図６では、ＬＵＴ３１１及びマルチプレクサ３１３に接続
されて、コンフィギュレーションメモリ３１４、３１５が設けられている。
なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合、
記憶するコンフィギュレーションデータが電源電位の供給の停止により消失しないよう、
不揮発性の記憶素子を有する構成とすることが好ましい。
なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マルチ
プレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通のデータをい
う。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する
記憶回路をいう。
ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレーシ
ョンデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーシ
ョンデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信号
の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を含
む信号が出力される。
フリップフロップ３１２は、ＬＵＴ３１１から出力される信号を保持し、クロック信号Ｃ
に同期して当該信号に対応した出力信号が、マルチプレクサ３１３に出力される。
マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、フリップフロップ３１２から
の出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレーシ
ョンメモリ３１５に格納されているコンフィギュレーションデータに従って、上記２つの
出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号は
、出力端子３１７から出力される。
本発明の一態様では、フリップフロップ３１２といった回路内における一時的なデータの
記憶を行う回路に、上記実施の形態で示した半導体装置を用いることで、電源電位の供給
の停止によるフリップフロップ内のデータの消失を防ぐことができる。また、電源電位の
供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源
電位の供給を再開した後、短時間で上記データを復元することができる。よって、ＰＬＤ
を構成する複数のロジックエレメントにおいて、電源電位の供給の停止を行うことができ
る。従って、ＰＬＤの消費電力を小さく抑えることができる。
ここでスイッチ部３０２に設けられるコンフィギュレーションメモリとして用いることの
できる不揮発性の記憶素子の一例について図７（Ａ）に示す。図７（Ａ）に示す不揮発性
の記憶素子は、酸化物半導体を用いたトランジスタでコンフィギュレーションメモリを形
成する構成例である。コンフィギュレーションメモリに用いる不揮発性の記憶素子に、酸
化物半導体を用いたトランジスタのオフ電流が小さいという特性を利用してデータの保持
を行う構成を採用することで、トランジスタの作製工程によりコンフィギュレーションメ
モリを作製することができ、且つトランジスタ同士を積層して作製することができる等、
低コスト化の点でメリットが大きい。
なお、チャネル部に酸化物半導体層を有するトランジスタにおいて、オフ電流が極めて小
さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジ
スタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲート
には、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある
。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして
、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。
そのような場合には、情報を保持する期間において、記憶回路に電圧が供給されているこ
とになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電
力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとして
も、実質的には、記憶回路は不揮発性であると表現することができる。
図７（Ａ）に、一例として、スイッチ部３０２に設けられるコンフィギュレーションメモ
リ５００を示す。コンフィギュレーションメモリ５００は、ノードｍｅｍに保持されるコ
ンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との電気的な接続を制御する
。
図７（Ａ）に示すコンフィギュレーションメモリ５００は、トランジスタ５１１と、トラ
ンジスタ５１２と、トランジスタ５１３と、容量素子５１４と、を有する。
また図７（Ｂ）に、一例として、ＬＵＴ３１１及びマルチプレクサ３１３を制御可能なコ
ンフィギュレーションメモリ５２０を示す。コンフィギュレーションメモリ５２０は、ノ
ードｍｅｍ１、ｍｅｍ２に保持されるコンフィギュレーションデータに従って、出力端子
ＯＵＴの信号を制御する。電位ＶＨ及び電位ＶＬは、それぞれＬＵＴ３１１又はマルチプ
レクサ３１３を制御するための信号である。
図７（Ｂ）に示すコンフィギュレーションメモリ５２０は、トランジスタ５３１と、トラ
ンジスタ５３２と、トランジスタ５３３と、容量素子５３４と、トランジスタ５３５と、
トランジスタ５３６と、トランジスタ５３７と、容量素子５３８を有する。
トランジスタ５１１、５３１、５３５のチャネル形成領域には、シリコンよりもバンドギ
ャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いればよい。例え
ば、当該半導体材料として酸化物半導体が好ましい。一方、トランジスタ５１２、５１３
、５３２、５３３、５３６、５３７のチャネル形成領域には、例えばシリコンなどの半導
体材料を用いるとよい。
なお、図面において、トランジスタ５１１、５３１、５３５は、酸化物半導体をチャネル
形成領域に具備するトランジスタであることを示すために、ＯＳの符号を付している。
コンフィギュレーションメモリ５００の詳細について図７（Ａ）を参照して説明する。図
７（Ａ）に示すように、トランジスタ５１１のゲートは、第１のワード線５０２に接続さ
れている。また、トランジスタ５１１のソース及びドレインの一方はデータ線５０１に接
続されている。また、トランジスタ５１１のソース及びドレインの他方は、トランジスタ
５１２のゲート及び容量素子５１４に接続されている。トランジスタ５１２のソース及び
ドレインの一方は、端子Ｓ１に接続されている。トランジスタ５１２のソース及びドレイ
ンの他方は、トランジスタ５１３のソース及びドレインの一方に接続されている。トラン
ジスタ５１３のゲートは、第２のワード線５０３に接続されている。トランジスタ５１３
のソース及びドレインの他方は、端子Ｓ２に接続されている。
図７（Ａ）に示すコンフィギュレーションメモリ５００では、ノードｍｅｍにＨレベル又
はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジス
タ５１１は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍにコン
フィギュレーションデータを記憶することができる。コンフィギュレーションデータの電
位に応じてコンフィギュレーションメモリ５００では、トランジスタ５１２の導通状態が
制御される。そしてトランジスタ５１３を導通状態とするタイミングで、端子Ｓ１及び端
子Ｓ２間のオン又はオフの制御を実現することができる。
次いでコンフィギュレーションメモリ５２０の詳細について図７（Ｂ）を参照して説明す
る。図７（Ｂ）に示すように、トランジスタ５３１のゲートは、第１のワード線５４２に
接続されている。また、トランジスタ５３１のソース及びドレインの一方はデータ線５４
１に接続されている。また、トランジスタ５３１のソース及びドレインの他方は、トラン
ジスタ５３２のゲート及び容量素子５３４に接続されている。トランジスタ５３２のソー
ス及びドレインの一方は、電位ＶＨが与えられる配線に接続されている。トランジスタ５
３２のソース及びドレインの他方は、トランジスタ５３３のソース及びドレインの一方に
接続されている。トランジスタ５３３のゲートは、第２のワード線５４３に接続されてい
る。トランジスタ５３３のソース及びドレインの他方は、出力端子ＯＵＴに接続されてい
る。トランジスタ５３５のゲートは、第１のワード線５４２に接続されている。また、ト
ランジスタ５３５のソース及びドレインの一方は、インバータ回路５４０を介して、デー
タ線５４１に接続されている。また、トランジスタ５３５のソース及びドレインの他方は
、トランジスタ５３６のゲート及び容量素子５３８に接続されている。トランジスタ５３
６のソース及びドレインの一方は、電位ＶＬが与えられる配線に接続されている。トラン
ジスタ５３６のソース及びドレインの他方は、トランジスタ５３７のソース及びドレイン
の一方に接続されている。トランジスタ５３７のゲートは、第２のワード線５４３に接続
されている。トランジスタ５３７のソース及びドレインの他方は、出力端子ＯＵＴに接続
されている。
図７（Ｂ）に示すコンフィギュレーションメモリ５２０では、ノードｍｅｍ１、ｍｅｍ２
にＨレベル、Ｌレベルの組み合わせ、又はＬレベル、Ｈレベルの組み合わせに対応する電
位をコンフィギュレーションデータとして保持する。トランジスタ５３１、５３５は、オ
フ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ１、ｍｅｍ２にコンフ
ィギュレーションデータを記憶することができる。コンフィギュレーションメモリ５２０
では、コンフィギュレーションデータの電位に応じて、トランジスタ５３２、５３６の導
通状態が制御される。そしてトランジスタ５３３、５３７を導通状態とするタイミングで
、出力端子ＯＵＴより出力される信号を電位ＶＨ又は電位ＶＬに切り替える制御を実現す
ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態４）
本実施の形態では、本発明の一態様であるＣＰＵについて図を用いて説明を行う。
図８は、ＣＰＵ４００のブロック図の一例を示す図である。
ＣＰＵ４００は、一例として、プログラムカウンタ４１１、命令レジスタ４１２、命令デ
コーダ４１３、汎用レジスタ４１４、及びＡＬＵ４１５（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇ
ｉｃ ｕｎｉｔ）を有する。ＣＰＵ４００の外部には、ＣＰＵ４００とのデータの入出力
を行うための主記憶装置４０１が設けられる。
プログラムカウンタ４１１は、主記憶装置４０１から読み出す（フェッチする）命令（コ
マンド）のアドレスを指定する機能を有する。命令レジスタ４１２は、主記憶装置４０１
から命令デコーダ４１３に送られるデータを一時的に記憶する機能を有する。命令デコー
ダ４１３は、入力されたデータをデコードし、汎用レジスタ４１４のレジスタを指定する
機能を有する。また、命令デコーダ４１３は、ＡＬＵ４１５の演算方法を指定する信号を
生成する機能を有する。汎用レジスタ４１４は、主記憶装置４０１から読み出されたデー
タ、ＡＬＵ４１５の演算処理の途中で得られたデータ、或いはＡＬＵ４１５の演算処理の
結果得られたデータ、などを記憶する機能を有する。ＡＬＵ４１５は、四則演算、論理演
算などの各種演算処理を行う機能を有する。なお、ＣＰＵ４００には、別途データキャッ
シュ等を設け、演算結果などを一時的に記憶する回路があってもよい。
次いで、ＣＰＵ４００の動作について説明する。
まず、プログラムカウンタ４１１が、主記憶装置４０１に記憶された命令のアドレスを指
定する。次いで、プログラムカウンタ４１１に指定された命令が、主記憶装置４０１から
読み出され、命令レジスタ４１２に記憶される。
命令デコーダ４１３は、命令レジスタ４１２に記憶されたデータをデコードし、汎用レジ
スタ４１４及びＡＬＵ４１５にデータを渡す。具体的には、汎用レジスタ４１４内のレジ
スタを指定する信号、及びＡＬＵ４１５での演算方法指定等の信号を生成する。
汎用レジスタ４１４は、命令デコーダ４１３が指定したデータを、ＡＬＵ４１５又は主記
憶装置４０１に出力する。ＡＬＵ４１５は、命令デコーダ４１３が指定した演算方法に基
づいて、演算処理を実行し、演算結果を汎用レジスタ４１４に記憶させる。
命令の実行が終了すると、ＣＰＵ４００は、上記一連の動作（命令の読み出し、命令のデ
コード、命令の実行）を再び繰り返す。
本発明の一態様では、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４
１３、汎用レジスタ４１４といった回路内における一時的なデータの記憶を行うレジスタ
に、実施の形態１及び２で示した半導体装置を用いることで、電源電位の供給の停止によ
るレジスタ内のデータの消失を防ぐことができる。また、電源電位の供給を停止する前に
保持していたデータの退避を短時間で行うことができ、さらに、電源電位の供給を再開し
た後、短時間で上記データを復元することができる。よって、ＣＰＵ４００全体、又はＣ
ＰＵ４００を構成する各種回路において、電源電位の供給の停止を行うことができる。従
って、ＣＰＵ４００の消費電力を小さく抑えることができる。
次いで、ＣＰＵ４００に対して電源電位の供給を停止又は再開するための構成を、一例と
して図９に示す。図９には、ＣＰＵ４００と、パワースイッチ４２１と、電源制御回路４
２２とを有する。
パワースイッチ４２１は、オン又はオフの状態に従って、ＣＰＵ４００への電源電位の供
給の停止又は再開を制御することができる。具体的には、電源制御回路４２２が、パワー
スイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを出力し、Ｃ
ＰＵ４００への電源電位の供給の停止又は再開を制御する。パワースイッチ４２１をオン
にすることで、電位Ｖ１、Ｖ２が与えられる配線より、ＣＰＵ４００への電源電位の供給
が行われる。またパワースイッチ４２１をオフにすることで、電位Ｖ１、Ｖ２が与えられ
る配線間の電流のパスが切断されるため、ＣＰＵ４００への電源電位の供給が停止する。
電源制御回路４２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ４２
１及びＣＰＵ４００の動作を統轄的に制御する機能を有する。具体的には、電源制御回路
４２２は、パワースイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿
ＥＮ、並びにレジスタで退避及び復元されるデータを制御する制御信号Ｓａｖｅ及び制御
信号Ｌｏａｄを出力する。制御信号Ｓａｖｅ及び制御信号Ｌｏａｄは、上述したように、
レジスタ内の電位の保持を揮発性の記憶回路、又は不揮発性の記憶部との間で退避及び復
元するための信号である。
次いで、図９に示したＣＰＵ４００、パワースイッチ４２１及び電源制御回路４２２の動
作の一例について説明する。
電源電位の供給を継続、若しくは停止又は再開する際、電源制御回路４２２に入力される
データＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ４００に
継続して入力される場合、電源制御回路４２２は電源電位の供給を継続するよう制御する
。またデータＤａｔａがＣＰＵ４００に間欠的に入力される場合、データＤａｔａが入力
されるタイミングに従って、電源制御回路４２２は電源電位の供給を停止又は再開するよ
う制御する。
なお、電源制御回路４２２は、ＣＰＵ４００への電源電位の供給が停止している間も継続
して電源電位の供給が行われる構成とすることが好ましい。当該構成とすることで、ＣＰ
Ｕ４００への電源電位の供給を停止又は再開を、所望のタイミングで行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態５）
本実施の形態では、上記実施の形態で用いた酸化物半導体トランジスタについて、図を用
いて説明する。なお、本実施の形態に示す酸化物半導体トランジスタは一例であり、上記
実施の形態に用いることができるトランジスタの形状はこれに限定されない。
〈酸化物半導体トランジスタの構成例〉
図１０（Ａ）乃至図１０（Ｄ）は、トランジスタ６００の上面図および断面図である。図
１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１０
（Ｂ）に相当し、図１０（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１０（Ｃ）に相
当し、図１０（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１０（Ｄ）に相当する。な
お、図１０（Ａ）乃至図１０（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、
または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖
線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ６００は、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、第１の酸化
物半導体６６１、第２の酸化物半導体６６２の順で形成された積層と、該積層の一部と電
気的に接続するソース電極６７１およびドレイン電極６７２と、該積層の一部、ソース電
極６７１の一部、およびドレイン電極６７２の一部を覆う第３の酸化物半導体６６３と、
該積層の一部、ソース電極６７１の一部、ドレイン電極６７２の一部、第３の酸化物半導
体６６３と重なるゲート絶縁膜６５３およびゲート電極６７３と、ソース電極６７１およ
びドレイン電極６７２、ならびにゲート電極６７３上の絶縁膜６５４と、絶縁膜６５４上
の絶縁膜６５５を有する。なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２
および第３の酸化物半導体６６３をまとめて、酸化物半導体６６０と呼称する。
なお、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又
は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）な
どの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）
に設けられている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）と、接触している。または、ソース電極６７１（および／又は、ドレイン電極６７２）
の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の
酸化物半導体６６１）などの半導体層の少なくとも一部（又は全部）と、接触している。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）と、電気的に接続されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）と、電気的に接続さ
れている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）に、近接して配置されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）に、近接して配置さ
れている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の横側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６
７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、
第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の横側に配置されている
。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の斜め上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の斜め上側に配置さ
れている。
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６
７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、
第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の上側に配置されている
。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上１０００ｎｍ以下、好まし
くはチャネル長が２０ｎｍ 以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ
以上３００ｎｍ以下のトップゲート型構造である。
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〈基板〉
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ６００のゲート電極６７３、ソース電極６
７１、およびドレイン電極６７２の一つは、上記の他のデバイスと電気的に接続されてい
てもよい。
〈下地絶縁膜〉
絶縁膜６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、酸化物半
導体６６０に酸素を供給する役割を担うことができる。したがって、絶縁膜６５２は酸素
を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であるこ
とがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａ
ｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度と
しては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
また、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁膜６５
２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
絶縁膜６５２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの
酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶
縁膜、または上記材料を混合した膜を用いて形成することができる。
〈酸化物半導体〉
酸化物半導体６６０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−
Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある
。とくに、酸化物半導体６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ
、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると好ましい。
ただし、酸化物半導体６６０は、インジウムを含む酸化物に限定されない。酸化物半導体
６６０は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
酸化物半導体６６０がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物
を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満た
すことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ
＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：
Ｍ：Ｚｎ＝２：１：３が好ましい。なお、成膜される酸化物半導体６６０の原子数比はそ
れぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプ
ラスマイナス４０％の変動を含む。
次に、第１の酸化物半導体６６１、第２の酸化物半導体６６２、および第３の酸化物半導
体６６３の積層により構成される酸化物半導体６６０の機能およびその効果について、図
１１（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１１（Ａ）は、図１０（
Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１１（Ｂ）は、図１１
（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。
図１１（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、そ
れぞれ、絶縁膜６５２、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の
酸化物半導体６６３、ゲート絶縁膜６５３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ
−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁膜６５２とゲート絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅ
ｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）
。
また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅ
ｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅ
ｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面近傍、および、第
２の酸化物半導体６６２と第３の酸化物半導体６６３との界面近傍では、混合領域が形成
されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において
、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は第２の酸化物半導
体６６２を主として移動することになる。そのため、第１の酸化物半導体６６１と絶縁膜
６５２との界面、または、第３の酸化物半導体６６３とゲート絶縁膜６５３との界面に準
位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、第１の酸化
物半導体６６１と第２の酸化物半導体６６２との界面、および第３の酸化物半導体６６３
と第２の酸化物半導体６６２との界面に準位が存在しないか、ほとんどないため、当該領
域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有
するトランジスタ６００は、高い電界効果移動度を実現することができる。
なお、図１１（Ｂ）に示すように、第１の酸化物半導体６６１と絶縁膜６５２の界面、お
よび第３の酸化物半導体６６３とゲート絶縁膜６５３の界面近傍には、不純物や欠陥に起
因したトラップ準位Ｅｔ６００が形成され得るものの、第１の酸化物半導体６６１、およ
び第３の酸化物半導体６６３があることにより、第２の酸化物半導体６６２と当該トラッ
プ準位とを遠ざけることができる。
特に、本実施の形態に例示するトランジスタ６００は、チャネル幅方向において、第２の
酸化物半導体６６２の上面と側面が第３の酸化物半導体６６３と接し、第２の酸化物半導
体６６２の下面が第１の酸化物半導体６６１と接して形成されている（図１０（Ｃ）参照
）。このように、第２の酸化物半導体６６２を第１の酸化物半導体６６１と第３の酸化物
半導体６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することが
できる。
ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、第
２の酸化物半導体６６２の電子が該エネルギー差を越えてトラップ準位に達することがあ
る。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ
、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
また、第１の酸化物半導体６６１、および第３の酸化物半導体６６３のバンドギャップは
、第２の酸化物半導体６６２のバンドギャップよりも広いほうが好ましい。
第１の酸化物半導体６６１および第３の酸化物半導体６６３には、例えば、Ａｌ、Ｔｉ、
Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体６６２よりも
高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以
上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結
合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、
第１の酸化物半導体６６１および第３の酸化物半導体６６３は、第２の酸化物半導体６６
２よりも酸素欠損が生じにくいということができる。
なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６
３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ
、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化
物半導体６６１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体
６６２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体６６３を
Ｉｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３
がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ
２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このと
き、第２の酸化物半導体６６２において、ｙ２がｘ２以上であるとトランジスタの電気特
性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの
電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
第１の酸化物半導体６６１および第３の酸化物半導体６６３のＺｎおよびＯを除いてのＩ
ｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏ
ｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ
％以上とする。また、第２の酸化物半導体６６２のＺｎおよびＯを除いてのＩｎおよびＭ
の原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未
満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とす
る。
第１の酸化物半導体６６１および第３の酸化物半導体６６３の厚さは、３ｎｍ以上１００
ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２
の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好
ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２は、第１の酸
化物半導体６６１および第３の酸化物半導体６６３より厚い方が好ましい。
なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するために
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半
導体６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
本実施の形態に例示するトランジスタ６００は、酸化物半導体６６０のチャネル幅方向を
電気的に取り囲むようにゲート電極６７３が形成されているため、酸化物半導体６６０に
対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（
図１０（Ｃ）参照）。すなわち、酸化物半導体の全体的にゲート電界が印加させることと
なり、電流はチャネルとなる第２の酸化物半導体６６２全体に流れるようになり、さらに
オン電流を大きくすることができる。
〈酸化物半導体の結晶構造〉
次に、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔ
ｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認
することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、基板の曲げによる変形など、外力に対
する耐性がＰｏｌｙ−Ｓｉトランジスタまたは単結晶Ｓｉトランジスタより強く、例えば
プラスチックなど柔軟性の高い基板に適している。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜をスパッタリング法で成膜するために、以下の条件を適用するこ
とが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４、３：１：２
または２：１：３である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製す
るターゲットによって適宜変更すればよい。
〈ゲート電極〉
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）
、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）
、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（
Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、上述した金属元素を成分とする合金
、または上述した金属元素を組み合わせた合金等を用いて形成することができる。また、
ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、
窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層
する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する
二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタ
ン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を
積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合
金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸
素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好
ましい。
また、ゲート電極６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
〈ゲート絶縁膜〉
ゲート絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜６５３は
上記材料の積層であってもよい。なお、ゲート絶縁膜６５３に、ランタン（Ｌａ）、窒素
、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜６５３の積層構造の一例について説明する。ゲート絶縁膜６５３は、
例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム
、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以
下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることが
できる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構
造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率
を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有す
る酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系
などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
〈ソース電極およびドレイン電極〉
ソース電極６７１およびドレイン電極６７２は、ゲート電極６７３と同様の材料で作製す
ることができる。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体６６０
との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
〈保護絶縁膜〉
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有する。絶縁膜６５４を設けることで、酸化物半導体６６０からの酸素の外部
への拡散と、外部から酸化物半導体６６０への水素、水等の入り込みを防ぐことができる
。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜
としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効
果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化
物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜と
しては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、
酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等があ
る。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物の酸化物半導体６６０への混入防止、酸化物
半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６
５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる
。
〈層間絶縁膜〉
また、絶縁膜６５４上には絶縁膜６５５が形成されていることが好ましい。当該絶縁膜に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。
〈第２のゲート電極〉
なお、図１０において、トランジスタにゲート電極が１つ設けられている場合の例を示し
たが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設け
られていてもよい。一例として、図１０に示したトランジスタ６００に、第２のゲート電
極として導電膜６７４が設けられている例を、図１２（Ａ）乃至図１２（Ｄ）に示す。図
１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２
（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相
当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。な
お、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、
または省略して図示している。
導電膜６７４は、ゲート電極６７３において述べた材料や、積層構造を適用することが出
来る。導電膜６７４は、ゲート電極層としての機能を有する。なお、導電膜６７４は、一
定の電位が供給されていてもよいし、ゲート電極６７３と同じ電位や、同じ信号が供給さ
れていてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で示した半導体装置について、図１３を用いて説明す
る。なお、本実施の形態に示す半導体装置は一例であり、本発明の一態様に用いることが
できる半導体装置の構成はこれに限定されない。
〈断面構造〉
図１３（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１３（Ａ）に示す半導体
装置は、第１の半導体材料を用いたトランジスタ２２００と、第２の半導体材料を用いた
トランジスタ２４００と、基板２０００と、素子分離層２００１と、プラグ２００２と、
配線２００３と、プラグ２００４と、絶縁膜２００５と、配線２００６と、配線２００８
と、を有し、トランジスタ２２００は、ゲート電極２２０５と、ゲート絶縁膜２２０４と
、側壁絶縁層２２０６と、ソース領域又はドレイン領域として機能する不純物領域２２０
３と、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域
として機能する不純物領域２２０２と、チャネル形成領域２２０１と、を有する。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい
。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含
む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウ
ムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体
材料を酸化物半導体とすることができる。半導体材料として単結晶シリコンなどを用いた
トランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは
、オフ電流が小さい。図１３（Ａ）では、第２の半導体材料を用いたトランジスタ２４０
０として、先の実施の形態５で例示したトランジスタ６００を適用した例を示している。
なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向
の断面である。
基板２０００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導
体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成さ
れたトランジスタは、高速動作が容易である。なお、基板２０００としてｐ型の単結晶シ
リコン基板を用いた場合、基板２０００の一部にｎ型を付与する不純物元素を添加してｎ
型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成するこ
とも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用
いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることが
できる。
また、基板２０００は金属基板上又は絶縁基板上に半導体膜を設けたものでもよい。該金
属基板としては、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、
タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板と
して、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィ
ルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例と
しては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラ
スなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポ
リエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプ
ラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルム
の一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニ
ルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、
アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置して
もよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セ
ロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、
布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）
若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）
、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいト
ランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱
性の付与、軽量化、又は薄型化を図ることができる。
トランジスタ２２００は、素子分離層２００１により、基板２０００に形成される他のト
ランジスタと分離されている。素子分離層２００１は、酸化アルミニウム、酸化窒化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上
含む絶縁体を用いることができる。
トランジスタ２２００としてシリサイド（サリサイド）を有するトランジスタや、側壁絶
縁層２２０６を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有す
る構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速
化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減すること
が可能である。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジス
タのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、不
純物領域２２０３の不純物濃度は、不純物領域２２０２よりも高い。ゲート電極２２０５
および側壁絶縁層２２０６をマスクとして用いて、不純物領域２２０３及び不純物領域２
２０２を自己整合的に形成することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、
トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダング
リングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、
上層に設けられるトランジスタ２４００に酸化物半導体を用いた場合、トランジスタ２４
００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成
する要因の一つとなるため、トランジスタ２４００の信頼性を低下させる要因となる場合
がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化
物半導体を用いたトランジスタ２４００を積層して設ける場合、これらの間に水素の拡散
を防止する機能を有する絶縁膜２００５を設けることは特に効果的である。絶縁膜２００
５により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上すること
に加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２４００の
信頼性も同時に向上させることができる。
絶縁膜２００５としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特
に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過
させない遮断（ブロッキング）効果が高く好ましい。
プラグ２００２と、配線２００３、プラグ２００４及び配線２００８は、銅（Ｃｕ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン
（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛
（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もし
くは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすること
が好ましい。特に、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガ
ンを形成し、該酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
なお、図１３において、符号及びハッチングパターンが与えられていない領域は絶縁体で
構成された領域を表している。当該領域には、酸化アルミニウム、窒化酸化アルミニウム
、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラン
タン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁
体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アク
リル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることも
できる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図１３（Ｄ）に示す。
図１３（Ｄ）では、基板２０００の上に、絶縁膜２００７が設けられている。基板２００
０は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設け
られていてもよい。その絶縁膜は、凸部を形成するときに、基板２０００がエッチングさ
れないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くな
くてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい
。基板２０００の凸部の上には、ゲート絶縁膜２６０４が設けられ、その上には、ゲート
電極２６０５及び側壁絶縁層２６０６が設けられている。基板２０００には、ソース領域
又はドレイン領域として機能する不純物領域２６０３と、ＬＤＤ領域やエクステンション
領域として機能する不純物領域２６０２と、チャネル形成領域２６０１が形成されている
。なお、ここでは、基板２０００が、凸部を有する例を示したが、本発明の一態様に係る
半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導
体領域を形成しても構わない。
〈回路構成例〉
上記構成において、トランジスタ２２００やトランジスタ２４００の電極の接続構成を異
ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の
半導体装置を用いることにより実現できる回路構成の例を説明する。
図１３（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２４００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓ回路（インバータ回路）の構成を示している。
また、図１３（Ｃ）に示す回路図は、トランジスタ２２００とトランジスタ２４００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合
わせて用いることができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示
す。
図１４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図１４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３およ
び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
図１４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
図１４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせる
ことができる。
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図１５を用いながら
説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、記録媒体（ＤＶＤやビデ
オテープ等、図１５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照
）、乗り物類（自転車等、図１５（Ｄ）参照）、食品類、植物類、動物類、人体、衣類、
身の回り品（鞄や眼鏡等）、生活用品類、薬品や薬剤を含む医療品、または電子機器（液
晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各
物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することがで
きる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
本実施例では、図１に示す半導体装置１０と、図２に示す半導体装置１１についてＳＰＩ
ＣＥシミュレーションを行い、プリチャージ回路１３０の効果について説明を行う。
図１６は図１に示す半導体装置１０の回路動作について、図１７は図２に示す半導体装置
１１の回路動作について、それぞれＳＰＩＣＥシミュレーションを行った結果である。図
１６及び図１７の横軸は経過時間を示し、縦軸は電位を表している。
図１６は、図１に示す半導体装置１０において、記憶回路１００から記憶回路１２０へデ
ータの退避を行う際の、制御信号Ｓａｖｅ（図中ではＳと記載）、ノードＮｏｄｅ＿３及
びノードＮｏｄｅ＿４の電位の変化を示している。
図１６では、初期状態（時刻０ｓｅｃ）としてノードＮｏｄｅ＿３の電位を０Ｖ（電位Ｖ
２）、ノードＮｏｄｅ＿４の電位を２．５Ｖ（電位Ｖ１）とする。また、図には示してい
ないが、ノードＮｏｄｅ＿１の電位を２．５Ｖ（電位Ｖ１）、ノードＮｏｄｅ＿２の電位
を０Ｖ（電位Ｖ２）とする。
図１６において、制御信号Ｓａｖｅの電位をＨレベルにすると、ノードＮｏｄｅ＿４の電
位はＨレベルからＬレベルへ短時間で遷移したが、ノードＮｏｄｅ＿３の電位はＬレベル
からＨレベルへ長時間かけて遷移し、最終的に２．１Ｖまでしか上昇しなかった。これは
、実施の形態１で示したように、ノードＮｏｄｅ＿１の電位を、ノードＮｏｄｅ＿３に退
避させる際に、トランジスタ１２１のＶｇｓが徐々に低下するため、トランジスタ１２１
のオン電流が減少し、データの退避に要する時間が長くなるためである。
ノードＮｏｄｅ＿３に書き込まれた電位が低いと、データをノードＮｏｄｅ＿２へ復元さ
せる際に長時間を要する。ノードＮｏｄｅ＿２の電位の復元に要する時間が長くなると、
インバータ回路１０１、１０２、１０４において、電位Ｖ１を与える配線と電位Ｖ２を与
える配線が導通状態となる時間が長くなり、貫通電流及び消費電力が増大してしまう。
図１７は、図２に示す半導体装置１１において、記憶回路１００から記憶回路１２０へデ
ータの退避を行う際の、制御信号Ｓａｖｅ（図中ではＳと記載）、ノードＮｏｄｅ＿３、
ノードＮｏｄｅ＿４、プリチャージ信号ＰＣ及びノードＦＮの電位の変化を示している。
図１７は、初期状態（時刻０ｓｅｃ）としてノードＮｏｄｅ＿３の電位を０Ｖ（電位Ｖ２
）、ノードＮｏｄｅ＿４の電位を０Ｖ（電位Ｖ２）とする。また、図には示していないが
、ノードＮｏｄｅ＿１の電位を２．５Ｖ（電位Ｖ１）、ノードＮｏｄｅ＿２の電位を０Ｖ
（電位Ｖ２）とする。
まず、プリチャージ信号ＰＣの電位がＨレベルになると、ノードＦＮの電位が、実施の形
態１で示したブースティング効果によって、２．５Ｖよりも十分に高い電位になった。こ
のとき、トランジスタ１３３がオフになるため、ノードＦＮの電位は保持される。その結
果、トランジスタ１３４及び１３５がオンになり、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に
は、Ｈレベルの電位が書き込まれた。
次に、プリチャージ信号ＰＣの電位をＬレベルにすることで、ノードＮｏｄｅ＿３、Ｎｏ
ｄｅ＿４にＨレベルの電位が保持された。
次に、制御信号ＳａｖｅをＨレベルの電位にすると、ノードＮｏｄｅ＿４の電位はＨレベ
ルからＬレベルに急速に遷移し、一方で、ノードＮｏｄｅ＿３は、既にＨレベルの電位が
プリチャージされているので、そのままＨレベルの電位を維持した。図１６に見られた、
ノードＮｏｄｅ＿３の不十分な電位の増加は、図１７では確認されなかった。
図１６と図１７のシミュレーション結果より、プリチャージ回路１３０は、記憶回路１０
０から記憶回路１２０へデータの退避を高速、且つ正確に行うことが確認された。
以上、本発明の一態様の半導体装置は、電源電位の供給の停止と再開に伴う動作遅延を抑
制することが確認された。
ｍｅｍ ノード
ｍｅｍ１ ノード
ｍｅｍ２ ノード
Ｎｏｄｅ＿１ ノード
Ｎｏｄｅ＿２ ノード
Ｎｏｄｅ＿３ ノード
Ｎｏｄｅ＿４ ノード
ＰＣ１ 信号
Ｓ１ 端子
Ｓ２ 端子
Ｔ０ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｖ１ 電位
Ｖ２ 電位
１０ 半導体装置
１１ 半導体装置
２０ 半導体装置
２１ 半導体装置
２２ 半導体装置
１００ 記憶回路
１０１ インバータ回路
１０２ インバータ回路
１０３ スイッチ
１０４ インバータ回路
１０５ スイッチ
１２０ 記憶回路
１２０ａ 記憶回路
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ 容量素子
１２７ トランジスタ
１２８ トランジスタ
１３０ プリチャージ回路
１３０ａ プリチャージ回路
１３１ インバータ回路
１３２ インバータ回路
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
２２９ インバータ回路
２３０ インバータ回路
３００ ロジックアレイ
３０１ ＬＥ
３０２ スイッチ部
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
３１１ ＬＵＴ
３１２ フリップフロップ
３１３ マルチプレクサ
３１４ コンフィギュレーションメモリ
３１５ コンフィギュレーションメモリ
３１６ 入力端子
３１７ 出力端子
４００ ＣＰＵ
４０１ 主記憶装置
４１１ プログラムカウンタ
４１２ 命令レジスタ
４１３ 命令デコーダ
４１４ 汎用レジスタ
４１５ ＡＬＵ
４２１ パワースイッチ
４２２ 電源制御回路
５００ コンフィギュレーションメモリ
５０１ データ線
５０２ ワード線
５０３ ワード線
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
５２０ コンフィギュレーションメモリ
５３１ トランジスタ
５３２ トランジスタ
５３３ トランジスタ
５３４ 容量素子
５３５ トランジスタ
５３６ トランジスタ
５３７ トランジスタ
５３８ 容量素子
５４０ インバータ回路
５４１ データ線
５４２ ワード線
５４３ ワード線
６００ トランジスタ
６４０ 基板
６５２ 絶縁膜
６５３ ゲート絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６６０ 酸化物半導体
６６１ 酸化物半導体
６６２ 酸化物半導体
６６３ 酸化物半導体
６７１ ソース電極
６７２ ドレイン電極
６７３ ゲート電極
６７４ 導電膜
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
２０００ 基板
２００１ 素子分離層
２００２ プラグ
２００３ 配線
２００４ プラグ
２００５ 絶縁膜
２００６ 配線
２００７ 絶縁膜
２００８ 配線
２２００ トランジスタ
２２０１ チャネル形成領域
２２０２ 不純物領域
２２０３ 不純物領域
２２０４ ゲート絶縁膜
２２０５ ゲート電極
２２０６ 側壁絶縁層
２４００ トランジスタ
２６０１ チャネル形成領域
２６０２ 不純物領域
２６０３ 不純物領域
２６０４ ゲート絶縁膜
２６０５ ゲート電極
２６０６ 側壁絶縁層
４０００ ＲＦタグ

Claims (6)

  1. 第１乃至第３の回路を有し、
    前記第１の回路は、第１乃至第３のインバータ回路と、第１及び第２のノードと、第１の配線と、を有し、
    前記第２の回路は、第１乃至第６のトランジスタと、第３及び第４のノードと、第２の配線と、を有し、
    前記第３の回路は、第７乃至第９のトランジスタと、第４乃至第Ｎのインバータ回路（Ｎは５以上の奇数）と、第３の配線と、を有し、
    前記第１のインバータ回路の入力端子は、前記第１のノードに電気的に接続され、
    前記第１のインバータ回路の出力端子は、前記第２のノードに電気的に接続され、
    前記第２のインバータ回路の入力端子は、前記第２のノードに電気的に接続され、
    前記第２のインバータ回路の出力端子は、前記第１のノードに電気的に接続され、
    前記第３のインバータ回路の入力端子は、前記第２のノードに電気的に接続され、
    前記第３のインバータ回路の出力端子は、前記第１の配線に電気的に接続され、
    前記第１のノードは、前記第１のトランジスタを介して、前記第３のノードに電気的に接続され、
    前記第１のノードは、前記第５及び前記第６のトランジスタを介して、前記第２の配線に電気的に接続され、
    前記第２のノードは、前記第４のトランジスタを介して、前記第４のノードに電気的に接続され、
    前記第２のノードは、前記第２及び前記第３のトランジスタを介して、前記第２の配線に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のノードに電気的に接続され、
    前記第５のトランジスタのゲートは、前記第４のノードに電気的に接続され、
    前記第７のトランジスタのソース及びドレインの一方は、前記第３のノードに電気的に接続され、
    前記第７のトランジスタのソース及びドレインの他方は、前記第４乃至前記第Ｎのインバータ回路を介して、前記第３の配線に電気的に接続され、
    前記第７のトランジスタのゲートは、前記第９のトランジスタを介して、前記第３の配線に電気的に接続され、
    前記第８のトランジスタのソース及びドレインの一方は、前記第４のノードに電気的に接続され、
    前記第８のトランジスタのソース及びドレインの他方は、前記第１乃至前記第Ｎのインバータ回路を介して、前記第３の配線に電気的に接続され、
    前記第８のトランジスタのゲートは、前記第９のトランジスタを介して、前記第３の配線に電気的に接続され、
    前記第１、前記第４、前記第７及び前記第８のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する半導体装置。
  2. 請求項１において、
    前記第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有し、
    前記第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有し、
    前記第２の配線は、前記第２の電位が与えられ、
    前記第３の配線は、プリチャージ信号が与えられる半導体装置。
  3. 請求項１又は請求項２において、
    前記第３のノードは、前記第１乃至前記第３の回路への電源電位の供給が停止された状態において、前記第１のノードに与えられた電位を保持し、
    前記第４のノードは、前記第１乃至前記第３の回路への電源電位の供給が停止された状態において、前記第２のノードに与えられた電位を保持する半導体装置。
  4. 第１乃至第３の回路を有し、
    前記第１の回路は、第１乃至第３のインバータ回路と、第１及び第２のノードと、第１の配線と、を有し、
    前記第２の回路は、第１乃至第６のトランジスタと、第４及び第５のインバータ回路と、第３及び第４のノードと、第２の配線と、を有し、
    前記第３の回路は、第７乃至第９のトランジスタと、第６乃至第Ｎのインバータ回路（Ｎは７以上の奇数）と、第３の配線と、を有し、
    前記第１のインバータ回路の入力端子は、前記第１のノードに電気的に接続され、
    前記第１のインバータ回路の出力端子は、前記第２のノードに電気的に接続され、
    前記第２のインバータ回路の入力端子は、前記第２のノードに電気的に接続され、
    前記第２のインバータ回路の出力端子は、前記第１のノードに電気的に接続され、
    前記第３のインバータ回路の入力端子は、前記第２のノードに電気的に接続され、
    前記第３のインバータ回路の出力端子は、前記第１の配線に電気的に接続され、
    前記第１のノードは、前記第１のインバータ回路及び前記第１のトランジスタを介して、前記第３のノードに電気的に接続され、
    前記第１のノードは、前記第２及び前記第３のトランジスタを介して、前記第１の配線に電気的に接続され、
    前記第２のノードは、前記第２のインバータ回路及び前記第４のトランジスタを介して、前記第４のノードに電気的に接続され、
    前記第２のノードは、前記第５及び前記第６のトランジスタを介して、前記第１の配線に電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のノードに電気的に接続され、
    前記第５のトランジスタのゲートは、前記第４のノードに電気的に接続され、
    前記第７のトランジスタのソース及びドレインの一方は、前記第３のノードに電気的に接続され、
    前記第７のトランジスタのソース及びドレインの他方は、前記第３乃至前記第Ｎのインバータ回路を介して、前記第２の配線に電気的に接続され、
    前記第７のトランジスタのゲートは、前記第９のトランジスタを介して、前記第２の配線に電気的に接続され、
    前記第８のトランジスタのソース及びドレインの一方は、前記第４のノードに電気的に接続され、
    前記第８のトランジスタのソース及びドレインの他方は、前記第３乃至前記第Ｎのインバータ回路を介して、前記第２の配線に電気的に接続され、
    前記第８のトランジスタのゲートは、前記第９のトランジスタを介して、前記第２の配線に電気的に接続され、
    前記第１、前記第４、前記第７及び前記第８のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する半導体装置。
  5. 請求項４において、
    前記第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有し、
    前記第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有し、
    前記第２の配線は、前記第２の電位が与えられ、
    前記第３の配線は、プリチャージ信号が与えられる
  6. 請求項４又は請求項５において、
    前記第３のノードは、前記第１乃至前記第３の回路への電源電位の供給が停止された状態において、前記第２のノードに与えられた電位を保持し、
    前記第４のノードは、前記第１乃至前記第３の回路への電源電位の供給が停止された状態において、前記第１のノードに与えられた電位を保持する半導体装置。
JP2019110036A 2014-02-28 2019-06-13 半導体装置 Active JP6806847B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014038741 2014-02-28
JP2014038741 2014-02-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015034047A Division JP6542542B2 (ja) 2014-02-28 2015-02-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2019213202A true JP2019213202A (ja) 2019-12-12
JP6806847B2 JP6806847B2 (ja) 2021-01-06

Family

ID=54007226

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015034047A Active JP6542542B2 (ja) 2014-02-28 2015-02-24 半導体装置
JP2019110036A Active JP6806847B2 (ja) 2014-02-28 2019-06-13 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015034047A Active JP6542542B2 (ja) 2014-02-28 2015-02-24 半導体装置

Country Status (3)

Country Link
US (1) US9979386B2 (ja)
JP (2) JP6542542B2 (ja)
KR (1) KR102329066B1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
KR102582740B1 (ko) 2014-05-30 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
JP6553444B2 (ja) * 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
US10423203B2 (en) * 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
KR20190008653A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6466899A (en) * 1987-07-02 1989-03-13 Ramtron Corp Memory cell
JPH0292023A (ja) * 1988-09-28 1990-03-30 Nec Corp Ａ／ｄコンバータ
JPH047914A (ja) * 1990-04-25 1992-01-13 Oki Electric Ind Co Ltd サンプル・ホールド回路
US20120250407A1 (en) * 2011-03-31 2012-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, memory unit, and signal processing circuit
JP2013009308A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
JP2013085238A (ja) * 2011-09-30 2013-05-09 Semiconductor Energy Lab Co Ltd 記憶素子および信号処理回路

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2001167591A (ja) * 1999-12-08 2001-06-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04130816A (ja) * 1990-09-21 1992-05-01 Hitachi Ltd フリップフロップ回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5675529A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5646903A (en) * 1996-03-06 1997-07-08 Xilinx, Inc. Memory cell having a shared read/write line
GB9614800D0 (en) * 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000156090A (ja) * 1998-11-18 2000-06-06 Matsushita Electric Ind Co Ltd データ記憶方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6323697B1 (en) * 2000-06-06 2001-11-27 Texas Instruments Incorporated Low distortion sample and hold circuit
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6532169B1 (en) * 2001-06-26 2003-03-11 Cypress Semiconductor Corp. SONOS latch and application
JP4802415B2 (ja) * 2001-08-13 2011-10-26 日本テキサス・インスツルメンツ株式会社 強誘電体メモリ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7050323B2 (en) * 2002-08-29 2006-05-23 Texas Instruments Incorporated Ferroelectric memory
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7050346B2 (en) * 2003-07-29 2006-05-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7546132B2 (en) * 2004-04-19 2009-06-09 Lg Electronics, Inc. Communication of point to multipoint service information in wireless communication system
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7099189B1 (en) * 2004-10-05 2006-08-29 Actel Corporation SRAM cell controlled by non-volatile memory cell
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7313040B2 (en) * 2005-10-28 2007-12-25 Sony Corporation Dynamic sense amplifier for SRAM
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009005187A (ja) * 2007-06-22 2009-01-08 Toshiba Corp トランジスタスイッチ回路、サンプルホールド回路
JP5421779B2 (ja) * 2007-08-22 2014-02-19 ローム株式会社 データ保持装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US20100208538A1 (en) * 2009-02-17 2010-08-19 Freescale Semiconductor, Inc. Sensing circuit for semiconductor memory
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
EP2510541A4 (en) 2009-12-11 2016-04-13 Semiconductor Energy Lab NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
SG10201408329SA (en) 2009-12-25 2015-02-27 Semiconductor Energy Lab Memory device, semiconductor device, and electronic device
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
JP6030334B2 (ja) * 2011-05-20 2016-11-24 株式会社半導体エネルギー研究所 記憶装置
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) * 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
KR102087443B1 (ko) * 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR102164990B1 (ko) * 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
KR102178068B1 (ko) * 2012-11-06 2020-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP6298662B2 (ja) * 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2014157019A1 (en) * 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6333028B2 (ja) 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
US9087607B2 (en) * 2013-11-12 2015-07-21 International Business Machines Corporation Implementing sense amplifier for sensing local write driver with bootstrap write assist for SRAM arrays
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6466899A (en) * 1987-07-02 1989-03-13 Ramtron Corp Memory cell
JPH0292023A (ja) * 1988-09-28 1990-03-30 Nec Corp Ａ／ｄコンバータ
JPH047914A (ja) * 1990-04-25 1992-01-13 Oki Electric Ind Co Ltd サンプル・ホールド回路
US20120250407A1 (en) * 2011-03-31 2012-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, memory unit, and signal processing circuit
JP2012217158A (ja) * 2011-03-31 2012-11-08 Semiconductor Energy Lab Co Ltd 記憶回路、記憶装置、信号処理回路
JP2013009308A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
JP2013085238A (ja) * 2011-09-30 2013-05-09 Semiconductor Energy Lab Co Ltd 記憶素子および信号処理回路

Also Published As

Publication number Publication date
US20150249439A1 (en) 2015-09-03
KR20150102696A (ko) 2015-09-07
JP6542542B2 (ja) 2019-07-10
KR102329066B1 (ko) 2021-11-18
US9979386B2 (en) 2018-05-22
JP2015180052A (ja) 2015-10-08
JP6806847B2 (ja) 2021-01-06

Similar Documents

Publication Publication Date Title
JP6806847B2 (ja) 半導体装置
JP6074488B2 (ja) 半導体装置
KR102252213B1 (ko) 회로 시스템
JP6442321B2 (ja) 半導体装置及びその駆動方法、並びに電子機器
KR102294511B1 (ko) 반도체 장치 및 이의 제작방법
JP2019169737A (ja) 半導体装置
US9887297B2 (en) Semiconductor device comprising oxide semiconductor layer in which thickness of the oxide semiconductor layer is greater than or equal to width of the oxide semiconductor layer
JP6532992B2 (ja) 半導体装置
US20150370313A1 (en) Semiconductor device
JP2018174339A (ja) 半導体装置
JP6272713B2 (ja) プログラマブルロジックデバイス及び半導体装置
JP2014063557A (ja) 記憶装置及び半導体装置
KR102275031B1 (ko) 연산 처리 장치의 구동 방법
US9633709B2 (en) Storage device including transistor comprising oxide semiconductor
KR20160144361A (ko) 유지 회로, 유지 회로의 구동 방법, 및 유지 회로를 포함하는 반도체 장치
JP2015073039A (ja) 半導体装置
JP6487164B2 (ja) 半導体装置
JP6386126B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201204

R150 Certificate of patent or registration of utility model

Ref document number: 6806847

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150