JPH04130816A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 マイクロプロセッサ等の順序回路システムにおける、フ
リップフロップの回路構成方法に関する。

〔従来の技術〕

マイクロコンピュータの汎用レジスタ・ファイル等に用
いられるフリップフロップの回路例として、「合波講座
マイクロエレクトロニクス３゜ＶＬＳＩ（７）設計１２
回路とレイアウトＪ（１９８５年岩波書店発行）の第７
８頁に長時間レジスタの回路図が記載されている。この
回路は、２つのインバータによって閉ループを形成する
ことで長時間データを記憶できるレジスタである。デー
タをセットするときはパストランジスタ（ＮチャネルＭ
ＯＳＦＥＴ）を導通状態にして、入力データをインバー
タの閉ループに書き込む。

〔発明が解決しようとする課題〕

上記従来技術の長時間レジスタを用いて、３２ビツト×
ｎワード（ｎは整数）の汎用レジスタ・ファイルを構成
する場合、入力データをデータ保持回路に転送するパス
トランジスタ（ＮチャネルＭＯＳＦＥＴで構成される）
のゲート入力は、通常、１ワード当たり１本の信号線で
制御される。

信号線はその配線材料に導通性の良い金属材料を用いて
配線しても、その配線抵抗が存在する。また、パストラ
ンジスタのゲートはコンデンサと等価であるので、汎用
レジスタの１ワ一ド分は第２図に示した回路と等価であ
る。第２図の回路において、制御信号線のドライバ（バ
ッファ）から最も離れている位置のゲート入力信号は、
途中の配線に寄生する抵抗やコンデンサの影響で信号変
化が鈍くなる。第３図にその信号波形を示す。一方、Ｎ
チャネルＭＯＳＦＥＴのしきい電圧は電源電圧の１７２
より接地電位に近い値であるので、第３図の様な信号波
形がゲート端子に入力されるとパストランジスタは、導
通状態から遮断状態になるタイミングが遅れてしまうと
いう問題点がある。

特に、制御信号のサイクル時間が高速なプロセッサにお
いては、完全に遮断状態になる前に入力データが変化し
てしまい、保持すべきデータが破壊されるという問題点
がある。

上記の問題点は、半導体の微細加工が進み、配線の線幅
が細くなると、配線抵抗が増大し、更に深刻になる。

また、同一のクロック信号で動作するシステム内に、Ｎ
ＡＮＤゲート等で構成されたフリップフロップを有する
場合、ＮＡＮＤゲートの入力論理しきい電圧は１通常、
電源電圧の１／２の近傍に設定されている。したがって
、ＮＡＮＤゲートで構成されたフリップフロップが導通
状態から遮断状態になるタイミングに比べ、上記汎用レ
ジスタ・ファイルのパストランジスタが、導通状態から
遮断状態になるタイミングが極端に遅くなり、クロック
のスキューが増大するという問題点がある。

そこで本発明の目的は、上記遮断状態への遷移を高速化
し、マシンサイクルの高速なマイクロプロセッサへ適用
可能なレジスタ・ファイルの回路を提供することにある
。

また、本発明の他の目的は、ＮＡＮＤゲート等で構成さ
れたフリップフロップとパストランジスタを用いたフリ
ップフロップを含む同期システムにおいて、フリップフ
ロップの入力信号が導通状態から遮断状態になるタイミ
ングのスキューを削減できるフリップフロップの回路を
提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、入力データをデータ保持回
路に転送するパストランジスタ（ＮチャネルＭＯＳＦＥ
Ｔで構成される）のしきい電圧を、他のＮチャネルＭＯ
ＳＦＥＴのしきい電圧より高めに設定したものである。

一方、上記のパストランジスタによってデータ保持回路
に転送された高レベル電圧は、ＮチャネルＭＯＳＦＥＴ
のしきい電圧分だけ低下することが知られている。そこ
で、この電圧低下分を考慮して、データ保持回路の入力
しきい電圧を低めに設定したものである。つまり、デー
タ保持回路を構成するインバータの接地側トランジスタ
の駆動能力（ゲート幅）を増大させたものである。

さらにまた、ＮＡＮＤゲート等で構成されたフリップフ
ロップとのタイミングのスキューを削減するため、ＮＡ
ＮＤゲート等で構成されたフリップフロップのクロック
入力端子の入力信号しきい電圧を他の入力端子の入力信
号しきい電圧より、低めに設定したものである。つまり
、クロック信号が接続されているＭＯＳＦＥＴの内、接
地側トランジスタの駆動能力（ゲート幅）を増大させた
ものである。

〔作用〕

パストランジスタ（ＮチャネルＭＯＳＦＥＴ）で入力デ
ータをデータ保持回路に転送するフリップフロップにお
いて、上記パストランジスタ（ＮチャネルＭＯＳＦＥＴ
）のゲート入力信号が第３図のように立ち下がり動作の
鈍い信号であっても、パストランジスタ（ＮチャネルＭ
ＯＳＦＥＴ）のしきい電圧を、他のＮチャネルＭＯＳＦ
ＥＴのしきい電圧より高めに設定しであるので、ゲート
入力信号がパストランジスタのしきい電圧に達するのが
早まる。それによって、パストランジスタが早めに導通
状態から遮断状態に切り替わるので、次の入力データに
よって、保持すべきデータを破壊することを回避するこ
とができ、誤動作することがない。

また、データ保持回路を構成するインバータの接地側ト
ランジスタの駆動能力（ゲート幅）を増大させであるの
で、データ保持回路の入力しきい電圧が低めに設定され
ている。それによって、ＮチャネルＭＯＳＦＥＴのしき
い電圧分だけ低下している入力の高レベル電圧を、確実
に高レベル電圧として保持することができ、誤動作を防
止することができる。つまり、パストランジスタによっ
てデータ保持回路に転送された高レベル電圧を、確実に
高レベル電圧として保持することができるようになる。

さらにまた、ＮＡＮＤゲート等で構成されたフリップフ
ロップとパストランジスタを用いたフリップフロップを
共に含む同期システムにおいて、ＮＡＮＤゲート等で構
成されたフリップフロップのクロック信号が接続されて
いるＭＯＳＦＥＴの内、接地側トランジスタの駆動能力
（ゲート幅）を増大させであるので、クロック入力端子
の入力信号しきい電圧は、他の入力端子の入力信号しき
い電圧（通常、電源電圧の１／２程度）より低めになり
、低い電圧でフリップフロップを導通状態から遮断状態
に遷移することができる。それによって、ＮＡＮＤゲー
ト等で構成されたフリップフロップの状態遷移タイミン
グを、パストランジスタを用いたフリップフロップの状
態遷移タイミングと同程度に遅らせることができるので
、上記２種類のフリップフロップの状態遷移タイミング
のスキューを削減することが可能になり、タイミングス
キューによる誤動作を回避することができる。

〔実施例〕

以下、本発明の一実施例を囚を用いて説明する。

第１図は本発明の一実施例である汎用レジスタファイル
の２ワ一ド分と制御回路中のフリップフロップの回路構
成図である。上記の汎用レジスタファイルおよびフリッ
プフロップは、マイクロプロセッサ等を構成する要素回
路の一部である。

回路１０１から１３２及び２０１から２３２は、それぞ
れ１ビツトの情報を保持するフリップフロップであり、
フリップフロップ１０１から１３２の３２ビツトで１ワ
ードを、また、フリップフロップ２０１から２３２の３
２ビツトで別の１ワードを構成している。

フリップフロップ１０１から２３２の内部は、Ｎチャネ
／Ｌ／ＭＯＳＦＥＴ３０１，３０５とインバータ３０２
，３０３，３０４から構成されている。

インバータ３０２及び３０３はそれぞれの入力端子と出
力端子を相互に接続してループを構成し、１ビツトの情
報を保持する。ＮチャネルＭＯＳＦＥＴ３０１は制御信
号３１０がハイレベルのとき、インバー９）Ｉ／−プ３
０２，３０３に入力データ３１１を転送する。また、Ｎ
チャネルＭＯＳＦＥＴ３０５は制御信号３１２がハイレ
ベルのとき、インバータループ３０２，３０３に保持し
ていたデータを出力信号線３１３へ送出する。

各ビットのフリップフロップはそれぞれビット位置ごと
に、書き込みデータバス４０１から４３２及び読み出し
データバス５０１から５３２に接続している。また、ワ
ードごとに、書き込み制御線６０１．６０２及び読み出
し制御線７０１，７０２に接続している。つまり、フリ
ップフロップ１０１から１３２の入力データ線３１１は
、それぞれ書き込みデータバス４０１から４３２に接続
し、出力信号線３１３はそれぞれ、読み出しデータバス
５０１から５３２に接続し、制御信号線３１０及び３１
２はそれぞれ書き込み制御信号線６０１及び読み出し制
御信号線７０１に接続している。また、フリップフロッ
プ２０１から２３２の入力データ線３１１は、それぞれ
書き込みデータバス４０１から４３２に接続し、出力信
号線３１３はそれぞれ、読み出しデータバス５０１から
５３２に接続し、制御信号線３１０及び３１２はそれぞ
れ書き込み制御信号線６０２及び読み出し制御信号線７
０２に接続している。

書き込み制御縁６０１はＡＮＤゲート６１１によって、
書き込み指示信号６２１とクロック信号（φ）６００と
の論理積によって生成される。同様に、書き込み制御線
６０２はＡＮＤゲート６１２によって、書き込み指示信
号６２２とクロック信号（φ）６００との論理積によっ
て生成される。

図には示してないが、書き込み指示信号６２１及び６２
２は、マイクロプロセッサの動作を指示する命令コード
の一部を解読することにより、生成されている。

書き込み制御線６０１，６０２及び読み出し制御線７０
１，７０２は、それぞれ１本の信号線に３２個のＮチャ
ネルＭＯＳＦＥＴが接続している。

各ビットのＮチャネルＭＯＳＦＥＴの間を接続する配線
には、電導性の良い金属配線が使われているが、それで
も若干の配線抵抗がある。また、各ビットにおいて上記
の制御線はＭＯＳＦＥＴのゲート端子に接続しており、
ＭＯＳＦＥＴのゲート端子は他の端子（ソース、ドレイ
ン、基板）との間では、コンデンサと見做すことができ
るので、１本の制御線は、第２図に示した回路と等価で
ある。第２図において、８００は制御信号線のドライバ
ゲートであり、８０１から８３１はＭＯＳＦＥＴのゲー
ト端子の寄生容量の等価コンデンサ、８３２は制御信号
線のドライバゲートから最も遠方にあるビット１３２の
ＮチャネルＭＯＳＦＥＴ３０１゜８４１から８７２は各
ビットのＮチャネルＭＯＳＦＥＴの間を接続する配線の
配線抵抗である。

上記第２図の等価回路のＭＯＳＦＥＴ８３２のゲートに
入力される信号は、途中にある寄生容量のコンデンサを
配線抵抗を通して充放電する必要があるので、その信号
波形は極端に鈍ることがある。第３図に配線抵抗と寄生
容量を考慮した際の信号波形を示す。バッファ８００の
入力端子にステップ関数的な信号波形が入力されても、
配線抵抗と寄生容量によって、ＭＯＳＦＥＴ８３−２の
ゲートに入力される信号は第３図のように鈍った信号に
なってしまう。一方、ＮチャネルＭＯＳＦＥＴのしきい
電圧は、通常、電源電圧の１７２より、接地電位に近い
値（Ｖｔｎ）に設定しである。そのため、第３図のよう
に鈍った信号がＮチャネルＭＯＳＦＥＴのゲートに印加
されると、ゲート信号の立ち上がり波形は急峻であるの
で、遮断状態から導通状態になるタイミングは問題ない
が、ゲート信号の立ち下がり波形は鈍っているので、導
通状態から遮断状態になるタイミングが大きく遅れてし
まう。しかし本発明によれば、ＭＯＳＦＥＴ８３２のし
きい電圧は、通常のＮチャネルＭＯＳＦＥＴのしきい電
圧より高め（Ｖｔｎｈ）に設定されているので、導通状
態から遮断状態になるタイミングを早めることができる
。特に、ゲート信号の立ち下がり波形が第３図のように
鈍っているので、しきい電圧のシフトによる遮断タイミ
ングの改善には大きな効果がある。

なお、ＮチャネルＭＯＳＦＥＴのしきい電圧を高めに設
定することは、ＭＯＳＦＥＴのゲート領域の基板のごく
表面層だけにボロン（Ｂ）等のイオンを打ち込むことに
より、容易に実現できる。

第４図はインバータの構成を示した回路図である。Ｐチ
ャネルＭＯＳＦＥＴ４１とＮチャネルＭＯＳＦＥＴ４２
から構成されている。一般にインバータ４０の入力しき
い電圧は電源電圧の１／２に設定されている。これはＰ
チャネルＭＯＳＦＥＴ４１とＮチャネルＭＯＳＦＥＴ４
２のゲート幅を調整することにより達成されている。例
えば、ＰチャネルＭＯＳＦＥＴ４１とＮチャネルＭＯＳ
ＦＥＴ４２のゲート長がともに１μｍ程度である場合は
、ＰチャネルＭＯＳＦＥＴ４１のゲート幅を１０μｍ程
度にし、ＮチャネルＭＯＳＦＥＴ４２のゲート幅を５μ
ｍ程度にすることにより、インバータ４０の入力しきい
電圧を電源電圧の１／２に設定することができる。

インバータ３０２のＰチャネル間Ｏ８ＦＥＴのゲート幅
は５μｍ、ＮチャネルＭＯＳＦＥＴのゲート幅を１５μ
ｍであり、入力しきい電圧は低い値に設定されている。

インバータ３ｏ３のＰチャネル間Ｏ８ＦＥＴのゲート幅
は２μｍ、ＮチャネルＭＯＳＦＥＴのゲート幅を１μｍ
であり、入力のしきい電圧は通常の値に設定されている
。また、両方のＭＯＳＦＥＴのゲート幅をともに小さく
しているので、ドライバビリティが小さく、Ｎチャネル
ＭＯＳ　ＦＥＴ３０１の転送データを優先してラッチす
ることができる。

ＮチャネルＭＯＳＦＥＴ３０１のゲート幅は１０μｍで
あり、ＯＮ抵抗が低くなるように設定されている。また
、ＭＯＳＦＥＴのゲート領域の基板のごく表面層だけに
ボロン（Ｂ）等のイオンを打ち込まれており、しきい電
圧が高めに設定されている。

ＮチャネルＭＯＳＦＥＴ３０５のゲート幅は５μｍであ
り、ＭＯＳＦＥＴ３０１と同様に、しきい電圧が高めに
設定されている。

インバータ３０４のＰチャネルＭＯＳＦＥＴのゲート幅
は２５μｍ、ＮチャネルＭＯＳＦＥＴのゲート幅を２５
μｍであり、出力信号に強力なドライブ能力を持たせて
いる。

ＮチャネルＭＯＳＦＥＴをパストランジスタに使った場
合、ハイレベル信号を伝達するとき、出力信号Ｖｏｕｔ
は、ゲート電圧をＶｇｓ、シきい電圧をＶｔｎとすると
、 Ｖｏｕｔ＝　Ｖｇｓ　−Ｖｔｎ （なお、ＮチャネルＭＯＳＦＥＴは導通状態であるので
、Ｖ　ｇｓ　＝　Ｖ　ｃｃ　） となり、出力電圧が低下することが広く知られている。

本発明によれば、ＮチャネルＭＯＳＦＥＴ３０１のしき
い電圧を高め（Ｖｔｎｈ）Ｖｔｎ）に設定しているので
、上記の出力電圧の低下がさらに大きくなる。したがっ
て、Ｖｏｕｔはローレベルのとき、Ｏボルト。ハイレベ
ルのとき、（ＶＣｅ　−Ｖ　ｔｎｈ　）ボルトとなり、
出力電圧の範囲が狭く且つ低くなる。しかし本発明によ
れば、パストランジスタの出力を受けるインバータ３０
２の入力しきい電圧は、通常のしきい電圧であるＶｃｃ
／２ボルトより、低く設定されており、（Ｖｃｃ　−Ｖ
ｔｎｈ）／　２ボルトに設定されているので、上記のよ
うに、パストランジスタの出力電圧が（Ｖｃｃ　−Ｖｔ
ｎｈ）ボルトまでしか上昇しなくても、確実にハイレベ
ルといって認識することができ、誤動作を起こすことが
ない。

読み出し制御線７０１，７０２は、マイクロプロセッサ
の動作を指示する命令コードの一部を解読することによ
り生成されている。通常１サイクルの間、どちらか一方
の信号がハイレベルになっており、サイクルの切れ目で
切り替わる信号である。したがって、両方の信号が長時
間、共にハイレベルになることはない。しかし、読み出
し制御線７０１，７０２は、書き込み信号線６０１゜６
０２と同様に、−本の信号線に３２個のＮチャネルＭＯ
ＳＦＥＴが接続しているので、信号線のバッファから最
も遠い位置にあるビットの入力信号波形は、第３図と同
様の信号波形になる。そのため、読み出し制御線７０１
．７０２が切り替わる瞬間において１両方の信号の電圧
レベルが共にＮチャネルＭＯＳＦＥＴのしきい電圧より
高くなることがある。この時、２つのレジスタから出力
されるデータが異なる場合、読み出しデータバス４０１
から４３２において、データの衝突が発生し、正確な出
力データが確定するのに、長い時間を必要とする。しか
し本実施例によれば、データ出力用のＮチャネルＭＯＳ
ＦＥＴ３０５も、データ書き込み用ＮチャネルＭＯＳＦ
ＥＴ３０１と同様に、しきい電圧が高めに設定されてい
るので、出力を禁止すべきレジスタのデータ出力用のＮ
チャネルＭＯＳＦＥＴ３０５は、早めに遮断状態になる
、それによって、出力データの衝突時間が短縮され、高
速に正確な出力データを確定することが可能になる。

なお、読み出しデータバス４０１から４３２上のデータ
においても、ＮチャネルＮ０ＳＦＥＴ３０１の転送デー
タと同様に、ＮチャネルＭＯＳＦＥＴをパストランジス
タに使った際の出力電圧の低下がある。そこで、読み出
しデータバス４０１から４３２上のデータを受は取るゲ
ートは、インバータ３０２と同様に、入力しきい電圧を
通常より低めの、（Ｖｃｃ　−Ｖｔｎｈ）／　２ボルト
に設定する必要がある。

第１図において９００は、制御回路中の状態を保持する
フリップフロップである。フリップフロップ９００は、
インバータ９０１及びＮＡＮＤゲート９０２から９０５
より構成されている。

インバータ９０１は第４図のように、ＰチャネルＭＯＳ
ＦＥＴ４１とＮチャネルＭＯＳＦＥＴ４２から構成され
ている。インバータ９０１のＰチャネルＭＯＳＦＥＴの
ゲート幅は２μｍ、ＮチャネルＭＯＳＦＥＴのゲート幅
を１μｍであり、入力のしきい電圧は通常の値（Ｖｃｃ
／２）に設定されている。

第５図にＮＡＮＤゲートの回路構成を示す。Ｐチャネル
ＭＯＳＦＥＴ５１．５２とＮチャネルＭＯＳＦＥＴ５３
．５４から構成されている。

ＮＡＮＤゲート９０４と９０５は同じ内部構成であり、
ＰチャネルＭＯＳＦＥＴ５１．５２及びＮチャネルＭＯ
ＳＦＥＴ５３．５４はともに、ゲート幅は５μｍであり
、入力のしきい電圧は通常の値（Ｖｃｃ／２）に設定さ
れている。

ＮＡＮＤゲート９０２と９０３は同じ内部構成であり、
ＰチャネルＭＯＳＦＥＴ５１．５２及びＮチャネルＭＯ
ＳＦＥＴ５３はともに、ゲート幅は５μｍであり、Ｎチ
ャネルＭＯＳＦＥＴ５４のゲート幅は２０μｍである。

したがって、ＩＮ２端子の入力しきい電圧は通常の値（
Ｖｃｃ／２）に設定されているが、クロック信号（φ）
９０６が接続されるＩＮＩ端子の入力しきい電圧は通常
の値より、低め（Ｖｔｎｈ）に設定されている。

フリップフロップ９００は、クロック信号（φ）９０６
がハイレベルのとき、入力信号９０７を正極性出力端子
（Ｑ）９０８に伝達し、負極性出力端子（ＱＮ）９０９
へは入力信号９０７の反転信号を伝達する（導通状態）
。クロック信号（φ）９０６がローレベルになると、フ
リップフロップ９００は、クロック信号（φ）９ｏ６が
ローレベルに変化したときに出力端子に伝達していた値
を保持し続ける（遮断状態）。したがって、フリップフ
ロップ９００は、レジスタファイルのフリップフロップ
１０１と同様に、クロック信号（φ）９０６の立ち下が
りエツジでデータをラッチするフリップフロップである
。

クロック信号（φ）９０６はレジスタファイルの書き込
みタイミングを決定するクロック信号（φ）６００をバ
ッファ９１０で増幅した信号である。図には示していな
いが、クロック信号（φ）９０６も、書き込み制御線６
０１．６０２と同様に、複数のフリップフロップ９００
が接続している。したがって、バッファ９１０から最も
離れて配線されたフリップフロップのクロック信号は、
書き込み制御線６０１，６０２と同様に、第３図に示し
たような信号波形になる。本発明によれば、フリップフ
ロップ９００のクロック入力端子の入力しきい電圧は、
レジスタファイルの書き込み制御線のしきい電圧と同じ
、　Ｖｔｎｈボルトに設定されているので、フリップフ
ロップ９００が導通状態から遮断状態になるタイミング
は、レジスタファイルのフリップフロップ１０１が導通
状態から遮断状態になるタイミングと同一になる。した
がって、同一のクロック信号（φ）によって、データを
ラッチする複数のフリップフロップにおいて、データを
ラッチするタイミングのスキューを削減することができ
る。

〔発明の効果〕

本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。

レジスタファイルのフリップフロップにおいて、入力デ
ータをデータ保持回路に転送するパストランジスタ（Ｎ
チャネルＭＯＳＦＥＴで構成される）のしきい電圧を、
他のＮチャネルＭＯＳＦＥＴのしきい電圧より高めに設
定しであるので、パストランジスタの遮断状態への遷移
を高速化できる。

それによって、マシンサイクルの高速なマイクロプロセ
ッサへ適用可能なレジスタ・ファイルの回路を実現する
ことができる。

また、上記レジスタファイルのフリップフロップにおい
て、データ保持回路を構成するインバータの接地側トラ
ンジスタの駆動能力（ゲート幅）を増大させであるので
、データ保持回路の入力しきい電圧が低めに設定されて
いる。それによって、ＮチャネルＭＯＳＦＥＴのしきい
電圧分だけ低下している入力の高レベル電圧を、確実に
高レベル電圧として保持することができ、誤動作を防止
することができる。つまり、パストランジスタによって
データ保持回路に転送された高レベル電圧を、確実に高
レベル電圧として保持することができるようになる。

さらにまた、ＮＡＮＤゲート等で構成されたフリップフ
ロップ（主に、制御回路中で使用される）とパストラン
ジスタを用いたフリップフロップ（主に、レジスタファ
イルとして使用される）を共に含む同期システムにおい
て、ＮＡＮＤゲート等で構成されたフリップフロップの
クロック信号が接続されているＭＯＳＦＥＴの内、接地
側トランジスタの駆動能力（ゲート幅）を増大させであ
るので、クロック入力端子の入力信号しきい電圧は、他
の入力端子の入力信号しきい電圧（通常、電源電圧の１
７２程度）より低めになり、低い電圧でフリップフロッ
プを導通状態から遮断状態に遷移することができる。そ
れによって、ＮＡＮＤゲート等で構成されたフリップフ
ロップの状態遷移タイミングを、パストランジスタを用
いたフリップフロップの状態遷移タイミングと同程度に
遅らせることができるので、上記２種類のフリップフロ
ップの状態遷移タイミングのスキューを削減することが
可能になり、タイミングスキューによる誤動作を回避す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるレジスタファイルと制
御回路中のフリップフロップの回路構成図、第２図は書
き込み制御線６０１の等価回路図、第３図はフリップフ
ロップ１３２における書き込み制御線６０１の信号波形
図、第４図はインバータの構成を示す回路図、第５図は
ＮＡＮＤゲートの構成を示す回路図である。 １０１〜２３２・・・レジスタファイルのフリップフロ
ップ、３０１，３０５・・・しきい電圧を高めに設定し
たＮチャネルＭＯＳＦＥＴ、３０２・・・しきい電圧を
低めに設定したインバータ、９００・・・制御回路中の
フリップフロップ、９０２，９０３・・・し晃 図 第 図 ■ 図 葉 面 第 図

Claims (1)

1. 【特許請求の範囲】 １、第１のインバータと第２のインバータがそれぞれの
   入力端子と出力端子をループ状に接続されたインバータ
   ループと、 １つのＮチャネルＭＯＳＦＥＴとから成り、該Ｎチャネ
   ルＭＯＳＦＥＴのソース端子はフリップフロップの入力
   信号に接続され、ドレイン端子は該第１のインバータの
   入力信号に接続され、ゲート端子は該フリップフロップ
   の書き込み制御信号に接続されているフリップフロップ
   回路において、 該ＮチャネルＭＯＳＦＥＴのしきい電圧は、該第１およ
   び第２のインバータを構成するＮチャネルＭＯＳＦＥＴ
   のしきい電圧より高めに設定されている ことを特徴とするフリップフロップ回路。 ２、上記第１項に記載のフリップフロップ回路において
   、 該第１のインバータは、入力しきい電圧が他のインバー
   タの入力しきい電圧より低い値になるように、該第１の
   インバータを構成する ＭＯＳＦＥＴのゲート幅を調整したインバータである ことを特徴とするフリップフロップ回路。 ３、上記第１項乃至第２項に記載の第１のフリップフロ
   ップ回路と同一位相のクロックでデータをラッチする第
   ２のフリップフロップ回路において、 該第２のフリップフロップ回路はＮＡＮＤゲート等で構
   成され、 該クロック信号は該ＮＡＮＤゲートの１つの入力端子に
   接続しており、 更に、該クロック信号が接続しているＮＡＮＤゲートの
   該入力端子は、他の入力端子のしきい電圧より低い値に
   なるように、該ＮＡＮＤゲートを構成するＭＯＳＦＥＴ
   のゲート幅を調整したＮＡＮＤゲートである ことを特徴とするフリップフロップ回路。