JP3312898B2 - デジタル信号伝送回路 - Google Patents
デジタル信号伝送回路Info
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- JP3312898B2 JP3312898B2 JP2000035372A JP2000035372A JP3312898B2 JP 3312898 B2 JP3312898 B2 JP 3312898B2 JP 2000035372 A JP2000035372 A JP 2000035372A JP 2000035372 A JP2000035372 A JP 2000035372A JP 3312898 B2 JP3312898 B2 JP 3312898B2
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Description
【０００１】
【産業上の利用分野】本発明はデジタル信号伝送回路に
関し、特に大きな容量性負荷に接続されかつ大きな配線
容量や配線抵抗を有するグローバルな信号線上を短かい
パルス幅のタイミングパルスを正確に伝送するにあたっ
て有用な伝送回路に関する。
関し、特に大きな容量性負荷に接続されかつ大きな配線
容量や配線抵抗を有するグローバルな信号線上を短かい
パルス幅のタイミングパルスを正確に伝送するにあたっ
て有用な伝送回路に関する。
【０００２】一般に半導体集積回路は局所配置された制
御回路によって生成された共通のパルス群によって制御
されるので、こうしたパルスをチップの所定の回路まで
伝送する伝送回路が必要である。
御回路によって生成された共通のパルス群によって制御
されるので、こうしたパルスをチップの所定の回路まで
伝送する伝送回路が必要である。
【０００３】
【従来の技術】従来のこの種のものとしては、第７図
（ａ）に示すようにパルス入力端子ＳＰを入力としカス
ケード接線された２段のインバータ７００，７０１によ
って、伝送線ＴＬが駆動され、伝送線ＴＬからは適宜配
線が引き出され複数の受信回路７０２，７０３に入力さ
れる構成となっていた。
（ａ）に示すようにパルス入力端子ＳＰを入力としカス
ケード接線された２段のインバータ７００，７０１によ
って、伝送線ＴＬが駆動され、伝送線ＴＬからは適宜配
線が引き出され複数の受信回路７０２，７０３に入力さ
れる構成となっていた。
【０００４】
【発明が解決しようとする課題】しかし、こうした構成
においては、伝送線ＴＬが長くまた受信回路が多数有る
場合それらの負荷容量や負荷抵抗によって、図７（ｂ）
に示すように伝送線ＴＬの遠端でそのパルス波形が入力
端子ＳＰの波形に対して著しく劣化するという問題があ
る。このため高速なパルス伝送が困難であり、特にラッ
チのストローブ信号等に要する巾の短かいパルスを正確
なタイミングで伝送する事が非常に困難であった。こう
した問題を部分的に解決する方法として、図８（ａ）に
示すように伝送線ＴＬに波形整形回路８００を設ける事
も知られている。この波形整形回路としては例えば図８
（ｂ）に示すようなものがあり、図中のＲＳＴ端子がＬ
レベルである場合、入出力端子ｉｏのＬレベルからＨレ
ベルへの変化がインバータ８０１と帰還手段８０２とに
よってより速いものに加速される。しかし、こうした従
来の波形整形回路においては以下の２つの問題がある。
その１つは、ＬレベルからＨレベルへの遷移か、Ｈレベ
ルからＬレベルへの遷移のいずれか一方しか加速できな
い事である。次にもう１つの問題について述べる。
においては、伝送線ＴＬが長くまた受信回路が多数有る
場合それらの負荷容量や負荷抵抗によって、図７（ｂ）
に示すように伝送線ＴＬの遠端でそのパルス波形が入力
端子ＳＰの波形に対して著しく劣化するという問題があ
る。このため高速なパルス伝送が困難であり、特にラッ
チのストローブ信号等に要する巾の短かいパルスを正確
なタイミングで伝送する事が非常に困難であった。こう
した問題を部分的に解決する方法として、図８（ａ）に
示すように伝送線ＴＬに波形整形回路８００を設ける事
も知られている。この波形整形回路としては例えば図８
（ｂ）に示すようなものがあり、図中のＲＳＴ端子がＬ
レベルである場合、入出力端子ｉｏのＬレベルからＨレ
ベルへの変化がインバータ８０１と帰還手段８０２とに
よってより速いものに加速される。しかし、こうした従
来の波形整形回路においては以下の２つの問題がある。
その１つは、ＬレベルからＨレベルへの遷移か、Ｈレベ
ルからＬレベルへの遷移のいずれか一方しか加速できな
い事である。次にもう１つの問題について述べる。
【０００５】例えば図８（ｂ）の回路においては入出力
端子ｉｏがＬレベルからＨレベルヘ変化した後にＲＳＴ
端子をＨレベルにする事で帰還手段をディスエーブルに
して、次の入出力端子ｉｏのＨレベルからＬレベルへの
遷移に備える必要がある。即ち入出力端子ｉｏのレベル
遷移の度々ＲＳＴ端子のレベルをも遷移させる必要があ
る。
端子ｉｏがＬレベルからＨレベルヘ変化した後にＲＳＴ
端子をＨレベルにする事で帰還手段をディスエーブルに
して、次の入出力端子ｉｏのＨレベルからＬレベルへの
遷移に備える必要がある。即ち入出力端子ｉｏのレベル
遷移の度々ＲＳＴ端子のレベルをも遷移させる必要があ
る。
【０００６】ところが、図８（ａ）に示すように一般に
上記ＲＳＴ端子は局所配置された制御回路によって、伝
送線ＴＬと同様の長い制御線（ＲＳＴ線）を介して制御
されており、このＲＳＴ線の動作速度の制約から回路全
体の高速化が図れなかった。また、多数の伝送線の各波
形を改善するためには、各波形整形回路の数だけ新たな
制御線を必要とし、チップサイズが大きくなるという問
題があった。このように従来の波形整形回路を用いた伝
送回路においては、伝送線のレベル遷移の後穴の遷移ま
での間に該波形整形回路の帰還手段をイネーブル及びデ
ィスエーブルのいずれかにトグル制御する必要があるた
め、高速なパルス伝送が難かしく、特にパルス巾の短か
いものの伝送は上記帰還手段の制御が間に合わず極めて
困難であった。また新たに多数の配線をも必要とすると
いう問題をも有していた。
上記ＲＳＴ端子は局所配置された制御回路によって、伝
送線ＴＬと同様の長い制御線（ＲＳＴ線）を介して制御
されており、このＲＳＴ線の動作速度の制約から回路全
体の高速化が図れなかった。また、多数の伝送線の各波
形を改善するためには、各波形整形回路の数だけ新たな
制御線を必要とし、チップサイズが大きくなるという問
題があった。このように従来の波形整形回路を用いた伝
送回路においては、伝送線のレベル遷移の後穴の遷移ま
での間に該波形整形回路の帰還手段をイネーブル及びデ
ィスエーブルのいずれかにトグル制御する必要があるた
め、高速なパルス伝送が難かしく、特にパルス巾の短か
いものの伝送は上記帰還手段の制御が間に合わず極めて
困難であった。また新たに多数の配線をも必要とすると
いう問題をも有していた。
【０００７】本発明は以上に述べた従来回路における、
波形整形回路の帰還手段の高速制御が難しいという問題
点を解決し、以下に述べる高速性に優れたデジタル信号
伝送回路を提供し、さらに低消費電力でチップ上の占有
面積の小さなデジタル信号伝送回路を提供する事を目的
とする。即ち、（Ａ）帰還手段の高速制御の困難さを除
去し、制御用配線が少なく高速な信号伝送を可能とする
波形整形回路及びこれを含むデジタル信号伝送回路を提
供する、（Ｂ）伝送線の配線容量及び受信回路の入力容
量によって生じる消費電力を低減したデジタル伝送回路
を提供することを目的とする。
波形整形回路の帰還手段の高速制御が難しいという問題
点を解決し、以下に述べる高速性に優れたデジタル信号
伝送回路を提供し、さらに低消費電力でチップ上の占有
面積の小さなデジタル信号伝送回路を提供する事を目的
とする。即ち、（Ａ）帰還手段の高速制御の困難さを除
去し、制御用配線が少なく高速な信号伝送を可能とする
波形整形回路及びこれを含むデジタル信号伝送回路を提
供する、（Ｂ）伝送線の配線容量及び受信回路の入力容
量によって生じる消費電力を低減したデジタル伝送回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明においては、
複数の伝送線とこれに接続される波形整形回路を備える
デジタル信号伝送回路において、上記波形整形回路を次
のように構成した。即ち、入出力端子ｉｏとこの入出力
端子ｉｏの信号を反転して出力端子ｏに出力するインバ
ータと、上記出力端子ｏの信号を再度反転して入出力端
子ｉｏの電位変化を加速させる帰還手段と、該帰還手段
に接続されこの帰還動作をイネーブルあるいはディスエ
ーブルにする制御端子ｇとを備えて構成した。また、上
記波形整形回路を次のように接続した。
複数の伝送線とこれに接続される波形整形回路を備える
デジタル信号伝送回路において、上記波形整形回路を次
のように構成した。即ち、入出力端子ｉｏとこの入出力
端子ｉｏの信号を反転して出力端子ｏに出力するインバ
ータと、上記出力端子ｏの信号を再度反転して入出力端
子ｉｏの電位変化を加速させる帰還手段と、該帰還手段
に接続されこの帰還動作をイネーブルあるいはディスエ
ーブルにする制御端子ｇとを備えて構成した。また、上
記波形整形回路を次のように接続した。
【０００９】即ちｋ番目の波形整形回路の入出力端子ｉ
ｏをｋ番目の伝送線に接続し、制御端子ｇをｋ＋１番目
の伝送線に接続した。上記構成においては、各波形整形
回路ごとに新たに制御線を設ける必要性がないのでチッ
プサイズの低減が図れる。
ｏをｋ番目の伝送線に接続し、制御端子ｇをｋ＋１番目
の伝送線に接続した。上記構成においては、各波形整形
回路ごとに新たに制御線を設ける必要性がないのでチッ
プサイズの低減が図れる。
【００１０】また、ｋ番目の波形整形回路の帰還を制御
する信号もまたｋ＋１番目の波形整形回路によってその
波形が急峻なものに改善されるので、高速なデジタル信
号の伝送が実現できる。
する信号もまたｋ＋１番目の波形整形回路によってその
波形が急峻なものに改善されるので、高速なデジタル信
号の伝送が実現できる。
【００１１】第２の発明においては、第１の発明の波形
整形回路を入出力端子ｉｏに入力が接続され出力端子ｏ
にその出力の接続されたインバータと、出力端子ｏに第
１の入力端子が接続され制御端子ｇに第２の入力端子が
接続され入出力端子ｉｏにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
整形回路を入出力端子ｉｏに入力が接続され出力端子ｏ
にその出力の接続されたインバータと、出力端子ｏに第
１の入力端子が接続され制御端子ｇに第２の入力端子が
接続され入出力端子ｉｏにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
【００１２】即ち、出力端子と第１の電位供給端子との
間に直列に接続した第１及び第２のＮＭＯＳトランジス
タと、出力端子と第２の電位供給端子との間に直列に接
続した第１及び第２のＰＭＯＳトランジスタとで構成
し、上記第１のＮＭＯＳのゲートと第１のＰＭＯＳのゲ
ートとを第１の入力端子に接続し、上記第２のＮＭＯＳ
のゲートと第２のＰＭＯＳのゲートとを第２の入力端子
に接続して構成した。
間に直列に接続した第１及び第２のＮＭＯＳトランジス
タと、出力端子と第２の電位供給端子との間に直列に接
続した第１及び第２のＰＭＯＳトランジスタとで構成
し、上記第１のＮＭＯＳのゲートと第１のＰＭＯＳのゲ
ートとを第１の入力端子に接続し、上記第２のＮＭＯＳ
のゲートと第２のＰＭＯＳのゲートとを第２の入力端子
に接続して構成した。
【００１３】上記構成においては、各伝送線のＬレベル
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速する事ができ、高速なデジタル信
号の伝送が可能となる。
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速する事ができ、高速なデジタル信
号の伝送が可能となる。
【００１４】第３の発明においては、第１の発明の波形
整形回路を入出力端子ｉｏに入力が接続され出力端子ｏ
にその出力の接続されたインバータと、出力端子ｏに第
１の入力端子が接続され制御端子ｇに第２の入力端子が
接続され入出力端子ｉｏにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
整形回路を入出力端子ｉｏに入力が接続され出力端子ｏ
にその出力の接続されたインバータと、出力端子ｏに第
１の入力端子が接続され制御端子ｇに第２の入力端子が
接続され入出力端子ｉｏにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
【００１５】即ち、出力端子と第１の電位供給端子との
間に接続されたＮＭＯＳトランジスタと、出力端子と第
１の電位供給端子との間に接続されたＰＭＯＳトランジ
スタと、上記ＮＭＯＳトランジスタのゲートに出力の接
続されたＮＯＲゲートと、上記ＰＭＯＳトランジスタの
ゲートに出力の接続されたＮＡＮＤゲートとを備え、上
記ＮＯＲゲートの第１の入力端子と上記ＮＡＮＤゲート
の第１の入力端子とを該帰還手段の第１の入力端子に接
続し、上記ＮＯＲゲートの第２の入力端子と上記ＮＡＮ
Ｄゲートの第２の入力端子とを該帰還手段の第２の入力
端子に接続して構成した。
間に接続されたＮＭＯＳトランジスタと、出力端子と第
１の電位供給端子との間に接続されたＰＭＯＳトランジ
スタと、上記ＮＭＯＳトランジスタのゲートに出力の接
続されたＮＯＲゲートと、上記ＰＭＯＳトランジスタの
ゲートに出力の接続されたＮＡＮＤゲートとを備え、上
記ＮＯＲゲートの第１の入力端子と上記ＮＡＮＤゲート
の第１の入力端子とを該帰還手段の第１の入力端子に接
続し、上記ＮＯＲゲートの第２の入力端子と上記ＮＡＮ
Ｄゲートの第２の入力端子とを該帰還手段の第２の入力
端子に接続して構成した。
【００１６】上記構成においては、電流駆動能力のより
大きな帰還手段が得られる事から、第２の発明のものと
比べて、より改善された急峻な波形が得られ、より高速
なデジタル信号伝送が可能となる。
大きな帰還手段が得られる事から、第２の発明のものと
比べて、より改善された急峻な波形が得られ、より高速
なデジタル信号伝送が可能となる。
【００１７】第４の発明においては、複数の伝送線とこ
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を第１〜第３の発明に
おけるものと同様に構成し、この波形整形回路を以下の
ように接続した。即ち、ｋ番目の波形整形回路の入出力
端子ｉｏをｋ番目の伝送線に接続し、制御端子ｇをイン
バータを介してｋ＋１番目の波形整形回路の出力端子ｏ
と接続した。
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を第１〜第３の発明に
おけるものと同様に構成し、この波形整形回路を以下の
ように接続した。即ち、ｋ番目の波形整形回路の入出力
端子ｉｏをｋ番目の伝送線に接続し、制御端子ｇをイン
バータを介してｋ＋１番目の波形整形回路の出力端子ｏ
と接続した。
【００１８】上記構成においては、第1の発明において
述べた効果に加えて以下の効果がある。即ち制御端子ｇ
の入力容量が各伝送線の負荷容量と切り離されるので、
波形整形回路の帰還手段に電流駆動能力の高いトランジ
スタを用いても伝送線の負荷を重くする怖れがない。従
って第1の発明のものより高速なデジタル信号の伝送が
実現できる。
述べた効果に加えて以下の効果がある。即ち制御端子ｇ
の入力容量が各伝送線の負荷容量と切り離されるので、
波形整形回路の帰還手段に電流駆動能力の高いトランジ
スタを用いても伝送線の負荷を重くする怖れがない。従
って第1の発明のものより高速なデジタル信号の伝送が
実現できる。
【００１９】
【作用】以下に説明するように本発明によれば、 （Ａ）帰還手段の高速制御の困難さを除去し、制御用配
線が少なく高速な信号伝送が可能となる。
線が少なく高速な信号伝送が可能となる。
【００２０】（Ｂ）伝送線の配線容量及び受信回路の入
力容量によって生じる消費電力を低減させることができ
る。
力容量によって生じる消費電力を低減させることができ
る。
【００２１】
【発明の実施例】以下に本発明の実施例を図面を参照し
ながら説明する。
ながら説明する。
【００２２】図１（ａ）は、本発明の第１の実施例（第
１の発明）におけるデジタル信号伝送回路の回路図であ
る。本実施例におけるデジタル信号伝送回路は逐次的に
そのレベルが遷移するｎケの入力信号を印加するための
ｎケの入力端子ＩＮ1，ＩＮ2，…ＩＮnとこれに接続さ
れる例えば２段のインバータより成るドライバＤＶ１，
ＤＶ２，…ＤＶnと、このドライバによって各々駆動さ
れるｎ本の伝送線ＴＬ1，ＴＬ2，…ＴＬnと、各伝送線
の遠端に接続されるｎ個の波形整形回路ＳＨ1，ＳＨ2，
…ＳＨnとで構成されている。また上記伝送線ＴＬ1，Ｔ
Ｌ2，…ＴＬnには図示しないが適宜受信回路が接続され
る。各波形整形回路は、例えば同図中に示すような従来
のものと同一の回路でもよく、入出力端子ｉｏとこれと
入力との接続されたインバータ１０１とこのインバータ
１０１の出力に接続される出力端子ｏと、帰還手段１０
２とを備え、帰還手段１０２の第１の入力が上記出力端
子ｏに、帰還手段の第２の入力が該波形整形回路の入力
端子ｇに、帰還手段１０２の出力が該波形整形回路の入
出力端子ｉｏに接続されている。この帰還手段１０２は
例えば出力と電位供給端子Ｖｃｃとの間に直列に設けら
れたＰＭＯＳトランジスタ（以下ＰＭＯＳと記す）１０
３及び１０４とで構成され、ＰＭＯＳ３３のゲートが該
帰還手段１０２の第１の入力端子１にＰＭＯＳ１０４の
ゲートが該帰還手段１０２の第２の入力端子２に接続さ
れている。これらの波形整形回路は次のように接続され
ている。即ち、ｋ（＜ｎ）番目の波形整形回路ＳＨkの
入出力端子ｉｏがｋ番目の伝送線ＴＬkに接続され制御
端子ｇがｋ＋１番目の伝送線ＴＬk+1に接続されてい
る。さらにｎ番目の波形整形回路ＳＨnの制御端子ｇが
１番目の波形整形回路の出力端子ｏに接続されている。
１の発明）におけるデジタル信号伝送回路の回路図であ
る。本実施例におけるデジタル信号伝送回路は逐次的に
そのレベルが遷移するｎケの入力信号を印加するための
ｎケの入力端子ＩＮ1，ＩＮ2，…ＩＮnとこれに接続さ
れる例えば２段のインバータより成るドライバＤＶ１，
ＤＶ２，…ＤＶnと、このドライバによって各々駆動さ
れるｎ本の伝送線ＴＬ1，ＴＬ2，…ＴＬnと、各伝送線
の遠端に接続されるｎ個の波形整形回路ＳＨ1，ＳＨ2，
…ＳＨnとで構成されている。また上記伝送線ＴＬ1，Ｔ
Ｌ2，…ＴＬnには図示しないが適宜受信回路が接続され
る。各波形整形回路は、例えば同図中に示すような従来
のものと同一の回路でもよく、入出力端子ｉｏとこれと
入力との接続されたインバータ１０１とこのインバータ
１０１の出力に接続される出力端子ｏと、帰還手段１０
２とを備え、帰還手段１０２の第１の入力が上記出力端
子ｏに、帰還手段の第２の入力が該波形整形回路の入力
端子ｇに、帰還手段１０２の出力が該波形整形回路の入
出力端子ｉｏに接続されている。この帰還手段１０２は
例えば出力と電位供給端子Ｖｃｃとの間に直列に設けら
れたＰＭＯＳトランジスタ（以下ＰＭＯＳと記す）１０
３及び１０４とで構成され、ＰＭＯＳ３３のゲートが該
帰還手段１０２の第１の入力端子１にＰＭＯＳ１０４の
ゲートが該帰還手段１０２の第２の入力端子２に接続さ
れている。これらの波形整形回路は次のように接続され
ている。即ち、ｋ（＜ｎ）番目の波形整形回路ＳＨkの
入出力端子ｉｏがｋ番目の伝送線ＴＬkに接続され制御
端子ｇがｋ＋１番目の伝送線ＴＬk+1に接続されてい
る。さらにｎ番目の波形整形回路ＳＨnの制御端子ｇが
１番目の波形整形回路の出力端子ｏに接続されている。
【００２３】次に動作について述べる。図２は、本実施
例における動作の一部を示す電圧波形である。動作初期
においては各伝送線は全てＬレベルとなっている。従っ
てｎ番目の波形整形回路ＳＨn以外のものの制御端子ｇ
はＬレベルであり、１〜ｎ−１番目までの波形整形回路
の帰還手段の各ＰＭＯＳ１０４がオンしており、即ち帰
還手段がイネーブルにされている。一方ｎ番目の波形整
形回路ＳＨnの制御端子ｇはＨレベルであり帰還手段は
ディスエーブルにされている。ここで伝送線ＴＬ1のレ
ベルが立ち上がり始めると波形整形回路ＳＨ1の出力端
子ｏはＨレベルからＬレベルに変化し、インバータ１０
１とイネーブル状態の該波形整形回路ＳＨ 1の帰還手段
１０２によって入出力端子ｉｏ及びこれと接続する伝送
線ＴＬ1に正帰還がかかりそのレベルの変化が加速され
波形は急峻に立ち上がる。また、同時にｎ番目の波形整
形回路ＳＨnの帰還手段がイネーブルにされる。次に伝
送線ＴＬ2のレベルが立ち上がり始めると同様に波形整
形回路ＳＨ2によってその変化が加速されて波形に急峻
に立ち上がる。一方、伝送線ＴＬ2がＨレベルとなるこ
とで、波形整形回路ＳＨ1の帰還手段はディスエーブル
にされる。このようにして各伝送線ＴＬ1，ＴＬ2，…Ｔ
ＬnのＬレベルからＨレベルへの遷移が加速される。全
ての伝送線のレベルがＨレベルになった時点でｎ番目の
波形整形回路を除く他のものの帰還手段はディスエーブ
ルに変化している。次に伝送線ＴＬ1，ＴＬ2，…ＴＬn
において、ＨレベルからＬレベルへの遷移が順番に行な
われる。
例における動作の一部を示す電圧波形である。動作初期
においては各伝送線は全てＬレベルとなっている。従っ
てｎ番目の波形整形回路ＳＨn以外のものの制御端子ｇ
はＬレベルであり、１〜ｎ−１番目までの波形整形回路
の帰還手段の各ＰＭＯＳ１０４がオンしており、即ち帰
還手段がイネーブルにされている。一方ｎ番目の波形整
形回路ＳＨnの制御端子ｇはＨレベルであり帰還手段は
ディスエーブルにされている。ここで伝送線ＴＬ1のレ
ベルが立ち上がり始めると波形整形回路ＳＨ1の出力端
子ｏはＨレベルからＬレベルに変化し、インバータ１０
１とイネーブル状態の該波形整形回路ＳＨ 1の帰還手段
１０２によって入出力端子ｉｏ及びこれと接続する伝送
線ＴＬ1に正帰還がかかりそのレベルの変化が加速され
波形は急峻に立ち上がる。また、同時にｎ番目の波形整
形回路ＳＨnの帰還手段がイネーブルにされる。次に伝
送線ＴＬ2のレベルが立ち上がり始めると同様に波形整
形回路ＳＨ2によってその変化が加速されて波形に急峻
に立ち上がる。一方、伝送線ＴＬ2がＨレベルとなるこ
とで、波形整形回路ＳＨ1の帰還手段はディスエーブル
にされる。このようにして各伝送線ＴＬ1，ＴＬ2，…Ｔ
ＬnのＬレベルからＨレベルへの遷移が加速される。全
ての伝送線のレベルがＨレベルになった時点でｎ番目の
波形整形回路を除く他のものの帰還手段はディスエーブ
ルに変化している。次に伝送線ＴＬ1，ＴＬ2，…ＴＬn
において、ＨレベルからＬレベルへの遷移が順番に行な
われる。
【００２４】前述したようにこの時点で波形整形回路Ｓ
Ｈ1，ＳＨ2，…ＳＨn-1の帰還はディスエーブル状態に
なっているため、伝送線のレベル遷移が帰還手段からの
電流流入によって妨げられる事なく、比較的高速な遷移
がなされる。また、伝送線ＴＬ1がＨレベルからＬレベ
ルへ変化した時点でｎ番目の波形整形回路の帰還手段も
ディスエーブルにされるので、伝送線ＴＬnのＨレベル
からＬレベルへの遷移についても同様である。
Ｈ1，ＳＨ2，…ＳＨn-1の帰還はディスエーブル状態に
なっているため、伝送線のレベル遷移が帰還手段からの
電流流入によって妨げられる事なく、比較的高速な遷移
がなされる。また、伝送線ＴＬ1がＨレベルからＬレベ
ルへ変化した時点でｎ番目の波形整形回路の帰還手段も
ディスエーブルにされるので、伝送線ＴＬnのＨレベル
からＬレベルへの遷移についても同様である。
【００２５】以上のごとく本実施例においてはｎ個の信
号の伝送においてｋ番目の伝送信号の波形整形を行なう
回路の制御をｋ＋１番目の伝送信号を用いて行なう事か
ら、波形整形回路の制御のために新たにｎ本の制御線を
設ける必要がなく、回路面積を小さくできる。また、上
記波形整形回路の制御信号自体も他の波形整形回路によ
って互いに急峻な波形のものに改善される事から、高速
なデジタル信号の伝送が実現できる。
号の伝送においてｋ番目の伝送信号の波形整形を行なう
回路の制御をｋ＋１番目の伝送信号を用いて行なう事か
ら、波形整形回路の制御のために新たにｎ本の制御線を
設ける必要がなく、回路面積を小さくできる。また、上
記波形整形回路の制御信号自体も他の波形整形回路によ
って互いに急峻な波形のものに改善される事から、高速
なデジタル信号の伝送が実現できる。
【００２６】次に、本発明の第２の実施例（第２の発
明）について説明する。
明）について説明する。
【００２７】図３（ａ）は、本発明の第２の実施例にお
けるデジタル信号伝送回路の回路図である。本実施例に
おいては、第１の実施例である図１のものに対して各伝
送線ＴＬ1，ＴＬ2，…ＴＬnの遠端に接続される初期設
定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnを新たに設
けると共に、各波形整形回路は図３（ｂ）に示すごとく
構成される。即ち、入出力端子ｉｏとこれを入力とする
インバータ２０１とこのインバータ２０１の出力と接続
される出力端子ｏと帰還手段２０２とで構成され、帰還
手段２０２の第１の入力端子１が該波形整形回路の出力
端子ｏに、第２の入出端子が該波形回路の制御端子ｇ
に、出力端子が該波形整形回路の入出力端子ｉｏにそれ
ぞれ接続されている。この帰還手段２０２は、出力端子
と電位供給端子Ｖｓｓとの間に直列接続されたＮＭＯＳ
２０３及びＮＭＯＳ２０４と、出力端子と電位供給端子
Ｖｃｃとの間に直列に接続されたＰＭＯＳ２０５及びＰ
ＭＯＳ２０６で構成され、ＮＭＯＳ２０３のゲートとＰ
ＭＯＳ２０５のゲートとが第１の入力端子１に、ＮＭＯ
Ｓ１０４のゲートとＰＭＯＳ１０６のゲートとが第２の
入力端子２にそれぞれ接続されている。一方、上記初期
設定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnは、例え
ば図３（ａ）に示すように各伝送線と電位供給端子Ｖｓ
ｓとの間に設けられたＮＭＯＳであって、全ての初期設
定手段のＮＭＯＳのゲートが共通に端子ＩＮＴに接続さ
れている。なお、同図の他の部分は、第1の実施例の図
１のものと同じであるので説明を略す。
けるデジタル信号伝送回路の回路図である。本実施例に
おいては、第１の実施例である図１のものに対して各伝
送線ＴＬ1，ＴＬ2，…ＴＬnの遠端に接続される初期設
定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnを新たに設
けると共に、各波形整形回路は図３（ｂ）に示すごとく
構成される。即ち、入出力端子ｉｏとこれを入力とする
インバータ２０１とこのインバータ２０１の出力と接続
される出力端子ｏと帰還手段２０２とで構成され、帰還
手段２０２の第１の入力端子１が該波形整形回路の出力
端子ｏに、第２の入出端子が該波形回路の制御端子ｇ
に、出力端子が該波形整形回路の入出力端子ｉｏにそれ
ぞれ接続されている。この帰還手段２０２は、出力端子
と電位供給端子Ｖｓｓとの間に直列接続されたＮＭＯＳ
２０３及びＮＭＯＳ２０４と、出力端子と電位供給端子
Ｖｃｃとの間に直列に接続されたＰＭＯＳ２０５及びＰ
ＭＯＳ２０６で構成され、ＮＭＯＳ２０３のゲートとＰ
ＭＯＳ２０５のゲートとが第１の入力端子１に、ＮＭＯ
Ｓ１０４のゲートとＰＭＯＳ１０６のゲートとが第２の
入力端子２にそれぞれ接続されている。一方、上記初期
設定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnは、例え
ば図３（ａ）に示すように各伝送線と電位供給端子Ｖｓ
ｓとの間に設けられたＮＭＯＳであって、全ての初期設
定手段のＮＭＯＳのゲートが共通に端子ＩＮＴに接続さ
れている。なお、同図の他の部分は、第1の実施例の図
１のものと同じであるので説明を略す。
【００２８】次に動作の説明を行なう。まず波形整形回
路の動作について述べる。この波形整形回路は入出力端
子ｉｏにおけるＬレベルからＨレベルへの遷移とＨレベ
ルからＬレベルへの遷移とのいずれの遷移をも以下のよ
うに加速することができる。制御端子ｇがＬレベルであ
ればＰＭＯＳ２０６がオンでありＮＭＯＳ２０４がオフ
であるから、入出力端子ｉｏのＬレベルからＨレベルへ
の遷移に対する正帰還がイネーブルされ、一方Ｈレベル
からＬレベルへの遷移に対する正帰還がディスエーブル
にされ、入出力端子ｉｏにおいて急峻な立ち上がりの波
形が得られる。また、制御端子ｇがＨレベルになると、
ＰＭＯＳ２０６がオフしＮＭＯＳ２０４がオンとなる。
よって、入出力端子ｉｏのＬレベルからＨレベルへの遷
移に対する正帰還がディスエーブルされ、一方Ｈレベル
からＬレベルへの遷移に対する正帰還がイネーブルにさ
れ、入出力端子ｉｏにおいて急峻な立ち下がりの波形が
得られる。
路の動作について述べる。この波形整形回路は入出力端
子ｉｏにおけるＬレベルからＨレベルへの遷移とＨレベ
ルからＬレベルへの遷移とのいずれの遷移をも以下のよ
うに加速することができる。制御端子ｇがＬレベルであ
ればＰＭＯＳ２０６がオンでありＮＭＯＳ２０４がオフ
であるから、入出力端子ｉｏのＬレベルからＨレベルへ
の遷移に対する正帰還がイネーブルされ、一方Ｈレベル
からＬレベルへの遷移に対する正帰還がディスエーブル
にされ、入出力端子ｉｏにおいて急峻な立ち上がりの波
形が得られる。また、制御端子ｇがＨレベルになると、
ＰＭＯＳ２０６がオフしＮＭＯＳ２０４がオンとなる。
よって、入出力端子ｉｏのＬレベルからＨレベルへの遷
移に対する正帰還がディスエーブルされ、一方Ｈレベル
からＬレベルへの遷移に対する正帰還がイネーブルにさ
れ、入出力端子ｉｏにおいて急峻な立ち下がりの波形が
得られる。
【００２９】次にデジタル信号伝送回路全体の動作につ
いて述べる。図４は、本実施の回路の一部動作波形であ
る。回路動作の開始時点では端子ＩＮＴに正のパルスが
印加され各伝送線ＴＬ1，ＴＬ2，…ＴＬnはＬレベルに
初期化される。この初期化は例えば回路へ電源を投入し
た直後に少なくとも一度行なえばよいので、動作速度を
律速する怖れはない。この状態では、波形整形回路ＳＨ
1，ＳＨ2，…ＳＨn-1においては入出力端子ｉｏのＬか
らＨレベルへの遷移に対する正帰還がイネーブルされて
いる。よって伝送線ＴＬ1のレベルが上がり始めるとそ
の変化が波形整形回路ＳＨ1で加速され急峻な立ち上が
りの波形が得られる。また、この結果、波形整形回路Ｓ
Ｈnにおいても入出力端子ｉｏのＬからＨレベルへの遷
移に対する正帰還がイネーブルされる。次に、伝送線Ｔ
Ｌ2のレベルが上がり始めると、その変化が波形整形回
路ＳＨ2で加速される。こうして伝送線ＴＬ2がＨレベル
になると、波形整形回路ＳＨ1においては、入出力端子
ｉｏのＬからＨレベルへの遷移に対する正帰還がディス
エーブルされ、ＨからＬレベルへの遷移がイネーブルに
される。同様に伝送線ＴＬ3，ＴＬ4，…ＴＬnのレベル
遷移が高速になされる。全ての伝送線がＨレベルへと変
化した時点では、波形整形回路ＳＨ1，ＳＨ2，…ＳＨ
n-1はそれぞれの入出力端子ｉｏのＨからＬレベルへの
遷移に対する正帰還がイネーブルされた状態になってい
る。
いて述べる。図４は、本実施の回路の一部動作波形であ
る。回路動作の開始時点では端子ＩＮＴに正のパルスが
印加され各伝送線ＴＬ1，ＴＬ2，…ＴＬnはＬレベルに
初期化される。この初期化は例えば回路へ電源を投入し
た直後に少なくとも一度行なえばよいので、動作速度を
律速する怖れはない。この状態では、波形整形回路ＳＨ
1，ＳＨ2，…ＳＨn-1においては入出力端子ｉｏのＬか
らＨレベルへの遷移に対する正帰還がイネーブルされて
いる。よって伝送線ＴＬ1のレベルが上がり始めるとそ
の変化が波形整形回路ＳＨ1で加速され急峻な立ち上が
りの波形が得られる。また、この結果、波形整形回路Ｓ
Ｈnにおいても入出力端子ｉｏのＬからＨレベルへの遷
移に対する正帰還がイネーブルされる。次に、伝送線Ｔ
Ｌ2のレベルが上がり始めると、その変化が波形整形回
路ＳＨ2で加速される。こうして伝送線ＴＬ2がＨレベル
になると、波形整形回路ＳＨ1においては、入出力端子
ｉｏのＬからＨレベルへの遷移に対する正帰還がディス
エーブルされ、ＨからＬレベルへの遷移がイネーブルに
される。同様に伝送線ＴＬ3，ＴＬ4，…ＴＬnのレベル
遷移が高速になされる。全ての伝送線がＨレベルへと変
化した時点では、波形整形回路ＳＨ1，ＳＨ2，…ＳＨ
n-1はそれぞれの入出力端子ｉｏのＨからＬレベルへの
遷移に対する正帰還がイネーブルされた状態になってい
る。
【００３０】次に、伝送線ＴＬ1，ＴＬ2，…ＴＬnにお
いてＨレベルからＬレベルへの遷移が順番に行なわれる
が、前述したように波形整形回路ＳＨ1，ＳＨ2，…ＳＨ
n-1は各入力端子ｉｏのＨからＬレベルへの遷移を加速
する状態になっているので、いずれの伝送線上でも急峻
な立ち下がりの波形が得られる。また、波形整形回路Ｓ
Ｈnについても、伝送線ＴＬ1がＬレベルになった時点で
その入出力端子ｉｏのＨからＬレベルへの遷移を加速す
る状態へと変化し、伝送線ＴＬnでも他と同様な高速な
立ち下がり波形が得られる。
いてＨレベルからＬレベルへの遷移が順番に行なわれる
が、前述したように波形整形回路ＳＨ1，ＳＨ2，…ＳＨ
n-1は各入力端子ｉｏのＨからＬレベルへの遷移を加速
する状態になっているので、いずれの伝送線上でも急峻
な立ち下がりの波形が得られる。また、波形整形回路Ｓ
Ｈnについても、伝送線ＴＬ1がＬレベルになった時点で
その入出力端子ｉｏのＨからＬレベルへの遷移を加速す
る状態へと変化し、伝送線ＴＬnでも他と同様な高速な
立ち下がり波形が得られる。
【００３１】このように、本実施例では第1の実施例に
おける効果に加えて、伝送線の立ち上がり及び立ち下が
りのいずれにおいても急峻な波形が得られて、高速なデ
ジタル信号の伝送が達成される。
おける効果に加えて、伝送線の立ち上がり及び立ち下が
りのいずれにおいても急峻な波形が得られて、高速なデ
ジタル信号の伝送が達成される。
【００３２】次に、本発明の第３の実施例（第３の発
明）について説明する。
明）について説明する。
【００３３】 図５は、本発明の第３の実施例を示す波
形整形回路の回路図である。本実施例は、例えば、第２
の実施例である図３（ａ）のデジタル信号伝送回路中の
各波形整形回路ＳＨ1，ＳＨ2，…ＳＨnの構成として適
用される。即ち入出力端子ｉｏと、これを入力するイン
バータ３０１と、インバータ３０１の出力と接続される
出力端子ｏと、帰還手段３０２とで構成され、帰還手段
３０２の第１の入力端子１と該波形整形回路の出力端子
とが接続され、第２の入力端子２と該波形整形回路の制
御端子ｇとが接続され、その出力と該波形整形回路の入
出力端子ｉｏとが接続されている。また、上記帰還手段
３０２は以下のように構成される。即ち出力端子と電位
供給端子Ｖｓｓとの間に接続されたＮＭＯＳ３０７と、
出力端子と電子供給端子Ｖｃｃとの間に接続されたＰＭ
ＯＳ３０８と、上記ＮＭＯＳ３０７のゲートにその出力
の接続されたＡＮＤゲート３０９と、上記ＰＭＯＳ３０
８のゲートにその出力の接続されたＯＲゲート３１０と
で構成され、ＡＮＤゲート３０９の第１の入力とＯＲゲ
ート３１０の第１の入力とが該帰還手段の第１の入力端
子１に、ＡＮＤゲート３０９の第２の入力とＯＲゲート
３１０の第２の入力とが該帰還手段の第２の入力端子２
に接続されている。
形整形回路の回路図である。本実施例は、例えば、第２
の実施例である図３（ａ）のデジタル信号伝送回路中の
各波形整形回路ＳＨ1，ＳＨ2，…ＳＨnの構成として適
用される。即ち入出力端子ｉｏと、これを入力するイン
バータ３０１と、インバータ３０１の出力と接続される
出力端子ｏと、帰還手段３０２とで構成され、帰還手段
３０２の第１の入力端子１と該波形整形回路の出力端子
とが接続され、第２の入力端子２と該波形整形回路の制
御端子ｇとが接続され、その出力と該波形整形回路の入
出力端子ｉｏとが接続されている。また、上記帰還手段
３０２は以下のように構成される。即ち出力端子と電位
供給端子Ｖｓｓとの間に接続されたＮＭＯＳ３０７と、
出力端子と電子供給端子Ｖｃｃとの間に接続されたＰＭ
ＯＳ３０８と、上記ＮＭＯＳ３０７のゲートにその出力
の接続されたＡＮＤゲート３０９と、上記ＰＭＯＳ３０
８のゲートにその出力の接続されたＯＲゲート３１０と
で構成され、ＡＮＤゲート３０９の第１の入力とＯＲゲ
ート３１０の第１の入力とが該帰還手段の第１の入力端
子１に、ＡＮＤゲート３０９の第２の入力とＯＲゲート
３１０の第２の入力とが該帰還手段の第２の入力端子２
に接続されている。
【００３４】上記構成の論理的な動作自体は第２の実施
例のものと全く同一であり、各伝送線において先の説明
と同様に急峻な波形が得られる。また、第3の実施例の
構成においては、必要な素子数が多い反面次のような新
たな効果が得られる。即ち、本実施例の波形整形回路に
おいては、入出力端子ｉｏと各電位供給端子Ｖｃｃ及び
Ｖｓｓとの間にはそれぞれＰＭＯＳ３０８及びＮＭＯＳ
３０７が一個ずつ接続されているのみであるので、２個
のＭＯＳが直列に接続されている第2の実施例のものよ
りも、より高い電流駆動能力が得られる。従って、第2
の実施例のものよりもより優れた高速性能が得られる。
例のものと全く同一であり、各伝送線において先の説明
と同様に急峻な波形が得られる。また、第3の実施例の
構成においては、必要な素子数が多い反面次のような新
たな効果が得られる。即ち、本実施例の波形整形回路に
おいては、入出力端子ｉｏと各電位供給端子Ｖｃｃ及び
Ｖｓｓとの間にはそれぞれＰＭＯＳ３０８及びＮＭＯＳ
３０７が一個ずつ接続されているのみであるので、２個
のＭＯＳが直列に接続されている第2の実施例のものよ
りも、より高い電流駆動能力が得られる。従って、第2
の実施例のものよりもより優れた高速性能が得られる。
【００３５】次に、第３の実施例の変形例１について説
明する。
明する。
【００３６】図５（ｂ）は、第３の実施例における波形
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、ＰＭＯＳ３０８のゲート
と電位供給端子Ｖｃｃとの間に初期設定手段ＩＮＴＰを
新たに設けた。この初期設定手段ＩＮＴＰは例えばＰＭ
ＯＳ３１１であってそのゲートが全ての波形整形回路に
ついて共通に初期設定端子ＩＮＴに接続されている。
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、ＰＭＯＳ３０８のゲート
と電位供給端子Ｖｃｃとの間に初期設定手段ＩＮＴＰを
新たに設けた。この初期設定手段ＩＮＴＰは例えばＰＭ
ＯＳ３１１であってそのゲートが全ての波形整形回路に
ついて共通に初期設定端子ＩＮＴに接続されている。
【００３７】本実施例においては、上記のごとく各波形
整形回路ごとに初期設定手段を設けたので図３（ａ）の
各伝送線に接続された初期設定手段ＩＮＴＣ1，ＩＮＴ
Ｃ2，…ＩＮＴＣnを除去でき以下のような利点がある。
即ち、初期設定において、該初期設定手段は、大きな負
荷抵抗及び負荷容量を有する伝送線を直接駆動する必要
がなく各々波形整形回路の帰還手段のＭＯＳトランジス
タの一部を駆動するのみでよい。従って速やかな初期設
定が可能である。
整形回路ごとに初期設定手段を設けたので図３（ａ）の
各伝送線に接続された初期設定手段ＩＮＴＣ1，ＩＮＴ
Ｃ2，…ＩＮＴＣnを除去でき以下のような利点がある。
即ち、初期設定において、該初期設定手段は、大きな負
荷抵抗及び負荷容量を有する伝送線を直接駆動する必要
がなく各々波形整形回路の帰還手段のＭＯＳトランジス
タの一部を駆動するのみでよい。従って速やかな初期設
定が可能である。
【００３８】次に、第３の実施例の変形例２について説
明する。
明する。
【００３９】 図５（ｃ）は、第３の実施例にける波形
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、図５（ａ）の回路のＯＲ
ゲート３１０を３入力ＯＲゲートに変え、第３の入力を
初期設定端子ＩＮＴに接続した。こうすることで初期設
定時の貫通電力が防止でき前述した実施例のものに対し
て消費電力を低減できる。
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、図５（ａ）の回路のＯＲ
ゲート３１０を３入力ＯＲゲートに変え、第３の入力を
初期設定端子ＩＮＴに接続した。こうすることで初期設
定時の貫通電力が防止でき前述した実施例のものに対し
て消費電力を低減できる。
【００４０】次に、本発明の第４の実施例（第４の発
明）について説明する。
明）について説明する。
【００４１】図６は、本発明の第４の実施例おけるデジ
タル信号伝送回路の回路図である。本実施例におけるデ
ジタル信号伝送回路においては、ｎ本の伝送線と、第１
〜第３の実施例において述べたごとく構成されたｎ個の
波形整形回路とｎ−１個のインバータとが以下のように
接続されている。即ち、ｋ（＜ｎ）番目の波形整形回路
ＳＨkの入出力端子ｉｏがｋ番目の伝送線ＴＬkに接続さ
れ、その制御端子ｇがインバータＩＮＶkの出力と接続
され、このインバータＩＮＶkの入力がｋ＋１番目の波
形整形回路ＳＨk+1の出力端子ｏに接続されるととも
に、ｎ番目の波形整形回路ＳＨn の入出力端子ｉｏがｎ
番目の伝送線ＴＬnに接続され、その制御端子ｇがイン
バータＩＮＶnを介して１番目の伝送線ＴＬ1に接続され
ている。また必要なら、各伝送線に初期設定手段ＩＮＴ
Ｃ1，ＩＮＴＣ2，…ＩＮＴＣnが接続される。
タル信号伝送回路の回路図である。本実施例におけるデ
ジタル信号伝送回路においては、ｎ本の伝送線と、第１
〜第３の実施例において述べたごとく構成されたｎ個の
波形整形回路とｎ−１個のインバータとが以下のように
接続されている。即ち、ｋ（＜ｎ）番目の波形整形回路
ＳＨkの入出力端子ｉｏがｋ番目の伝送線ＴＬkに接続さ
れ、その制御端子ｇがインバータＩＮＶkの出力と接続
され、このインバータＩＮＶkの入力がｋ＋１番目の波
形整形回路ＳＨk+1の出力端子ｏに接続されるととも
に、ｎ番目の波形整形回路ＳＨn の入出力端子ｉｏがｎ
番目の伝送線ＴＬnに接続され、その制御端子ｇがイン
バータＩＮＶnを介して１番目の伝送線ＴＬ1に接続され
ている。また必要なら、各伝送線に初期設定手段ＩＮＴ
Ｃ1，ＩＮＴＣ2，…ＩＮＴＣnが接続される。
【００４２】本実施例における論理的動作は、先に説明
した第１〜第３の実施例のものと同様である。なぜな
ら、例えばｋ番目の波形整形回路ＳＨkの制御端子ｇ
は、インバータＩＮＶkと波形整形回路ＳＨk+1内のイン
バータとの計２段のインバータを介してｋ＋１番目の伝
送線ＴＬk+1に接続されており、論理レベルでは第1及び
第2の実施例のごとく波形整形回路ＳＨkの制御端子ｇを
伝送線ＴＬk+1に直結したものと同一動作を行うからで
ある。しかし、上記のごとく構成することで、本実施例
のものにおいては以下に述べるような新たな効果があ
る。即ち、本実施例では、各波形整形回路の帰還手段の
ＭＯＳトランジスタのゲートに各伝送線が直結されてい
ないので、該伝送線の負荷を増やす事なく上記帰還手段
のＭＯＳトランジスタの電流駆動能力を大きくして高速
化を図ることができる。従って第1〜第3の実施例のもの
より高速なデジタル信号の伝送が可能となる。
した第１〜第３の実施例のものと同様である。なぜな
ら、例えばｋ番目の波形整形回路ＳＨkの制御端子ｇ
は、インバータＩＮＶkと波形整形回路ＳＨk+1内のイン
バータとの計２段のインバータを介してｋ＋１番目の伝
送線ＴＬk+1に接続されており、論理レベルでは第1及び
第2の実施例のごとく波形整形回路ＳＨkの制御端子ｇを
伝送線ＴＬk+1に直結したものと同一動作を行うからで
ある。しかし、上記のごとく構成することで、本実施例
のものにおいては以下に述べるような新たな効果があ
る。即ち、本実施例では、各波形整形回路の帰還手段の
ＭＯＳトランジスタのゲートに各伝送線が直結されてい
ないので、該伝送線の負荷を増やす事なく上記帰還手段
のＭＯＳトランジスタの電流駆動能力を大きくして高速
化を図ることができる。従って第1〜第3の実施例のもの
より高速なデジタル信号の伝送が可能となる。
【００４３】次に、第４の実施例の変形例１について説
明する。
明する。
【００４４】図６（ａ）は、第４の実施例におけるデジ
タル信号伝送回路とは別の実施例におけるデジタル信号
伝送回路の回路図である。本実施例においては、初期設
定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnに替えてＩ
ＮＴＰ1，ＩＮＴＰ2，…ＩＮＴＰnがインバータＩＮ
Ｖ1，ＩＮＶ2，…ＩＮＶnの各出力ごとに設けられてい
る。そして、各初期設定手段ＩＮＴＰkは、例えばゲー
トが初期設定端子ＩＮＴに、ソースが電位供給端子Ｖｃ
ｃに、ドレインが上記インバータＩＮＶkの出力にそれ
ぞれ接続されることにより構成されている。なお、他の
点は図６（ａ）のものと同一であり説明を略す。この実
施例においては、初期設定時に各初期設定手段が大きな
負荷容量及び負荷抵抗を駆動する必要がないので、その
初期設定時間を短縮できる。
タル信号伝送回路とは別の実施例におけるデジタル信号
伝送回路の回路図である。本実施例においては、初期設
定手段ＩＮＴＣ1，ＩＮＴＣ2，…ＩＮＴＣnに替えてＩ
ＮＴＰ1，ＩＮＴＰ2，…ＩＮＴＰnがインバータＩＮ
Ｖ1，ＩＮＶ2，…ＩＮＶnの各出力ごとに設けられてい
る。そして、各初期設定手段ＩＮＴＰkは、例えばゲー
トが初期設定端子ＩＮＴに、ソースが電位供給端子Ｖｃ
ｃに、ドレインが上記インバータＩＮＶkの出力にそれ
ぞれ接続されることにより構成されている。なお、他の
点は図６（ａ）のものと同一であり説明を略す。この実
施例においては、初期設定時に各初期設定手段が大きな
負荷容量及び負荷抵抗を駆動する必要がないので、その
初期設定時間を短縮できる。
【００４５】
【発明の効果】第１の発明においては、波形整形回路の
制御線を新たに設ける必要がなく、チップサイズの低減
が図ることができるとともに、上記制御線上の信号も別
な波形整形回路によって急峻な波形のものに改善される
ので、高速なデジタル信号の伝送ができる。
制御線を新たに設ける必要がなく、チップサイズの低減
が図ることができるとともに、上記制御線上の信号も別
な波形整形回路によって急峻な波形のものに改善される
ので、高速なデジタル信号の伝送ができる。
【００４６】第２の発明においては各伝送線のＬレベル
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速でき、いずれの遷移においても急
峻な波形が得られる。
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速でき、いずれの遷移においても急
峻な波形が得られる。
【００４７】第３の発明においては、より電流駆動能力
の高い波形整形回路が得られるのでより高速なデジタル
信号の伝送が可能となる。
の高い波形整形回路が得られるのでより高速なデジタル
信号の伝送が可能となる。
【００４８】第４の発明においては、伝送線の負荷を重
くする事なく波形整形回路の電流駆動能力を上げること
ができ、第３の発明のものに比べて、より高速なデジタ
ル信号の伝送が可能となる。また第４の発明の変形例１
においては、回路の初期設定の高速化が図れる。また第
４の発明の変形例２においては、回路の初期設定時の消
費電力が低減できる。
くする事なく波形整形回路の電流駆動能力を上げること
ができ、第３の発明のものに比べて、より高速なデジタ
ル信号の伝送が可能となる。また第４の発明の変形例１
においては、回路の初期設定の高速化が図れる。また第
４の発明の変形例２においては、回路の初期設定時の消
費電力が低減できる。
【図１】本発明の第1の実施例を示すデジタル信号伝送
回路及び波形整形回路の回路図である。
回路及び波形整形回路の回路図である。
【図２】本発明の第１の実施例におけるデジタル信号伝
送回路の動作波形の一部である。
送回路の動作波形の一部である。
【図３】本発明の第２の実施例におけるデジタル信号伝
送回路及び波形整形回路の回路図である。
送回路及び波形整形回路の回路図である。
【図４】本発明の第２の実施例におけるデジタル信号伝
送回路の動作波形の一部である。
送回路の動作波形の一部である。
【図５】本発明の第３の実施例における波形整形回路の
回路図である。
回路図である。
【図６】本発明の第４の実施例におけるデジタル信号伝
送回路の回路図である。
送回路の回路図である。
【図７】従来における信号伝送回路の回路図及びそのパ
ルス波形図である。
ルス波形図である。
【図８】従来における信号伝送回路及び波形整形回路の
回路図である。
回路図である。
１０１，２０１，３０１，７００，７０１，８０１：イ
ンバータ １０２，２０２，３０２，８０２：帰還手段 １０３，１０４，２０５，２０６，３０８，３１１：Ｐ
ＭＯＳトランジスタ ２０３，２０４，３０７：ＮＭＯＳトランジスタ ３０９：ＮＯＲゲート ３１０：ＮＡＮＤゲート ７０２，７０３：受信回路 ８００：波形整形回路
ンバータ １０２，２０２，３０２，８０２：帰還手段 １０３，１０４，２０５，２０６，３０８，３１１：Ｐ
ＭＯＳトランジスタ ２０３，２０４，３０７：ＮＭＯＳトランジスタ ３０９：ＮＯＲゲート ３１０：ＮＡＮＤゲート ７０２，７０３：受信回路 ８００：波形整形回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/02 H04B 3/04 H04L 25/03
Claims (8)
- 【請求項１】 ｍ本の伝送線と、該伝送線に接続される
ｍ個の波形整形回路とを備えるデジタル信号伝送回路に
おいて、上記波形整形回路は入出力端子ｉｏとこの入出
力端子ｉｏの信号を反転して出力端子ｏに出力するイン
バータと上記出力端子ｏの信号を再度反転して入出力端
子ｉｏの電位変化を加速する帰還手段と該帰還手段に接
続されこの帰還動作をイネーブルまたはディスエーブル
にする制御端子ｇとを備え、ｋ（＜ｍ）番目の波形整形
回路の入出力端子ｉｏがｋ番目の伝送線に接続され制御
端子ｇがｋ＋１番目の伝送線に接続されていることを特
徴とするデジタル信号伝送回路。 - 【請求項２】 ｍ本の伝送線と該伝送線に接続されるｍ
個の波形整形回路とを備えるデジタル信号伝送回路にお
いて、上記波形整形回路は入出力端子ｉｏとこの入出力
端子ｉｏの信号を反転して出力端子ｏに出力するインバ
ータと上記出力端子ｏの信号を再度反転して入出力端子
ｉｏの電位変化を加速させる帰還手段と該帰還手段に接
続されこの帰還動作をイネーブルまたはディスエーブル
にする制御端子ｇとを備え、ｋ（＜ｍ）番目の波形整形
回路の入出力端子ｉｏがｋ番目の伝送線に接続され、制
御端子ｇがインバータを介してｋ＋１番目の波形整形回
路の出力端子ｏに接続されていることを特徴とするデジ
タル信号伝送回路。 - 【請求項３】 該伝送線及び該波形整形回路の入出力端
子ｉｏに初期設定手段が接続されていることを特徴とす
る請求項２記載のデジタル信号伝送回路。 - 【請求項４】 上記波形整形回路は、入出力端子ｉｏと
この入出力端子ｉｏに入力の接続されたインバータと、
このインバータの出力に接続される出力端子ｏと帰還手
段を備え、上記帰還手段は上記入出力端子ｉｏと第１の
電位供給端子Ｖｓｓとの間に直列に接続された第１及び
第２のＮＭＯＳトランジスタと、上記入出力端子ｉｏと
第２の電位供給端子Ｖｃｃとの間に直列に接続された第
１及び第２のＰＭＯＳトランジスタとを備え、上記第１
のＮＭＯＳトランジスタのゲートと第１のＰＭＯＳトラ
ンジスタのゲートとが上記出力端子ｏに接続され、上記
第２のＮＭＯＳトランジスタのゲートと第２のＰＭＯＳ
トランジスタのゲートとが該波形整形回路の制御端子ｇ
に接続されていることを特徴とする請求項１もしくは請
求項２記載のデジタル信号伝送回路。 - 【請求項５】 上記波形整形回路は、入出力端子ｉｏと
この入出力端子ｉｏに入力の接続されたインバータと、
このインバータの出力に接続される出力端子ｏと帰還手
段とを備え、上記帰還手段は上記入出力端子ｉｏと第１
の電位供給端子Ｖｓｓとの間に接続された第１のＮＭＯ
Ｓトランジスタと、上記入出力端子ｉｏと第２の電位供
給端子Ｖｃｃとの間に接続された第１のＰＭＯＳトラン
ジスタと、上記第１のＮＭＯＳトランジスタのゲートに
出力の接続されたＡＮＤゲートと上記第１のＰＭＯＳト
ランジスタのゲートに出力の接続されたＯＲゲートとを
含み、上記ＡＮＤゲートの第１の入力と上記ＯＲゲート
の第１の入力とが上記出力端子ｏに接続され、上記ＡＮ
Ｄゲートの第２の入力と上記ＯＲゲートの第２の入力と
が該波形整形回路の制御端子ｇに接続されていることを
特徴とする請求項１または請求項２記載のデジタル信号
伝送回路。 - 【請求項６】 上記波形整形回路の第１のＰＭＯＳトラ
ンジスタのゲートと第２の電位供給端子Ｖｃｃとの間に
初期設定手段が設けられていることを特徴とする請求項
５記載のデジタル信号伝送回路。 - 【請求項７】 上記波形整形回路の第１のＮＭＯＳトラ
ンジスタのゲートと第１の電位供給端子Ｖｓｓとの間に
初期設定手段が設けられていることを特徴とする請求項
５記載のデジタル信号伝送回路。 - 【請求項８】 上記波形整形回路のＯＲゲートの第３の
入力が初期設定端子に接続されていることを特徴とする
請求項５記載のデジタル信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000035372A JP3312898B2 (ja) | 1993-10-05 | 2000-02-14 | デジタル信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000035372A JP3312898B2 (ja) | 1993-10-05 | 2000-02-14 | デジタル信号伝送回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249164A Division JP3071347B2 (ja) | 1993-10-05 | 1993-10-05 | デジタル信号伝送回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000216832A JP2000216832A (ja) | 2000-08-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000035372A Expired - Fee Related JP3312898B2 (ja) | 1993-10-05 | 2000-02-14 | デジタル信号伝送回路 |
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-
2000
- 2000-02-14 JP JP2000035372A patent/JP3312898B2/ja not_active Expired - Fee Related
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| JP2000216832A (ja) | 2000-08-04 |
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