JP3312898B2 - デジタル信号伝送回路 - Google Patents

デジタル信号伝送回路

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JP3312898B2 JP2000035372A JP2000035372A JP3312898B2 JP 3312898 B2 JP3312898 B2 JP 3312898B2 JP 2000035372 A JP2000035372 A JP 2000035372A JP 2000035372 A JP2000035372 A JP 2000035372A JP 3312898 B2 JP3312898 B2 JP 3312898B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデジタル信号伝送回路に
関し、特に大きな容量性負荷に接続されかつ大きな配線
容量や配線抵抗を有するグローバルな信号線上を短かい
パルス幅のタイミングパルスを正確に伝送するにあたっ
て有用な伝送回路に関する。
【0002】一般に半導体集積回路は局所配置された制
御回路によって生成された共通のパルス群によって制御
されるので、こうしたパルスをチップの所定の回路まで
伝送する伝送回路が必要である。
【0003】
【従来の技術】従来のこの種のものとしては、第7図
(a)に示すようにパルス入力端子SPを入力としカス
ケード接線された2段のインバータ700,701によ
って、伝送線TLが駆動され、伝送線TLからは適宜配
線が引き出され複数の受信回路702,703に入力さ
れる構成となっていた。
【0004】
【発明が解決しようとする課題】しかし、こうした構成
においては、伝送線TLが長くまた受信回路が多数有る
場合それらの負荷容量や負荷抵抗によって、図7(b)
に示すように伝送線TLの遠端でそのパルス波形が入力
端子SPの波形に対して著しく劣化するという問題があ
る。このため高速なパルス伝送が困難であり、特にラッ
チのストローブ信号等に要する巾の短かいパルスを正確
なタイミングで伝送する事が非常に困難であった。こう
した問題を部分的に解決する方法として、図8(a)に
示すように伝送線TLに波形整形回路800を設ける事
も知られている。この波形整形回路としては例えば図8
(b)に示すようなものがあり、図中のRST端子がL
レベルである場合、入出力端子ioのLレベルからHレ
ベルへの変化がインバータ801と帰還手段802とに
よってより速いものに加速される。しかし、こうした従
来の波形整形回路においては以下の2つの問題がある。
その1つは、LレベルからHレベルへの遷移か、Hレベ
ルからLレベルへの遷移のいずれか一方しか加速できな
い事である。次にもう1つの問題について述べる。
【0005】例えば図8(b)の回路においては入出力
端子ioがLレベルからHレベルヘ変化した後にRST
端子をHレベルにする事で帰還手段をディスエーブルに
して、次の入出力端子ioのHレベルからLレベルへの
遷移に備える必要がある。即ち入出力端子ioのレベル
遷移の度々RST端子のレベルをも遷移させる必要があ
る。
【0006】ところが、図8(a)に示すように一般に
上記RST端子は局所配置された制御回路によって、伝
送線TLと同様の長い制御線(RST線)を介して制御
されており、このRST線の動作速度の制約から回路全
体の高速化が図れなかった。また、多数の伝送線の各波
形を改善するためには、各波形整形回路の数だけ新たな
制御線を必要とし、チップサイズが大きくなるという問
題があった。このように従来の波形整形回路を用いた伝
送回路においては、伝送線のレベル遷移の後穴の遷移ま
での間に該波形整形回路の帰還手段をイネーブル及びデ
ィスエーブルのいずれかにトグル制御する必要があるた
め、高速なパルス伝送が難かしく、特にパルス巾の短か
いものの伝送は上記帰還手段の制御が間に合わず極めて
困難であった。また新たに多数の配線をも必要とすると
いう問題をも有していた。
【0007】本発明は以上に述べた従来回路における、
波形整形回路の帰還手段の高速制御が難しいという問題
点を解決し、以下に述べる高速性に優れたデジタル信号
伝送回路を提供し、さらに低消費電力でチップ上の占有
面積の小さなデジタル信号伝送回路を提供する事を目的
とする。即ち、(A)帰還手段の高速制御の困難さを除
去し、制御用配線が少なく高速な信号伝送を可能とする
波形整形回路及びこれを含むデジタル信号伝送回路を提
供する、(B)伝送線の配線容量及び受信回路の入力容
量によって生じる消費電力を低減したデジタル伝送回路
を提供することを目的とする。
【0008】
【課題を解決するための手段】第1の発明においては、
複数の伝送線とこれに接続される波形整形回路を備える
デジタル信号伝送回路において、上記波形整形回路を次
のように構成した。即ち、入出力端子ioとこの入出力
端子ioの信号を反転して出力端子oに出力するインバ
ータと、上記出力端子oの信号を再度反転して入出力端
子ioの電位変化を加速させる帰還手段と、該帰還手段
に接続されこの帰還動作をイネーブルあるいはディスエ
ーブルにする制御端子gとを備えて構成した。また、上
記波形整形回路を次のように接続した。
【0009】即ちk番目の波形整形回路の入出力端子i
oをk番目の伝送線に接続し、制御端子gをk+1番目
の伝送線に接続した。上記構成においては、各波形整形
回路ごとに新たに制御線を設ける必要性がないのでチッ
プサイズの低減が図れる。
【0010】また、k番目の波形整形回路の帰還を制御
する信号もまたk+1番目の波形整形回路によってその
波形が急峻なものに改善されるので、高速なデジタル信
号の伝送が実現できる。
【0011】第2の発明においては、第1の発明の波形
整形回路を入出力端子ioに入力が接続され出力端子o
にその出力の接続されたインバータと、出力端子oに第
1の入力端子が接続され制御端子gに第2の入力端子が
接続され入出力端子ioにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
【0012】即ち、出力端子と第1の電位供給端子との
間に直列に接続した第1及び第2のNMOSトランジス
タと、出力端子と第2の電位供給端子との間に直列に接
続した第1及び第2のPMOSトランジスタとで構成
し、上記第1のNMOSのゲートと第1のPMOSのゲ
ートとを第1の入力端子に接続し、上記第2のNMOS
のゲートと第2のPMOSのゲートとを第2の入力端子
に接続して構成した。
【0013】上記構成においては、各伝送線のLレベル
からHレベルへの遷移とHレベルからLレベルへの遷移
の両方向の遷移を加速する事ができ、高速なデジタル信
号の伝送が可能となる。
【0014】第3の発明においては、第1の発明の波形
整形回路を入出力端子ioに入力が接続され出力端子o
にその出力の接続されたインバータと、出力端子oに第
1の入力端子が接続され制御端子gに第2の入力端子が
接続され入出力端子ioにその出力が接続される帰還手
段とで構成し、この帰還手段を以下のごとくに構成し
た。
【0015】即ち、出力端子と第1の電位供給端子との
間に接続されたNMOSトランジスタと、出力端子と第
1の電位供給端子との間に接続されたPMOSトランジ
スタと、上記NMOSトランジスタのゲートに出力の接
続されたNORゲートと、上記PMOSトランジスタの
ゲートに出力の接続されたNANDゲートとを備え、上
記NORゲートの第1の入力端子と上記NANDゲート
の第1の入力端子とを該帰還手段の第1の入力端子に接
続し、上記NORゲートの第2の入力端子と上記NAN
Dゲートの第2の入力端子とを該帰還手段の第2の入力
端子に接続して構成した。
【0016】上記構成においては、電流駆動能力のより
大きな帰還手段が得られる事から、第2の発明のものと
比べて、より改善された急峻な波形が得られ、より高速
なデジタル信号伝送が可能となる。
【0017】第4の発明においては、複数の伝送線とこ
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を第1〜第3の発明に
おけるものと同様に構成し、この波形整形回路を以下の
ように接続した。即ち、k番目の波形整形回路の入出力
端子ioをk番目の伝送線に接続し、制御端子gをイン
バータを介してk+1番目の波形整形回路の出力端子o
と接続した。
【0018】上記構成においては、第1の発明において
述べた効果に加えて以下の効果がある。即ち制御端子g
の入力容量が各伝送線の負荷容量と切り離されるので、
波形整形回路の帰還手段に電流駆動能力の高いトランジ
スタを用いても伝送線の負荷を重くする怖れがない。従
って第1の発明のものより高速なデジタル信号の伝送が
実現できる。
【0019】
【作用】以下に説明するように本発明によれば、 (A)帰還手段の高速制御の困難さを除去し、制御用配
線が少なく高速な信号伝送が可能となる。
【0020】(B)伝送線の配線容量及び受信回路の入
力容量によって生じる消費電力を低減させることができ
る。
【0021】
【発明の実施例】以下に本発明の実施例を図面を参照し
ながら説明する。
【0022】図1(a)は、本発明の第1の実施例(第
1の発明)におけるデジタル信号伝送回路の回路図であ
る。本実施例におけるデジタル信号伝送回路は逐次的に
そのレベルが遷移するnケの入力信号を印加するための
nケの入力端子IN1,IN2,…INnとこれに接続さ
れる例えば2段のインバータより成るドライバDV1,
DV2,…DVnと、このドライバによって各々駆動さ
れるn本の伝送線TL1,TL2,…TLnと、各伝送線
の遠端に接続されるn個の波形整形回路SH1,SH2
…SHnとで構成されている。また上記伝送線TL1,T
2,…TLnには図示しないが適宜受信回路が接続され
る。各波形整形回路は、例えば同図中に示すような従来
のものと同一の回路でもよく、入出力端子ioとこれと
入力との接続されたインバータ101とこのインバータ
101の出力に接続される出力端子oと、帰還手段10
2とを備え、帰還手段102の第1の入力が上記出力端
子oに、帰還手段の第2の入力が該波形整形回路の入力
端子gに、帰還手段102の出力が該波形整形回路の入
出力端子ioに接続されている。この帰還手段102は
例えば出力と電位供給端子Vccとの間に直列に設けら
れたPMOSトランジスタ(以下PMOSと記す)10
3及び104とで構成され、PMOS33のゲートが該
帰還手段102の第1の入力端子1にPMOS104の
ゲートが該帰還手段102の第2の入力端子2に接続さ
れている。これらの波形整形回路は次のように接続され
ている。即ち、k(<n)番目の波形整形回路SHk
入出力端子ioがk番目の伝送線TLkに接続され制御
端子gがk+1番目の伝送線TLk+1に接続されてい
る。さらにn番目の波形整形回路SHnの制御端子gが
1番目の波形整形回路の出力端子oに接続されている。
【0023】次に動作について述べる。図2は、本実施
例における動作の一部を示す電圧波形である。動作初期
においては各伝送線は全てLレベルとなっている。従っ
てn番目の波形整形回路SHn以外のものの制御端子g
はLレベルであり、1〜n−1番目までの波形整形回路
の帰還手段の各PMOS104がオンしており、即ち帰
還手段がイネーブルにされている。一方n番目の波形整
形回路SHnの制御端子gはHレベルであり帰還手段は
ディスエーブルにされている。ここで伝送線TL1のレ
ベルが立ち上がり始めると波形整形回路SH1の出力端
子oはHレベルからLレベルに変化し、インバータ10
1とイネーブル状態の該波形整形回路SH 1の帰還手段
102によって入出力端子io及びこれと接続する伝送
線TL1に正帰還がかかりそのレベルの変化が加速され
波形は急峻に立ち上がる。また、同時にn番目の波形整
形回路SHnの帰還手段がイネーブルにされる。次に伝
送線TL2のレベルが立ち上がり始めると同様に波形整
形回路SH2によってその変化が加速されて波形に急峻
に立ち上がる。一方、伝送線TL2がHレベルとなるこ
とで、波形整形回路SH1の帰還手段はディスエーブル
にされる。このようにして各伝送線TL1,TL2,…T
nのLレベルからHレベルへの遷移が加速される。全
ての伝送線のレベルがHレベルになった時点でn番目の
波形整形回路を除く他のものの帰還手段はディスエーブ
ルに変化している。次に伝送線TL1,TL2,…TLn
において、HレベルからLレベルへの遷移が順番に行な
われる。
【0024】前述したようにこの時点で波形整形回路S
1,SH2,…SHn-1の帰還はディスエーブル状態に
なっているため、伝送線のレベル遷移が帰還手段からの
電流流入によって妨げられる事なく、比較的高速な遷移
がなされる。また、伝送線TL1がHレベルからLレベ
ルへ変化した時点でn番目の波形整形回路の帰還手段も
ディスエーブルにされるので、伝送線TLnのHレベル
からLレベルへの遷移についても同様である。
【0025】以上のごとく本実施例においてはn個の信
号の伝送においてk番目の伝送信号の波形整形を行なう
回路の制御をk+1番目の伝送信号を用いて行なう事か
ら、波形整形回路の制御のために新たにn本の制御線を
設ける必要がなく、回路面積を小さくできる。また、上
記波形整形回路の制御信号自体も他の波形整形回路によ
って互いに急峻な波形のものに改善される事から、高速
なデジタル信号の伝送が実現できる。
【0026】次に、本発明の第2の実施例(第2の発
明)について説明する。
【0027】図3(a)は、本発明の第2の実施例にお
けるデジタル信号伝送回路の回路図である。本実施例に
おいては、第1の実施例である図1のものに対して各伝
送線TL1,TL2,…TLnの遠端に接続される初期設
定手段INTC1,INTC2,…INTCnを新たに設
けると共に、各波形整形回路は図3(b)に示すごとく
構成される。即ち、入出力端子ioとこれを入力とする
インバータ201とこのインバータ201の出力と接続
される出力端子oと帰還手段202とで構成され、帰還
手段202の第1の入力端子1が該波形整形回路の出力
端子oに、第2の入出端子が該波形回路の制御端子g
に、出力端子が該波形整形回路の入出力端子ioにそれ
ぞれ接続されている。この帰還手段202は、出力端子
と電位供給端子Vssとの間に直列接続されたNMOS
203及びNMOS204と、出力端子と電位供給端子
Vccとの間に直列に接続されたPMOS205及びP
MOS206で構成され、NMOS203のゲートとP
MOS205のゲートとが第1の入力端子1に、NMO
S104のゲートとPMOS106のゲートとが第2の
入力端子2にそれぞれ接続されている。一方、上記初期
設定手段INTC1,INTC2,…INTCnは、例え
ば図3(a)に示すように各伝送線と電位供給端子Vs
sとの間に設けられたNMOSであって、全ての初期設
定手段のNMOSのゲートが共通に端子INTに接続さ
れている。なお、同図の他の部分は、第1の実施例の図
1のものと同じであるので説明を略す。
【0028】次に動作の説明を行なう。まず波形整形回
路の動作について述べる。この波形整形回路は入出力端
子ioにおけるLレベルからHレベルへの遷移とHレベ
ルからLレベルへの遷移とのいずれの遷移をも以下のよ
うに加速することができる。制御端子gがLレベルであ
ればPMOS206がオンでありNMOS204がオフ
であるから、入出力端子ioのLレベルからHレベルへ
の遷移に対する正帰還がイネーブルされ、一方Hレベル
からLレベルへの遷移に対する正帰還がディスエーブル
にされ、入出力端子ioにおいて急峻な立ち上がりの波
形が得られる。また、制御端子gがHレベルになると、
PMOS206がオフしNMOS204がオンとなる。
よって、入出力端子ioのLレベルからHレベルへの遷
移に対する正帰還がディスエーブルされ、一方Hレベル
からLレベルへの遷移に対する正帰還がイネーブルにさ
れ、入出力端子ioにおいて急峻な立ち下がりの波形が
得られる。
【0029】次にデジタル信号伝送回路全体の動作につ
いて述べる。図4は、本実施の回路の一部動作波形であ
る。回路動作の開始時点では端子INTに正のパルスが
印加され各伝送線TL1,TL2,…TLnはLレベルに
初期化される。この初期化は例えば回路へ電源を投入し
た直後に少なくとも一度行なえばよいので、動作速度を
律速する怖れはない。この状態では、波形整形回路SH
1,SH2,…SHn-1においては入出力端子ioのLか
らHレベルへの遷移に対する正帰還がイネーブルされて
いる。よって伝送線TL1のレベルが上がり始めるとそ
の変化が波形整形回路SH1で加速され急峻な立ち上が
りの波形が得られる。また、この結果、波形整形回路S
nにおいても入出力端子ioのLからHレベルへの遷
移に対する正帰還がイネーブルされる。次に、伝送線T
2のレベルが上がり始めると、その変化が波形整形回
路SH2で加速される。こうして伝送線TL2がHレベル
になると、波形整形回路SH1においては、入出力端子
ioのLからHレベルへの遷移に対する正帰還がディス
エーブルされ、HからLレベルへの遷移がイネーブルに
される。同様に伝送線TL3,TL4,…TLnのレベル
遷移が高速になされる。全ての伝送線がHレベルへと変
化した時点では、波形整形回路SH1,SH2,…SH
n-1はそれぞれの入出力端子ioのHからLレベルへの
遷移に対する正帰還がイネーブルされた状態になってい
る。
【0030】次に、伝送線TL1,TL2,…TLnにお
いてHレベルからLレベルへの遷移が順番に行なわれる
が、前述したように波形整形回路SH1,SH2,…SH
n-1は各入力端子ioのHからLレベルへの遷移を加速
する状態になっているので、いずれの伝送線上でも急峻
な立ち下がりの波形が得られる。また、波形整形回路S
nについても、伝送線TL1がLレベルになった時点で
その入出力端子ioのHからLレベルへの遷移を加速す
る状態へと変化し、伝送線TLnでも他と同様な高速な
立ち下がり波形が得られる。
【0031】このように、本実施例では第1の実施例に
おける効果に加えて、伝送線の立ち上がり及び立ち下が
りのいずれにおいても急峻な波形が得られて、高速なデ
ジタル信号の伝送が達成される。
【0032】次に、本発明の第3の実施例(第3の発
明)について説明する。
【0033】 図5は、本発明の第3の実施例を示す波
形整形回路の回路図である。本実施例は、例えば、第2
の実施例である図3(a)のデジタル信号伝送回路中の
各波形整形回路SH1,SH2,…SHnの構成として適
用される。即ち入出力端子ioと、これを入力するイン
バータ301と、インバータ301の出力と接続される
出力端子oと、帰還手段302とで構成され、帰還手段
302の第1の入力端子1と該波形整形回路の出力端子
とが接続され、第2の入力端子2と該波形整形回路の制
御端子gとが接続され、その出力と該波形整形回路の入
出力端子ioとが接続されている。また、上記帰還手段
302は以下のように構成される。即ち出力端子と電位
供給端子Vssとの間に接続されたNMOS307と、
出力端子と電子供給端子Vccとの間に接続されたPM
OS308と、上記NMOS307のゲートにその出力
の接続されたANDゲート309と、上記PMOS30
8のゲートにその出力の接続されたORゲート310と
で構成され、ANDゲート309の第1の入力とOR
ート310の第1の入力とが該帰還手段の第1の入力端
子1に、ANDゲート309の第2の入力とORゲート
310の第2の入力とが該帰還手段の第2の入力端子2
に接続されている。
【0034】上記構成の論理的な動作自体は第2の実施
例のものと全く同一であり、各伝送線において先の説明
と同様に急峻な波形が得られる。また、第3の実施例の
構成においては、必要な素子数が多い反面次のような新
たな効果が得られる。即ち、本実施例の波形整形回路に
おいては、入出力端子ioと各電位供給端子Vcc及び
Vssとの間にはそれぞれPMOS308及びNMOS
307が一個ずつ接続されているのみであるので、2個
のMOSが直列に接続されている第2の実施例のものよ
りも、より高い電流駆動能力が得られる。従って、第2
の実施例のものよりもより優れた高速性能が得られる。
【0035】次に、第3の実施例の変形例1について説
明する。
【0036】図5(b)は、第3の実施例における波形
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、PMOS308のゲート
と電位供給端子Vccとの間に初期設定手段INTPを
新たに設けた。この初期設定手段INTPは例えばPM
OS311であってそのゲートが全ての波形整形回路に
ついて共通に初期設定端子INTに接続されている。
【0037】本実施例においては、上記のごとく各波形
整形回路ごとに初期設定手段を設けたので図3(a)の
各伝送線に接続された初期設定手段INTC1,INT
2,…INTCnを除去でき以下のような利点がある。
即ち、初期設定において、該初期設定手段は、大きな負
荷抵抗及び負荷容量を有する伝送線を直接駆動する必要
がなく各々波形整形回路の帰還手段のMOSトランジス
タの一部を駆動するのみでよい。従って速やかな初期設
定が可能である。
【0038】次に、第3の実施例の変形例2について説
明する。
【0039】 図5(c)は、第3の実施例にける波形
整形回路とは別の実施例における波形整形回路の回路図
である。本実施例においては、図5(a)の回路のOR
ゲート310を3入力ORゲートに変え、第3の入力を
初期設定端子INTに接続した。こうすることで初期設
定時の貫通電力が防止でき前述した実施例のものに対し
て消費電力を低減できる。
【0040】次に、本発明の第4の実施例(第4の発
明)について説明する。
【0041】図6は、本発明の第4の実施例おけるデジ
タル信号伝送回路の回路図である。本実施例におけるデ
ジタル信号伝送回路においては、n本の伝送線と、第1
〜第3の実施例において述べたごとく構成されたn個の
波形整形回路とn−1個のインバータとが以下のように
接続されている。即ち、k(<n)番目の波形整形回路
SHkの入出力端子ioがk番目の伝送線TLkに接続さ
れ、その制御端子gがインバータINVkの出力と接続
され、このインバータINVkの入力がk+1番目の波
形整形回路SHk+1の出力端子oに接続されるととも
に、n番目の波形整形回路SHn の入出力端子ioがn
番目の伝送線TLnに接続され、その制御端子gがイン
バータINVnを介して1番目の伝送線TL1に接続され
ている。また必要なら、各伝送線に初期設定手段INT
1,INTC2,…INTCnが接続される。
【0042】本実施例における論理的動作は、先に説明
した第1〜第3の実施例のものと同様である。なぜな
ら、例えばk番目の波形整形回路SHkの制御端子g
は、インバータINVkと波形整形回路SHk+1内のイン
バータとの計2段のインバータを介してk+1番目の伝
送線TLk+1に接続されており、論理レベルでは第1及び
第2の実施例のごとく波形整形回路SHkの制御端子gを
伝送線TLk+1に直結したものと同一動作を行うからで
ある。しかし、上記のごとく構成することで、本実施例
のものにおいては以下に述べるような新たな効果があ
る。即ち、本実施例では、各波形整形回路の帰還手段の
MOSトランジスタのゲートに各伝送線が直結されてい
ないので、該伝送線の負荷を増やす事なく上記帰還手段
のMOSトランジスタの電流駆動能力を大きくして高速
化を図ることができる。従って第1〜第3の実施例のもの
より高速なデジタル信号の伝送が可能となる。
【0043】次に、第4の実施例の変形例1について説
明する。
【0044】図6(a)は、第4の実施例におけるデジ
タル信号伝送回路とは別の実施例におけるデジタル信号
伝送回路の回路図である。本実施例においては、初期設
定手段INTC1,INTC2,…INTCnに替えてI
NTP1,INTP2,…INTPnがインバータIN
1,INV2,…INVnの各出力ごとに設けられてい
る。そして、各初期設定手段INTPkは、例えばゲー
トが初期設定端子INTに、ソースが電位供給端子Vc
cに、ドレインが上記インバータINVkの出力にそれ
ぞれ接続されることにより構成されている。なお、他の
点は図6(a)のものと同一であり説明を略す。この実
施例においては、初期設定時に各初期設定手段が大きな
負荷容量及び負荷抵抗を駆動する必要がないので、その
初期設定時間を短縮できる。
【0045】
【発明の効果】第1の発明においては、波形整形回路の
制御線を新たに設ける必要がなく、チップサイズの低減
が図ることができるとともに、上記制御線上の信号も別
な波形整形回路によって急峻な波形のものに改善される
ので、高速なデジタル信号の伝送ができる。
【0046】第2の発明においては各伝送線のLレベル
からHレベルへの遷移とHレベルからLレベルへの遷移
の両方向の遷移を加速でき、いずれの遷移においても急
峻な波形が得られる。
【0047】第3の発明においては、より電流駆動能力
の高い波形整形回路が得られるのでより高速なデジタル
信号の伝送が可能となる。
【0048】第4の発明においては、伝送線の負荷を重
くする事なく波形整形回路の電流駆動能力を上げること
ができ、第3の発明のものに比べて、より高速なデジタ
ル信号の伝送が可能となる。また第4の発明の変形例1
においては、回路の初期設定の高速化が図れる。また第
4の発明の変形例2においては、回路の初期設定時の消
費電力が低減できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すデジタル信号伝送
回路及び波形整形回路の回路図である。
【図2】本発明の第1の実施例におけるデジタル信号伝
送回路の動作波形の一部である。
【図3】本発明の第2の実施例におけるデジタル信号伝
送回路及び波形整形回路の回路図である。
【図4】本発明の第2の実施例におけるデジタル信号伝
送回路の動作波形の一部である。
【図5】本発明の第3の実施例における波形整形回路の
回路図である。
【図6】本発明の第4の実施例におけるデジタル信号伝
送回路の回路図である。
【図7】従来における信号伝送回路の回路図及びそのパ
ルス波形図である。
【図8】従来における信号伝送回路及び波形整形回路の
回路図である。
【符号の説明】
101,201,301,700,701,801:イ
ンバータ 102,202,302,802:帰還手段 103,104,205,206,308,311:P
MOSトランジスタ 203,204,307:NMOSトランジスタ 309:NORゲート 310:NANDゲート 702,703:受信回路 800:波形整形回路
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 25/02 H04B 3/04 H04L 25/03

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 m本の伝送線と、該伝送線に接続される
    m個の波形整形回路とを備えるデジタル信号伝送回路に
    おいて、上記波形整形回路は入出力端子ioとこの入出
    力端子ioの信号を反転して出力端子oに出力するイン
    バータと上記出力端子oの信号を再度反転して入出力端
    子ioの電位変化を加速する帰還手段と該帰還手段に接
    続されこの帰還動作をイネーブルまたはディスエーブル
    にする制御端子gとを備え、k(<m)番目の波形整形
    回路の入出力端子ioがk番目の伝送線に接続され制御
    端子gがk+1番目の伝送線に接続されていることを特
    徴とするデジタル信号伝送回路。
  2. 【請求項2】 m本の伝送線と該伝送線に接続されるm
    個の波形整形回路とを備えるデジタル信号伝送回路にお
    いて、上記波形整形回路は入出力端子ioとこの入出力
    端子ioの信号を反転して出力端子oに出力するインバ
    ータと上記出力端子oの信号を再度反転して入出力端子
    ioの電位変化を加速させる帰還手段と該帰還手段に接
    続されこの帰還動作をイネーブルまたはディスエーブル
    にする制御端子gとを備え、k(<m)番目の波形整形
    回路の入出力端子ioがk番目の伝送線に接続され、制
    御端子gがインバータを介してk+1番目の波形整形回
    路の出力端子oに接続されていることを特徴とするデジ
    タル信号伝送回路。
  3. 【請求項3】 該伝送線及び該波形整形回路の入出力端
    子ioに初期設定手段が接続されていることを特徴とす
    る請求項2記載のデジタル信号伝送回路。
  4. 【請求項4】 上記波形整形回路は、入出力端子ioと
    この入出力端子ioに入力の接続されたインバータと、
    このインバータの出力に接続される出力端子oと帰還手
    段を備え、上記帰還手段は上記入出力端子ioと第1の
    電位供給端子Vssとの間に直列に接続された第1及び
    第2のNMOSトランジスタと、上記入出力端子ioと
    第2の電位供給端子Vccとの間に直列に接続された第
    1及び第2のPMOSトランジスタとを備え、上記第1
    のNMOSトランジスタのゲートと第1のPMOSトラ
    ンジスタのゲートとが上記出力端子oに接続され、上記
    第2のNMOSトランジスタのゲートと第2のPMOS
    トランジスタのゲートとが該波形整形回路の制御端子g
    に接続されていることを特徴とする請求項1もしくは請
    求項2記載のデジタル信号伝送回路。
  5. 【請求項5】 上記波形整形回路は、入出力端子ioと
    この入出力端子ioに入力の接続されたインバータと、
    このインバータの出力に接続される出力端子oと帰還手
    段とを備え、上記帰還手段は上記入出力端子ioと第1
    の電位供給端子Vssとの間に接続された第1のNMO
    Sトランジスタと、上記入出力端子ioと第2の電位供
    給端子Vccとの間に接続された第1のPMOSトラン
    ジスタと、上記第1のNMOSトランジスタのゲートに
    出力の接続されたANDゲートと上記第1のPMOSト
    ランジスタのゲートに出力の接続されたORゲートとを
    含み、上記ANDゲートの第1の入力と上記ORゲート
    の第1の入力とが上記出力端子oに接続され、上記AN
    ゲートの第2の入力と上記ORゲートの第2の入力と
    が該波形整形回路の制御端子gに接続されていることを
    特徴とする請求項1または請求項2記載のデジタル信号
    伝送回路。
  6. 【請求項6】 上記波形整形回路の第1のPMOSトラ
    ンジスタのゲートと第2の電位供給端子Vccとの間に
    初期設定手段が設けられていることを特徴とする請求項
    5記載のデジタル信号伝送回路。
  7. 【請求項7】 上記波形整形回路の第1のNMOSトラ
    ンジスタのゲートと第1の電位供給端子Vssとの間に
    初期設定手段が設けられていることを特徴とする請求項
    5記載のデジタル信号伝送回路。
  8. 【請求項8】 上記波形整形回路のORゲートの第3の
    入力が初期設定端子に接続されていることを特徴とする
    請求項5記載のデジタル信号伝送回路。
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