JP4252344B2 - 電子時計回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶回路の情報によって歩度を調整する歩度調整回路を備える電子時計回路に関するものである。
【０００２】
【従来の技術】
従来より電子時計は、歩度調整の一つの方法として、発振回路の出力を可変分周回路によって記憶回路の情報を元に適当な分周比をもって分周する事により論理的に緩急を設ける方法が行われている。ここでいう歩度とは時計の周波数偏差のことである。
【０００３】
上記のように歩度調整を行う電子時計回路に間しては、従来より多くの出願を見るところである。（例えば、特許文献１参照）
【０００４】
以下に特許文献１に示す従来の歩度調整回路を図面を用いて説明する。図５は特許文献１に示す従来の歩度調整回路について主旨を逸脱しないように書き直した回路図である。図６は特許文献１に示す従来の歩度調整回路へのクロックの信号ＣＬ１と信号ＣＬ２との関係を示すタイミングチャートである。信号ＣＬ１と信号ＣＬ２とについては後述する。
【０００５】
図５に示す従来の歩度調整回路において、１０１は発振回路、１０２は可変分周回路、１０３はスイッチＳＷ、１０４はｎチャネルＭＯＳトランジスタ、１０５は記憶回路、１は第１の電源線、３は第３の電源線である。第１の電源線はＶＤＤの電位を供給し、第３の電源線はＶＳＳの電位を供給する。１０６はｎチャネルＭＯＳトランジスタ１０４のＯＮ−ＯＦＦを制御するための信号ＣＬ２を印加する信号線、１０７は記憶回路１０５にクロック信号を与えるための信号ＣＬ１を印加する信号線である。
【０００６】
スイッチＳＷ１０３の一端は第１の電源線１と接続し、他端はｎチャネルＭＯＳトランジスタ１０４のドレインと記憶回路１０５のデータ入力Ｄとに接続し、その接続点をノードＰとする。ｎチャネルＭＯＳトランジスタ１０４のソースは第３の電源線３に接続し、ｎチャネルＭＯＳトランジスタ１０４のゲートは信号線１０６に接続し信号ＣＬ２が印加する。記憶回路１０５のクロック入力Ｃは信号線１０７に接続し信号ＣＬ１が印加する。記憶回路１０５の出力Ｑは可変分周回路１０２に接続している。発振回路１０１は可変分周回路１０２と接続し、可変分周回路１０２は図示しない内部回路と接続している。
【０００７】
信号ＣＬ１、信号ＣＬ２は図６のタイミングチャートで示される関係にあり、記憶回路１０５はスイッチＳＷ１０３のＯＮまたはＯＦＦにより１または０のデータを読み込み記憶する。一方、可変分周回路１０２は発振回路１０１の出力を記憶回路１０５の記憶情報によって設定された分周比で分周し歩度調整を行う。
【０００８】
【特許文献１】
特開昭５８−１５８５８１号公報（第１４−１５頁、第１−２図）
【０００９】
【発明が解決しようとする課題】
特許文献１に示す従来の歩度調整回路は、その動作時に、図５に示す記憶回路１０５の入力が不定状態になってしまうことがある。図５のスイッチＳＷ１０３がＯＦＦであり、かつ歩度調整を行わない通常動作時（信号ＣＬ２が“Ｌ”）は、ｎチャネルＭＯＳトランジスタ１０４はソース−ゲート間に電位差が無いのでＯＦＦし、スイッチＳＷ１０３とｎチャネルＭＯＳトランジスタ１０４と記憶回路１０５とのデータ入力の接続点であるノードＰの電位が不定となってしまう。
このノードＰの電位が不定になっても動作上影響が無いように、記憶回路１０５はＤ型フリップフロップで構成している。Ｄ型フリップフロップは、データ入力への信号が不定であっても以前に記憶したデータ入力への信号の値を出力することができるからである。
【００１０】
しかしながら、Ｄ型フリップフロップの内部の回路構成は一例として良く知られているように、マスター回路とスレーブ回路により構成し、それぞれの回路構成が等しい。そしてマスター回路とスレーブ回路とはそれぞれ少なくとも２つの２入力ゲートと２つのトランスミッションゲートとからなるフリップフロップで構成し、さらに、トランスミッションゲートの制御信号として反転信号を出力するインバータまたはバッファを必要とする。このため、回路規模が大きくなってしまうという問題があった。
【００１１】
また、前述のような、スイッチＳＷ１０３がＯＦＦであり、かつ信号ＣＬ２が“Ｌ”になり、ノードＰの電位が不定になると、ノードＰに接続する配線にノイズが伝播してしまう場合がある。配線がアンテナの役割を果たしてノイズの影響を受ける、いわゆる配線アンテナ効果である。このため、ノードＰに接続するｎチャネルＭＯＳトランジスタ１０４のドレインとバルクと基板とからなる寄生ダイオードを介して第１の電源線１や第３の電源線３にノイズを進入させ、不測の動作不良を引き起こす場合がある。
【００１２】
さらにまた、図５のノードＰが不定となりノイズの影響を受けた場合でも、ノイズの電位が記憶回路１０５の電源電圧内であれば記憶回路１０５のデータ入力への影響は無いが、ノイズの電位が記憶回路１０５の電源電圧を越えてしまった場合は、記憶回路１０５のデータ入力に接続するトランスミッションゲートのドレインとバルクと基板とからなる寄生ダイオードを介してノイズが電源へ進入し記憶回路１０５がラッチしたデータ入力への信号を変化させてしまう場合がある。
【００１３】
本発明の目的は、上記課題を解決しようとするもので、従来の歩度調整回路に対して、回路規模の小さく、ノイズの影響を受けず、消費電流の小さい電子時計回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明の要旨は、歩度調整回路を備える時計回路において、歩度調整回路は、記憶回路と記憶制御回路と波形整形回路と短絡回路と、第１の電源と第２の電源とを有し、記憶制御回路の一端を第１の電源に接続し、記憶制御回路の他端を記憶回路の一端に接続するとともに、波形整形回路と短絡回路の一端とに接続し、記憶回路の他端を第２の電源に接続するとともに、短絡回路の他端に接続することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面により本発明の実施例の形態を詳述する。図１は本発明の電子時計回路における歩度調整回路を示す回路図である。図２は歩度調整回路を構成する記憶回路１５の電気的特性を示す図である。図３は歩度調整回路のタイミングチャートである。図４は歩度調整回路を構成する各回路の状態を示す一覧表である。
【００１６】
[本発明の構成説明：図１]
まず、本発明の構成を図にもとづいて説明する。図１は本発明の実施の形態における電子時計の歩度調整回路の構成図であり、１は第１の電源線でありＶＤＤの電位を供給する。２は第２の電源線でありＶＰＰの電位を供給する。１３は記憶制御回路、１４は波形整形回路、１５は記憶回路、１６は短絡回路である。
【００１７】
記憶制御回路１３は、書込回路１３１、読出回路１３２とを並列に接続する。短絡回路１６は、短絡スイッチ１６１と抵抗体１６２とを直列に接続する。
【００１８】
書込回路１３１はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを書込制御手段９の出力（以下Ｓｉｇｗと称する）に接続する。
読出回路１３２はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを読出制御手段１０の出力（以下Ｓｉｇｒと称する）に接続する。
記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造をもつ不揮発性記憶素子であり、ソースとバルクとを第２の電源線２に接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを記憶制御手段１１の出力（以下Ｓｉｇｍと称する）に接続する。
短絡スイッチ１６１はｎチャネルＭＯＳトランジスタであり、ソースとバルクとを抵抗体１６２の一端と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを短絡制御手段１２の出力（以下Ｓｉｇｓと称する）に接続する。抵抗体１６２の他端は第２の電源線２と接続する。
波形整形回路１４の出力は、図示しない内部回路（可変分周回路）と接続する。
【００１９】
書込回路１３１は、記憶回路１５に情報を書き込むための回路であり、記憶回路１５にくらべ電流供給能力が大きい構造のＭＯＳトランジスタで構成する。
読出回路１３２は、記憶回路１５から情報を読み出すための回路であり、記憶回路１５にくらべ電流供給能力が小さい構造のＭＯＳトランジスタで構成する。
短絡スイッチ１６１は、記憶回路１５のドレイン−ソース間を短絡するために用いる回路であり、抵抗体１６２は、短絡スイッチ１６１を保護する保護抵抗として用いる。
【００２０】
このように、ホットエレクトロン注入型ＭＯＮＯＳ構造をもつ不揮発性記憶素子を用いることと短絡回路を用いることにより、従来の技術に比して回路規模を小さくし、記憶回路の入力の状態が不定とはならない歩度調整回路を有する電子時計回路を構成することができる。
【００２１】
[記憶回路の電気特性説明：図２]
次に本発明の動作を説明する。まずその一つである記憶回路１５の電気的特性について図２を用いて説明する。
図２は、記憶回路１５の書込前と書込後のドレイン−ソース間電圧に対するドレイン−ソース間電流を示す図（以下Ｖｄｓ−Ｉｄｓ特性と称す）である。Ｉａｓは書込前のＶｄｓ−Ｉｄｓ特性であり、Ｖｔａｓは書込前の記憶回路１５の閾値である。Ｉｗｒは書込後のＶｄｓ−Ｉｄｓ特性であり、Ｖｔｗｒは書込後の記憶回路１５の閾値である。
記憶回路１５は情報を書込することで閾値が高くなり矢印Ａの方向に特性がシフトする。また、第２の電源に供給するＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち、記憶回路１５を書込していない場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに応じてＯＮ又はＯＦＦとなる。同様にＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち記憶回路１５を書込した場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに無関係にＯＦＦとなる。
ここで、ＶＰＰの電位は、書込時を除きＶＰＰ＜Ｖｔｗｒとする。記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造であり、ゲート下に電流を流すことでホットエレクトロンを生成しゲートに注入することで閾値が移動する。ホットエレクトロン注入型のＭＯＮＯＳ構造の記憶素子は、既に知られている不揮発性記憶素子であるので説明は省略する。
【００２２】
[書込時の動作説明：図３、図４]
図３は、歩度調整回路のタイミングチャートである。図４は、歩度調整回路の各回路の状態を示す一覧表である。
次に、本発明の実施の形態における歩度調整回路の書込時の様子を図３と図４とを用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｌ”とすると、書込回路１３１はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は、当初未書込であるため閾値が低いこととソース−ゲート間に電位差が有ることから図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
【００２３】
従って第1の電源線１と第２の電源線２とは、書込回路１３１と記憶回路１５を介し導通する。波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい書込回路１３１により、ＶＤＤ＝“Ｈ”に引かれるため“Ｌ”となる。その後ＶＰＰの電位をさらに低い電位に引き下げて記憶回路１５のゲート下に電流を流しホットエレクトロンを生成供給すると記憶回路１５は情報が書き込まれ、記憶回路１５の閾値が移動する。このため、記憶回路１５はソース−ゲート間に電位差があっても移動した閾値を超えずにＯＦＦする。記憶回路１５がＯＦＦすることで波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１によりＶＤＤ＝“Ｈ”に引かれ、“Ｌ”となる。
また、ＶＰＰの電位を引き下げた時に短絡スイッチ１６１はＯＦＦであり、短絡スイッチ１６１のドレインと第２の電源線の間にはＶＤＤ−ＶＰＰの電位が掛かるが、短絡スイッチ１６１のソースは抵抗体１６２を介して第２の電源線２に接続しているため短絡スイッチ１６１の耐圧は高くなり、素子破壊を起こすことはない。
【００２４】
[通常時の動作説明：図３、図４]
次に、歩度調整回路の通常時を図３と図４とを用いて説明する。ここで通常時とは、電子時計回路の動作時において読出時と書込時を除く全ての状態のことである。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。書込回路１３１と読出回路１３２とがともにＯＦＦすることにより、第１の電源線１と第２の電源線２との間は絶縁する。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｌ”とすると、記憶回路１５は未書込の時はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦし、書込済みの時は閾値が高く特性がシフトしており、常時ＯＦＦとなることから書込状態に関わらず図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｈ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差があるため、図４に示すようにＯＮする。波形整形回路１４の出力は、波形整形回路８の入力が短絡スイッチ１６１と抵抗体１６２とを介してＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００２５】
上記のごとく、短絡回路１６がＯＮすることで、記憶回路１５のソースとドレインはＶＰＰと同電位になる。また記憶制御手段１１の出力信号Ｓｉｇｍは“Ｌ”であり、記憶回路１５のゲートもＶＰＰの電位と同電位となる。記憶回路５１は、ソース、ドレインとゲートとが同電位になることから、電気的ストレスが掛からず、第２の電源線２にノイズが伝播したとしても、誤書込の可能性を排除できる。よって、記憶回路１５の書込状態維持による歩度品質を向上することができる。
【００２６】
また、上記のごとく、通常時には波形製回路１４の入力は、記憶回路１５の書込状態によらず書込回路１３１や読出回路１３２や記憶回路１５がＯＦＦであるため、電位供給されないが、短絡回路６によりＶＰＰの電位に固定するため、入力信号が不定時に見られるようなノイズの他回路への伝播を排除し消費電流や誤動作を削減することができる。
【００２７】
[読出時の動作説明：図３、図４]
次に本発明の実施の形態における歩度調整回路の記憶回路１５が書込済みの場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると記憶回路１５は、ソース−ゲート間に電位差が有るが、ソース−ゲート間電位が書込によりシフトした閾値を越えずに、図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って、第1の電源線１と第２の電源線２とは絶縁する。
波形整形回路１４の出力は、波形整形回路１４の入力がＯＮに制御された読出回路１３２を介してＶＤＤ＝“Ｈ”に引かれるため、“Ｌ”となる。
【００２８】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＦＦの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００２９】
[未書込の場合の動作説明：図３、図４]
同様に歩度調整回路の記憶回路１５が未書込の場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は未書込で閾値が低い上、ソース−ゲート間に電位差があるため、図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って第1の電源線１と第２の電源線２とは、読出回路１３２と記憶回路１５を介し導通する。
波形整形回路１４の出力は、波形整形回路１４の入力が読出回路１３２と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい記憶回路１５によりＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００３０】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＮの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００３１】
【発明の効果】
上記のごとく、本発明の歩度調整回路を有する電子時計回路によれば、短絡スイッチ１６１と抵抗体１６２とを有する短絡回路１６により、通常運針時に記憶回路１５を短絡することで、記憶回路１５を不定な状態にすることはなく、他の回路の不測の誤動作を防止することができる。
また、本発明の歩度調整回路を有する電子時計回路は、時計用電子回路の規模を小さくし、半導体チップサイズを縮小しコストダウンを図ることができる。
【００３２】
本発明の歩度調整回路を有する電子時計回路の動作において、第２の電源線２と短絡スイッチ１６１とを抵抗体１６２を介し接続することで、書込時に印加される高電圧に対して短絡スイッチ１６１の耐圧性能を向上させ、素子破壊を防止することができる。
【００３３】
また通常時に、記憶回路１５の全端子を短絡回路１６と記憶制御手段１１の制御で同電位とすることで、記憶回路１５の誤書込を防止することができる。
【００３４】
全ての時計動作時において、波形整形回路１４の入力を固定することでノイズの他回路への伝播を排除し消費電流の増加や誤動作などの不具合を無くすることができる。
【図面の簡単な説明】
【図１】本発明の電子時計回路の回路図である。
【図２】記憶回路１５の電気的特性である。
【図３】歩度調整回路のタイミングチャートである。
【図４】歩度調整回路を構成する各回路の状態を示す一覧表である。
【図５】従来の電子時計回路の回路図である。
【図６】従来の電子時計回路のタイミングチャートである。
【符号の説明】
１ 第１の電源線
２ 第２の電源線
３ 第３の電源線
９ 書込制御手段
１０ 読出制御手段
１１ 記憶制御手段
１２ 短絡制御手段
１３ 記憶制御回路
１４ 波形整形回路
１５ 記憶回路
１６ 短絡回路
１３１ 書込回路
１３２ 読出回路
１６１ 短絡スイッチ
１６２ 抵抗体
【発明の属する技術分野】
本発明は、記憶回路の情報によって歩度を調整する歩度調整回路を備える電子時計回路に関するものである。
【０００２】
【従来の技術】
従来より電子時計は、歩度調整の一つの方法として、発振回路の出力を可変分周回路によって記憶回路の情報を元に適当な分周比をもって分周する事により論理的に緩急を設ける方法が行われている。ここでいう歩度とは時計の周波数偏差のことである。
【０００３】
上記のように歩度調整を行う電子時計回路に間しては、従来より多くの出願を見るところである。（例えば、特許文献１参照）
【０００４】
以下に特許文献１に示す従来の歩度調整回路を図面を用いて説明する。図５は特許文献１に示す従来の歩度調整回路について主旨を逸脱しないように書き直した回路図である。図６は特許文献１に示す従来の歩度調整回路へのクロックの信号ＣＬ１と信号ＣＬ２との関係を示すタイミングチャートである。信号ＣＬ１と信号ＣＬ２とについては後述する。
【０００５】
図５に示す従来の歩度調整回路において、１０１は発振回路、１０２は可変分周回路、１０３はスイッチＳＷ、１０４はｎチャネルＭＯＳトランジスタ、１０５は記憶回路、１は第１の電源線、３は第３の電源線である。第１の電源線はＶＤＤの電位を供給し、第３の電源線はＶＳＳの電位を供給する。１０６はｎチャネルＭＯＳトランジスタ１０４のＯＮ−ＯＦＦを制御するための信号ＣＬ２を印加する信号線、１０７は記憶回路１０５にクロック信号を与えるための信号ＣＬ１を印加する信号線である。
【０００６】
スイッチＳＷ１０３の一端は第１の電源線１と接続し、他端はｎチャネルＭＯＳトランジスタ１０４のドレインと記憶回路１０５のデータ入力Ｄとに接続し、その接続点をノードＰとする。ｎチャネルＭＯＳトランジスタ１０４のソースは第３の電源線３に接続し、ｎチャネルＭＯＳトランジスタ１０４のゲートは信号線１０６に接続し信号ＣＬ２が印加する。記憶回路１０５のクロック入力Ｃは信号線１０７に接続し信号ＣＬ１が印加する。記憶回路１０５の出力Ｑは可変分周回路１０２に接続している。発振回路１０１は可変分周回路１０２と接続し、可変分周回路１０２は図示しない内部回路と接続している。
【０００７】
信号ＣＬ１、信号ＣＬ２は図６のタイミングチャートで示される関係にあり、記憶回路１０５はスイッチＳＷ１０３のＯＮまたはＯＦＦにより１または０のデータを読み込み記憶する。一方、可変分周回路１０２は発振回路１０１の出力を記憶回路１０５の記憶情報によって設定された分周比で分周し歩度調整を行う。
【０００８】
【特許文献１】
特開昭５８−１５８５８１号公報（第１４−１５頁、第１−２図）
【０００９】
【発明が解決しようとする課題】
特許文献１に示す従来の歩度調整回路は、その動作時に、図５に示す記憶回路１０５の入力が不定状態になってしまうことがある。図５のスイッチＳＷ１０３がＯＦＦであり、かつ歩度調整を行わない通常動作時（信号ＣＬ２が“Ｌ”）は、ｎチャネルＭＯＳトランジスタ１０４はソース−ゲート間に電位差が無いのでＯＦＦし、スイッチＳＷ１０３とｎチャネルＭＯＳトランジスタ１０４と記憶回路１０５とのデータ入力の接続点であるノードＰの電位が不定となってしまう。
このノードＰの電位が不定になっても動作上影響が無いように、記憶回路１０５はＤ型フリップフロップで構成している。Ｄ型フリップフロップは、データ入力への信号が不定であっても以前に記憶したデータ入力への信号の値を出力することができるからである。
【００１０】
しかしながら、Ｄ型フリップフロップの内部の回路構成は一例として良く知られているように、マスター回路とスレーブ回路により構成し、それぞれの回路構成が等しい。そしてマスター回路とスレーブ回路とはそれぞれ少なくとも２つの２入力ゲートと２つのトランスミッションゲートとからなるフリップフロップで構成し、さらに、トランスミッションゲートの制御信号として反転信号を出力するインバータまたはバッファを必要とする。このため、回路規模が大きくなってしまうという問題があった。
【００１１】
また、前述のような、スイッチＳＷ１０３がＯＦＦであり、かつ信号ＣＬ２が“Ｌ”になり、ノードＰの電位が不定になると、ノードＰに接続する配線にノイズが伝播してしまう場合がある。配線がアンテナの役割を果たしてノイズの影響を受ける、いわゆる配線アンテナ効果である。このため、ノードＰに接続するｎチャネルＭＯＳトランジスタ１０４のドレインとバルクと基板とからなる寄生ダイオードを介して第１の電源線１や第３の電源線３にノイズを進入させ、不測の動作不良を引き起こす場合がある。
【００１２】
さらにまた、図５のノードＰが不定となりノイズの影響を受けた場合でも、ノイズの電位が記憶回路１０５の電源電圧内であれば記憶回路１０５のデータ入力への影響は無いが、ノイズの電位が記憶回路１０５の電源電圧を越えてしまった場合は、記憶回路１０５のデータ入力に接続するトランスミッションゲートのドレインとバルクと基板とからなる寄生ダイオードを介してノイズが電源へ進入し記憶回路１０５がラッチしたデータ入力への信号を変化させてしまう場合がある。
【００１３】
本発明の目的は、上記課題を解決しようとするもので、従来の歩度調整回路に対して、回路規模の小さく、ノイズの影響を受けず、消費電流の小さい電子時計回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明の要旨は、歩度調整回路を備える時計回路において、歩度調整回路は、記憶回路と記憶制御回路と波形整形回路と短絡回路と、第１の電源と第２の電源とを有し、記憶制御回路の一端を第１の電源に接続し、記憶制御回路の他端を記憶回路の一端に接続するとともに、波形整形回路と短絡回路の一端とに接続し、記憶回路の他端を第２の電源に接続するとともに、短絡回路の他端に接続することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面により本発明の実施例の形態を詳述する。図１は本発明の電子時計回路における歩度調整回路を示す回路図である。図２は歩度調整回路を構成する記憶回路１５の電気的特性を示す図である。図３は歩度調整回路のタイミングチャートである。図４は歩度調整回路を構成する各回路の状態を示す一覧表である。
【００１６】
[本発明の構成説明：図１]
まず、本発明の構成を図にもとづいて説明する。図１は本発明の実施の形態における電子時計の歩度調整回路の構成図であり、１は第１の電源線でありＶＤＤの電位を供給する。２は第２の電源線でありＶＰＰの電位を供給する。１３は記憶制御回路、１４は波形整形回路、１５は記憶回路、１６は短絡回路である。
【００１７】
記憶制御回路１３は、書込回路１３１、読出回路１３２とを並列に接続する。短絡回路１６は、短絡スイッチ１６１と抵抗体１６２とを直列に接続する。
【００１８】
書込回路１３１はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを書込制御手段９の出力（以下Ｓｉｇｗと称する）に接続する。
読出回路１３２はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを読出制御手段１０の出力（以下Ｓｉｇｒと称する）に接続する。
記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造をもつ不揮発性記憶素子であり、ソースとバルクとを第２の電源線２に接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを記憶制御手段１１の出力（以下Ｓｉｇｍと称する）に接続する。
短絡スイッチ１６１はｎチャネルＭＯＳトランジスタであり、ソースとバルクとを抵抗体１６２の一端と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを短絡制御手段１２の出力（以下Ｓｉｇｓと称する）に接続する。抵抗体１６２の他端は第２の電源線２と接続する。
波形整形回路１４の出力は、図示しない内部回路（可変分周回路）と接続する。
【００１９】
書込回路１３１は、記憶回路１５に情報を書き込むための回路であり、記憶回路１５にくらべ電流供給能力が大きい構造のＭＯＳトランジスタで構成する。
読出回路１３２は、記憶回路１５から情報を読み出すための回路であり、記憶回路１５にくらべ電流供給能力が小さい構造のＭＯＳトランジスタで構成する。
短絡スイッチ１６１は、記憶回路１５のドレイン−ソース間を短絡するために用いる回路であり、抵抗体１６２は、短絡スイッチ１６１を保護する保護抵抗として用いる。
【００２０】
このように、ホットエレクトロン注入型ＭＯＮＯＳ構造をもつ不揮発性記憶素子を用いることと短絡回路を用いることにより、従来の技術に比して回路規模を小さくし、記憶回路の入力の状態が不定とはならない歩度調整回路を有する電子時計回路を構成することができる。
【００２１】
[記憶回路の電気特性説明：図２]
次に本発明の動作を説明する。まずその一つである記憶回路１５の電気的特性について図２を用いて説明する。
図２は、記憶回路１５の書込前と書込後のドレイン−ソース間電圧に対するドレイン−ソース間電流を示す図（以下Ｖｄｓ−Ｉｄｓ特性と称す）である。Ｉａｓは書込前のＶｄｓ−Ｉｄｓ特性であり、Ｖｔａｓは書込前の記憶回路１５の閾値である。Ｉｗｒは書込後のＶｄｓ−Ｉｄｓ特性であり、Ｖｔｗｒは書込後の記憶回路１５の閾値である。
記憶回路１５は情報を書込することで閾値が高くなり矢印Ａの方向に特性がシフトする。また、第２の電源に供給するＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち、記憶回路１５を書込していない場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに応じてＯＮ又はＯＦＦとなる。同様にＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち記憶回路１５を書込した場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに無関係にＯＦＦとなる。
ここで、ＶＰＰの電位は、書込時を除きＶＰＰ＜Ｖｔｗｒとする。記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造であり、ゲート下に電流を流すことでホットエレクトロンを生成しゲートに注入することで閾値が移動する。ホットエレクトロン注入型のＭＯＮＯＳ構造の記憶素子は、既に知られている不揮発性記憶素子であるので説明は省略する。
【００２２】
[書込時の動作説明：図３、図４]
図３は、歩度調整回路のタイミングチャートである。図４は、歩度調整回路の各回路の状態を示す一覧表である。
次に、本発明の実施の形態における歩度調整回路の書込時の様子を図３と図４とを用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｌ”とすると、書込回路１３１はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は、当初未書込であるため閾値が低いこととソース−ゲート間に電位差が有ることから図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
【００２３】
従って第1の電源線１と第２の電源線２とは、書込回路１３１と記憶回路１５を介し導通する。波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい書込回路１３１により、ＶＤＤ＝“Ｈ”に引かれるため“Ｌ”となる。その後ＶＰＰの電位をさらに低い電位に引き下げて記憶回路１５のゲート下に電流を流しホットエレクトロンを生成供給すると記憶回路１５は情報が書き込まれ、記憶回路１５の閾値が移動する。このため、記憶回路１５はソース−ゲート間に電位差があっても移動した閾値を超えずにＯＦＦする。記憶回路１５がＯＦＦすることで波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１によりＶＤＤ＝“Ｈ”に引かれ、“Ｌ”となる。
また、ＶＰＰの電位を引き下げた時に短絡スイッチ１６１はＯＦＦであり、短絡スイッチ１６１のドレインと第２の電源線の間にはＶＤＤ−ＶＰＰの電位が掛かるが、短絡スイッチ１６１のソースは抵抗体１６２を介して第２の電源線２に接続しているため短絡スイッチ１６１の耐圧は高くなり、素子破壊を起こすことはない。
【００２４】
[通常時の動作説明：図３、図４]
次に、歩度調整回路の通常時を図３と図４とを用いて説明する。ここで通常時とは、電子時計回路の動作時において読出時と書込時を除く全ての状態のことである。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。書込回路１３１と読出回路１３２とがともにＯＦＦすることにより、第１の電源線１と第２の電源線２との間は絶縁する。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｌ”とすると、記憶回路１５は未書込の時はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦし、書込済みの時は閾値が高く特性がシフトしており、常時ＯＦＦとなることから書込状態に関わらず図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｈ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差があるため、図４に示すようにＯＮする。波形整形回路１４の出力は、波形整形回路８の入力が短絡スイッチ１６１と抵抗体１６２とを介してＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００２５】
上記のごとく、短絡回路１６がＯＮすることで、記憶回路１５のソースとドレインはＶＰＰと同電位になる。また記憶制御手段１１の出力信号Ｓｉｇｍは“Ｌ”であり、記憶回路１５のゲートもＶＰＰの電位と同電位となる。記憶回路５１は、ソース、ドレインとゲートとが同電位になることから、電気的ストレスが掛からず、第２の電源線２にノイズが伝播したとしても、誤書込の可能性を排除できる。よって、記憶回路１５の書込状態維持による歩度品質を向上することができる。
【００２６】
また、上記のごとく、通常時には波形製回路１４の入力は、記憶回路１５の書込状態によらず書込回路１３１や読出回路１３２や記憶回路１５がＯＦＦであるため、電位供給されないが、短絡回路６によりＶＰＰの電位に固定するため、入力信号が不定時に見られるようなノイズの他回路への伝播を排除し消費電流や誤動作を削減することができる。
【００２７】
[読出時の動作説明：図３、図４]
次に本発明の実施の形態における歩度調整回路の記憶回路１５が書込済みの場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると記憶回路１５は、ソース−ゲート間に電位差が有るが、ソース−ゲート間電位が書込によりシフトした閾値を越えずに、図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って、第1の電源線１と第２の電源線２とは絶縁する。
波形整形回路１４の出力は、波形整形回路１４の入力がＯＮに制御された読出回路１３２を介してＶＤＤ＝“Ｈ”に引かれるため、“Ｌ”となる。
【００２８】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＦＦの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００２９】
[未書込の場合の動作説明：図３、図４]
同様に歩度調整回路の記憶回路１５が未書込の場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は未書込で閾値が低い上、ソース−ゲート間に電位差があるため、図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って第1の電源線１と第２の電源線２とは、読出回路１３２と記憶回路１５を介し導通する。
波形整形回路１４の出力は、波形整形回路１４の入力が読出回路１３２と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい記憶回路１５によりＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００３０】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＮの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００３１】
【発明の効果】
上記のごとく、本発明の歩度調整回路を有する電子時計回路によれば、短絡スイッチ１６１と抵抗体１６２とを有する短絡回路１６により、通常運針時に記憶回路１５を短絡することで、記憶回路１５を不定な状態にすることはなく、他の回路の不測の誤動作を防止することができる。
また、本発明の歩度調整回路を有する電子時計回路は、時計用電子回路の規模を小さくし、半導体チップサイズを縮小しコストダウンを図ることができる。
【００３２】
本発明の歩度調整回路を有する電子時計回路の動作において、第２の電源線２と短絡スイッチ１６１とを抵抗体１６２を介し接続することで、書込時に印加される高電圧に対して短絡スイッチ１６１の耐圧性能を向上させ、素子破壊を防止することができる。
【００３３】
また通常時に、記憶回路１５の全端子を短絡回路１６と記憶制御手段１１の制御で同電位とすることで、記憶回路１５の誤書込を防止することができる。
【００３４】
全ての時計動作時において、波形整形回路１４の入力を固定することでノイズの他回路への伝播を排除し消費電流の増加や誤動作などの不具合を無くすることができる。
【図面の簡単な説明】
【図１】本発明の電子時計回路の回路図である。
【図２】記憶回路１５の電気的特性である。
【図３】歩度調整回路のタイミングチャートである。
【図４】歩度調整回路を構成する各回路の状態を示す一覧表である。
【図５】従来の電子時計回路の回路図である。
【図６】従来の電子時計回路のタイミングチャートである。
【符号の説明】
１ 第１の電源線
２ 第２の電源線
３ 第３の電源線
９ 書込制御手段
１０ 読出制御手段
１１ 記憶制御手段
１２ 短絡制御手段
１３ 記憶制御回路
１４ 波形整形回路
１５ 記憶回路
１６ 短絡回路
１３１ 書込回路
１３２ 読出回路
１６１ 短絡スイッチ
１６２ 抵抗体
Claims (3)
- 歩度調整回路を備える電子時計回路において、
前記歩度調整回路は、記憶回路と記憶制御回路と波形整形回路と短絡回路と、第１の電源と第２の電源とを有し、
前記記憶制御回路の一端を前記第１の電源に接続し、
前記記憶制御回路の他端を前記記憶回路の一端に接続するとともに、前記波形整形回路と前記短絡回路の一端とに接続し、
前記記憶回路の他端を第２の電源に接続するとともに、前記短絡回路の他端に接続することを特徴とする電子時計回路。 - 前記記憶制御回路は、書込回路と読出回路とを並列に接続することを特徴とする請求項１に記載の電子時計回路。
- 前記短絡回路は、スイッチと抵抗とを直列に接続することを特徴とする請求項１または請求項２に記載の電子時計回路。
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