JP2016105635A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 379
- 230000015654 memory Effects 0.000 claims abstract description 201
- 238000003860 storage Methods 0.000 claims description 217
- 239000003990 capacitor Substances 0.000 claims description 82
- 230000015572 biosynthetic process Effects 0.000 claims description 49
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 230000006870 function Effects 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 441
- 239000010410 layer Substances 0.000 description 230
- 239000000758 substrate Substances 0.000 description 91
- 229910007541 Zn O Inorganic materials 0.000 description 83
- 238000010438 heat treatment Methods 0.000 description 74
- 239000013078 crystal Substances 0.000 description 61
- 239000011701 zinc Substances 0.000 description 60
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 55
- 229910052760 oxygen Inorganic materials 0.000 description 55
- 239000001301 oxygen Substances 0.000 description 53
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 50
- 238000012545 processing Methods 0.000 description 50
- 230000002829 reductive effect Effects 0.000 description 50
- 238000000034 method Methods 0.000 description 37
- 229910052751 metal Inorganic materials 0.000 description 34
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 239000000203 mixture Substances 0.000 description 32
- 229910052738 indium Inorganic materials 0.000 description 31
- 239000000463 material Substances 0.000 description 31
- 125000004430 oxygen atom Chemical group O* 0.000 description 31
- 125000004429 atom Chemical group 0.000 description 30
- 229910052757 nitrogen Inorganic materials 0.000 description 28
- 239000012535 impurity Substances 0.000 description 27
- 229910052725 zinc Inorganic materials 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 230000005669 field effect Effects 0.000 description 25
- 229910052733 gallium Inorganic materials 0.000 description 25
- 239000012298 atmosphere Substances 0.000 description 24
- 239000002019 doping agent Substances 0.000 description 24
- 238000004544 sputter deposition Methods 0.000 description 23
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 21
- 239000012071 phase Substances 0.000 description 21
- 229910052718 tin Inorganic materials 0.000 description 20
- 230000007547 defect Effects 0.000 description 19
- 239000012212 insulator Substances 0.000 description 19
- 229910052984 zinc sulfide Inorganic materials 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 239000001257 hydrogen Substances 0.000 description 16
- 229910052739 hydrogen Inorganic materials 0.000 description 16
- 125000004433 nitrogen atom Chemical group N* 0.000 description 15
- 239000010936 titanium Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 229910001195 gallium oxide Inorganic materials 0.000 description 14
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 14
- 238000012360 testing method Methods 0.000 description 14
- 229910052719 titanium Inorganic materials 0.000 description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 239000002585 base Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 12
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 11
- 238000004364 calculation method Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- 239000011787 zinc oxide Substances 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 238000005259 measurement Methods 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 238000002425 crystallisation Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- -1 Oxygen radicals Chemical class 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 7
- 238000002441 X-ray diffraction Methods 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 239000011733 molybdenum Substances 0.000 description 7
- 238000009832 plasma treatment Methods 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 229910052795 boron group element Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 229910019092 Mg-O Inorganic materials 0.000 description 5
- 229910019395 Mg—O Inorganic materials 0.000 description 5
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910020994 Sn-Zn Inorganic materials 0.000 description 4
- 229910009069 Sn—Zn Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000012300 argon atmosphere Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 230000003252 repetitive effect Effects 0.000 description 4
- 239000003381 stabilizer Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000003197 catalytic effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 239000001272 nitrous oxide Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000003746 solid phase reaction Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910005728 SnZn Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000018044 dehydration Effects 0.000 description 2
- 238000006297 dehydration reaction Methods 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002277 temperature effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 241000283730 Bos primigenius Species 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910017818 Cu—Mg Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- 229910003023 Mg-Al Inorganic materials 0.000 description 1
- 238000006124 Pilkington process Methods 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 241001067759 Senta Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 241001591005 Siga Species 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910018725 Sn—Al Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910000611 Zinc aluminium Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 150000001340 alkali metals Chemical group 0.000 description 1
- HXFVOUUOTHJFPX-UHFFFAOYSA-N alumane;zinc Chemical compound [AlH3].[Zn] HXFVOUUOTHJFPX-UHFFFAOYSA-N 0.000 description 1
- FJMNNXLGOUYVHO-UHFFFAOYSA-N aluminum zinc Chemical compound [Al].[Zn] FJMNNXLGOUYVHO-UHFFFAOYSA-N 0.000 description 1
- JYMITAMFTJDTAE-UHFFFAOYSA-N aluminum zinc oxygen(2-) Chemical compound [O-2].[Al+3].[Zn+2] JYMITAMFTJDTAE-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003211 malignant effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 150000002751 molybdenum Chemical class 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 238000007500 overflow downdraw method Methods 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000007725 thermal activation Methods 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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Abstract
る。
【解決手段】揮発性の第1の記憶回路と、酸化物半導体層にチャネルが形成されるトラン
ジスタを有する不揮発性の第2の記憶回路と、を有し、高周波数で駆動する場合、電源電
圧が供給されている期間では、第1の記憶回路にデータ信号を書き込み及び当該データ信
号を出力し、電源電圧の供給が停止する前の期間である、電源電圧が供給されている期間
の一部では、第2の記憶回路にデータ信号を書き込み、低周波数で駆動する場合、電源電
圧が供給されている期間では、第2の記憶回路にデータ信号を書き込み、第2の記憶回路
に書き込まれたデータ信号を第1の記憶回路に書き込み、第1の記憶回路に書き込まれた
データ信号を出力する記憶装置に関する。
【選択図】図1
Description
信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般
的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュ
メモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実
行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャ
ッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセ
スを減らして演算処理を高速化させることを目的として設けられている。
高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリッ
プフロップが、キャッシュメモリとしてSRAM(Static Random Acc
ess Memory)等が用いられる。つまり、これらのレジスタ、キャッシュメモリ
等には、電源電位の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が用
いられている。
電源電圧の供給を一時的に停止するという方法が提案されている(例えば、特許文献1参
照)。特許文献1の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺
に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記
憶させる。こうして、信号処理装置において電源電圧の供給を停止する間も、レジスタ、
キャッシュメモリ等に記憶されたデータ信号は保持される。
停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の
外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
不揮発性の記憶回路へ揮発性の記憶回路に保存されているデータ信号を記憶させる方法で
は、これらの不揮発性の記憶回路として主に磁気素子や強誘電体が用いられているため、
信号処理装置の作製工程が複雑である。
回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信
号を戻すのには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは
、消費電力の低減を目的とした短時間の電源電圧供給停止には適さない。
を抑えることができる記憶装置の提供を目的の一つとする。特に、短時間の電源電圧供給
停止により消費電力を抑えることができる記憶装置の提供を目的の一つとする。
保持容量を有する記憶回路を用いる。当該第1のトランジスタは、例えば酸化物半導体層
にチャネルが形成されるトランジスタ(以下「酸化物半導体トランジスタ」という)を用
いる。当該酸化物半導体トランジスタはオフ電流が極小のため、不揮発性の記憶回路を構
成することが可能である。このように、第1のトランジスタとして酸化物半導体トランジ
スタを用いた、不揮発性の記憶回路は、書き換えによる特性劣化のないこという利点を有
する。
ジスタ(以下「シリコントランジスタ」という)の動作周波数より遅い。そのため酸化物
半導体トランジスタを用いた記憶回路を高周波数で駆動させると、誤作動を起こす恐れが
ある。
ータ信号を保持できる揮発性の記憶回路である。このようなシリコントランジスタで形成
された揮発性の記憶回路は、高周波数でも駆動可能である。
ンジスタにより形成された記憶回路にデータ信号の書き込み及び読み出しを行う。酸化物
半導体トランジスタを含む不揮発性の記憶回路へのデータ信号の書き込みは、電源電圧の
供給が停止する前の期間のみ行われる。また電源電圧供給再開後に、酸化物半導体トラン
ジスタを含む不揮発性の記憶回路に保持されたデータ信号を読み出し、当該データ信号を
シリコントランジスタにより形成された記憶回路に書き込む。
導体トランジスタにより形成された不揮発性の記憶回路にデータ信号の書き込み及び読み
出しを行い、当該不揮発性の記憶回路に書き込まれたデータ信号をシリコントランジスタ
により形成された記憶回路に書き込む。
憶回路にデータ信号を書き込み及び不揮発性の記憶回路からデータ信号を読み出しできな
い周波数である。一方、周波数が低い(低周波数)とは、酸化物半導体トランジスタを介
して不揮発性の記憶回路にデータ信号を書き込み及び不揮発性の記憶回路からデータ信号
を読み出し可能な周波数である。データ信号の書き込み及び読み出しの可又は不可は、不
揮発性の記憶回路に含まれる酸化物半導体トランジスタの駆動周波数に依存する。
囲が広く、消費電力が抑えられた記憶装置を提供することが可能となる。
発性の第1の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタと、当該
トランジスタのソース及びドレインの一方と電気的に接続された保持容量とを有する不揮
発性の第2の記憶回路と、選択信号が入力され、当該選択信号に応じて第1の入力端子へ
の信号の入力又は第2の入力端子への信号の入力を切り替え、当該第1の入力端子又は当
該第2の入力端子に入力された信号を当該第1の記憶回路に出力する選択回路と、クロッ
ク信号と位相が反転した信号に応じて、導通状態又は非導通状態となり、当該トランジス
タのソース及びドレインの他方及び当該選択回路と接続されている第1のスイッチと、当
該クロック信号に応じて、導通状態又は非導通状態となり、当該第1の記憶回路及び当該
選択回路と接続されている第2のスイッチとを有し、当該選択回路は、当該第1のスイッ
チ及び当該トランジスタのソース及びドレインの他方と接続された第1の入力端子と、当
該トランジスタのソース及びドレインの一方及び当該保持容量と接続された第2の入力端
子と、当該第1の記憶回路と接続された出力端子とを有することを特徴とする記憶装置に
関する。
とする。
バータを有し、当該第1のインバータの入力端子及び当該第2のインバータの出力端子が
電気的に接続されており、当該第1のインバータの出力端子及び当該第2のインバータの
入力端子が電気的に接続されていることを特徴とする。
るトランジスタによって形成されることを特徴とする。
転素子を有することを特徴とする。
れは、アナログスイッチであることを特徴とする。
する。
できる記憶装置を提供することができる。特に、短時間の電源電圧供給停止により消費電
力を抑えることができる記憶装置を提供することができる。
、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書
に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限
定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機
能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
るために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。なお、電
圧とは、ある電位と、基準の電位(例えばグランド電位)との電位差のことを示す場合が
多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可
能である。
されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続され
ている場合とを含むものとする。
」とし、トランジスタのソース及びドレインが非導通である状態を「オフ状態」とする。
<図1に示す記憶装置の構成>
図1に本実施の形態の記憶装置の回路図を示す。
憶回路120、第2のトランジスタで形成された記憶回路121を有している。図1に示
す記憶装置130は、さらに、位相反転素子135、スイッチ134、選択回路136、
スイッチ139を有している。
タ(酸化物半導体トランジスタ)を用いる。当該酸化物半導体トランジスタはオフ電流が
極小のため、不揮発性の記憶回路を構成することが可能である。このように、第1のトラ
ンジスタとして酸化物半導体トランジスタを用いた、不揮発性の記憶回路120は、書き
換えによる特性劣化がないという利点を有する。当該酸化物半導体層については後述する
。
ンジスタ)を用いる。当該珪素層は、単結晶珪素層または多結晶珪素層であってもよいが
、特に単結晶珪素層にチャネルが形成されるトランジスタは、駆動周波数が高く好適であ
る。
。位相反転素子135としては、例えばインバータ等を用いることができる。
するスイッチである。スイッチ134及びスイッチ139として、例えば、nチャネル型
トランジスタやpチャネル型トランジスタのようなトランジスタ、或いは、アナログスイ
ッチを用いることができる。本実施の形態では、スイッチ134及びスイッチ139とし
て、ハイレベル電位(VDD)が入力されると導通状態(オン)となり、ローレベル電位
(VSS)が入力されると非導通状態(オフ)となるスイッチを用いる。
クロック信号CLKと位相が反転した信号CLKbが出力され、出力された信号CLKb
がスイッチ134に入力される。
電位GND)が入力されることにより駆動する。
ジスタ101のソース又はドレインの一方及び選択回路136に電気的に接続されている
。上述のように、スイッチ134は、クロック信号CLKに応じて、オン及びオフするス
イッチである。
ンジスタ101のソース又はドレインの一方は、スイッチ134及び選択回路136に電
気的に接続されている。第1のトランジスタ101のソース又はドレインの他方は、保持
容量102及び選択回路136に電気的に接続されている。なお、第1のトランジスタ1
01のソース又はドレインの他方、及び保持容量102の接続部分をノードM1とする。
及び選択回路136に電気的に接続されている。保持容量102のもう一方の端子は、低
電源電位(例えば接地電位GND)が入力される。
一方に電気的に接続されている。選択回路136は、第1のトランジスタ101のソース
又はドレインの他方、及び保持容量102に電気的に接続されている。選択回路136は
、記憶回路121に電気的に接続されている。
し、選択された信号を出力する。
GND)が入力されることにより駆動する。
回路121として、第2のトランジスタによって形成されたラッチ回路を用いる。
GND)が入力されることにより駆動する。
、出力信号Qを出力する。上述のように、スイッチ139は、クロック信号CLKに応じ
て、オン及びオフするスイッチである。
102、並びに、選択回路136との間に、バッファ回路を設けてもよい。当該バッファ
回路を設けると、記憶装置130の動作保証範囲を広げることができる。
図1に示す記憶装置130を、高周波数で駆動させる場合のタイミングチャートを図2に
、低周波数で駆動させる場合のタイミングチャートを図3に示す。
102にデータ信号Dを書き込み及び保持容量102からデータ信号Dを読み出しできな
い周波数である。当該高周波数は、例えば1MHz以上である。一方、本実施の形態にお
いて低周波数とは、第1のトランジスタ101を介して保持容量102にデータ信号Dを
書き込み及び保持容量102からデータ信号Dを読み出し可能な周波数である。当該低周
波数は、例えば1MHz未満である。
まず高周波数においての記憶装置130の動作を図2を用いて説明する。
記憶装置130が通常に動作する期間を期間T1とする。期間T1において、クロック信
号CLKがスイッチ139に入力される。また位相反転素子135を介してクロック信号
CLKの位相が反転した信号CLKbがスイッチ134に入力される。
と、スイッチ134が導通状態となり、スイッチ139が非導通状態となる。スイッチ1
34が導通状態となることで、データ信号Dが図1に示す記憶装置130に供給される。
して、記憶回路121に入力され、データ信号D(DataA)は記憶回路121に保持
される。
変わると、スイッチ134が非導通状態となり、スイッチ139が導通状態となる。これ
により、記憶回路121に保持されていたデータ信号D(DataA)が出力信号Q(D
ataA)として出力される。
ル電位(VSS)でもよい(図2中「XM1」と表記)。
第1のトランジスタ101及び保持容量102を有する記憶回路120にデータ信号Dを
書き込む期間を、期間T2とする。また期間T2は、後述する期間T3(電源電圧供給停
止期間)の前の期間である。すなわち、電源電圧Vxの供給が停止する前に、記憶回路1
20にデータ信号Dが書き込まれる。
量102にデータ信号Dを十分に書き込める電圧となり、当該電圧が第1のトランジスタ
101のゲートに入力されると、第1のトランジスタ101のソース及びドレインが導通
する(オン状態)。これにより、データ信号D(DataA)が第1のトランジスタ10
1を介して保持容量102に入力され、データ信号Dは保持容量によって保持される。当
該保持容量102にデータ信号を十分に書き込める電圧とは、ハイレベル電位(VDD)
でなくてもよいし、ハイレベル電位(VDD)でもよい。
電源電圧Vxの供給を停止する期間を期間T3とする。期間T3のはじめに、記憶装置1
30への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制
御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ1
01をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されて
いたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が
停止した後においても、保持容量102に保持されているデータ信号D(DataA)は
保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が
極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長
期間保つことができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も
、データ信号D(DataA)を保持する。期間T3は、記憶装置130への電源電圧V
xの供給が停止している期間に対応する。
給も停止される。
2によって保持されたデータ信号D(DataA)を長期間保つことができる。しかし、
もし必要であれば、上述のように第1のトランジスタ101のソース又はドレインの他方
及び保持容量102、並びに、選択回路136との間に、バッファ回路を設けてもよい。
当該バッファ回路は、電源電圧供給停止期間において、保持容量102に保持されたデー
タ信号Dの電圧が減少した場合に、当該電圧を補うことが可能である。当該バッファ回路
を設け、上記電圧を補うことができると、記憶装置130の動作保証範囲を広げることが
できる。
ベル電位(VSS)であってもよい(図2中「XD」と表記)。また、出力信号Qもハイ
レベル電位(VDD)及びローレベル電位(VSS)のどちらかであるか決定されない(
図2中「XQ」と表記)。
電源電圧Vxの供給を再開する期間を期間T4とする。期間T4のはじめに記憶装置13
0への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制
御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ
状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持され
たままである。
ル電位(VDD)に設定する。これにより、スイッチ134は非導通状態となり、スイッ
チ139は導通状態となる。
記憶回路120に書き込まれたデータ信号Dを読み出す期間を期間T5とする。期間T5
のはじめに、選択信号SELがローレベル電位(VSS)からハイレベル電位(VDD)
となる。選択回路136にハイレベル電位(VDD)の選択信号SELが入力され、保持
容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される
。スイッチ139が期間T4の終わりで導通状態となっているため、記憶回路121に入
力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力される。
され、新たなデータ信号D(DataA+1)が記憶装置130に入力される。
第1のトランジスタ101のゲートにハイレベル電位(VDD)が入力されることにより
、第1のトランジスタ101を介してデータ信号Dが保持容量102に保持される。
、第1のトランジスタ101を介して保持容量102に保持されたデータ信号Dが出力信
号Qとして出力される。
間)では、記憶回路121に保持されたデータ信号Dが出力信号Qとして出力される。
次いで低周波数においての記憶装置の動作を図3を用いて説明する。
まず高周波数での動作と同様に、期間T1において、クロック信号CLKがスイッチ13
9に入力される。また位相反転素子135を介してクロック信号CLKの位相が反転した
信号CLKbがスイッチ134に入力される。
と、スイッチ134が導通状態となり、スイッチ139が非導通状態となる。スイッチ1
34が導通状態となることで、データ信号Dが記憶回路120に供給される。
のトランジスタ101のゲートに入力される。このときの制御信号OS_WEは、ハイレ
ベル電位(VDD)である。そのため、第1のトランジスタ101はオン状態となる。第
1のトランジスタ101がオン状態であるので、データ信号D(DataA)はスイッチ
134及び第1のトランジスタ101を介して、保持容量102に保持される。なおこの
とき選択回路136の第1の入力端子は非導通状態であり、第2の入力端子は導通状態で
ある。そのため、データ信号D(DataA)は、記憶回路121には入力されない。
01を介して保持容量102にデータ信号D(DataA)を書き込むことができる。つ
まり、第1のトランジスタ101の駆動周波数が低くても、データ信号D(DataA)
を記憶回路120に書き込む時間を十分に取ることができる。これによって、後述する書
き込み動作期間(期間T2)を実質的に省略でき、消費電力の低減が可能になる。
変わると、スイッチ134が非導通状態となり、スイッチ139が導通状態となる。これ
により、保持容量102に保持されていたデータ信号D(DataA)が、選択回路13
6を介して記憶回路121に書き込まれる。記憶回路121に書き込まれたデータ信号D
(DataA)が出力信号Q(DataA)として出力される。
記憶装置100が低周波数で駆動する場合、期間T2において期間T1の終わりと同じ状
態が保持される。
次いで、期間T3の動作について説明する。期間T3のはじめに、記憶装置130への電
源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS
_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ
状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ
(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後
においても、保持容量102に保持されているデータ信号D(DataA)は保持される
。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さ
いため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つこ
とができる。こうして、記憶装置130は電源電圧Vxの供給が停止した後も、データ信
号D(DataA)を保持する。期間T3は、記憶装置130への電源電圧Vxの供給が
停止している期間に対応する。
給も停止される。
ベル電位(VSS)であってもよい(図2中「XD」と表記)。また、出力信号Qもハイ
レベル電位(VDD)及びローレベル電位(VSS)のどちらかであるか決定されない(
図2中「XQ」と表記)。
次いで、期間T4の動作について説明する。期間T4のはじめに記憶装置130への電源
電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS
_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のまま
である。そのためデータ信号D(DataA)は、保持容量102に保持されたままであ
る。
ル電位(VDD)に設定する。これにより、スイッチ134は非導通状態となり、スイッ
チ139は導通状態となる。
次いで、期間T5の動作について説明する。期間T4の終わりで、選択信号SELはハイ
レベル電位(VDD)となっている。選択回路136にハイレベル電位(VDD)の選択
信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が
記憶回路121に入力される。スイッチ139が期間T4の終わりで導通状態となってい
るため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号Q(Da
taA)として出力される。
され、新たなデータ信号D(DataA+1)が記憶装置130に入力される。
記憶回路121にデータ信号Dが保持され、入力されたデータ信号Dが出力信号Qとして
出力される。同時に、期間T1では、データ信号Dが第1のトランジスタ101を介して
保持容量102に保持される。
は、データ信号Dが保持容量102に保持されている。
間)では、記憶回路121に保持されたデータ信号Dが出力信号Qとして出力される。
提供することができる。
図4に本実施の形態の記憶装置のより具体的な回路図を示す。
憶回路120、それぞれ第2のトランジスタで形成されたインバータ107及びインバー
タ108を含む記憶回路121を有している。記憶回路121は、インバータ107及び
インバータ108の入力端子及び出力端子が互いに接続されたラッチ回路である。
る。当該酸化物半導体トランジスタはオフ電流が極小のため、不揮発性の記憶回路を構成
することが可能である。このように、第1のトランジスタとして酸化物半導体トランジス
タを用いた、不揮発性の記憶回路120は、書き換えによる特性劣化がないという利点を
有する。
レクタ106、アナログスイッチ109を有している。
09の第1の端子と電気的に接続されている。インバータ105の出力端子は、アナログ
スイッチ104の第1の端子及びアナログスイッチ109の第2の端子と電気的に接続さ
れている。またインバータ105には高電源電位である電源電圧Vxが入力され、また低
電源電位(例えば接地電位GND)が入力される。
的には、インバータ105は、pチャネル型トランジスタ又はnチャネル型トランジスタ
、或いはその両方によって形成されていてもよい。さらに具体的には、インバータ105
は、pチャネル型トランジスタ及びnチャネル型トランジスタが相補的に接続されたCM
OS回路であってもよい。
ッチ109の第2の端子と電気的に接続されている。アナログスイッチ104の第2の端
子は、アナログスイッチ109の第1の端子に電気的に接続されている。アナログスイッ
チ104の第3の端子には、データ信号Dが入力される。アナログスイッチ104の第4
の端子は、第1のトランジスタ101のソース又はドレインの一方及びセレクタ106の
第1の入力端子に電気的に接続されている。
り具体的には、アナログスイッチ104は、pチャネル型トランジスタ又はnチャネル型
トランジスタ、或いはその両方によって形成されている。さらに具体的には、アナログス
イッチ104は、pチャネル型トランジスタのソース又はドレインの一方及びnチャネル
型トランジスタのソース及びドレインの一方、並びに、pチャネル型トランジスタのソー
ス又はドレインの他方及びnチャネル型トランジスタのソース及びドレインの他方が電気
的に接続されたアナログスイッチでもよい。
ンジスタ101のソース又はドレインの一方は、アナログスイッチ104の第4の端子及
びセレクタ106の第1の入力端子に電気的に接続されている。第1のトランジスタ10
1のソース又はドレインの他方は、保持容量102の一方の端子、及びセレクタ106の
第2の入力端子に電気的に接続されている。なお、第1のトランジスタ101のソース又
はドレインの他方、及び保持容量102の一方の端子の接続部分をノードM1とする。
及びセレクタ106の第2の入力端子に電気的に接続されている。保持容量102の他方
の端子は、低電源電位(例えば接地電位GND)が入力される。
ランジスタ101のソース又はドレインの一方に電気的に接続されている。セレクタ10
6の第2の入力端子は、第1のトランジスタ101のソース又はドレインの他方、及び保
持容量102の一方の端子に電気的に接続されている。セレクタ106の出力端子は、イ
ンバータ107の入力端子及びインバータ108の出力端子に電気的に接続されている。
またセレクタ106には高電源電位である電源電圧Vxが入力され、また低電源電位(例
えば接地電位GND)が入力される。
力された信号を選択し、選択された信号を出力する。
、セレクタ106は、pチャネル型トランジスタ又はnチャネル型トランジスタ、或いは
その両方によって形成されていてもよい。
の一方及びnチャネル型トランジスタのソース及びドレインの一方、並びに、pチャネル
型トランジスタのソース又はドレインの他方及びnチャネル型トランジスタのソース及び
ドレインの他方が電気的に接続されたアナログスイッチを2つ有するセレクタであっても
よい。当該セレクタにおいて、第1のアナログスイッチのpチャネル型トランジスタのゲ
ート及び第2のアナログスイッチのnチャネル型トランジスタのゲート、並びに、第1の
アナログスイッチのnチャネル型トランジスタのゲート及び第2のアナログスイッチのp
チャネル型トランジスタのゲートがそれぞれ電気的に接続されたセレクタであってもよい
。
端子に電気的に接続されている。インバータ107の出力端子は、インバータ108の入
力端子及びアナログスイッチ109の第4の端子に電気的に接続されている。またインバ
ータ107には高電源電位である電源電圧Vxが入力され、また低電源電位(例えば接地
電位GND)が入力される。
ンバータ107は、pチャネル型トランジスタ又はnチャネル型トランジスタ、或いはそ
の両方によって形成されている。さらに具体的には、インバータ107は、pチャネル型
トランジスタ及びnチャネル型トランジスタが相補的に接続されたCMOS回路であって
もよい。
9の第4の端子に電気的に接続されている。インバータ108の出力端子は、インバータ
107の入力端子及びセレクタ106の出力端子に電気的に接続されている。またインバ
ータ108には高電源電位である電源電圧Vxが入力され、また低電源電位(例えば接地
電位GND)が入力される。
ンバータ108は、pチャネル型トランジスタ又はnチャネル型トランジスタ、或いはそ
の両方によって形成されている。さらに具体的には、インバータ108は、pチャネル型
トランジスタ及びnチャネル型トランジスタが相補的に接続されたCMOS回路であって
もよい。
05の入力端子及びアナログスイッチ104の第2の端子に電気的に接続されている。ア
ナログスイッチ109の第2の端子は、アナログスイッチ104の第1の端子及びインバ
ータ105の出力端子と電気的に接続されている。アナログスイッチ109の第3の端子
から、出力信号Qが出力される。アナログスイッチ109の第4の端子は、インバータ1
07の出力端子及びインバータ108の入力端子に電気的に接続されている。
り具体的には、アナログスイッチ109は、pチャネル型トランジスタ又はnチャネル型
トランジスタ、或いはその両方によって形成されている。さらに具体的には、アナログス
イッチ109は、pチャネル型トランジスタのソース又はドレインの一方及びnチャネル
型トランジスタのソース及びドレインの一方、並びに、pチャネル型トランジスタのソー
ス又はドレインの他方及びnチャネル型トランジスタのソース及びドレインの他方が電気
的に接続されたアナログスイッチでもよい。
102の一方の端子、並びに、セレクタ106の第2の入力端子との間に、バッファ回路
を設けてもよい。当該バッファ回路を設けると、記憶装置100の動作保証範囲を広げる
ことができる。
図4に示す記憶装置100を、高周波数で駆動させる場合のタイミングチャートを図2に
、低周波数で駆動させる場合のタイミングチャートを図3に示す。
102にデータ信号Dを書き込み及び保持容量102からデータ信号Dを読み出しできな
い周波数である。当該高周波数は、例えば1MHz以上である。一方、本実施の形態にお
いて低周波数とは、第1のトランジスタ101を介して保持容量102にデータ信号Dを
書き込み及び保持容量102からデータ信号Dを読み出し可能な周波数である。当該低周
波数は、例えば1MHz未満である。
まず高周波数においての記憶装置100の動作を図2を用いて説明する。
記憶装置100が通常に動作する期間を期間T1とする。期間T1において、クロック信
号CLKがインバータ105の入力端子及びアナログスイッチ109の第1の端子に入力
される。これによりインバータ105の出力端子から、クロック信号CLKと位相が反転
された信号CLKbが、アナログスイッチ104の第1の端子に入力される。
と、アナログスイッチ104が導通状態となり、アナログスイッチ109が非導通状態と
なる。アナログスイッチ104が導通状態となることで、データ信号Dが図4に示す記憶
装置100に供給される。
6を介して、記憶回路121に入力され、データ信号D(DataA)は記憶回路121
に保持される。
変わると、アナログスイッチ104が非導通状態となり、アナログスイッチ109が導通
状態となる。これにより、記憶回路121に保持されていたデータ信号D(DataA)
が出力信号Q(DataA)として出力される。
ル電位(VSS)でもよい(図2中「XM1」と表記)。
第1のトランジスタ101及び保持容量102を有する記憶回路120にデータ信号Dを
書き込む期間を、期間T2とする。また期間T2は、後述する期間T3(電源電圧供給停
止期間)の前の期間である。すなわち、電源電圧Vxの供給が停止する前に、記憶回路1
20にデータ信号Dが書き込まれる。
量102にデータ信号Dを十分に書き込める電圧となり、当該電圧が第1のトランジスタ
101のゲートに入力されると、第1のトランジスタ101のソース及びドレインが導通
する(オン状態)。これにより、データ信号D(DataA)が第1のトランジスタ10
1を介して保持容量102に入力され、データ信号Dは保持容量によって保持される。当
該保持容量102にデータ信号を十分に書き込める電圧とは、ハイレベル電位(VDD)
でなくてもよいし、ハイレベル電位(VDD)でもよい。
電源電圧Vxの供給を停止する期間を期間T3とする。期間T3のはじめに、記憶装置1
00への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制
御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ1
01をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されて
いたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が
停止した後においても、保持容量102に保持されているデータ信号D(DataA)は
保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が
極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長
期間保つことができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も
、データ信号D(DataA)を保持する。期間T3は、記憶装置100への電源電圧V
xの供給が停止している期間に対応する。
給も停止される。
2によって保持されたデータ信号D(DataA)を長期間保つことができる。しかし、
もし必要であれば、上述のように第1のトランジスタ101のソース又はドレインの他方
及び保持容量102の一方の端子、並びに、セレクタ106の第2の入力端子との間に、
バッファ回路を設けてもよい。当該バッファ回路は、電源電圧供給停止期間において、保
持容量102に保持されたデータ信号Dの電圧が減少した場合に、当該電圧を補うことが
可能である。当該バッファ回路を設け、上記電圧を補うことができると、記憶装置100
の動作保証範囲を広げることができる。
ベル電位(VSS)であってもよい(図2中「XD」と表記)。また、出力信号Qもハイ
レベル電位(VDD)及びローレベル電位(VSS)のどちらかであるか決定されない(
図2中「XQ」と表記)。
電源電圧Vxの供給を再開する期間を期間T4とする。期間T4のはじめに記憶装置10
0への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制
御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ
状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持され
たままである。
ル電位(VDD)に設定する。これにより、アナログスイッチ104は非導通状態となり
、アナログスイッチ109は導通状態となる。
記憶回路120に書き込まれたデータ信号Dを読み出す期間を期間T5とする。期間T5
のはじめに、選択信号SELがローレベル電位(VSS)からハイレベル電位(VDD)
となる。セレクタ106にハイレベル電位(VDD)の選択信号SELが入力され、保持
容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される
。アナログスイッチ109が期間T4の終わりで導通状態となっているため、記憶回路1
21に入力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力
される。
され、新たなデータ信号D(DataA+1)が記憶装置100に入力される。
第1のトランジスタ101のゲートにハイレベル電位(VDD)が入力されることにより
、第1のトランジスタ101を介してデータ信号Dが保持容量102に保持される。
、第1のトランジスタ101を介して保持容量102に保持されたデータ信号Dが出力信
号Qとして出力される。
間)では、記憶回路121に保持されたデータ信号Dが出力信号Qとして出力される。
次いで低周波数においての記憶装置の動作を図3を用いて説明する。
まず高周波数での動作と同様に、期間T1において、クロック信号CLKがインバータ1
05の入力端子及びアナログスイッチ109の第1の端子に入力される。これによりイン
バータ105の出力端子から、クロック信号CLKと逆の位相を有する信号CLKbが、
アナログスイッチ104の第1の端子に入力される。
と、アナログスイッチ104が導通状態となり、アナログスイッチ109が非導通状態と
なる。アナログスイッチ104が導通状態となることで、データ信号Dが記憶回路120
に供給される。
のトランジスタ101のゲートに入力される。このときの制御信号OS_WEは、ハイレ
ベル電位(VDD)である。そのため、第1のトランジスタ101はオン状態となる。第
1のトランジスタ101がオン状態であるので、データ信号D(DataA)はアナログ
スイッチ104及び第1のトランジスタ101を介して、保持容量102に保持される。
なおこのときセレクタ106の第1の入力端子は非導通状態であり、第2の入力端子は導
通状態である。そのため、データ信号D(DataA)は、記憶回路121には入力され
ない。
01及び保持容量102を有する記憶回路120にデータ信号D(DataA)を書き込
むことができる。つまり、第1のトランジスタ101の駆動周波数が低くても、データ信
号D(DataA)を記憶回路120に書き込む時間を十分に取ることができる。これに
よって、後述する書き込み動作期間(期間T2)を実質的に省略でき、消費電力の低減が
可能になる。
変わると、アナログスイッチ104が非導通状態となり、アナログスイッチ109が導通
状態となる。これにより、保持容量102に保持されていたデータ信号D(DataA)
が、セレクタ106を介して記憶回路121に書き込まれる。記憶回路121に書き込ま
れたデータ信号D(DataA)が出力信号Q(DataA)として出力される。
記憶装置100が低周波数で駆動する場合、期間T2において期間T1の終わりと同じ状
態が保持される。
次いで、期間T3の動作について説明する。期間T3のはじめに、記憶装置100への電
源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS
_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ
状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ
(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後
においても、保持容量102に保持されているデータ信号D(DataA)は保持される
。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さ
いため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つこ
とができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も、データ信
号D(DataA)を保持する。期間T3は、図4に示す記憶装置100への電源電圧V
xの供給が停止している期間に対応する。
給も停止される。
ベル電位(VSS)であってもよい(図2中「XD」と表記)。また、出力信号Qもハイ
レベル電位(VDD)及びローレベル電位(VSS)のどちらかであるか決定されない(
図2中「XQ」と表記)。
次いで、期間T4の動作について説明する。期間T4のはじめに記憶装置100への電源
電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS
_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のまま
である。そのためデータ信号D(DataA)は、保持容量102に保持されたままであ
る。
ル電位(VDD)に設定する。これにより、アナログスイッチ104は非導通状態となり
、アナログスイッチ109は導通状態となる。
次いで、期間T5の動作について説明する。期間T4の終わりで、選択信号SELはハイ
レベル電位(VDD)となっている。セレクタ106にハイレベル電位(VDD)の選択
信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が
記憶回路121に入力される。アナログスイッチ109が期間T4の終わりで導通状態と
なっているため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号
Q(DataA)として出力される。
され、新たなデータ信号D(DataA+1)が記憶装置100に入力される。
記憶回路121にデータ信号Dが保持され、入力されたデータ信号Dが出力信号Qとして
出力される。同時に、期間T1では、データ信号Dが第1のトランジスタ101を介して
保持容量102に保持される。
は、データ信号Dが保持容量102に保持されている。
間)では、記憶回路121に保持されたデータ信号Dが出力信号Qとして出力される。
提供することができる。
上述のように、記憶回路120に含まれる第1のトランジスタ101は、酸化物半導体層
にチャネルが形成されるトランジスタであり、記憶回路121は、珪素層にチャネルが形
成されるトランジスタ(第2のトランジスタ)により形成されている。特に図4に示すよ
うに、記憶回路121がインバータ107及びインバータ108によって構成される場合
、インバータ107及びインバータ108はそれぞれ、pチャネル型トランジスタ及びn
チャネル型トランジスタによって形成することができる。
グスイッチ109も第2のトランジスタによって形成することができる。
れる第2のトランジスタ123は、基板700上に絶縁膜701と、単結晶の半導体基板
から分離された半導体膜702を有する。半導体膜702は、ゲート電極707と重なる
チャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域709
を有している。半導体膜702とゲート電極707との間には、ゲート絶縁膜703が設
けられている。さらにゲート絶縁膜703及びゲート電極707を覆って、絶縁膜712
及び絶縁膜713が形成されている。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が730℃以上のものを用いると良い。
以下、第2のトランジスタ123の作製方法について説明する。なお、具体的な単結晶の
半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板
であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板
の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層
を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオン
ビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が
形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合
わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に
、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm
2以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701と
が接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うこ
とで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。そ
の結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離
する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記
単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形
成することができる。
p型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形
状に加工する前の半導体膜に対して行っても良いし、所定の形状に加工した後に形成され
た半導体膜702に対して行っても良い。また、閾値電圧を制御するための不純物元素の
添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を
大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、
所定の形状に加工する(パターニング)前の半導体膜に対して、又は所定の形状に加工す
ることにより形成された半導体膜702に対しても行っても良い。
域710と、チャネル形成領域710を間に挟む一対の不純物領域709を有している。
物元素としては、例えばリン(P)やヒ素(As)、p型を付与する不純物元素としては
、例えばホウ素(B)が挙げられる。
の形態はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成さ
れた多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術に
より結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、
触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法
とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用
いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触
媒元素を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用い
ても良い。
2の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素など
の混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うこ
とで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラ
ズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NH
ラジカルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することにより、
1〜20nm、望ましくは5〜10nmの絶縁膜が半導体膜に接するように形成できる。
例えば、亜酸化窒素(N2O)をArで1〜3倍(流量比)に希釈して、10〜30Pa
の圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して半導体膜702の
表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは2nm〜
6nm)の絶縁膜を形成する。更に亜酸化窒素(N2O)とシラン(SiH4)を導入し
、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して
気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成
長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶
縁膜を形成することができる。
ト絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜702を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加さ
れたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハ
フニウムアルミネート(HfAlxOy(x>0、y>0))等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜703を形成しても良い。
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
i)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオ
ブ(Nb)等を用いることができる。上記金属を主成分とする合金を用いても良いし、上
記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物
元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
態はこの構成に限定されない。ゲート電極707は積層された複数の導電膜で形成されて
いても良い。
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の
組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
膜の積層構造を採用するとよい。
化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリ
ウム等の透光性を有する酸化物導電膜を用いることもできる。
13が形成されている。具体的に、絶縁膜712、絶縁膜713は、酸化珪素、窒化珪素
、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の
絶縁膜を用いることができる。特に、絶縁膜712、絶縁膜713に誘電率の低い(lo
w−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減する
ことが可能になるため好ましい。なお、絶縁膜712、絶縁膜713に、上記材料を用い
た多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して
誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である
。
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707上に絶縁膜71
2、絶縁膜713を形成している場合を例示しているが、本発明はゲート電極707上に
絶縁膜を1層だけ形成していても良いし、3層以上の複数の絶縁膜を積層するように形成
していても良い。
る。
ジスタ101の断面構造を示す図である。図5(B)に示される第1のトランジスタ10
1は、基板731上に絶縁膜732と、酸化物半導体層716を有する。酸化物半導体層
716上には、順に導電膜719及び導電膜720、ゲート絶縁膜703、及びゲート電
極722が設けられている。
07が設けられ、かつ酸化物半導体層716の上に導電膜719及び導電膜720が形成
されている。本実施の形態では、このようなトランジスタを、トップゲートトップコンタ
クト型トランジスタと呼ぶ。
体層716とゲート電極707がゲート絶縁膜703を介して重畳する領域に形成される
。また導電膜719及び導電膜720はソース電極及びドレイン電極として機能する。図
5(B)に示す第1のトランジスタ101のソース領域及びドレイン領域は、酸化物半導
体層716及び導電膜719、並びに、酸化物半導体層716及び導電膜720が重畳す
る領域に形成される。
いればよい。或いは、第2のトランジスタ123を形成後、第2のトランジスタ123を
平坦な表面を有する絶縁膜で覆い、当該平坦な絶縁膜を絶縁膜701の代わりとして、第
2のトランジスタ123の上方に第1のトランジスタ101を形成してもよい。
することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200n
m以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下と
する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜
する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、酸素雰囲気下、又
は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法等により形成する
ことができる。
リング法、蒸着法、PCVD法、PLD法、ALD法またはMBE法などを用いて成膜す
る。
00℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以上50
0℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、1nm以上40n
m以下、好ましくは3nm以上20nm以下とする。成膜時の基板加熱温度が高いほど、
得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が
整い、高密度化され、多結晶またはCAAC(C−Axis Aligned Crys
tal)が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスな
どの余分な原子が含まれないため、多結晶またはCAACが形成されやすくなる。ただし
、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%
以上、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化
物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしす
ぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:
1:2、2:1:3、または3:1:4で示されるIn−Ga−Zn−Oターゲットを用
いる。前述の原子数比を有するIn−Ga−Zn−Oターゲットを用いて酸化物半導体膜
を成膜することで、多結晶またはCAACが形成されやすくなる。
場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2
、または4:9:7で示されるIn−Sn−Zn−Oターゲットを用いる。前述の原子数
比を有するIn−Sn−Zn−Oターゲットを用いて酸化物半導体膜を成膜することで、
多結晶またはCAACが形成されやすくなる。
う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不
活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を低減することができ
るが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰
囲気での加熱処理により低減することができる。
を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述
する理想的な電界効果移動度近くまで高めることが可能となる。
マを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着している
塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、ア
ルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用い
てもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。
また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタ
ビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハ
フニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(
Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
O系酸化物、In−Hf−Ga−Zn−O系酸化物、In−Al−Ga−Zn−O系酸化
物、In−Sn−Al−Zn−O系酸化物、In−Sn−Hf−Zn−O系酸化物、In
−Hf−Al−Zn−O系酸化物、三元系金属の酸化物であるIn−Ga−Zn−O系酸
化物(IGZOとも表記する)、In−Sn−Zn−O系酸化物、In−Al−Zn−O
系酸化物、Sn−Ga−Zn−O系酸化物、Al−Ga−Zn−O系酸化物、Sn−Al
−Zn−O系酸化物、In−Hf−Zn−O系酸化物、In−La−Zn−O系酸化物、
In−Ce−Zn−O系酸化物、In−Pr−Zn−O系酸化物、In−Nd−Zn−O
系酸化物、In−Sm−Zn−O系酸化物、In−Eu−Zn−O系酸化物、In−Gd
−Zn−O系酸化物、In−Tb−Zn−O系酸化物、In−Dy−Zn−O系酸化物、
In−Ho−Zn−O系酸化物、In−Er−Zn−O系酸化物、In−Tm−Zn−O
系酸化物、In−Yb−Zn−O系酸化物、In−Lu−Zn−O系酸化物、二元系金属
の酸化物であるIn−Zn−O系酸化物、Sn−Zn−O系酸化物、Al−Zn−O系酸
化物、Zn−Mg−O系酸化物、Sn−Mg−O系酸化物、In−Mg−O系酸化物や、
In−Ga−O系酸化物、一元系金属の酸化物であるIn−O系酸化物、Sn−O系酸化
物、Zn−O系酸化物などを用いることができる。また、上記酸化物半導体にInとGa
とSnとZn以外の元素、例えばSiO2を含ませてもよい。
(Ga)と亜鉛(Zn)を有する酸化物という意味であり、InとGaとZnの比率は問
わない。また、InとGaとZn以外の金属元素を含んでいてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga
及びMn、またはGa及びCoなどがある。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2、を満たすことをいい、rとしては、例えば、0.05とすればよい
。他の酸化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
する酸化物半導体としては、c軸配向を有した結晶(C Axis Aligned C
rystal:CAACとも呼ぶ)を含む酸化物であっても、トランジスタの信頼性を高
めるという効果を得ることができるので、好ましい。
きる。スパッタリング法によってCAACを得るには酸化物半導体膜の堆積初期段階にお
いて六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長される
ようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり(例え
ば、150mm〜200mm程度)、基板加熱温度を100℃〜500℃、好適には20
0℃〜400℃、さらに好適には250℃〜300℃にすると好ましい。また、これに加
えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理する
ことで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
)におけるものを指し、七晶系(Crystal system)の三方晶と六方晶を含
む。
し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有
し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、
ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸
化物である。CAACについて以下に詳細に説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個
々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CA
ACの表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜
断面を観察すると金属原子または金属原子および酸素原子(または窒素原子)の層状配列
が認められる結晶を挙げることもできる。
に説明する。なお、特に断りがない限り、図15乃至図17、及び図32は上方向をc軸
方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合
、ab面を境にした場合の上半分、下半分をいう。また、図15において丸で囲まれたO
は4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図15(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図15(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図15(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図15(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図15(B)に示す構造をとりうる。
図15(B)に示す小グループは電荷が0である。
造を示す。図15(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図15(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図15(C)に示す小グループは電荷が0である。
造を示す。図15(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図15(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図15(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう)と呼ぶ。
分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向
にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の
近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの
上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそ
れぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、その
Oの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数
と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある
近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子
の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が
4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、
6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配
位のOが3個であるため、5配位の金属原子(GaまたはIn)、4配位の金属原子(Z
n)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図16(B)に、3つの中グループで構成される大グループを示す。なお、図16(
C)は、図16(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図16(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
5(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn−O系酸化物、In−Sn−
Al−Zn−O系酸化物、In−Sn−Hf−Zn−O系酸化物、In−Hf−Al−Z
n−O系酸化物や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物(IGZO
とも表記する)、In−Al−Zn−O系酸化物、Sn−Ga−Zn−O系酸化物、Al
−Ga−Zn−O系酸化物、Sn−Al−Zn−O系酸化物や、In−Hf−Zn−O系
酸化物、In−La−Zn−O系酸化物、In−Ce−Zn−O系酸化物、In−Pr−
Zn−O系酸化物、In−Nd−Zn−O系酸化物、In−Sm−Zn−O系酸化物、I
n−Eu−Zn−O系酸化物、In−Gd−Zn−O系酸化物、In−Tb−Zn−O系
酸化物、In−Dy−Zn−O系酸化物、In−Ho−Zn−O系酸化物、In−Er−
Zn−O系酸化物、In−Tm−Zn−O系酸化物、In−Yb−Zn−O系酸化物、I
n−Lu−Zn−O系酸化物や、二元系金属の酸化物であるIn−Zn−O系酸化物、S
n−Zn−O系酸化物、Al−Zn−O系酸化物、Zn−Mg−O系酸化物、Sn−Mg
−O系酸化物、In−Mg−O系酸化物や、In−Ga−O系酸化物などを用いた場合も
同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図17(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
−O系の結晶を得ることができる。なお、得られるIn−Ga−Zn−O系の層構造は、
InGaO3(ZnO)n(nは自然数)とする組成式で表すことができる。
。なお、図32(A)に示す結晶構造において、図15(B)で説明したように、Ga及
びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
取りうる。なお、図32(B)に示す結晶構造において、図15(B)で説明したように
、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
InGaZnO4や、Yb2Fe3O7型構造であるIn2Ga2ZnO7等があり、そ
の変形型構造をとりうることが知られている(M. Nakamura, N. Kim
izuka, and T. Mohri、「The Phase Relatio
ns in the In2O3−Ga2ZnO4−ZnO System at 13
50℃」、J. Solid State Chem.、1991、Vol.93, p
.298−315)。なお、YbFe2O4型構造は、Ybを含む層をA層としFeを含
む層をB層とすると、ABB|ABB|ABB|の繰り返し構造を有し、その変形構造と
しては、例えば、ABBB|ABBB|の繰り返し構造を挙げることができる。また、Y
b2Fe3O7型構造は、ABB|AB|ABB|AB|の繰り返し構造を有し、その変
形構造としては、例えば、ABBB|ABB|ABBB|ABB|ABBB|ABB|の
繰り返し構造を挙げることができる。
なわち、酸化物半導体が非晶質の場合は、個々の金属原子によって酸素原子の配位数が異
なることも有り得るが、CAACでは金属原子における酸素原子の配位数はほぼ一定とな
る。そのため、微視的な酸素の欠損が減少し、水素原子(水素イオンを含む)やアルカリ
金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる
、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電
気的特性を有するトランジスタを作製することができる。
チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐
熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム、イットリウム等を用いることができる。
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−Mg
−Al合金、Mo−Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下層
にCu−Mg−Al合金、Mo−Ti合金、Ti、或いはMoで構成される導電膜、上層
にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜7
20に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性
を高めることができる。
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ、酸化インジウム酸化亜鉛又は当該金属酸化物材料にシリコン若しくは
酸化シリコンを含ませたものを用いることができる。
ることが好ましい。
9及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
層716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体
層716へ侵入し、又は水素が酸化物半導体層716中の酸素を引き抜き、酸化物半導体
層716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層716に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及
び酸化物半導体層716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体層716内、ゲート絶縁膜721内、或いは、
酸化物半導体層716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体層716に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接、酸化物半導体層716に接するのを防ぐことができる。
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜7
21を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形
態では100℃とする。
ターニングすることで形成することができる。ゲート電極722は、ゲート電極707、
或いは導電膜719及び導電膜720と同様の材料を用いて形成することが可能である。
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150n
mのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
(パターニング)することで、ゲート電極722を形成する。なお、レジストマスクをイ
ンクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォ
トマスクを使用しないため、製造コストを低減できる。
が、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成
領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
21が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い
。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は
酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸
化物半導体層との界面の状態を良好に保つことができる。
味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子
%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)が
アルミニウムの含有量(原子%)以上のものを示す。
酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点
においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OX
(X=3+α、0<α<1)とすることができる。
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl
2OX(X=3+α、0<α<1)とすることができる。
ミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaXAl2
−XO3+α(0<X<2、0<α<1)とすることができる。
を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸
化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をi型化又はi
型に限りなく近くすることができる。
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体層716に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体層716を挟む構成とすることで、上記効果を
より高めることができる。
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムとして
も良いし、上層と下層の一方を組成がGa2OX(X=3+α、0<α<1)の酸化ガリ
ウムとし、他方を組成がAl2OX(X=3+α、0<α<1)の酸化アルミニウムとし
ても良い。
有する絶縁膜の積層としても良い。例えば、酸化物半導体層716の上層に組成がGa2
OX(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaXAl2
−XO3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニウ
ムガリウム)を形成してもよい。なお、酸化物半導体層716の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層716の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
とができる。
能する導電膜719及び導電膜720が、酸化物半導体層716と絶縁膜712及び絶縁
膜713の間に設けられている。図5(C)に示す第1のトランジスタ101は、絶縁膜
713を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体
層716の形成を行うことで、得ることができる。
装置を提供することができる。特に、短時間の電源電圧供給停止により消費電力を抑える
ことができる記憶装置を提供することができる。
本実施の形態では、実施の形態1とは異なる構造を有した、酸化物半導体トランジスタに
ついて説明する。
能する酸化物半導体層903と、酸化物半導体層903上に形成されたソース電極904
及びドレイン電極905と、酸化物半導体層903、ソース電極904及びドレイン電極
905上のゲート絶縁膜906と、ゲート絶縁膜906上において酸化物半導体層903
と重なる位置に設けられたゲート電極907とを有する。
に形成されているトップゲート型であり、なおかつ、ソース電極904及びドレイン電極
905が酸化物半導体層903の上に形成されているトップコンタクト型である。そして
、トランジスタ901は、ソース電極904及びドレイン電極905と、ゲート電極90
7とが重なっていない。すなわち、ソース電極904及びドレイン電極905とゲート電
極907との間には、ゲート絶縁膜906の膜厚よりも大きい間隔が設けられている。よ
って、トランジスタ901は、ソース電極904及びドレイン電極905とゲート電極9
07との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現する
ことができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
08を有する。また、酸化物半導体層903のうち、ゲート絶縁膜906を間に挟んでゲ
ート電極907と重なる領域がチャネル形成領域909である。酸化物半導体層903で
は、一対の高濃度領域908の間にチャネル形成領域909が設けられている。高濃度領
域908を形成するためのドーパントの添加は、イオン注入法を用いることができる。ド
ーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、
アンチモンなどの15族原子などを用いることができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
層903中の他の領域に比べて導電性が高くなる。よって、高濃度領域908を酸化物半
導体層903に設けることで、ソース電極904とドレイン電極905の間の抵抗を下げ
ることができる。
を添加した後、300℃以上600℃以下で1時間程度加熱処理を施すことにより、高濃
度領域908中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域
908中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域90
8の導電性を高め、ソース電極904とドレイン電極905の間の抵抗を下げることがで
きる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極904
とドレイン電極905の間の抵抗を効果的に下げるためには、窒素をドーパントとして用
いた場合、高濃度領域908中の窒素原子の濃度を、1×1020/cm3以上7ato
ms%以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であって
も、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
3がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体層903の導電
率を高めることができるので、ソース電極904とドレイン電極905の間の抵抗を下げ
ることができる。
タ901の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ901の微細化により、当該トランジスタを用いた記憶素子の占める面積
を縮小化し、単位面積あたりの記憶容量を高めることができる。
及びドレイン電極915と、ソース電極914及びドレイン電極915上に形成された活
性層として機能する酸化物半導体層913と、酸化物半導体層913、ソース電極914
及びドレイン電極915上のゲート絶縁膜916と、ゲート絶縁膜916上において酸化
物半導体層913と重なる位置に設けられたゲート電極917とを有する。
に形成されているトップゲート型であり、なおかつ、ソース電極914及びドレイン電極
915が酸化物半導体層913の下に形成されているボトムコンタクト型である。そして
、トランジスタ911は、トランジスタ901と同様に、ソース電極914及びドレイン
電極915と、ゲート電極917とが重なっていないので、ソース電極914及びドレイ
ン電極915とゲート電極917との間に形成される寄生容量を小さく抑えることができ
、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
18を有する。また、酸化物半導体層913のうち、ゲート絶縁膜916を間に挟んでゲ
ート電極917と重なる領域がチャネル形成領域919である。酸化物半導体層913で
は、一対の高濃度領域918の間にチャネル形成領域919が設けられている。
同様に、イオン注入法を用いて形成することができる。そして、高濃度領域918を形成
するためのドーパントの種類については、高濃度領域908の場合を参照することができ
る。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
層913中の他の領域に比べて導電性が高くなる。よって、高濃度領域918を酸化物半
導体層913に設けることで、ソース電極914とドレイン電極915の間の抵抗を下げ
ることができる。
を添加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域
918中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域918
中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域918の導
電性を高め、ソース電極914とドレイン電極915の間の抵抗を下げることができる。
なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極914とドレ
イン電極915の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場
合、高濃度領域918中の窒素原子の濃度を、1×1020/cm3以上7atoms%
以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウ
ルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
3がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体層913の導電
率を高めることができるので、ソース電極914とドレイン電極915の間の抵抗を下げ
ることができる。
タ911の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ911の微細化により、当該トランジスタを用いた記憶素子の占める面積
を縮小化し、単位面積あたりの記憶容量を高めることができる。
能する酸化物半導体層923と、酸化物半導体層923上に形成されたソース電極924
及びドレイン電極925と、酸化物半導体層923、ソース電極924及びドレイン電極
925上のゲート絶縁膜926と、ゲート絶縁膜926上において酸化物半導体層923
と重なる位置に設けられたゲート電極927とを有する。さらに、トランジスタ921は
、ゲート電極927の側部に設けられた、絶縁膜で形成されたサイドウォール930を有
する。
に形成されているトップゲート型であり、なおかつ、ソース電極924及びドレイン電極
925が酸化物半導体層923の上に形成されているトップコンタクト型である。そして
、トランジスタ921は、トランジスタ901と同様に、ソース電極924及びドレイン
電極925と、ゲート電極927とが重なっていないので、ソース電極924及びドレイ
ン電極925とゲート電極927との間に形成される寄生容量を小さく抑えることができ
、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
28と、一対の低濃度領域929とを有する。また、酸化物半導体層923のうち、ゲー
ト絶縁膜926を間に挟んでゲート電極927と重なる領域がチャネル形成領域931で
ある。酸化物半導体層923では、一対の高濃度領域928の間に一対の低濃度領域92
9が設けられ、一対の低濃度領域929の間にチャネル形成領域931が設けられている
。そして、一対の低濃度領域929は、酸化物半導体層923中の、ゲート絶縁膜926
を間に挟んでサイドウォール930と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域928を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域929中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
層923中の他の領域に比べて導電性が高くなる。よって、高濃度領域928を酸化物半
導体層923に設けることで、ソース電極924とドレイン電極925の間の抵抗を下げ
ることができる。また、低濃度領域929をチャネル形成領域931と高濃度領域928
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
を添加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域
928中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃
度領域929も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有
する場合もある。高濃度領域928中の酸化物半導体がウルツ鉱型の結晶構造を有するこ
とで、さらに高濃度領域928の導電性を高め、ソース電極924とドレイン電極925
の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を
形成して、ソース電極924とドレイン電極925の間の抵抗を効果的に下げるためには
、窒素をドーパントとして用いた場合、高濃度領域928中の窒素原子の濃度を、1×1
020/cm3以上7atoms%以下とすることが望ましい。しかし、窒素原子が上記
範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる
場合もある。
3がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体層923の導電
率を高めることができるので、ソース電極924とドレイン電極925の間の抵抗を下げ
ることができる。
タ921の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ921の微細化により、当該トランジスタを用いたメモリセルの占める面
積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
及びドレイン電極945と、ソース電極944及びドレイン電極945上に形成された活
性層として機能する酸化物半導体層943と、酸化物半導体層943、ソース電極944
及びドレイン電極945上のゲート絶縁膜946と、ゲート絶縁膜946上において酸化
物半導体層943と重なる位置に設けられたゲート電極947とを有する。さらに、トラ
ンジスタ941は、ゲート電極947の側部に設けられた、絶縁膜で形成されたサイドウ
ォール950を有する。
に形成されているトップゲート型であり、なおかつ、ソース電極944及びドレイン電極
945が酸化物半導体層943の下に形成されているボトムコンタクト型である。そして
、トランジスタ941は、トランジスタ901と同様に、ソース電極944及びドレイン
電極945と、ゲート電極947とが重なっていないので、ソース電極944及びドレイ
ン電極945とゲート電極947との間に形成される寄生容量を小さく抑えることができ
、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
48と、一対の低濃度領域949とを有する。また、酸化物半導体層943のうち、ゲー
ト絶縁膜946を間に挟んでゲート電極947と重なる領域がチャネル形成領域951で
ある。酸化物半導体層943では、一対の高濃度領域948の間に一対の低濃度領域94
9が設けられ、一対の低濃度領域949の間にチャネル形成領域951が設けられている
。そして、一対の低濃度領域949は、酸化物半導体層943中の、ゲート絶縁膜946
を間に挟んでサイドウォール950と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域948を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域949中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
層943中の他の領域に比べて導電性が高くなる。よって、高濃度領域948を酸化物半
導体層943に設けることで、ソース電極944とドレイン電極945の間の抵抗を下げ
ることができる。また、低濃度領域949をチャネル形成領域951と高濃度領域948
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
を添加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域
948中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃
度領域949も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有
する場合もある。高濃度領域948中の酸化物半導体がウルツ鉱型の結晶構造を有するこ
とで、さらに高濃度領域948の導電性を高め、ソース電極944とドレイン電極945
の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を
形成して、ソース電極944とドレイン電極945の間の抵抗を効果的に下げるためには
、窒素をドーパントとして用いた場合、高濃度領域948中の窒素原子の濃度を、1×1
020/cm3以上7atoms%以下とすることが望ましい。しかし、窒素原子が上記
範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる
場合もある。
3がCAACで構成されている場合、非晶質の場合に比べて酸化物半導体層943の導電
率を高めることができるので、ソース電極944とドレイン電極945の間の抵抗を下げ
ることができる。
タ941の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ941の微細化により、当該トランジスタを用いたメモリセルの占める面
積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
て機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物
半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラ
ズマにさらされた領域の抵抗率を低下させる方法が開示されている(S. Jeon e
t al. ”180nm Gate Length Amorphous InGaZ
nO Thin Film Transistor for High Density
Image Sensor Applications”, IEDM Tech.
Dig., pp.504−507, 2010.)。
イン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。
よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネ
ル形成領域となる部分の酸化物半導体層の厚さは20nm以下、好ましくは10nm以下
であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体
層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増
加、トランジスタの特性不良を生じさせるため、好ましくない。
化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオ
ーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。
また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トラン
ジスタの特性及び信頼性を高めることができる。
本実施の形態では、記憶装置の構造の一形態について説明する。
に、多層に形成された複数の記憶素子を有し、下部に論理回路3004を有する。複数の
記憶素子のうち、記憶素子3170aと、記憶素子3170bを代表で示す。記憶素子3
170a及び記憶素子3170bとしては、例えば、上述した実施の形態において説明し
た記憶回路120と同様の構成とすることもできる。
170bに含まれるトランジスタ3171bを代表で示す。トランジスタ3171a及び
トランジスタ3171bは、酸化物半導体層にチャネル形成領域を有する。トランジスタ
3171a及びトランジスタ3171bのいずれか一方、或いは両方を、上述した第1の
トランジスタ101として用いる。
9(A)に示すトランジスタ901と同様の構造であるが、これに限定されない。図10
及び図11に示すトランジスタ3171a及びトランジスタ3171bの構造として、図
5(B)に示す第1のトランジスタ101、図5(C)に示す第1のトランジスタ101
、図9(B)に示すトランジスタ911、図9(C)に示すトランジスタ921、図9(
D)に示すトランジスタ941それぞれの構造のいずれかと同様にしてもよい。酸化物半
導体層にチャネル形成領域が形成されるトランジスタの構成については、上述の実施の形
態において説明した構成と同様であるため、説明は省略する。
1aは、電極3502aによって、電極3003aと電気的に接続されている。トランジ
スタ3171bのソース電極及びドレイン電極と同じ層に形成された電極3501cは、
電極3502cによって、電極3003cと電気的に接続されている。
いたトランジスタ3001を有する。トランジスタ3001は、半導体材料(例えば、シ
リコンなど)を含む基板3000に素子分離絶縁膜3106を設け、素子分離絶縁膜31
06に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ3001は、絶縁表面上に形成された
シリコン膜等の半導体膜や、SOI基板のシリコン膜にチャネル形成領域が形成されるト
ランジスタであってもよい。トランジスタ3001の構成については、公知の構成を用い
ることが可能であるため、説明は省略する。
には、配線3100a及び配線3100bが形成されている。配線3100aとトランジ
スタ3001が形成された層との間には、絶縁膜3140aが設けられ、配線3100a
と配線3100bとの間には、絶縁膜3141aが設けられ、配線3100bとトランジ
スタ3171aが形成された層との間には、絶縁膜3142aが設けられている。
た層との間には、配線3100c及び配線3100dが形成されている。配線3100c
とトランジスタ3171aが形成された層との間には、絶縁膜3140bが設けられ、配
線3100cと配線3100dとの間には、絶縁膜3141bが設けられ、配線3100
dとトランジスタ3171bが形成された層との間には、絶縁膜3142bが設けられて
いる。
141b、絶縁膜3142bは、層間絶縁膜として機能し、その表面は平坦化された構成
とすることができる。
間の電気的接続や、論理回路3004と記憶素子との電気的接続等を行うことができる。
ことができる。
気的に接続することができる。配線3100aは、電極3503aによって電極3501
bと電気的に接続することができる。こうして、配線3100a及び電極3303を、ト
ランジスタ3171aのソースまたはドレインと電気的に接続することができる。また、
電極3501bは、電極3502bによって、電極3003bと電気的に接続することが
できる。電極3003bは、電極3503bによって配線3100cと電気的に接続する
ことができる。
を介して行われる例を示したがこれに限定されない。電極3303とトランジスタ317
1aとの電気的接続は、配線3100bを介して行われてもよいし、配線3100aと配
線3100bの両方を介して行われてもよい。また、図11に示すように、電極3303
とトランジスタ3171aとの電気的接続は、配線3100aも配線3100bも介さず
行われてもよい。図11では、電極3303は、電極3503によって、電極3003b
と電気的に接続されている。電極3003bは、トランジスタ3171aのソースまたは
ドレインと電気的に接続される。こうして、電極3303とトランジスタ3171aとの
電気的接続をとることができる。
0b)が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されな
い。
3001が形成された層との間には、配線3100aが形成された配線層と、配線310
0bが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定され
ない。トランジスタ3171aが形成された層と、トランジスタ3001が形成された層
との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていて
もよい。
3171aが形成された層との間には、配線3100cが形成された配線層と、配線31
00dが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定さ
れない。トランジスタ3171bが形成された層と、トランジスタ3171aが形成され
た層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられて
いてもよい。
本実施の形態では、実施の形態1で示した記憶装置130又は記憶装置100を複数用い
た記憶装置の構成について説明する。
に示す記憶装置400は、スイッチング素子401と、記憶素子402を複数有する記憶
素子群403とを有している。具体的に、各記憶素子402には、実施の形態1に記載さ
れている構成を有する記憶装置100又は記憶装置130を用いることができる。記憶素
子群403が有する各記憶素子402には、スイッチング素子401を介して、高電源電
位である電源電圧Vxが供給されている。さらに、記憶素子群403が有する各記憶素子
402には、データ信号Dの電位と、低電源電位(例えば接地電位GND)の電位が与え
られている。
ンジスタは、そのゲート電極に与えられる制御信号SigAによりスイッチングが制御さ
れる。
を示しているが、開示される発明の一様態はこの構成に限定されない。開示される発明の
一態様では、スイッチング素子401が、トランジスタを複数有していても良い。スイッ
チング素子401が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気的に
接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良い。
記憶素子402への、高電源電位である電源電圧Vxの供給が制御されているが、スイッ
チング素子401により、低電源電位(例えば接地電位GND)の供給が制御されていて
も良い。図12(B)に、記憶素子群403が有する各記憶素子402に、スイッチング
素子401を介して、低電源電位(例えば接地電位GND)が供給されている記憶装置4
10を示す。図12(B)に示す記憶装置410では、スイッチング素子401により、
記憶素子群403が有する各記憶素子402への、低電源電位(例えば接地電位GND)
の供給を制御することができる。
本実施の形態では、上述の実施の形態で示した記憶装置を用いた信号処理回路の構成につ
いて説明する。
演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図13に示す信
号処理回路150は、演算回路151、演算回路152、記憶装置153、記憶装置15
4、記憶装置155、制御装置156、電源制御回路157を有する。
乗算器、さらには各種演算回路などを含む。そして、記憶装置153は、演算回路151
における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置
154は、演算回路152における演算処理の際に、データを一時的に保持するレジスタ
として機能する。
るプログラムをデータとして記憶する、或いは演算回路151、演算回路152からのデ
ータを記憶することができる。
装置153、記憶装置154、記憶装置155の動作を統括的に制御する回路である。な
お、図13では、制御装置156が信号処理回路150の一部である構成を示しているが
、制御装置156は信号処理回路150の外部に設けられていても良い。
装置400又は記憶装置410を、記憶装置153、記憶装置154、記憶装置155に
用いることで、記憶装置153、記憶装置154、記憶装置155への電源電圧の供給を
停止しても、データを保持することができる。よって、信号処理回路150全体への電源
電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶装置153、記憶装
置154、または記憶装置155のいずれか一つまたは複数への電源電圧の供給を停止し
、信号処理回路150の消費電力を抑えることができる。また、電源電圧の供給を再開し
た後、短時間で電源供給停止前の状態に復帰することができる。
やり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良
い。例えば、演算回路151と記憶装置153において、動作が行われない場合、演算回
路151及び記憶装置153への電源電圧の供給を停止するようにしても良い。
52、記憶装置153、記憶装置154、記憶装置155、制御装置156へ供給する電
源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を
停止するためのスイッチング素子は、電源制御回路157に設けられていても良いし、演
算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、制
御装置156のそれぞれに設けられていても良い。後者の場合、電源制御回路157は、
必ずしも本実施の形態の信号処理回路に設ける必要はない。
置156の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュ
メモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号
処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述
した記憶素子を用いることで、信号処理回路150の消費電力を抑えることができる。ま
た、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができ
る。
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、CPU(
Central Processing Unit(中央処理装置、又は中央演算処理装
置))の構成について説明する。
に、ALU9901、ALU・Controller9902、Instruction
・Decoder9903、Interrupt・Controller9904、Ti
ming・Controller9905、Register9906、Registe
r・Controller9907、Bus・I/F9908、書き換え可能なROM9
909、ROM・I/F9920と、を主に有している。なお、ALUはArithme
tic logic unitであり、Bus・I/Fはバスインターフェースであり、
ROM・I/FはROMインターフェースである。ROM9909及びROM・I/F9
920は、別チップに設けても良い。勿論、図14に示すCPUは、その構成を簡略化し
て示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
Decoder9903に入力され、デコードされた後、ALU・Controller
9902、Interrupt・Controller9904、Register・C
ontroller9907、Timing・Controller9905に入力され
る。
904、Register・Controller9907、Timing・Contr
oller9905は、デコードされた命令に基づき、各種制御を行なう。具体的にAL
U・Controller9902は、ALU9901の動作を制御するための信号を生
成する。また、Interrupt・Controller9904は、CPUのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。Register・Controller9907は、R
egister9906のアドレスを生成し、CPUの状態に応じてRegister9
906の読み出しや書き込みを行なう。
troller9902、Instruction・Decoder9903、Inte
rrupt・Controller9904、Register・Controller
9907の動作のタイミングを制御する信号を生成する。例えばTiming・Cont
roller9905は、基準クロック信号CLK1を元に、内部クロック信号CLK2
を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供
給する。
を有する記憶装置が設けられている。Register・Controller9907
は、ALU9901からの指示に従い、Register9906が有する記憶装置にお
いて、記憶回路120によるデータの保持を行うか、記憶回路121によるデータの保持
を行うかを選択する。位相反転素子の帰還ループによるデータの保持が選択されている場
合、Register9906内の記憶装置への電源電圧の供給が行われる。保持容量に
おけるデータの保持が選択されている場合、Register9906内の記憶装置への
電源電圧の供給を停止することができる。電源停止に関しては、図12に示すように、記
憶素子群と、高電源電位または低電源電位の与えられているノード間に、スイッチング素
子を設けることにより行うことができる。
もデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には
、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の
入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減す
ることができる。
定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用可
能である。
開示される発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を
提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器
の場合、開示される発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追
加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電
流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設
計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能
化させることができる。
録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile
Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に
用いることができる。その他に、開示される発明の一態様に係る信号処理回路を用いるこ
とができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍
、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディ
スプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーデ
ィオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動
預け入れ払い機(ATM)、自動販売機などが挙げられる。
どの携帯用の電子機器に応用した場合について説明する。
421、アナログベースバンド回路422、デジタルベースバンド回路423、バッテリ
ー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ43
0、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タッチ
センサ439、音声回路437、キーボード438などより構成されている。ディスプレ
イ433は表示部434、ソースドライバ435、ゲートドライバ436によって構成さ
れている。アプリケーションプロセッサ426はCPU427、DSP428、インター
フェース429を有している。CPU427に上記実施の形態で示した信号処理回路を採
用することによって、消費電力を低減することができる。また、一般的にメモリ回路43
2はSRAMまたはDRAMで構成されているが、メモリ回路432に上記実施の形態で
示した記憶装置を採用することによって、消費電力を低減することが可能になる。
42、記憶装置443、スイッチ444、スイッチ445、及びメモリコントローラ44
1を有している。
ョンプロセッサ426によって形成される。この画像データは、スイッチ444を介して
記憶装置442に記憶される。そして、スイッチ444を介して出力された画像データは
、ディスプレイコントローラ431を介してディスプレイ433に送られる。ディスプレ
イ433が、画像データを用いて画像の表示を行う。
で、記憶装置442から読み出された画像データが、スイッチ445を介して、ディスプ
レイコントローラ431に送られ続ける。ユーザーが画面に表示されている画像を書き換
える操作を行ったとき、アプリケーションプロセッサ426は、新たな画像データを形成
し、その画像データはスイッチ444を介して記憶装置443に記憶される。こ新たな画
像データの記憶装置443への記憶が行われている間にも、記憶装置442からスイッチ
445を介して定期的に画像データが読み出される。
装置443に記憶された新しい画像データが読み出され、スイッチ445、ディスプレイ
コントローラ431を介して、ディスプレイ433に上記画像データが送られる。ディス
プレイ433では、送られてきた新しい画像データを用いて、画像の表示を行う。
るまで、継続される。このように、記憶装置442、記憶装置443が交互に画像データ
の書き込みと読み出しを行い、ディスプレイ433は画像の表示を行う。
置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態
で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
イクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード456
、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコントロ
ーラ460によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセ
ッサ453に採用することで、消費電力を低減することが可能になる。また、上記実施の
形態で示した記憶装置をメモリ回路457に採用することで、消費電力を低減することが
可能になる。
ラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の
箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが
指定した箇所のデータを記憶する必要がある。メモリ回路457は、上記データを一時的
に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュ
メモリ454に上記データをコピーしておいても良い。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界
効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトラン
ジスタを作製した場合の特性の計算結果を示す。
テンシャル障壁(粒界等)が存在すると仮定すると、電界効果移動度μは以下の式で表現
できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の式で表現できる。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Idは、以下の式で表現できる。
また、Vdはドレイン電圧(ソースとドレイン間の電圧)である。上式の両辺をVgで割
り、更に両辺の対数を取ると、以下のようになる。
横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度N
が求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、I
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm2/V
s程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における移動度μ1は、以下の式で表現できる。
求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10n
m(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と
数6の第2項が増加するため、移動度μ1は低下することがわかる。
μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製ソフト、Senta
urus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電
率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。こ
れらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率
は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.
1Vである。
ークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下
する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること
(Atomic Layer Flatness)が望ましい。
性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構
造を図22に示す。図22に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域8103a及び半導体領域8103cを有する。半導体領域8103a及び半
導体領域8103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成
される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域8103bと、ゲート電極8105を有す
る。ゲート電極8105の幅を33nmとする。
た、ゲート電極8105の両側面には側壁絶縁物8106a及び側壁絶縁物8106b、
ゲート電極8105の上部には、ゲート電極8105と他の配線との短絡を防止するため
の絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103
a及び半導体領域8103cに接して、ソース電極8108a及びドレイン電極8108
bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103c
と、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート電極8105
とゲート絶縁膜8104と側壁絶縁物8106a及び側壁絶縁物8106bと絶縁物81
07とソース電極8108aおよびドレイン電極8108bを有する点で図22(A)に
示すトランジスタと同じである。
縁物8106a及び側壁絶縁物8106bの下の半導体領域の導電型である。図22(A
)に示すトランジスタでは、側壁絶縁物8106a及び側壁絶縁物8106bの下の半導
体領域はn+の導電型を呈する半導体領域8103a及び半導体領域8103cであるが
、図22(B)に示すトランジスタでは、真性の半導体領域8103bである。すなわち
、図22(B)に示す半導体層において、半導体領域8103a(半導体領域8103c
)とゲート電極8105がLoffだけ重ならない領域ができている。この領域をオフセ
ット領域といい、その幅Loffをオフセット長という。図22(A)及び図22(B)
から明らかなように、オフセット長は、側壁絶縁物8106a(側壁絶縁物8106b)
の幅と同じである。
、Sentaurus Deviceを使用した。図19は、図22(A)に示される構
造のトランジスタのドレイン電流(Id、実線)及び移動度(μ、点線)のゲート電圧(
Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ド
レインとソースの電位差)を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計
算したものである。
mとしたものであり、図19(C)は5nmとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。
mとしたもののドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧Vg依存性
を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+
0.1Vとして計算したものである。図20(A)はゲート絶縁膜の厚さを15nmとし
たものであり、図20(B)は10nmとしたものであり、図20(C)は5nmとした
ものである。
を15nmとしたもののドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧V
g依存性を示す。ドレイン電流Idは、ドレイン電圧Vdを+1Vとし、移動度μはドレ
イン電圧Vdを+0.1Vとして計算したものである。図21(A)はゲート絶縁膜の厚
さを15nmとしたものであり、図21(B)は10nmとしたものであり、図21(C
)は5nmとしたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。
本実施の形態では、In、Sn、及びZnを主成分として含む酸化物半導体膜(In−S
n−Zn−O系酸化物半導体膜の一例)をチャネル形成領域に用いたトランジスタについ
て説明する。
たトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或い
は酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。な
お、主成分とは組成比で5atomic%以上含まれる元素をいう。そこで、本実施の形
態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界
効果移動度を向上させた場合について、図23乃至図29を用いて説明する。
加熱して成膜することで、トランジスタの電界効果移動度を向上させることが可能となる
。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させること
が可能となる。
Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート
絶縁膜を用いたトランジスタの電気特性を示す図である。なお、Vdは10Vとした。
d(実線)及び移動度μ(点線)のゲート電圧Vg依存性を示している。
成分として含む酸化物半導体膜を形成したときのトランジスタの電気特性を示す図である
。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意
図的に加熱してIn、Sn、及びZnを主成分として含む酸化物半導体膜を形成すると電
界効果移動度を向上させることが可能となる。図23(B)は基板を200℃に加熱して
In、Sn、及びZnを主成分として含む酸化物半導体膜を形成したときのトランジスタ
の電気特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。
後に熱処理をすることによって、さらに高めることができる。図23(C)は、In、S
n、及びZnを主成分として含む酸化物半導体膜を200℃でスパッタリング成膜した後
、650℃で熱処理をしたときのトランジスタの電気特性を示す。このとき電界効果移動
度は34.5cm2/Vsecが得られている。
まれるのを低減する効果が実現できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体膜から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体膜は、理想的には
100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定され
る。
により該酸化物半導体膜に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と
同時に又はその後の熱処理により酸化物半導体膜を結晶化させても良い。このような結晶
化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体膜を得ることができ
る。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、及びZnを主成分として含む
酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフ
トしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を
用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧
はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図23(A)と図
23(B)の対比からも確認することができる。
が可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタの
ノーマリ・オフ化を実現することができる。また、ターゲットの組成比をIn:Sn:Z
n=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または4:9:
7などとなる酸化物ターゲットを用いる。
より好ましくは400℃以上であり、より高温で成膜する、或いは熱処理することでトラ
ンジスタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜に
印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間
保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、ト
ランジスタのVg−Id測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁膜に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そ
のまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを1
0Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼ぶ。
)に示す。また、試料2のプラスBT試験の結果を図25(A)に、マイナスBT試験の
結果を図25(B)に示す。
.80V及び−0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試
験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×10
20/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
ker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plan
e法で測定した。
の作製方法を説明する。
成膜した。
00W(DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1
:1のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200
℃とした。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38deg
に結晶由来のピークが観測された。
に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させ
ることができる。
に含ませないようにする効果、或いは膜中から除去する効果がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅1μmあたりの電流値を示す。
の関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(
1000/T)を横軸としている。
μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温
(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる
。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、
85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1
zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、及びZnを主成分として含む酸化物半導体は熱処理によって膜中の水分を除
去することができるが、In、Ga、及びZnを主成分として含む酸化物半導体と比べて
水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくこと
が好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃及び150℃で行った。ここで、トランジスタに
おいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対す
る一対の電極のはみ出しをdWと呼ぶ。
(A)に基板温度としきい値電圧の関係を、図29(B)に基板温度と電界効果移動度の
関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度
を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは6
0cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。
例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1
.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求
められる温度範囲においても、十分な電気的特性を確保することができる。このような特
性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジス
タを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現する
ことができる。
本実施の形態では、上述の実施の形態とは異なる構造を有した、酸化物半導体膜を用いた
トランジスタについて説明する。なお、酸化物半導体膜を構成する酸化物半導体は、In
、Sn、及びZnを含む酸化物半導体(In−Sn−Zn−O系酸化物半導体)を用いて
もよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。
例について、図30などを用いて説明する。
面図及び断面図である。図30(A)にトランジスタの上面図を示す。また、図30(B
)に図30(A)の一点鎖線A1−A2に対応する断面A1−A2を示す。
絶縁層1102と、下地絶縁層1102の周辺に設けられた保護絶縁膜1104と、下地
絶縁層1102及び保護絶縁膜1104上に設けられた高抵抗領域1106a及び低抵抗
領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設けら
れたゲート絶縁膜1108と、ゲート絶縁膜1108を介して酸化物半導体膜1106と
重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設けられ
た側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対の電
極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110及び一対の電極
1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けられた開
口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線1118と
、を有する。
有する構造としてもよい。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
本実施の形態では、実施の形態10とは異なるIn−Sn−Zn−O膜を酸化物半導体膜
に用いたトランジスタの他の一例について示す。なお、本実施の形態では酸化物半導体膜
を構成する酸化物半導体として、In、Sn、及びZnを含む酸化物半導体(In−Sn
−Zn系酸化物半導体)を用いた場合について説明するが、他の実施の形態において説明
した他の酸化物半導体を用いることもできる。
。図31(A)はトランジスタの上面図である。また、図31(B)は図31(A)の一
点鎖線B1−B2に対応する断面図である。
層602と、下地絶縁層602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を
覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一
対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設
けられた保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
101 トランジスタ
102 保持容量
104 アナログスイッチ
105 インバータ
106 セレクタ
107 インバータ
108 インバータ
109 アナログスイッチ
120 記憶回路
121 記憶回路
123 トランジスタ
130 記憶装置
134 スイッチ
135 位相反転素子
136 選択回路
139 スイッチ
150 信号処理回路
151 演算回路
152 演算回路
153 記憶装置
154 記憶装置
155 記憶装置
156 制御装置
157 電源制御回路
400 記憶装置
401 スイッチング素子
402 記憶素子
403 記憶素子群
410 記憶装置
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
441 メモリコントローラ
442 記憶装置
443 記憶装置
444 スイッチ
445 スイッチ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
600 基板
602 下地絶縁層
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
707 ゲート電極
709 一対の不純物領域
710 チャネル形成領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
731 基板
732 絶縁膜
901 トランジスタ
902 絶縁膜
903 酸化物半導体層
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体層
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
921 トランジスタ
922 絶縁膜
923 酸化物半導体層
924 ソース電極
925 ドレイン電極
926 ゲート絶縁膜
927 ゲート電極
928 高濃度領域
929 低濃度領域
930 サイドウォール
931 チャネル形成領域
941 トランジスタ
942 絶縁膜
943 酸化物半導体層
944 ソース電極
945 ドレイン電極
946 ゲート絶縁膜
947 ゲート電極
948 高濃度領域
949 低濃度領域
950 サイドウォール
951 チャネル形成領域
1101 基板
1102 下地絶縁層
1104 保護絶縁膜
1106a 高抵抗領域
1106b 低抵抗領域
1106 酸化物半導体膜
1108 ゲート絶縁膜
1110 ゲート電極
1112 側壁絶縁膜
1114 一対の電極
1116 層間絶縁膜
1118 配線
3000 基板
3001 トランジスタ
3004 論理回路
3106 素子分離絶縁膜
3303 電極
3503 電極
3505 電極
3003a 電極
3003b 電極
3003c 電極
3100a 配線
3100b 配線
3100c 配線
3100d 配線
3140a 絶縁膜
3140b 絶縁膜
3141a 絶縁膜
3141b 絶縁膜
3142a 絶縁膜
3142b 絶縁膜
3170a 記憶素子
3170b 記憶素子
3171a トランジスタ
3171b トランジスタ
3501a 電極
3501b 電極
3501c 電極
3502a 電極
3502b 電極
3502c 電極
3503a 電極
3503b 電極
8101 下地絶縁膜
8102 埋め込み絶縁物
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁膜
8105 ゲート電極
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース電極
8108b ドレイン電極
9900 基板
9901 ALU
9902 ALU・Controller
9903 Instruction・Decoder
9904 Interrupt・Controller
9905 Timing・Controller
9906 Register
9907 Register・Controller
9908 Bus・I/F
9909 ROM
9920 ROM・I/F
Claims (4)
- 第1の記憶回路と、
第2の記憶回路と、
電源電圧の停止期間中にデータ信号を前記第2の記憶回路に保持する機能と、を有し、
前記第1の記憶回路は、第1のインバータと、第2のインバータと、を有し、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第2のインバータの出力端子は、前記第1のインバータの入力端子と電気的に接続され、
前記第2の記憶回路は、トランジスタと、保持容量と、を有し、
前記トランジスタのソース又はドレインの一方は、前記保持容量と電気的に接続され、
前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
動作周波数が第1の周波数である場合、データ信号が前記第2の記憶回路を介さずに前記第1の記憶回路に入力され、
動作周波数が第2の周波数である場合、データ信号が前記第2の記憶回路を介して前記第1の記憶回路に入力され、
前記第1の周波数は、前記第2の周波数よりも高いことを特徴とする半導体装置。 - 第1の記憶回路と、
第2の記憶回路と、
選択回路と、
電源電圧の停止期間中にデータ信号を前記第2の記憶回路に保持する機能と、を有し、
前記第1の記憶回路は、第1のインバータと、第2のインバータと、を有し、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第2のインバータの出力端子は、前記第1のインバータの入力端子と電気的に接続され、
前記第2の記憶回路は、トランジスタと、保持容量と、を有し、
前記トランジスタのソース又はドレインの一方は、前記保持容量と電気的に接続され、
前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
動作周波数が第1の周波数である場合、前記トランジスタはオフであり、前記選択回路は前記トランジスタのソース又はドレインの他方に入力されているデータ信号を前記第1の記憶回路に出力し、
動作周波数が第2の周波数である場合、前記トランジスタはオンであり、前記選択回路は前記第2の記憶回路に保持されているデータ信号を前記第1の記憶回路に出力し、
前記第1の周波数は、前記第2の周波数よりも高いことを特徴とする半導体装置。 - 第1の記憶回路と、
第2の記憶回路と、
選択回路と、を有し、
前記第1の記憶回路は、第1のインバータと、第2のインバータと、を有し、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第2のインバータの出力端子は、前記第1のインバータの入力端子と電気的に接続され、
前記第2の記憶回路は、トランジスタと、保持容量と、を有し、
前記トランジスタのソース又はドレインの一方は、前記保持容量と電気的に接続され、
前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
前記選択回路の第1の入力端子は、前記トランジスタのソース又はドレインの他方と電気的に接続され、
前記選択回路の第2の入力端子は、前記保持容量と電気的に接続され、
前記選択回路の出力端子は、前記第1の記憶回路と電気的に接続され、
前記トランジスタのソース又はドレインの他方には、データ信号が入力され、
動作周波数が第1の周波数である場合、前記トランジスタはオフであり、前記選択回路は第1の入力端子の信号を前記第1の記憶回路に出力し、
動作周波数が第2の周波数である場合、前記トランジスタはオンであり、前記選択回路は第2の入力端子の信号を前記第1の記憶回路に出力し、
前記第1の周波数は、前記第2の周波数よりも高いことを特徴とする半導体装置。 - 請求項1乃至3のいずれか一において、
前記第1のインバータ及び前記第2のインバータは、チャネル形成領域に珪素を有するトランジスタを有することを特徴とする半導体装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011075664 | 2011-03-30 | ||
JP2011075664 | 2011-03-30 | ||
JP2011108888 | 2011-05-14 | ||
JP2011108888 | 2011-05-14 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012062930A Division JP5879165B2 (ja) | 2011-03-30 | 2012-03-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016105635A true JP2016105635A (ja) | 2016-06-09 |
JP6203300B2 JP6203300B2 (ja) | 2017-09-27 |
Family
ID=46927084
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012062930A Expired - Fee Related JP5879165B2 (ja) | 2011-03-30 | 2012-03-20 | 半導体装置 |
JP2016016853A Expired - Fee Related JP6203300B2 (ja) | 2011-03-30 | 2016-02-01 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012062930A Expired - Fee Related JP5879165B2 (ja) | 2011-03-30 | 2012-03-20 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8787084B2 (ja) |
JP (2) | JP5879165B2 (ja) |
KR (1) | KR101930085B1 (ja) |
CN (1) | CN102737707B (ja) |
TW (1) | TWI547945B (ja) |
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- 2012-03-26 TW TW101110390A patent/TWI547945B/zh not_active IP Right Cessation
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161025 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170829 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |