JP7167219B2 - 半導体装置及び電子機器 - Google Patents

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Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発
明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明
装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、
を一例として挙げることができる。
なお本明細書において、半導体装置は、半導体素子を含む装置又は回路をいう。
ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種
多様な構成を有している。ＰＬＤやＣＰＵには、レジスタ及びキャッシュメモリなどの記
憶装置が設けられている。レジスタ及びキャッシュメモリは、ラッチやＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多い。
ラッチやＳＲＡＭのような揮発性の記憶装置と不揮発性の記憶装置とを組み合わせる半
導体装置が開発されている。例えば、特許文献１では、不揮発性の記憶装置として、チャ
ネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を、チャネル形
成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）のゲートに接続した回路構
成が開示されている。
米国特許出願公開第２０１４／０１２６２７１号明細書
半導体装置の低消費電力化、高速動作または集積度の向上を実現するためには、半導体
装置に用いられるトランジスタなどの半導体素子を微細化する必要がある。しかし、トラ
ンジスタのサイズを縮小していくと、スケーリング則に従いゲート絶縁膜も薄くなる。ゲ
ート絶縁膜も薄くなると、トンネル電流の発生により、ゲートと半導体層との間に流れる
リーク電流が大きくなる。
上述した特許文献１の半導体装置では、ＯＳトランジスタとＳｉトランジスタの間のノ
ードに電荷を蓄積することによりデータを保持している。このような半導体装置では、微
細化によりＳｉトランジスタのリーク電流が大きくなると、蓄積された電荷がリークしや
すく、データの保持時間を長く確保することが難しくなる。
上述したような技術的背景のもと、本発明の一態様は、データの保持時間を長くするこ
とができる半導体装置の提供を、課題の一とする。或いは、本発明の一態様は、正常な動
作を確保しつつ、低消費電力化を実現できる半導体装置の提供を、課題の一とする。また
本発明の一態様は、新規な半導体装置の提供を、課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも
一つの課題を解決するものである。
本発明の一態様は、第１の回路と、第２の回路と、を有し、第１の回路は、電源電圧の
供給が行われる状態で、データを保持する機能を有し、第２の回路は、電源電圧の供給が
行われない状態で、データを保持する機能を有し、第２の回路は、第１のトランジスタと
、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタおよび第
２のトランジスタは、チャネル形成領域に酸化物半導体を有し、第３のトランジスタは、
チャネル形成領域にシリコンを有し、第２のトランジスタのゲートは、第１のトランジス
タのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは、
第２のトランジスタのソースまたはドレインの一方と電気的に接続される、半導体装置で
ある。
本発明の一態様は、第１の回路と、第２の回路と、を有し、第１の回路は、電源電圧の
供給が行われる状態で、データを保持する機能を有し、第２の回路は、電源電圧の供給が
行われない状態で、データを保持する機能を有し、第２の回路は、第１のトランジスタと
、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタおよび第
２のトランジスタは、チャネル形成領域に酸化物半導体を有し、第１のトランジスタのゲ
ートは、データを第１の回路から第２の回路に退避させるための第１の制御信号が与えら
れ、第３のトランジスタは、チャネル形成領域にシリコンを有し、第２のトランジスタの
ゲートは、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第３
のトランジスタのゲートは、第２のトランジスタのソースまたはドレインの一方と電気的
に接続され、第２のトランジスタのソースまたはドレインの他方は、データを第２の回路
から第１の回路に復帰させるための第２の制御信号が与えられる、半導体装置である。
本発明の一態様において、第２のトランジスタのゲート絶縁膜は、第３のトランジスタ
のゲート絶縁膜より厚い、半導体装置が好ましい。
本発明の一態様において、容量素子を有し、容量素子の一方の電極は、第２のトランジ
スタのゲートに電気的に接続される、半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び
図面に記載されている。
本発明の一態様は、データの保持時間を長くすることができる半導体装置を提供するこ
とができる。或いは、本発明の一態様は、正常な動作を確保しつつ、低消費電力化を実現
できる半導体装置を提供することができる。また本発明の一態様は、新規な半導体装置を
提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも
一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙し
た効果を有さない場合もある。
本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための断面模式図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 電子機器の一例を示す図。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものである。従って、構成要素の数を限定するものではない。
また、構成要素の順序を限定するものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
（実施の形態１）
本実施の形態では、レジスタ等に適用可能な不揮発性の記憶装置としての機能を有する
半導体装置の一例について説明する。
＜半導体装置の構成＞
図１は、半導体装置１００を説明するための、回路構成の一例を示す回路図である。半
導体装置１００は、回路１１０と、回路１２０と、を有する。
回路１１０は、電源電圧の供給が行われる状態で、データを記憶する機能を有する。回
路１２０は、電源電圧の供給が行われない状態でもデータを記憶する機能を有する。
回路１１０は、例えば、ラッチ等の回路である。図１では、回路１１０をＲＳ型ラッチ
とし、入力端子Ｒ、入力端子Ｓ、出力端子Ｑ、出力端子ＱＢを示している。
回路１２０は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳト
ランジスタ）と、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトラン
ジスタ）と、を組み合わせて、データに応じた電荷をオフ電流が小さいトランジスタを利
用して保持することで、データを記憶する回路である。
なお以下の説明では、データ ’１’であれば電圧ＶＤＤ（ハイレベルの電圧、あるい
は単にハイレベルともいう）のことをいう。つまりデータ ’１’を保持するのであれば
、電圧ＶＤＤに応じた電荷を保持することをいう。逆に、データ ’０’であれば電圧Ｖ
ＳＳ（ローレベルの電圧、あるいは単にローレベルともいう）のことをいう。つまりデー
タ ’０’を保持するのであれば、電圧ＶＳＳに応じた電荷を保持することをいう。
なお電源電圧の供給は、電圧Ｖ１および電圧Ｖ２を切り替えて制御することができる。
例えば、電圧Ｖ１を電圧ＶＤＤとし、電圧Ｖ２を電圧ＶＳＳとするとき、電源電圧の供給
が行われる。また電圧Ｖ１と電圧Ｖ２を同じ電圧、例えば、電圧Ｖ１を電圧ＶＳＳとし、
電圧Ｖ２を電圧ＶＳＳとするとき、電源電圧の供給が行われない。
次いで、本発明の一態様における回路１２０について説明する。回路１２０は、回路１
１０の電源電圧の供給が停止する期間の前に、出力端子Ｑ、ＱＢのデータを退避させて保
持する機能を有する。また回路１２０は、電源電圧の供給が再開された後に、保持したデ
ータを回路１１０の出力端子Ｑ、ＱＢに復帰させる機能を有する。
回路１２０は、出力端子Ｑのデータを退避および復帰する回路として、インバータＩＮ
Ｖａと、トランジスタＭ１ａと、トランジスタＭ２ａと、トランジスタＭ３ａと、容量素
子Ｃ１ａと、を有する。また回路１２０は、出力端子ＱＢのデータを退避および復帰する
回路として、インバータＩＮＶｂと、トランジスタＭ１ｂと、トランジスタＭ２ｂと、ト
ランジスタＭ３ｂと、容量素子Ｃ１ｂと、を有する。
なお以下の説明では、いずれのトランジスタもｎチャネル型のトランジスタとして説明
するが、ｐチャネル型でもよい。
インバータＩＮＶａの入力端子は、出力端子Ｑに接続される。インバータＩＮＶａの出
力端子は、トランジスタＭ１ａのソースまたはドレインの一方に接続される。トランジス
タＭ１ａのソースまたはドレインの他方は、ノードＮａ１に接続される。トランジスタＭ
１ａのゲートは、制御信号Ｓｔｏｒｅが与えられる。ノードＮａ１は、トランジスタＭ１
ａのソースまたはドレインの他方と、トランジスタＭ２ａのゲートと、容量素子Ｃ１ａの
一方の電極と、に接続されるノードである。トランジスタＭ２ａのソースまたはドレイン
の一方は、制御信号Ｌｏａｄが与えられる。トランジスタＭ２ａのソースまたはドレイン
の他方は、ノードＮａ２に接続される。ノードＮａ２は、トランジスタＭ２ａのソースま
たはドレインの他方と、トランジスタＭ３ａのゲートと、に接続されるノードである。ト
ランジスタＭ３ａのソースまたはドレインの一方は、出力端子Ｑに接続される。トランジ
スタＭ３ａのソースまたはドレインの他方は、電圧Ｖ２すなわち電圧ＶＳＳが与えられる
。容量素子Ｃ１ａの他方の電極は、電圧Ｖ２すなわち電圧ＶＳＳが与えられる。
インバータＩＮＶｂの入力端子は、出力端子ＱＢに接続される。インバータＩＮＶｂの
出力端子は、トランジスタＭ１ｂのソースまたはドレインの一方に接続される。トランジ
スタＭ１ｂのソースまたはドレインの他方は、ノードＮｂ１に接続される。トランジスタ
Ｍ１ｂのゲートは、制御信号Ｓｔｏｒｅが与えられる。ノードＮｂ１は、トランジスタＭ
１ｂのソースまたはドレインの他方と、トランジスタＭ２ｂのゲートと、容量素子Ｃ１ｂ
の一方の電極と、に接続されるノードである。トランジスタＭ２ｂのソースまたはドレイ
ンの一方は、制御信号Ｌｏａｄが与えられる。トランジスタＭ２ｂのソースまたはドレイ
ンの他方は、ノードＮｂ２に接続される。ノードＮｂ２は、トランジスタＭ２ｂのソース
またはドレインの他方と、トランジスタＭ３ｂのゲートと、に接続されるノードである。
トランジスタＭ３ｂのソースまたはドレインの一方は、出力端子ＱＢに接続される。トラ
ンジスタＭ３ｂのソースまたはドレインの他方は、電圧Ｖ２すなわち電圧ＶＳＳが与えら
れる。容量素子Ｃ１ｂの他方の電極は、電圧Ｖ２すなわち電圧ＶＳＳが与えられる。
インバータＩＮＶａ、ＩＮＶｂは、それぞれ出力端子Ｑ、ＱＢのデータの論理を反転し
た信号を出力するために設けられる。当該構成は、回路１１０と回路１２０との間で、デ
ータの退避および復帰の動作を行う際、退避データと復帰データが反転する関係にあるた
め、予め出力端子Ｑ、ＱＢのデータを反転させて退避するためである。別途、データを反
転させて退避および復帰を行う構成であれば、インバータＩＮＶａ、ＩＮＶｂを省略する
ことも可能である。またインバータＩＮＶａ、ＩＮＶｂは、出力端子Ｑ、ＱＢの電荷供給
能力を大きくするためのバッファとして設けることもできる。
制御信号Ｓｔｏｒｅは、トランジスタＭ１ａ、Ｍ１ｂの導通状態を制御する信号である
。ここでは、ハイレベルで導通状態、ローレベルで非導通状態とする。
トランジスタＭ１ａ、Ｍ１ｂは、ＯＳトランジスタのようにオフ電流が極めて小さいト
ランジスタを用いる構成とする。該構成とすることで、トランジスタＭ１ａ、Ｍ１ｂを非
導通状態とした際、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電圧を保持し
続けることができる。
容量素子Ｃ１ａ、Ｃ１ｂは、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電
圧を保持し続けるために設ける。なお容量素子Ｃ１ａ、Ｃ１ｂは、トランジスタＭ２ａ、
Ｍ２ｂのゲート容量等を大きくしておくことで、省略することができる。
トランジスタＭ３ａ、Ｍ３ｂは、ＯＳトランジスタと比べて駆動能力の高いＳｉトラン
ジスタを用いる構成とする。Ｓｉトランジスタは、駆動能力を高めるため、ゲート絶縁膜
がＯＳトランジスタのゲート絶縁膜と比べて薄いトランジスタとする。該構成とすること
で、ノードＮａ２、ノードＮｂ２の電圧の変化に応じて、トランジスタＭ３ａ、Ｍ３ｂを
流れる電流量を早く異ならせることができる。
トランジスタＭ２ａ、Ｍ２ｂは、Ｓｉトランジスタと比べてゲート絶縁膜の厚いＯＳト
ランジスタを用いる構成とする。
制御信号Ｌｏａｄは、ノードＮａ１、ノードＮｂ１に保持したデータに応じた電圧に従
って、トランジスタＭ３ａ、Ｍ３ｂを流れる電流量を異ならせるための信号である。例え
ば、ノードＮａ１がハイレベルで、制御信号Ｌｏａｄをハイレベルとすると、トランジス
タＭ２ａが導通状態となり、ノードＮａ２の電圧が上昇し、トランジスタＭ３ａを流れる
電流量が増加するように変化する。また例えば、ノードＮｂ１がローレベルで、制御信号
Ｌｏａｄをハイレベルとすると、トランジスタＭ２ｂが非導通状態となり、ノードＮｂ２
の電圧が変化せず、トランジスタＭ３ｂを流れる電流量が変化しない。このトランジスタ
Ｍ３ａ、Ｍ３ｂを流れる電流量の変化によって、出力端子Ｑ、ＱＢの電圧に差が生じるこ
とを利用して、回路１１０にデータを復帰できる。
本発明の一態様は、データを保持するノードに相当するノードＮａ１、ノードＮｂ１に
接続されるトランジスタＭ２ａ、Ｍ２ｂのゲート絶縁膜をＳｉトランジスタのスケーリン
グ則によらずに厚くできる構成にできる。そのため、データの保持時間を長くすることが
できる。或いは、本発明の一態様は、回路１１０と回路１２０との間で電源電圧の供給の
停止および再開に応じて、データの退避および復帰を実現できる構成である。そのため、
データの保持をしつつ、電源電圧の供給の停止による低消費電力化を実現できる。
＜半導体装置の動作＞
次いで、半導体装置の動作の一例について図２を参照して説明する。図２には、図１の
回路１１０を、ＮＯＲ回路を２つ有するＲＳラッチとした回路１１０Ａとした半導体装置
１００の回路図を示している。図３には、図２に示す半導体装置１００における電源電圧
の供給の停止および再開に伴う、データの退避、復帰を説明するためのタイミングチャー
ト図を示す。
図３に示すタイミングチャートでは、入力端子Ｒの信号波形、入力端子Ｓの信号波形、
出力端子Ｑの信号波形、出力端子ＱＢの信号波形、制御信号Ｓｔｏｒｅの信号波形、制御
信号Ｌｏａｄの信号波形、電圧Ｖ１の変化を表す波形、ノードＮａ１の電圧の変化を表す
波形、ノードＮａ２の電圧の変化を表す波形、ノードＮｂ１の電圧の変化を表す波形、ノ
ードＮｂ２の電圧の変化を表す波形をハイレベル、ローレベルで示している。また図３に
示すタイミングチャート図では、波形の変化が現れる時刻を時刻Ｔ１乃至Ｔ１４としてい
る。また図３に示すタイミングチャート図では、通常動作を行う期間Ｐ１、データの退避
動作を行う期間Ｐ２、電源電圧の供給が停止する期間Ｐ３、データの復帰動作を行う期間
Ｐ４を示している。なお図３に示す各波形は遅延等を考慮していないが、実際の回路では
入力する信号に遅れて出力する信号が変化する。
また図４乃至７では、期間Ｐ１乃至Ｐ４における回路１１０Ａへの電源電圧の供給の状
態、回路１２０における各トランジスタの状態、制御信号Ｓｔｏｒｅ、Ｌｏａｄの状態、
出力端子または各ノードにおけるデータに応じた電圧の状態、を表したものである。なお
図４は、期間Ｐ１のＴ３乃至Ｔ５に対応する。また図５は、期間Ｐ２のＴ６乃至Ｔ７に対
応する。図６は、期間Ｐ３のＴ８乃至Ｔ９に対応する。図７は、期間Ｐ４のＴ１０乃至Ｔ
１１に対応する。
期間Ｐ１の時刻Ｔ１では、入力端子Ｒの信号波形をローレベルからハイレベルにし、デ
ータをリセットする。出力端子Ｑの信号波形はハイレベルからローレベルとなる。出力端
子ＱＢの信号波形はローレベルからハイレベルとなる。そして、期間Ｐ１の時刻Ｔ２では
、入力端子Ｒの信号波形をハイレベルからローレベルにし、出力端子Ｑ、ＱＢの状態が保
持される。そして期間Ｐ１の時刻Ｔ３では、入力端子Ｓの信号波形をローレベルからハイ
レベルにし、データをセットする。出力端子Ｑの信号波形はローレベルからハイレベルと
なる。出力端子ＱＢの信号波形はハイレベルからローレベルとなる。そして、期間Ｐ１の
時刻Ｔ４では、入力端子Ｓの信号波形をハイレベルからローレベルにする。そして、期間
Ｐ１の時刻Ｔ５でも、出力端子Ｑ、ＱＢの状態が保持される。以上が期間Ｐ１の説明であ
る。
次いで期間Ｐ２の時刻Ｔ６では、制御信号Ｓｔｏｒｅをローレベルからハイレベルにし
、回路１１０Ａのデータを回路１２０へ退避させる。出力端子Ｑ、ＱＢのデータに応じた
電圧は、インバータで反転され、ノードＮａ１、Ｎｂ１に与えられる。つまり、ノードＮ
ａ１にローレベル、ノードＮｂ１にハイレベルが与えられる。そして、期間Ｐ２の時刻Ｔ
７では、制御信号Ｓｔｏｒｅをハイレベルからローレベルにし、ノードＮａ１、Ｎｂ１に
与えたデータに対応する電圧を回路１２０に保持させる。このノードＮａ１、Ｎｂ１に保
持した電圧は、制御信号Ｓｔｏｒｅをローレベルとし、トランジスタＭ１ａ、Ｍ１ｂを非
導通状態とすることで維持される。本発明の一態様の構成では、上述したようにトランジ
スタＭ２ａ、Ｍ２ｂは、ＳｉトランジスタであるトランジスタＭ３ａ、Ｍ３ｂより厚いゲ
ート絶縁膜を有するＯＳトランジスタで構成される。そのため、Ｓｉトランジスタの微細
化が進み、ゲート絶縁膜の薄膜化が進んでも、データに応じた電圧を保持しやすくするこ
とができる。以上が期間Ｐ２の説明である。
次いで期間Ｐ３の時刻Ｔ８では、電圧Ｖ１をハイレベルからローレベル、すなわち電圧
ＶＤＤから電圧ＶＳＳとし、回路１１０Ａへの電源電圧の供給を停止する。出力端子Ｑ、
ＱＢは、ローレベルとなる。一方で、期間Ｐ２で保持したノードＮａ１、Ｎｂ１の電圧は
、制御信号Ｓｔｏｒｅをローレベルとすることで保持される。そのため、電源電圧の供給
が停止してもデータの保持が可能な不揮発性の記憶装置として機能させることができる。
以上が期間Ｐ３の説明である。
次いで時刻Ｔ９では、制御信号Ｌｏａｄをローレベルからハイレベルにし、回路１２０
のノードＮａ１に保持した電圧に従ってデータを回路１１０Ａへ復帰させる。ノードＮｂ
１にはハイレベルが保持されており、ノードＮｂ１にゲートが接続されたトランジスタＭ
２ｂは導通状態となる。したがって、制御信号Ｌｏａｄの波形の変化にしたがって、ノー
ドＮｂ２の電圧がローレベルからハイレベルに変化する。一方、ノードＮａ１にはローレ
ベルが保持されており、ノードＮａ１にゲートが接続されたトランジスタＭ２ａは非導通
状態となる。したがってノードＮａ２の電圧は、ローレベルのままとなる。
次いで期間Ｐ４の時刻Ｔ１０では、電圧Ｖ１をローレベルからハイレベル、すなわち電
圧ＶＳＳから電圧ＶＤＤとし、回路１１０Ａへの電源電圧の供給を再開する。先に述べた
時刻Ｔ９でのノードＮａ２、Ｎｂ２の電圧の違いに応じて、トランジスタＭ３ａ、Ｍ３ｂ
を流れる電流量に差が生じる。この電流量の差が出力端子Ｑ、ＱＢの電圧の立ち上がりに
差を生じさせるため、出力端子Ｑはハイレベル、出力端子ＱＢはローレベルとなる。つま
り、回路１１０Ａに時刻Ｔ５での元のデータを復帰させることができる。そして、期間Ｐ
４の時刻Ｔ１１では、制御信号Ｌｏａｄをハイレベルからローレベルにし、同様にノード
Ｎｂ２の電圧もハイレベルからローレベルとなる。期間Ｐ１の時刻Ｔ１２でも、出力端子
Ｑ、ＱＢの状態が保持される。以上が期間Ｐ４の説明である。
再び、期間Ｐ１の時刻Ｔ１３では、入力端子Ｒの信号波形をローレベルからハイレベル
にし、データをリセットする。出力端子Ｑの信号波形はハイレベルからローレベルとなる
。出力端子ＱＢの信号波形はローレベルからハイレベルとなる。そして、期間Ｐ１の時刻
Ｔ１４では、入力端子Ｒの信号波形をハイレベルからローレベルにし、出力端子Ｑ、ＱＢ
の状態が保持される。
以上、説明したタイミングチャートの動作によって、図２に示す半導体装置１００は、
電源電圧の供給の停止および再開に伴う、データの退避、復帰を行うことができる。
＜半導体装置の変形例＞
次いで、上述の半導体装置の変形例について説明する。
図１で説明した回路１１０は、例えばラッチ又はフリップフロップを用いればよい。回
路１１０は、適用するデータの種類に応じて、Ｄ型ラッチ、Ｔ型ラッチ、ＪＫ型ラッチ、
又はＲＳ型ラッチ等を用いることができる。
例えば、図８（Ａ）に示す回路１１０Ｂのようにリセット端子を有するＤ型ラッチとす
ることもできる。この場合、リセット用の入力端子Ｒ、データ入力用の入力端子Ｄ、クロ
ック信号を与える端子ＣＬＫが設けられる。回路１２０は、図８（Ａ）に示すように、出
力端子Ｑ、ＱＢに接続されるように設ければよい。
また別の変形例として図１で説明した回路１１０は、例えばＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。
例えば、図８（Ｂ）に示す回路１１０ＣのようにＳＲＡＭに適用することができる。こ
の場合、データ入力用の入力端子Ｄ、ＤＢが設けられる。回路１２０は、図８（Ｂ）に示
すように、インバータループを構成する２つの端子に接続されるように設ければよい。
図１で説明した回路１２０は、例えばインバータＩＮＶａ、ＩＮＶｂを省略することが
できる。図９には、インバータＩＮＶａ、ＩＮＶｂを省略した回路１２０Ａを有する半導
体装置１００の回路図を示す。図１で説明した回路１２０と異なる点は、トランジスタＭ
３ａ、Ｍ３ｂに接続される出力端子Ｑ、ＱＢを変更する点にある。このようにすることで
、インバータＩＮＶａ、ＩＮＶｂがなくても、データの退避、復帰を行うことができる。
また図１で説明したＯＳトランジスタで構成されるトランジスタＭ１ａ、Ｍ１ｂ、Ｍ２
ａ、Ｍ２ｂは、バックゲートを有するトランジスタとすることが好適である。該構成とす
ることで、バックゲートに与える電圧を変えることで閾値電圧の制御を容易に行うことが
できる。例えば、図１０（Ａ）に図示するように、トランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ
、Ｍ２ｂのバックゲートに共通して電圧Ｖ３を与えて各トランジスタの閾値電圧を制御す
ればよい。なお電圧Ｖ３は、電圧Ｖ２よりも小さい電圧とすることでトランジスタの閾値
電圧をプラスシフトしやすくできるため好適である。なおバックゲートを設けるトランジ
スタは、図１０（Ｂ）に図示するように、データを保持するノードＮａ１、Ｎｂ１にソー
スまたはドレインの他方が接続されるトランジスタＭ１ａ、Ｍ１ｂのみとしてもよい。該
構成とすることで、バックゲートのないトランジスタＭ２ａ、Ｍ２ｂを導通状態にしやす
くすることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性また
は実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性と
は、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、さらに好ましくは１
×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０
－９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコ
ン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位
の形成に寄与し、キャリア密度を増大させてしまう。
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が
低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半
導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性
の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたト
ランジスタは、オフ電流を非常に低くすることが可能となる。
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１
μｍあたりの規格化されたオフ電流が１×１０－１８Ａ以下、好ましくは１×１０－２１
Ａ以下、更に好ましくは１×１０－２４Ａ以下、又は８５℃にて１×１０－１５Ａ以下、
好ましくは１×１０－１８Ａ以下、更に好ましくは１×１０－２１Ａ以下とすることがで
きる。
＜温度特性について＞
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体
例を挙げて説明するため、図２２（Ａ）にＯＳトランジスタのゲート電圧ＶＧ－ドレイン
電流ＩＤ特性、及びゲート電圧ＶＧ－電界効果移動度μＦＥ特性の温度依存性を、図２２
（Ｂ）にＳｉトランジスタのゲート電圧ＶＧ－ドレイン電流ＩＤ特性、及びゲート電圧Ｖ
Ｇ－電界効果移動度μＦＥ特性の温度依存性を、示す。なお図２２（Ａ）、（Ｂ）におい
ては、－２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。な
おドレイン電圧ＶＤは１Ｖとしている。
なお図２２（Ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μ
ｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフ
である。また図２２（Ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、
Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。
なおＯＳトランジスタの酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ系酸化物で作製し、Ｓｉ
トランジスタは、シリコンウエハから作製したものである。
図２２（Ａ）及び（Ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存
性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（
Ｉ０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図２２（Ｂ
）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ
比が十分に大きくならないことを示している。
図２２（Ａ）及び（Ｂ）のグラフから、ＯＳトランジスタをスイッチとして用いる場合
、１５０℃以上の温度下においても、動作させることができる。そのため、半導体装置の
耐熱性を優れたものとすることができる。
＜耐圧特性について＞
ここでＯＳトランジスタの電圧に対する耐圧について、Ｓｉトランジスタの耐圧と比較
し、説明する。
図２３では、ＯＳトランジスタのドレイン耐圧について説明するため、Ｓｉトランジス
タとＯＳトランジスタとのＶＤ－ＩＤ特性図について示す。図２３では、Ｓｉトランジス
タとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長Ｌ
を０．９μｍとし、チャネル幅Ｗを１０μｍとし、酸化シリコンを用いたゲート絶縁膜の
膜厚Ｔｏｘを２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。
図２３に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でア
バランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の
増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことが
できるのがわかる。
図２４（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ－ＩＤ特性
図について示す。また図２４（Ｂ）では、ゲート電圧を変化させた際の、Ｓｉトランジス
タのＶＤ－ＩＤ特性図について示す。図２４（Ａ）、（Ｂ）では、ＳｉトランジスタとＯ
Ｓトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９
μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０
ｎｍとしている。なおゲート電圧は、図２４（Ａ）のＯＳトランジスタでは０．１Ｖ、２
．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図２４（Ｂ）のＳｉトラン
ジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させてい
る。
図２４（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対し
て４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタ
では、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに
定電流を流すことができるのがわかる。
図２３、図２４（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジス
タと比べて耐圧が高い。そのため高い電圧が印加される箇所にＯＳトランジスタを適用し
ても、絶縁破壊を引き起こすことなく安定して使用することができる。
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非
導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に
断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがし
きい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間
の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトラ
ンジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも
低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ
電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、
と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流
、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減された
オフ電流が得られる値であるときのオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのド
レイン電流が１×１０－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０
－１３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａであり、
Ｖｇｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎチャネル型
トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにお
いて、または、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０－１９Ａ以
下であるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下である、と言う場合
がある。当該トランジスタのドレイン電流が１×１０－２２Ａ以下となるＶｇｓが存在す
るため、当該トランジスタのオフ電流は１×１０－２２Ａ以下である、と言う場合がある
。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたり
の値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す
場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表され
る場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流
は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ
電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保
証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例
えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温
、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼
性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温
度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流が
Ｉ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う
場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある
。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０
．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６
Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含ま
れる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半
導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所
定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、ト
ランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例え
ば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０
Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証
されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用され
るＶｄｓの値である。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電
流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソ
ースとドレインとの間に流れる電流を指す場合がある。
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウ
ム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ま
しい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ま
しい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ
）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい
。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸
化スズ、酸化亜鉛、Ｉｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚ
ｎ－Ｍｇ系酸化物、Ｓｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、Ｉ
ｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－
Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａ
ｌ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｚｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｉ
－Ｚｎ系酸化物、Ｉｎ－Ｓｃ－Ｚｎ系酸化物、Ｉｎ－Ｙ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚ
ｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ
系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系
酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸
化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化
物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－
Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉ
ｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ
：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ－Ｇａ－
Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処
理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行う
ことが好ましい。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼ
ロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１
／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ
３以上であることをいう。
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、
「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をい
う。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている
状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」と
は、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。
または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けら
れる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半
導体としては、単結晶酸化物半導体、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、微結晶酸化
物半導体などがある。
まずは、ＣＡＡＣ－ＯＳ膜について説明する。
ＣＡＡＣ－ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳ膜の明視野像および回折パターンの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる
。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレイン
バウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ－ＯＳ膜は、
結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ－ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ－ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性
（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半
導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
なる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要
する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度
が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定
となる場合がある。
また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大
きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の
微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎ
ｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に
確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
したがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付か
ない場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸ
ＲＤ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶
面を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプロー
ブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子回折
を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また
、ｎｃ－ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポット
が観測される場合がある。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－
ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない
。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
なお、酸化物半導体膜は、ｎｃ－ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ－ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。ａ－ｌｉｋｅ ＯＳ膜は
、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見
られる場合がある。一方、良質なｎｃ－ＯＳ膜であれば、ＴＥＭによる観察程度の微量な
電子照射による結晶化はほとんど見られない。
なお、ａ－ｌｉｋｅ ＯＳ膜およびｎｃ－ＯＳ膜の結晶部の大きさの計測は、高分解能
ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し
、Ｉｎ－Ｏ層の間に、Ｇａ－Ｚｎ－Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格
子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を６層有する、計９層がｃ軸方向に
層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面
の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎ
ｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間
隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎ
ＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより
、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ
－ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結
晶の密度に対し、ｎｃ－ＯＳ膜の密度およびＣＡＡＣ－ＯＳ膜の密度は９２．３％以上１
００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は
、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ
４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ－ｌｉｋｅ ＯＳ膜の密度は５．０
ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］を満たす酸化物半導体膜において、ｎｃ－ＯＳ膜の密度およびＣＡＡＣ
－ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出すること
ができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対し
て、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶
を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ－ｌｉｋｅ ＯＳ膜、微
結晶酸化物半導体膜、ＣＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい
。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断
面の構造について、図面を参照して説明する。
＜断面構造の模式図＞
まず本発明の一態様に係る半導体装置の断面構造の模式図について、図１１（Ａ）、（
Ｂ）で説明する。
本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ及びＯ
Ｓトランジスタで構成される。半導体装置の断面構造としては、Ｓｉトランジスタを有す
る層と、ＯＳトランジスタを有する層とを積層して設ける構成を挙げることができる。そ
れぞれの層では、同じ材料の半導体層で構成される、複数のトランジスタを有する。
本発明の一態様における半導体装置は、一例としては、図１１（Ａ）に示すように、Ｓ
ｉトランジスタを有する層３１（図中、Ｓｉ－ＦＥＴ Ｌａｙｅｒと表記）、配線が設け
られる層３２（図中、Ｗｉｒｉｎｇ Ｌａｙｅｒと表記）、ＯＳトランジスタを有する層
３３（図中、ＯＳ－ＦＥＴ Ｌａｙｅｒと表記）の順に積層して設けることができる。
図１１（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層３１は、単結晶の
シリコン基板に形成されるＳｉトランジスタを有する。なおＳｉトランジスタは、非晶質
、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半
導体層に用いるトランジスタでもよい。
図１１（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、平坦化さ
れた絶縁表面上に形成されるＯＳトランジスタを有する。
図１１（Ａ）に示す断面構造の模式図で配線が設けられる層３２は、Ｓｉトランジスタ
を有する層３１、及び／又はＯＳトランジスタを有する層３３が有するトランジスタ同士
を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有す
る。配線が設けられる層３２は、図１１（Ａ）では層３２を単層で示したが、複数積層し
て設ける構成としてもよい。
なお図１１（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層３３は、図１
１（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図１
１（Ｂ）に示す断面構造の模式図で表すことができる。
図１１（Ｂ）では、ＯＳトランジスタを有する層３３＿１及び３３＿２とする２層構造
を例示している。図１１（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層３
３＿１及び３３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する
。図１１（Ｂ）では、２層を積層する例を示したが、積層数は限定されない。なおＯＳト
ランジスタを有する層３３＿１及び３３＿２の間には、配線が設けられる層３２を設ける
構成とすることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続す
ることができる。
上記実施の形態１の図１で説明したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）は
ＯＳトランジスタであり、トランジスタＭ３ａ（Ｍ３ｂ）はＳｉトランジスタである。そ
のため図１の各トランジスタを図１１（Ａ）、（Ｂ）の各層に適用する場合、Ｓｉトラン
ジスタを有する層３１は、トランジスタＭ３ａ（Ｍ３ｂ）を有し、またＯＳトランジスタ
を有する層３３、３３＿１、３３＿２は、トランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ
）を有する構成となる。図１１（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層
をＳｉトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すな
わち半導体装置のチップ面積を縮小し、小型化を図ることができる。
＜Ｓｉトランジスタを有する層、配線が設けられる層の断面構造＞
次いで図１２では、図１１（Ａ）、（Ｂ）で説明したＳｉトランジスタを有する層３１
、配線が設けられる層３２の断面構造の一例について示す。図１２では、Ｓｉトランジス
タを有する層３１が有するトランジスタ４１の断面構造について説明する。図１２のトラ
ンジスタ４１の断面構造は、例えば、上記実施の形態１の図１で図示したトランジスタＭ
３ａ（Ｍ３ｂ）に適用することができる。
なお図１２において、破線Ａ１－Ａ２で示す領域では、トランジスタ４１のチャネル長
方向における構造を示しており、破線Ａ３－Ａ４で示す領域では、トランジスタ４１のチ
ャネル幅方向における構造を示している。
図１２で、トランジスタ４１が形成される基板４００は、例えば、シリコン基板、ゲル
マニウム基板、シリコンゲルマニウム基板等を用いることができる。図１２では、単結晶
シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ４１は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
）等を用いることができる。図１２では、トレンチ分離法を用いてトランジスタ４１を電
気的に分離する場合を例示している。具体的に、図１２では、エッチング等により基板４
００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁
物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、
トランジスタ４１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４１の不純
物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれ
たチャネル形成領域４０４とが設けられている。さらに、トランジスタ４１は、チャネル
形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０
４と重なるゲート電極４０６とを有する。
トランジスタ４１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲー
ト電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４１の基
板上における専有面積を小さく抑えつつ、トランジスタ４１におけるキャリアの移動量を
増加させることができる。その結果、トランジスタ４１は、オン電流が大きくなると共に
、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル
幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとす
ると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが
流れる範囲はより広くなるため、トランジスタ４１のオン電流をより大きくすることがで
き、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ４１の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。
トランジスタ４１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が
形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれ
ぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的
に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続さ
れており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続さ
れており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続さ
れている。
なお図１２において、図１１（Ａ）、（Ｂ）で図示した配線が設けられる層３２は、導
電膜４１６、４１７、４１８に相当する。なお配線が設けられる層３２は、絶縁膜、該絶
縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで
積層することができる。
＜ＯＳトランジスタを有する層の断面構造＞
次いで図１３（Ａ）、（Ｂ）では、図１１（Ａ）、（Ｂ）で説明したＯＳトランジスタ
を有する層３３の断面構造の一例について示す。図１３（Ａ）、（Ｂ）では、ＯＳトラン
ジスタを有する層３３が有するトランジスタ４２の断面構造について説明する。図１３（
Ａ）、（Ｂ）のトランジスタ４２の断面構造は、例えば、上記実施の形態１の図１で図示
したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）に適用することができる。
なお図１３（Ａ）、（Ｂ）において、図１２と同様に、破線Ａ１－Ａ２で示す領域では
、トランジスタ４２のチャネル長方向における構造を示しており、破線Ａ３－Ａ４で示す
領域では、トランジスタ４２のチャネル幅方向における構造を示している。
図１１（Ａ）、（Ｂ）で説明した配線が設けられる層３２の上層に設けられる、絶縁膜
４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設
けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学
的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニ
ウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸
化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロ
ッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を
用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジス
タ４２が設けられている。
トランジスタ４２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導
体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜
４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート
絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。
なお、図１３（Ａ）において、トランジスタ４２は、ゲート電極４３４を半導体膜４３
０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４
３０と重なるゲート電極を、さらに有していても良い。
トランジスタ４２が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他
の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高
さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧
が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジス
タの閾値電圧を制御することができる。
また、図１３（Ａ）では、トランジスタ４２が、一のゲート電極４３４に対応した一の
チャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、ト
ランジスタ４２は、電気的に接続された複数のゲート電極を有することで、一の活性層に
チャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１３（Ａ）に示すように、トランジスタ４２は、半導体膜４３０が、絶縁膜４
２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有
する場合を例示している。ただし、本発明の一態様では、トランジスタ４２が有する半導
体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
なお酸化物半導体膜４３０ｂがＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ｂを成膜するために用いるターゲット
において、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ
１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６
以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下と
することで、酸化物半導体膜４３０ｂとしてＣＡＡＣ－ＯＳ膜が形成されやすくなる。タ
ーゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：
Ｍ：Ｚｎ＝３：１：２等がある。
なお酸化物半導体膜４３０ａ、４３０ｃがＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚ
ｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４３０ａ、４３０ｃを成膜するた
めに用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ
２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さら
には１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで
、酸化物半導体膜４３０ａ、４３０ｃとしてＣＡＡＣ－ＯＳ膜が形成されやすくなる。タ
ーゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：
Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜
４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、
欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダン
グリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ
／ｃｍ３以下であることが好ましい。
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導
体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化
アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウ
ム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、
プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパ
ッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量
が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料
を指す。
なお、図１３（Ａ）に示すトランジスタ４２は、チャネル領域が形成される酸化物半導
体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換
えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と
、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該
端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じ
た塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい
。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい
状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１３（
Ａ）に示すトランジスタ４２では、導電膜４３２及び導電膜４３３とは重ならない酸化物
半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電圧
を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物
半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲー
ト電極４３４に与える電圧によって制御することができる。このようなトランジスタ４２
の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ－Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ－Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２がオフとなるような電圧
をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間
に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ４２では、大き
なオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部
における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ４２のオ
フ電流を小さく抑えることができる。よって、トランジスタ４２は、チャネル長を短くす
ることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときには
オフ電流を小さく抑えることができる。
また、具体的に、Ｓ－Ｃｈａｎｎｅｌ構造の場合、トランジスタ４２が導通状態となる
ような電圧をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜
４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ４２の電
界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、
ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる
領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化
物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ４２におけ
るキャリアの移動量が増加する。この結果、トランジスタ４２のオン電流が大きくなると
共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上
、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半
導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流
駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図１３（Ａ）の説明では、トランジスタ４２が有する半導体膜４３０が、順に積
層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する構造として例示し
ている。半導体膜４３０は、他の構造として図１３（Ｂ）に示すような構造でもよい。図
１３（Ｂ）に示すように、半導体膜４３０が有する酸化物半導体膜４３０ｃは、導電膜４
３２及び導電膜４３３の上層でゲート絶縁膜４３１と重畳させて設ける構成としてもよい
。
＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造＞
次いで図１４乃至１６では、図１２で説明したＳｉトランジスタを有する層３１と、配
線が設けられた層３２と、図１３（Ａ）で説明したＯＳトランジスタを有する層３３と、
を積層した際の断面構造の一例について示す。
図１４は、図１１（Ａ）に示す模式図の断面構造の一例である。
なお図１４において、図１２、図１３（Ａ）、（Ｂ）と同様に、破線Ａ１－Ａ２で示す
領域では、トランジスタ４１、４２のチャネル長方向における構造を示しており、破線Ａ
３－Ａ４で示す領域では、トランジスタ４１、４２のチャネル幅方向における構造を示し
ている。
なお本発明の一態様では、図１４に示すように、トランジスタ４１のチャネル長方向と
トランジスタ４２のチャネル長方向とが、必ずしも一致していなくともよい。
なお図１４においては、トランジスタ４１とトランジスタ４２とを電気的に接続するた
めに、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられている。開口部に設けられる
導電膜４３３は、上記開口部において導電膜４１８に接続されている。
図１４に示す断面構造では、図１１（Ａ）の説明でも述べたように、酸化物半導体膜に
チャネル形成領域を有するトランジスタ４２を、単結晶のシリコン基板にチャネル形成領
域を有するトランジスタ４１上に形成する。図１４の構成とすることで、トランジスタ４
２のチャネル形成領域と、トランジスタ４１のチャネル形成領域と、を互いに重ねて設け
ることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト
面積の縮小を図ることができる。
なおＯＳトランジスタを有する層３３に設けられるトランジスタ４２を、上記実施の形
態１の図１で図示したトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）に適用する場合、
トランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）同士を同じ層に設けてもよいし、異なる
層に設けてもよい。
例えば、ＯＳトランジスタを有する層３３に設けられるトランジスタ４２を同じ層に設
ける場合、図１５に示す構成とすることができる。また、ＯＳトランジスタを有する層３
３に設けられるトランジスタ４２を異なる層に設ける場合、ＯＳトランジスタを有する層
３３＿１と層３３＿２を分け、配線が設けられる層３２を間に介して積層する、図１６に
示す構成とすることができる。
図１５に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタ
を有する層３３を１層設ければよいため、積層数を削減することができる。例えば図１５
ではトランジスタ４２Ａとトランジスタ４２Ｂとを一度に作製することができる。そのた
め半導体装置を作製するための工程の削減を図ることができる。
なお図１５において、トランジスタ４１、４２Ａ、４２Ｂのチャネル長方向における構
造を示している。チャネル幅方向の構造については図１４で示した構造と同様であり、前
述の構造を参照すればよい。
図１５の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ
４２Ａ、４２ＢをトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）として、作製すること
ができる。そのため、半導体装置の製造コストの低減を図ることができる。
また、図１６に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトラ
ンジスタを有する層３３＿１、３３＿２と複数の層に設ければよいため、トランジスタ数
が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積
を縮小し、小型化を図ることができる。
なお図１６において、トランジスタ４１、４２Ｃ、４２Ｄのチャネル長方向における構
造を示している。チャネル幅方向の構造については図１４で示した構造と同様であり、前
述の構造を参照すればよい。
図１６の断面構造の構成を実施の形態１の各トランジスタに適用すると、トランジスタ
４２Ｃ、４２ＤをトランジスタＭ１ａ、Ｍ２ａ（Ｍ１ｂ、Ｍ２ｂ）として、作製すること
ができる。図１６に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有す
る層３３＿１、３３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることがで
きる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば
、ゲート絶縁膜を薄膜化してスイッチン特性を高めたトランジスタと、ゲート絶縁膜を厚
膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体
装置の高性能化を図ることができる。
（実施の形態４）
本実施の形態では、ＰＬＤにおける半導体装置の応用例について説明する。図１７はＰ
ＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジックアレ
イ３００は、アレイ状の複数のＬＥ３０１（Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）を有する。こ
こでアレイ状とは、行列状にロジックエレメントが周期的に配列していることを指し、配
列は図１７の配列に限られない。本実施の形態で説明する半導体装置は、ＰＬＤ内のレジ
スタとして機能する。
また、ＬＥ３０１を囲むように、複数の配線が形成されている。図１７においては、こ
れらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される
。配線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群
３０４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及
び垂直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路
と信号の授受を行う。
複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂
直な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図１７においてそ
れぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入
出力端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意の
ＬＥ３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられ
た配線間の接続を切り替えるためのスイッチによって決定される。
スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、
コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定さ
れる。スイッチ部３０２に設けられるコンフィギュレーションメモリは、書き換え可能な
構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により
消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。
図１８は図１７で示したＬＥ３０１のブロック図である。図１８に示すＬＥ３０１は、
一例として、ルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：以下、ＬＵＴ）３１
１、フリップフロップ３１２及びマルチプレクサ３１３を有する。また図１８では、ＬＵ
Ｔ３１１及びマルチプレクサ３１３に接続されて、コンフィギュレーションメモリ３１４
、３１５が設けられている。
なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合
、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう
、不揮発性の記憶素子を有する構成とすることが好ましい。
なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マル
チプレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通のデータを
いう。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶す
る記憶素子をいう。
ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレー
ションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレー
ションデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信
号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を
含む信号が出力される。
フリップフロップ３１２は、ＬＵＴ３１１から出力される信号を保持し、クロック信号
ＣＬＫに同期して当該信号に対応した出力信号が、マルチプレクサ３１３に出力される。
マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、フリップフロップ３１２か
らの出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレー
ションメモリ３１５に保持されているコンフィギュレーションデータに従って、上記２つ
の出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号
は、出力端子３１７から出力される。
本発明の一態様では、フリップフロップ３１２といった一時的なデータの記憶を行う回
路に、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止による
フリップフロップ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止す
る前に保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を
再開した後、短時間で上記データを復帰することができる。よって、ＰＬＤを構成する複
数のロジックエレメントにおいて、電源電圧の供給の停止を行うことができる。従って、
ＰＬＤの消費電力を小さく抑えることができる。
（実施の形態５）
本実施の形態では、ＣＰＵにおける半導体装置の応用例について説明する。図１９は、
ＣＰＵのブロック図の一例を示す図である。本実施の形態で説明する半導体装置は、ＣＰ
Ｕ内のレジスタとして機能する。
ＣＰＵ５００は、一例として、プログラムカウンタ５１１、命令レジスタ５１２、命令
デコーダ５１３、汎用レジスタ５１４、及びＡＬＵ５１５（Ａｒｉｔｈｍｅｔｉｃ ｌｏ
ｇｉｃ ｕｎｉｔ）を有する。ＣＰＵ５００の外部には、ＣＰＵ５００とのデータの入出
力を行うための主記憶装置５０１が設けられる。
プログラムカウンタ５１１は、読み出す（フェッチする）命令（コマンド）のアドレス
を記憶するレジスタである。命令レジスタ５１２は、主記憶装置５０１から命令デコーダ
５１３に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ５１３は
、入力されたデータをデコードし、汎用レジスタ５１４でのレジスタ指定、及びＡＬＵ５
１５での演算方法指定等の信号を生成する回路である。汎用レジスタ５１４は、主記憶装
置５０１から読み出されたデータ、ＡＬＵ５１５の演算処理の途中で得られたデータ、或
いはＡＬＵ５１５の演算処理の結果得られたデータ、などを記憶することができる。ＡＬ
Ｕ５１５は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、ＣＰＵ
５００には、別途データキャッシュ等、すなわち演算結果などを一時的に記憶する回路が
あってもよい。
次いで、ＣＰＵ５００の動作について説明する。
ＣＰＵ５００は、プログラムカウンタ５１１で指定された、読み出す命令のアドレスを
主記憶装置５０１に出力するよう、指示を行う。次いで主記憶装置５０１に記憶された、
実行する命令のアドレスからデータを読み出し、命令レジスタ５１２に記憶させる。
命令デコーダ５１３は、命令レジスタ５１２に記憶されたデータをデコードし、命令を
実行する。具体的には、汎用レジスタ５１４でのレジスタ指定、及びＡＬＵ５１５での演
算方法指定等の信号を生成する。
汎用レジスタ５１４では、命令に従って、命令デコーダ５１３で指定されたデータをＡ
ＬＵ５１５又は主記憶装置５０１に出力する。ＡＬＵ５１５では、命令デコーダ５１３で
指定された演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ５１４に記
憶する。
そして、命令の実行が終了すると、ＣＰＵ５００は、命令を読み出し、命令レジスタ５
１２から読み出したデータをデコード、命令を実行するという動作を繰り返す。
本発明の一態様では、プログラムカウンタ５１１、命令レジスタ５１２、命令デコーダ
５１３、汎用レジスタ５１４といった一時的なデータの記憶を行うレジスタに、上記実施
の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるレジスタ内のデ
ータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデー
タの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で上
記データを復帰することができる。よって、ＣＰＵ５００全体、又はＣＰＵ５００を構成
する各種回路において、電源電圧の供給の停止を行うことができる。従って、ＣＰＵ５０
０の消費電力を小さく抑えることができる。
次いで、ＣＰＵ５００に対して電源電圧の供給を停止又は再開するための構成を、一例
として図２０に示す。図２０には、ＣＰＵ５００と、パワースイッチ５２１と、電源制御
回路５２２とを示す。
パワースイッチ５２１は、オン又はオフの状態に従って、ＣＰＵ５００への電源電圧の
供給の停止又は再開を制御することができる。具体的には、電源制御回路５２２が、パワ
ースイッチ５２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを出力し、
ＣＰＵ５００への電源電圧の供給の停止又は再開を制御する。パワースイッチ５２１をオ
ンにすることで、電圧ＶＤＤ、ＶＳＳが与えられる配線より、ＣＰＵ５００への電源電圧
の供給が行われる。またパワースイッチ５２１をオフにすることで、電圧ＶＤＤ、ＶＳＳ
が与えられる配線間の電流のパスが切断されるため、ＣＰＵ５００への電源電圧の供給が
停止する。
電源制御回路５２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ５
２１及びＣＰＵ５００の動作を統轄的に制御する機能を有する。具体的には、電源制御回
路５２２は、パワースイッチ５２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ
＿ＥＮ、並びに半導体装置で退避及び復帰されるデータを制御する制御信号Ｓｔｏｒｅ及
び制御信号Ｌｏａｄを出力する。制御信号Ｓｔｏｒｅ及び制御信号Ｌｏａｄは、上述した
ように、半導体装置内の電位を揮発性の回路と不揮発性の回路との間で退避及び復帰する
ための信号である。
次いで、図２０に示したＣＰＵ５００、パワースイッチ５２１及び電源制御回路５２２
の動作の一例について説明する。
電源電圧の供給を継続、若しくは停止又は再開する際、電源制御回路５２２に入力され
るデータＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ５００
に継続して入力される場合、電源制御回路５２２は電源電圧の供給を継続するよう制御す
る。またデータＤａｔａがＣＰＵ５００に間欠的に入力される場合、データＤａｔａが入
力されるタイミングに従って、電源制御回路５２２は電源電圧の供給を停止又は再開する
よう制御する。
なお、電源制御回路５２２は、ＣＰＵ５００への電源電圧の供給が停止している間も継
続し電源電圧の供給が行われる構成とすることが好ましい。当該構成とすることで、ＣＰ
Ｕ５００への電源電圧の供給を停止又は再開を、所望のタイミングで行うことができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に
示す。
図２１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３
、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
図２１（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１
の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有す
る。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０
４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５
６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５
６０２の間の角度は、接続部５６０５により変更が可能となっている。第１の表示部５６
０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐
体５６０２との間の角度に従って、行う構成としても良い。また、第１の表示部５６０３
及び第２の表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能
は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加
することができる。
図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０
２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図２１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用
扉５３０３等を有する。
図２１（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示
部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー
５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は
第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２
とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の
間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映
像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との
間の角度に従って行う構成としても良い。
図２１（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３
、ライト５１０４等を有する。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構
成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明し
た記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接
接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれ
ば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂと
の間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立し
たブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎
に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわた
って一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で
説明した構成要素に限定されない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて
、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状
況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「
導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」と
いう用語を、「絶縁層」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オ
フ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、
スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また
、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断
されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる
場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導
体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートと
が重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距
離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限ら
ない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そ
のため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一
の値、最大値、最小値または平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状
態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが
形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限
らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。
そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか
一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲートとが重なる領
域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネ
ル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉ
ｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には
、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書
では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお
、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャ
ネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値
を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。または、「トランジスタのソース（又は
第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子
など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、ト
ランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されてい
る」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子
など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラ
ンジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子な
ど）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同
様な表現方法を用いて、回路構成における接続の順序について規定することにより、トラ
ンジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区
別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子
など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジ
スタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３
の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トラン
ジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を
介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず
、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイ
ン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと
電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表
現することができる。または、「トランジスタのソース（又は第１の端子など）は、少な
くとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電
気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタ
のソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）へ
の電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第
３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パス
は、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイ
ン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的
パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構
成における接続経路について規定することにより、トランジスタのソース（又は第１の端
子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定するこ
とができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、
Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜
、層、など）であるとする。
Ａ１－Ａ２ 破線
Ａ３－Ａ４ 破線
Ｃ１ａ 容量素子
Ｃ１ｂ 容量素子
Ｍ１ａ トランジスタ
Ｍ１ｂ トランジスタ
Ｍ２ａ トランジスタ
Ｍ２ｂ トランジスタ
Ｍ３ａ トランジスタ
Ｍ３ｂ トランジスタ
Ｎａ１ ノード
Ｎａ２ ノード
Ｎｂ１ ノード
Ｎｂ２ ノード
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｐ４ 期間
Ｐ７ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
３１ 層
３２ 層
３３ 層
３３＿１ 層
３３＿２ 層
４１ トランジスタ
４２ トランジスタ
４２Ａ トランジスタ
４２Ｂ トランジスタ
４２Ｃ トランジスタ
４２Ｄ トランジスタ
１００ 半導体装置
１１０ 回路
１１０Ａ 回路
１１０Ｂ 回路
１１０Ｃ 回路
１２０ 回路
１２０Ａ 回路
３００ ロジックアレイ
３０１ ＬＥ
３０２ スイッチ部
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
３１１ ＬＵＴ
３１２ フリップフロップ
３１３ マルチプレクサ
３１４ コンフィギュレーションメモリ
３１５ コンフィギュレーションメモリ
３１６ 入力端子
３１７ 出力端子
５００ ＣＰＵ
４００ 基板
５０１ 主記憶装置
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
５１１ プログラムカウンタ
４１１ 絶縁膜
４１２ 導電膜
５１２ 命令レジスタ
４１３ 導電膜
５１３ 命令デコーダ
４１４ 導電膜
５１４ 汎用レジスタ
５１５ ＡＬＵ
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
５２１ パワースイッチ
４２１ 絶縁膜
４２２ 絶縁膜
５２２ 電源制御回路
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 第１の回路と、第２の回路と、を有し、
    前記第１の回路は、電源電圧の供給が行われる状態で、データを保持する機能を有し、
    前記第２の回路は、前記第１の回路の電源電圧の供給が停止する期間の前に、前記データを退避させて保持するする機能を有し、
    前記第２の回路は、前記第１の回路の電源電圧の供給が再開された後に、前記データを前記第１の回路に復帰させる機能を有し、
    前記第１の回路は、ラッチ又はフリップフロップを有し、
    前記第２の回路は、第１のトランジスタ乃至第６のトランジスタと、第１の容量素子及び第２の容量素子と、を有し、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタ、及び前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタ及び前記第６のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第２のトランジスタのゲートは、前記第１のトランジスタのソースまたはドレインの一方、及び前記第１の容量素子と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第４のトランジスタのソースまたはドレインの一方、及び前記第２の容量素子と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの他方、及び前記ラッチ又は前記フリップフロップの第１の出力端子と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方、及び前記ラッチ又は前記フリップフロップの第２の出力端子と電気的に接続される、半導体装置。
  2. 請求項１において、
    前記第１のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記データを前記第１の回路から前記第２の回路に退避させるための第１の制御信号が与えられ、
    前記第２のトランジスタのソースまたはドレインの他方、及び前記第５のトランジスタのソースまたはドレインの他方は、前記データを前記第２の回路から前記第１の回路に復帰させるための第２の制御信号が与えられる、半導体装置。
  3. 請求項１または２において、
    前記第２のトランジスタのゲート絶縁膜は、前記第３のトランジスタのゲート絶縁膜よりも厚い、半導体装置。
  4. 請求項１乃至３のいずれか一に記載の半導体装置と、
    表示部、スピーカー、マイク、又は操作キーと、を有する電子機器。
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