JPS60130160A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60130160A
JPS60130160A JP58237776A JP23777683A JPS60130160A JP S60130160 A JPS60130160 A JP S60130160A JP 58237776 A JP58237776 A JP 58237776A JP 23777683 A JP23777683 A JP 23777683A JP S60130160 A JPS60130160 A JP S60130160A
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Japan
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conductivity type
film
region
gate electrode
transistor
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JP58237776A
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Hitoshi Kume
久米　均
Takaaki Hagiwara
萩原　隆旦
Katsutada Horiuchi
勝忠 堀内
Toru Kaga
徹 加賀
Yasuo Igura
井倉　康雄
Akihiro Shimizu
昭博 清水
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＭＯＳトランジスタを用いた半導体記憶装置に
係り、特に高集積化に好適なダイナミック型ランダムア
クセスメモリセルの構造に関する。
〔発明の背景〕
従来より、ＭＯＳトランジスタを用いたダイナミック型
のランダムアクセスメモリセルとしては、以下に示す二
種類のものが利用されてきた。
その一つは第１図に示した３トランジスタ型メモリセル
であり、３つのトランジスタＴＩＦ”ＪＴＱＩＴ３で１
ビツトを構成している。Ｔ、は書き込み（Ｗ：書き込み
アドレス）、Ｔ３は読み出しのアドレス（Ｒ：読み出し
アドレス）、Ｔ２は増幅の機能をもつ。メモリ情報はＴ
、の拡散層容量およびＴ２のゲート容量に電荷の形で貯
えられ、周期的なリフレッシュにより情報を維持するこ
とができる。このセルは、情報の非破壊読み出しが可能
であり（Ｄｉｎ：データ入力、Ｄｏｕｔ：データ出力）
、セル自体に増幅機能が備わっている事が大きな特長で
ある。しかし、３素子／ビツトの為、セル面積が比較的
大きくなってしまうのが最大の問題点であった。この為
、製品としては４にビットを最後にこのセルは姿をけし
ている。
これに代わって、更に大容量のＭＯＳ−ＤＲＡＭに使わ
れてきたのが、第２図に示した１トランジスタ・１キヤ
パシタ型メモリセルである。Ｔが書き込み・読み出しア
ドレスの機能を合わせもち、メモル情報はＣに貯えられ
る。周期的なリフレッシュが必要な事は、第１図のセル
と同様である。
このセルはランダムアクセスメモリセルとして極限的に
単純な構成になっている為、高集積化に適しているとい
える。しかし、情報の読み出しが破壊読み出しになり、
セル自体に増幅機能が無い為、安定な動作を確保するに
は情報を貯えるＣの蓄積容量値をある一定値以上に保つ
ことが必要になる。
蓄積容量の下限値を支配する主な要因は、（１）蓄積容
量とデータ線容量の比（ｃ　９　／　ＣＤ　）、（２）
α粒子入射による少数キャリアの発生、（３）接合リー
ク、の三点である。この制限の為、微細加工技術が進ん
でも蓄積容量部の面積はそれに応じて単純に縮小するこ
とが困難となり、スケーラビリティという点で大きな問
題となる。
〔発明の目的〕
本発明の目的は、上記の従来メモリセル構造の問題点を
克服して、今後の超高集積化に適したランダムアクセス
メモリセル構造を提供することにある。
〔発明の概要〕
超高集積化に適したメモリセル構造としては、（１）セ
ル面積を現状の微細加ニレベルの元で前述の１トランジ
スタ・１キヤパシタ型セルと少なくとも同等か、あるい
はより小さくできる事、（２）今後予想される微細加工
技術の進展にともない、セルの各要素を全体的にバラン
ス良く縮小可能な事、すなわちスケーラビリティに富ん
でいる事、の２点を満たしている東が重要である。
本発明は、第１図に示した３トランジスタ型メモリセル
が情報の増幅機能をもった非破壊読み出しセルであると
いう原理的な特長に着目し、これに三次元素子集積化技
術を誦用することにより、上記２点の要求を満たすもの
である。
第３図に、本発明によるメモリセル構造の断面図を示す
。図において、■は第１導電型半導体基板、１５〜１９
は絶縁膜、２０．２１は電極・配線である。ゲート電極
１３、絶縁膜１４、第２導電型半導体領域１０．１２に
て書き込みアドレストランジスタＴ１、ゲート電極９、
絶縁膜７、第２導電型領域２，３にて読み出しアドレス
トランジスタＴ３、そしてゲート電極１２、絶縁膜８、
第２導電型領域３，４にて増幅機能をもったトランジス
タＴ２をそれぞれ構成している。メモリ情報はＴ、の第
２導電型領域であり、がっＴ２のゲート電極である１２
の接合容量ならびにゲート容量に電荷の形で貯えられる
。
この構造の特徴は、書き込みアドレストランジスタＴ、
が読み出しアドレストランジスタＴ３の上に眉間絶縁膜
１６を介して積み重ねられた三次元構造をとっている点
にある。三次元構造をとることによりセル平面積の大幅
な縮小が可能になり、たとえば１．３μｍルールで平面
積約１８μボの微細なセルを実現することができる。こ
れは、１トランジスタ・１キヤパシタ型メモリセルにく
らべて小さな面積となっている。更に、Ｔ１が絶縁膜上
の半導体薄膜中に形成されていることにより、メモリ情
報の保持特性が著しく改善されるのかもう一つの大きな
利点である。既に述べたように、領域１２の電位の高低
をメモリ情報のｒｒ　１　ＩＩ　、　ｒｒ　０　ｎに対
応させ、これをトランジスタＴ２の導通・遮断によって
検出（読み出し）するのがこのセルの動作原理であるが
、ここでは情報を担う領域１２が絶縁膜上に形成されて
いる為、接合リークあるいはα粒子による小数キャリア
発生の影響が極めて小さくなり、情報の反転が起こりに
くくなるのである。接合リークの減少は接合面積の減少
によって、またα粒子に対する優れた耐性はＴ１が形成
される半導体薄膜の厚さがα粒子の飛程にくらべて充分
に小さい事によって実現される。
この結果、このメモリセル構造は、微細加工技術の進歩
に応じて情報蓄積部を含めたセル全体をバランス良くス
ケールダウンしていく事が本質的に可能であり、今後の
超高集積化に容易に対応することができる。
第４図は、第３図の構造の等価回路を示したものである
。Ｔ、が絶縁膜上の半導体薄膜４１中に形成されている
ことは既に述べたとおりである。
超高集積化に対応する為、データの入力・出力線が一本
にまとめられているのが第１図と異なる点である。
〔発明の実施例〕
以下、本発明の実施例について説明する。
第５図は、本発明によるメモリセル構造の製造ニし程を
示したものである。
第５図において、記号５１は半導体基板を示し、比抵抗
１０Ω・（７）でＰ型（１００）面のシリコンウェハで
ある。基板５１上に選択酸化法にて厚い酸化膜５２の素
子分離領域を形成した後、能動領域にゲート酸化膜５３
を形成した。素子分離領域の酸化膜厚は５０Ｏｎｍ、ゲ
ート酸化膜厚は２０ｎｍであった。
ゲート酸化膜５３を通して閾値電圧設定の為の硼素（Ｂ
）イオン打込みを行った後、化学気相堆積法にて多結晶
シリコン膜を堆積し、これをバターンニングした２つの
ゲート電極５４１と５４２を形成した。Ｂイオン打込み
は６０ｋｅＶの加速エネルギーで１　、５　Ｘ　１０　
ｌ２ｉｏｎｓ／　ｅｎｌでけ打込んだ。これにより約１
ｖの閾値電圧が得られた。また、多結晶シリコン膜の膜
厚は３１Ｏｎｍ、パターンユング後のゲート長は１．３
μｍであった。
次いで、ゲート電極５４１と５４２をマスクとしてヒ素
（Ａｓ）イオン打込みを行い、トランジスタのソース・
ドレインとなるｎ←型不純物領域５５１．５５２，５５
３を形成した。Ａｓイオン打込みは８０ｋｅＶの加速エ
ネルギーで５Ｘ１０１５ｉｏｎｓ／ｃＪだけ打込んだ。
しかる後、化学気相堆積法にてリンガラス膜５６を堆積
して層間絶縁膜を形成し、ｎ４型不純物領域５５１およ
びグー１−ｆｆｉ極５４２上に穴あけをした後、再び化
学気相堆積法にて多結晶シリコン膜を堆積した。リンガ
ラス膜５６の膜厚は０．４μＩｎであった。また、多結
晶シリコン膜の膜厚は０．２μｍであった。この多結晶
シリコン膜にレーザー光を照射し：　ｎ　ト型不純物領
域５５１との接触部分をシードとして膜全体を単結晶化
させた後、これをパターンニングしてｎ十型不純物領域
５５１とゲート電極５４２を接続する単結晶シリコン薄
膜５７を形成した〔第５図（ａ）〕。
単結晶シリコン薄膜５７表面に熱酸化法にでグー１酸化
化暎５８を形成した後、シリコン薄膜５７内に形成する
１〜ランジスタの閾値電圧設定の為、硼素（Ｂ）イオン
打込みを行った。ゲート酸化膜厚は２０　ＩＩ　ｍ　、
　Ｂ＝イオン打込みは６０ｋｅＶの加た゛ 速エネルギーで１　、５　Ｘ　１０　”１ｏｎｓ／　ｃ
ｎＴ　？け打込んだ。これにより約１■の閾値電圧を得
た。しかる後、化学気相堆積法にて多結晶シリコン膜を
堆積し、これをパターンニングしてゲート・電極５９を
形成した後、これをマスクとしてヒ素（Ａｓ）イオン打
込みを行い、ソース・ドレインとなるｎ十型不純物領域
５７１と５７２を形成した。多結晶シリコン膜の膜厚は
３１Ｏｎ、ｍ、ノ（ターニング後のゲート長は１．３μ
ｍ、　Ａｓイオン打込みは８０ｋｅＶの打込みエネルギ
ーで５　Ｘ　１０　”１ｏｎｓ／ａｎ？だけ打込んだ。
最後に、窒素雰囲気中で高温熱処理を行ってこれまでに
イオン打込みで導入した不純物元素の活性化を行った後
、リンガラス６０による層間絶縁膜、コンタク１〜ホー
ル、ＡＱ電極配線６１を形成して、製造工程を完了した
。窒素雰囲気中での高温熱処理は９５０°Ｃ１３０分間
の条件で行った。この結果、ｎ生型不純物領域の接合深
さは約０．２５μｍとなり、単結晶シリコン膜５７の膜
厚０．２μｍよりも大きな値となる為、ｎ生型不純物領
域５７２の接合り−りに効く接合面積を著しく小さくす
る事ができた〔第５図（ｂ）〕。
本実施例で製造工程を示したゲート１．３μＩｎのメモ
リセルを１にビットのアレーに■８「？化し７−Ｃ動作
試験を行ったところ、動作電圧２．５ｖ　から７．０ｖ
の範囲で歩留り良く、安定に動作することが確認された
。また、情報保持時間を評価したところ、第６図に示す
ように、動作電圧５．ＯＶ。
２５℃の条件で良好なリフレッシュ特性が得られた。
〔発明の効果Ｊ 本発明によれば、■トランジスタ・１キヤパシタ型メモ
リセルよりもセル面積が小さく、かつ今後の微細加工技
術の進展にともないセル全体の微細化を進めるうえで原
理的に問題の無い、超高集積化に適したランダムアクセ
スメモリセル構造を実現することができる。０．５μｍ
　レベルの加工技術を用いることができれば、１６Ｍビ
ットのメモリチップが可能になる。
【図面の簡単な説明】
第１図は３トランジスタ型メモリセルの回路図、第２図
は１トランジスタ・１キヤパシタ型メモリセルの回路図
、第３図は３トランジスタ型メモリセルに三次元素子集
積化技術を適用した本発明によるメモリセルの素子断面
構造図、第４図は本発明によるメモリセルの回路図、第
５図は本発明の実施例を示す製造工程図、第６図は本発
明によるメモリセルの情報保持特性図である。 １・・・第１導電型半導体基板、２，３．４・・・第２
導電型半導体領域、５，６・・・素子分離用絶縁膜、７
゜８・・・ゲート絶縁膜、９・・・読み出しアドレスト
ランジスタのゲート電極、１０・・・絶縁膜上に形成さ
れた単結晶半導体膜中の第２導電型領域、１１・・・絶
縁膜上に形成された単結晶半導体膜中の第１導電型領域
、１２・・・絶縁膜上に形成された単結晶半導体膜中の
第２導電型領域かつ情報蓄積ゲート電極１３・・・書き
込みアドレストランジスタのゲート電極、１４・・・ゲ
ート絶縁膜、１５〜１９・・・層間絶縁膜、２０，２１
・・・ＡＱ電極配線、４１・・・絶縁膜上の単結晶半導
体膜中に形成された書き込みアドレストランジスタ、５
１・・・Ｐ型半導体基板、５２・・・素子分離用酸化膜
、５３・・・ゲート酸化膜、５４−１．５４−２・・・
多結晶シリコンゲート電極、５５−１．５５−２．５５
−３・・・ｎ十型不純物領域、５６・・・リンガラス膜
、５７・・・単結晶シリコン膜、５７−１．５７−２・
・・単結晶シリコン膜中のｎ＋型不純物領域、５７−３
・・・単結晶シリコン膜中のｐ型不純物領域、５８・・
・ゲート酸化膜、５９・・・多結晶シリコンゲート電極
、６０・・・ＩＪリンガラス膜晃　１　図 第　２　図 第３図 第　４　図 ￥１５　口 ：）：）／　５５２　５５３

Claims (1)

  1. 【特許請求の範囲】 ■、（イ）第１導電型の半導体基板、 （ロ）前記犯板内に形成された第１．第２．第３の第２
    導電型領域のうち、第１．第２の第２導電型領域をそれ
    ぞれドレイン、ソースとする第１のＭＯＳトランジスタ
    と第２．第３の第２導電型領域をそれぞれトレイン、ソ
    ースとする第２のＭｏ８）−ランジスタ。 （ハ）前記第１のＭＯＳトランジスタ上に絶縁膜を介し
    て形成され、かつ第１の第２導電型領域と第２のＭｏＳ
    トランジスタのゲート電極を接続する第１導電型の半導
    体薄膜、 に）前記第１導電型の半導体薄膜内に形成され、第１の
    第２導電型領域に接した第４の第２導電型領域と第２の
    ＭＯＳトランジスタのゲート電極と接した第５の第２導
    電型領域をそれぞれドレイン、ソースとする第３のＭｏ
    ８Ｉ−ランジスタ、 よりなることを特徴とする半導体記憶装置。
JP58237776A 1983-12-19 1983-12-19 半導体記憶装置 Pending JPS60130160A (ja)

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