CN117672295A - 存储器和存储装置 - Google Patents

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CN117672295A CN202311841264.5A CN202311841264A CN117672295A CN 117672295 A CN117672295 A CN 117672295A CN 202311841264 A CN202311841264 A CN 202311841264A CN 117672295 A CN117672295 A CN 117672295A
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唐建石
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高滨
钱鹤
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Abstract

一种存储器和存储装置，该存储器包括衬底基板、第一反相器和第三晶体管，第一反相器设置在衬底基板上，包括在垂直于衬底基板的方向叠置的第一晶体管和第二晶体管，第一晶体管和第二晶体管包括共用的第一栅极，第一晶体管还包括设置在第一栅极的靠近衬底基板一侧的第一源极和第一漏极，第二晶体管还包括设置在第一栅极的远离衬底基板一侧的第二源极和第二漏极，第一漏极和第二漏极通过第一过孔电连接，第一源极配置为接收第一电源信号，第二源极配置为接收第二电源信号，第三晶体管包括第二栅极和第三源极和第三漏极，第二栅极电连接第一字线，第三源极电连接第一位线，第三漏极电连接第一栅极。该存储器占据面积小且易于采用后道工艺制作。

Description

存储器和存储装置
技术领域
本公开的实施例涉及一种存储器和存储装置。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术把N型MOS和P型MOS制造在同一个芯片上组成电路，CMOS电路的静态功耗几乎接近为零，具有良好噪声容限，是微处理器、微控制器芯片、RAM、ROM、EEPROM和专用集成电路(ASIC)等存储器的主要半导体技术。
随着半导体工艺结点的不断降低，MOS器件尺寸按比例缩小，晶体管源漏间的距离也越来越近，导致晶体管出现短沟道效应，器件的阈值电压下降，使栅控能力变差，漏电流增大，功耗随之增加，严重了影响晶体管性能。传统硅基半导体利用掺杂原子的种类和空间分布制造所需的晶体管，由于掺杂原子的统计分布及一定温度下掺杂原子易于扩散，传统平面型CMOS需要将PMOS场效应晶体管与NMOS在空间上进行隔离，横向隔离区域在有限的芯片上占据了必要的空间，造成芯片面积的浪费。
发明内容
本公开至少一实施例提供一种存储器，该存储器包括衬底基板、第一反相器和第三晶体管，第一反相器设置在所述衬底基板上，包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，其中，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，第三晶体管设置在所述衬底基板上，包括第二栅极和第三源极和第三漏极，其中，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。
例如，本公开至少一实施例提供的存储器中，所述第三晶体管与所述第一晶体管同层设置，且与所述第一晶体管的类型相同，均为N型晶体管，所述第二晶体管为P型晶体管；或者所述第三晶体管与所述第二晶体管同层设置，且与所述第二晶体管的类型相同，均为N型晶体管，所述第一晶体管为P型晶体管。
例如，本公开至少一实施例提供的存储器还包括：第二反相器，包括在垂直于所述衬底基板的方向叠置的第四晶体管和第五晶体管，其中，所述第四晶体管和所述第五晶体管包括共用的第三栅极，所述第四晶体管还包括设置在所述第三栅极的靠近所述衬底基板一侧的第四源极和第四漏极，所述第五晶体管还包括设置在所述第三栅极的远离所述衬底基板一侧的第五源极和第五漏极，所述第四漏极和所述第五漏极通过第二过孔电连接，所述第四源极配置为接收所述第一电源信号，所述第五源极配置为接收所述第二电源信号，以及第六晶体管，包括第四栅极和第六源极和第六漏极，其中，所述第四栅极电连接第二字线，所述第六源极电连接第二位线，所述第六漏极电连接所述第三栅极；其中，所述第一栅极还电连接所述第四漏极和所述第五漏极，所述第三栅极还电连接所述第一漏极和所述第二漏极。
例如，本公开至少一实施例提供的存储器中，所述第六晶体管与所述第三晶体管同层设置，且与所述第三晶体管的类型相同，均为N型晶体管。
例如，本公开至少一实施例提供的存储器中，在所述存储器的平面结构中，所述第一反相器和所述第二反相器对称设置，所述第三晶体管和所述第六晶体管对称设置。
例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，所述第一电源信号线沿第一方向延伸，所述第二电源信号线沿第二方向延伸，所述第二方向不同于所述第一方向。
例如，本公开至少一实施例提供的存储器中，所述第一字线复用为所述第二字线，所述第一字线沿所述第一方向延伸，所述第一反相器和所述第二反相器设置在所述第一字线和所述第一电源信号线之间。
例如，本公开至少一实施例提供的存储器中，所述第二电源信号线包括沿所述第二方向延伸的第一子电源线和第二子电源线，所述第一位线和所述第二位线沿所述第二方向延伸，且位于所述第一子电源线和所述第二子电源线之间。
例如，本公开至少一实施例提供的存储器中，所述第三晶体管和所述第六晶体管位于所述第一子电源线和所述第二子电源线之间。
例如，本公开至少一实施例提供的存储器中，所述第一源极、所述第一漏极、所述第四源极和所述第四漏极排布在第一直线上，所述第二源极、所述第二漏极、所述第五源极和所述第五漏极排布在第二直线上，所述第一直线与所述第二直线平行，且与所述第一方向平行。
例如，本公开至少一实施例提供的存储器中，所述第三源极和所述第三漏极排布在第三直线上，所述第六源极和所述第六漏极排布在第四直线上，所述第三直线与所述第四直线平行，且与所述第二方向平行。
例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，所述第一字线复用为所述第二字线，所述第一电源信号线、所述第二电源信号线和所述第一字线沿第一方向延伸，所述第一位线和所述第二位线沿第二方向延伸，所述第一方向不同于所述第二方向。
例如，本公开至少一实施例提供的存储器中，所述第一反相器和所述第二反相器位于所述第一字线和所述第二电源信号线之间。
例如，本公开至少一实施例提供的存储器中，所述第一源极和所述第一漏极排布在第五直线上，所述第四源极和所述第四漏极排布在第六直线上，所述第五直线平行于所述第二方向，所述第六直线平行于所述第一方向。
本公开至少一实施例还提供一种存储装置，该存储装置包括存储器阵列以及外围电路；存储器阵列包括阵列排布的多个存储器，外围电路设置在所述存储器阵列的至少一侧，包括驱动晶体管，其中，所述驱动晶体管包括在在垂直于所述衬底基板的方向上叠置的第一驱动晶体管和第二驱动晶体管，所述第一驱动晶体管和所述第二驱动晶体管共用第一驱动栅极。
例如，本公开至少一实施例提供的存储装置中，所述外围电路包括第一编码器和第二编码器；第一编码器设置在所述存储器阵列的第一侧，与所述第一字线电连接，配置为向所述第一字线提供第一电信号，第二编码器设置在所述存储器阵列的第二侧，与所述第一位线电连接，配置为向所述第一位线提供第二电信号；所述第一编码器和所述第二编码器中的至少一个包括所述驱动晶体管。
本公开至少一实施例还提供一种存储器的制备方法，包括：提供衬底基板，在所述衬底基板上形成第一反相器，其中，所述第一反相器包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，以及在所述衬底基板上形成第三晶体管，其中，所述第三晶体管包括第二栅极和第三源极和第三漏极，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一实施例提供的存储器的电路图；
图2为本公开至少一实施例提供的存储器的平面结构示意图；
图3为图2中的存储器沿箭头1方向的叠层结构示意图；
图4为图2中的存储器沿箭头2方向的叠层结构示意图；
图5为图2中的存储器沿箭头3方向的叠层结构示意图；
图6为本公开至少一实施例提供的存储器水平排布的示意图；
图7为本公开至少一实施例提供的另一存储器的平面结构示意图；
图8为本公开至少一实施例提供的另一存储器水平排布的示意图；
图9为本公开至少一实施例提供的存储器件的电路图；
图10为本公开至少一实施例提供的外围电路的部分平面结构示意图；
图11为本公开至少一实施例提供的外围电路的部分电路图；以及
图12为本公开至少一实施例提供的存储器件的扫描电镜图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持，不需要刷新电路即能锁住它内部存储的数据。相对之下，动态随机存取存储器(DRAM)需要周期性地更新，每隔一段时间要刷新充电一次，否则内部所存储的数据即会消失。
一个SRAM单元通常由4-6个晶体管组成，在一些情况下，SRAM也有8-10个晶体管结构，以最常用的6晶体管SRAM(6T SRAM,T为晶体管英文transistor的简写)单元为例，SRAM中的每个存储单元都能够存储一个比特的数，存储结构由一个触发器构成，两个反相器的输入输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入，实现了两个反相器输出状态的锁存，当这个SRAM单元被赋予0或者1的状态之后，它会保持这个状态直到下次被赋予新的状态或者断电之后才会更改或者消失。
除了静态存储特性，SRAM的存储和读取速度非常快，因此经常被用作缓存(Cache)。Cache是一种用于提高数据访问效率的临时存储器，它位于中央处理器(CPU)和主存储器之间，用于暂时保存经常访问的数据和指令，以便快速响应处理器的读取请求，SRAM是当前通用的计算机体系结构中通用的缓存器件。SRAM作为缓存的主要优点为其读写速度快、可靠性高，通常能以10ns或更快的速度工作。同时，SRAM中的双稳态触发器结构可以持久存储数据，这使得SRAM具有高稳定性和可靠性。
SRAM结构的缺点在于其存储容量相对较小，通常以字节或者更小单位进行表示。因为相较于DRAM单晶体管单电容的结构，SRAM单个存储单元中晶体管较多，所占用的面积较大，使得实现大容量存储变得困难和昂贵，降低了芯片存储的集成度。
单片三维集成技术是一种先进半导体制造技术，其优势在于可以将多层可后道工艺集成的新型逻辑、存储以及存算器件在单颗芯片上进行垂直堆叠，大大减少芯片面积。目前单片三维集成技术探索同质材料，即在垂直方向上堆叠多层硅晶体管，传统硅基半导体工艺需要经过有源层生长、离子注入以及退火等高温工艺，金属互联及其他温度敏感的工艺步骤放在高温工艺之后，因此利用传统硅基工艺制备一层晶体管后，无法继续在同一芯片上使用相同的高温工艺制备第二层器件，使用外延、键合等工艺也会受到温度、良率等因素的限制。
本公开至少一实施例提供一种存储器，该存储器包括衬底基板、第一反相器和第三晶体管，第一反相器设置在衬底基板上，包括在垂直于衬底基板的方向叠置的第一晶体管和第二晶体管，其中，第一晶体管和第二晶体管包括共用的第一栅极，第一晶体管还包括设置在第一栅极的靠近衬底基板一侧的第一源极和第一漏极，第二晶体管还包括设置在第一栅极的远离衬底基板一侧的第二源极和第二漏极，第一漏极和第二漏极通过第一过孔电连接，第一源极配置为接收第一电源信号，第二源极配置为接收第二电源信号，第三晶体管设置在衬底基板上，包括第二栅极和第三源极和第三漏极，其中，第二栅极电连接第一字线，第三源极电连接第一位线，第三漏极电连接第一栅极。
本公开实施例提供的上述存储器采用垂直叠置的第一晶体管和第二晶体管形成反相器，减小了存储器的占据面积，并且，该存储器可以通过单片三维集成技术，作为后道工艺堆叠到硅基芯片上方，通过层间介质通孔实现后道存储器与下方存储或计算模块的高密度互联，实现多功能高集成度新型存算芯片。
下面通过几个具体的实施例对本公开实施例提供的存储器和存储装置进行说明。
本公开至少一实施例提供一种存储器，图1示出了该存储器的电路图，图2示出了该存储器的版图，图3示出了该存储器沿图2中的箭头1方向的叠层结构示意图，图4示出了该存储器沿图2中的箭头2方向的叠层结构示意图，图5示出了该存储器沿图2中的箭头3方向的叠层结构示意图。如图1-图5所示，该存储器包括衬底基板BS、第一反相器10和第三晶体管30。
第一反相器10设置在衬底基板BS上，包括在垂直于衬底基板BS的方向叠置的第一晶体管101和第二晶体管102，第一晶体管101和第二晶体管102包括共用的第一栅极G1，第一晶体管101还包括设置在第一栅极G1的靠近衬底基板BS一侧的第一源极S1和第一漏极D1，第二晶体管102还包括设置在第一栅极G1的远离衬底基板BS一侧的第二源极S2和第二漏极D2，第一漏极D1和第二漏极D2通过第一过孔电连接，第一源极S1配置为接收第一电源信号，例如与第一电源信号线VDD连接，以接收第一电源信号，例如，第一电源信号为高电平电源信号。第二源极S2配置为接收第二电源信号，例如与第二点源信号线GND连接，以接收第二电源信号，例如，第二电源信号为低电平电源信号或者接地信号等。
第三晶体管30设置在衬底基板BS上，包括第二栅极G2、第三源极S3和第三漏极D3，第二栅极G2电连接第一字线WL1，第三源极S3电连接第一位线BL，第三漏极D3电连接第一栅极G1。第三晶体管30可以作为第一反相器10的选通晶体管。
例如，在一些实施例中，第三晶体管30与第一晶体管101同层设置，且与第一晶体管101的类型相同，例如均为N型晶体管，此时，第二晶体管102为P型晶体管；或者，在另一些实施例中，第三晶体管30与第二晶体管102同层设置，且与第二晶体管102的类型相同，例如均为N型晶体管，此时，第一晶体管101为P型晶体管。
例如，在一些实施例中，如图1-图3所示，存储器还可以包括第二反相器20，第二反相器20包括在垂直于衬底基板BS的方向叠置的第四晶体管201和第五晶体管202，第四晶体管201和第五晶体管202包括共用的第三栅极G3，第四晶体管201还包括设置在第三栅极G3的靠近衬底基板BS一侧的第四源极S4和第四漏极D4，第五晶体管202还包括设置在第三栅极G3的远离衬底基板BS一侧的第五源极S5和第五漏极D5，第四漏极D4和第五漏极D5通过第二过孔电连接，第四源极S4配置为接收第一电源信号，例如与第一电源信号线VDD连接，以接收第一电源信号，例如，第一电源信号为高电平电源信号。第五源极S5配置为接收第二电源信号，例如与第二点源信号线GND连接，以接收第二电源信号，例如，第二电源信号为低电平电源信号或者接地信号等。
第六晶体管40包括第四栅极G4和第六源极S6和第六漏极D6，第四栅极G4电连接第二字线WL2，第六源极S6电连接第二位线BLB，第六漏极D6电连接第三栅极G3。例如，在一些实施例中，第六晶体管40与第三晶体管30同层设置，且与第三晶体管30的类型相同。第六晶体管40可以作为第二反相器20的选通晶体管。
例如，如图3所示，第一晶体管101还可以包括半导体层11、钝化层12和绝缘层13等结构，第二晶体管102还可以包括半导体层15和绝缘层14等结构。相应地，第四晶体管201还可以包括半导体层21、钝化层22和绝缘层23等结构，第五晶体管202还可以包括半导体层25和绝缘层24等结构。
例如，在一个示例中，第一晶体管101和第四晶体管201为P型晶体管，半导体层11和半导体层21的材料包括P型纳米材料或者P型氧化物，第二晶体管102和第五晶体管202为N型晶体管，半导体层15和半导体层25的材料包括N型纳米材料或者N型氧化物。由此，半导体层11和12和半导体层21和22均采用纳米材料和氧化物材料等可以在低温环境(例如低于300摄氏度以下的环境)中制备以及构图的材料，由此二者可以在相同的衬底基板上依次形成，可以避免高温工艺对前道工艺已经形成的电路的影响。
或者，在另一些示例中，第一晶体管101和第四晶体管201为N型晶体管，此时，半导体层11和半导体层21的材料包括N型纳米材料或者N型氧化物，第二晶体管102和第五晶体管202为P型晶体管，半导体层15和半导体层25的材料包括P型纳米材料或者P型氧化物。此时，半导体层11和12和半导体层21和22也均采用纳米材料和氧化物材料等可以在低温环境(例如低于300摄氏度以下的环境)中制备以及构图的材料，由此二者可以在相同的衬底基板上依次形成，可以避免高温工艺对前道工艺已经形成的电路的影响。
例如，在一些实施例中，P型纳米材料可以包括CNT、WSe2或者黑磷等，P型氧化物可以包括SnO等；N型纳米材料可以包括MoS2或者WS2等，N型氧化物可以包括IGZO、ITO、IWO或者IZO等。这些材料均可以在低温环境(例如低于300摄氏度以下的环境)中形成/制备以及构图，其制备工艺简单。
例如，钝化层12/22和绝缘层13/14/23/24均可以采用金属氧化物绝缘材料。通过设置双层氧化物(即绝缘层和钝化层)的结构，钝化层可以获得良好的与半导体材料的界面，绝缘层可以实现高k介质。高k介质可以增强栅控能力。由于不同的半导体材料具有不同的与之相匹配的氧化物材料以形成较好的界面，增加钝化层可以获得与半导体层更好的界面。
例如，在一些实施例中，钝化层12/22的材料可以包括Y2O3，绝缘层13/14/23/24的材料可以包括HfO2。HfO2为高k介质，有利于增强晶体管的栅控能力，而Y2O3可以与纳米半导体材料(例如碳纳米管)具有良好界面。
例如，在本公开的实施例中，衬底基板BS可以采用硅衬底或者已经经过前道工艺形成了一些器件与连线的功能基板，各个源极和漏极可以采用钯、钛、铝、铜、钼等金属材料或者合金材料，各个栅极也可以采用钯、钛、铝、铜、钼等金属材料或者合金材料。
例如，在一些示例中，第一字线WL1复用为第二字线WL2，也即第二字线WL2和第一字线WL1可以采用同一条线，在图2-图5中标注为字线WL。
例如，第一栅极G1和第三晶体管30的第三漏极D3连接于结点Q，第一栅极G1还电连接第四漏极D4和第五漏极D5，第三栅极G3和第六晶体管40的第六漏极D6连接于结点QB，第三栅极G3还电连接第一漏极D1和第二漏极D2。由此将第一反相器10的输入连接至第二反相器20的输出，将第二反相器20的输入连接至第一反相器10的输出。
由此，上述实施例中的存储器由4个NMOS(例如第二晶体管、第三晶体管、第五晶体管和第六晶体管)和2个PMOS(例如第一晶体管和第四晶体管)组成，包括第一晶体管101和第二晶体管102的第一反相器10和包括第四晶体管201和第五晶体管202的第二反相器20首尾相连，实现存储电位的正反馈锁存，即Q点存储的电位和QB点存储的电位相反，在保持第一电源信号VDD和第二电源信号GND保持通电的情况下，Q点存储的电位通过第一反相器10输出相反电位QB，QB电位通过第二反相器20输出相反电位连接到Q，构成正反馈循环。第三晶体管和第六晶体管作为存储器的选通管，其栅极连接到字线WL，打开字线WL可以实现对存储器的写入和读取，第三晶体管和第六晶体管的漏极分别连接到结点Q和结点QB，源极分别连接到第一位线BL和第二位线BLB，当需要写入操作时，将第一位线BL和第二位线BLB预置为写入电压，以写入“1”为例，第一位线BL预置为“1”，第二位线BLB预置为“0”，打开字线WL使第三晶体管和第六晶体管导通开始写入，此时第一位线BL和第二位线BLB和结点Q/QB连通，结点Q电压升高，结点QB电压降低，锁存结构通过正反馈加速电压变化将数据写入，将字线WL关闭完成写入。读操作时，打开字线WL使第三晶体管和第六晶体管导通，结点Q和QB向第一位线BL和第二位线BLB放电，通过第一位线BL和第二位线BLB读出结点电压。
例如，在一些实施例中，如图2所示，在存储器的平面结构中，第一反相器10和第二反相器20可以对称设置，第三晶体管30和第六晶体管40可以对称设置。由此，存储器整体为对称设置的结构。
例如，结合图1和图2，第一源极S1和第四源极S4电连接第一电源信号线VDD，第二源极S2和第五源极S5电连接第二电源信号线GND，第一电源信号线VDD沿第一方向R1延伸，第二电源信号线GND沿第二方向R2延伸，第二方向R2不同于第一方向R1。例如，第二方向R2垂直于第一方向R1。
例如，结合图1和图2，第一字线WL1复用为第二字线WL2，图2中标识为字线WL，字线WL沿第一方向R1延伸，第一反相器10和第二反相器20设置在字线WL和第一电源信号线VDD之间。
例如，第二电源信号线GND包括沿第二方向R2延伸的第一子电源线GND1和第二子电源线GND2，第一位线BL和第二位线BLB沿第二方向R2延伸，且位于第一子电源线GND1和第二子电源线GND2之间。例如，第三晶体管30和第六晶体管40也位于第一子电源线GND1和第二子电源线GND2之间。
例如，结合图2和图3，第一源极S1、第一漏极D1、第四源极S4和第四漏极D4排布在第一直线L1上，第二源极S2、第二漏极D2、第五源极S5和第五漏极D5排布在第二直线L2上，第一直线L1与第二直线L2平行，且与第一方向R1平行。
例如，第三源极S3和第三漏极D3排布在第三直线L3上，第六源极S6和第六漏极D6排布在第四直线L4上，第三直线L3与第四直线L4平行，且与第二方向R2平行。例如，第一位线BL也排布在第三直线L3上，第二位线BLB排布在第四直线L4上。
通过上述版图设计，使得存储器的结构更紧凑，占据面积更小，且对称的结构可提高制作均一性。通过检测，如图2所示，上述存储器可以制作在长H为8.3F，宽W为8.4F的范围内，F表示最小工艺标准。
例如，图6示出了图2的结构沿水平排布的版图，也即将第一反相器10包括的第一晶体管101和第二晶体管102水平排布，将第二反向器20包括的第四晶体管201和第五晶体管202水平排布情况下的版图，如图6所示，在该情况下，存储器需要制作在长H为10.6F，宽W为10.8F的范围内，F表示最小工艺标准。
可见，结合图2，在本公开的实施例中，可以利用后道工艺将第一反相器10和第二反相器20分别垂直堆叠在一个晶体管的尺寸上，把包括例如六个晶体管的存储器实现为后道四个晶体管的范围(4T-area)内，在没有改变晶体管数目的前提下，仅占四个晶体管的面积。结合图2和图6，在版图设计上，将后道工艺中由光刻技术决定的最小尺寸定义为F，如图2所示，包括垂直堆叠的反相器的存储器的面积约70F2，如图6所示，平面型存储器的面积约115F2，也即，基于图2版图设计可以将后道存储器面积减少约39％。
例如，图7为本公开至少一实施例提供的另一存储器的平面结构示意图，如图7所示，在另一些实施例中，第一反相器10和第二反相器20也可以采用其他版图设计。例如，在图7的实施例中，第一源极S1和第四源极S4电连接第一电源信号线VDD，第二源极S2和第五源极S5电连接第二电源信号线GND，第一字线WL1复用为第二字线WL2，图中标识为字线WL，第一电源信号线VDD、第二电源信号线GND和第一字线WL1沿第一方向R1延伸，第一位线BL和第二位线BLB沿第二方向R2延伸，第一方向R1不同于第二方向R2。例如，第一方向R1垂直于第二方向R2。
例如，如图7所示，第一反相器10和第二反相器20位于第一字线WL1和第二电源信号线GND之间。
例如，如图7所示，第一源极S1和第一漏极D1排布在第五直线L5上，第五直线L5平行于第二方向R2，第四源极S4和第四漏极D4排布在第六直线L6上，第六直线L6平行于第一方向R1。也即，第一反相器10和第二反相器20的排布方向不同。
例如，第三晶体管30的第三源极S3和第三漏极S3的排布方向平行于第二方向R2，第六晶体管40的第六源极S3和第六漏极S6的排布方向平行于第二方向R2。例如，第三晶体管30和第六晶体管40的结构基本对称设置。
通过图7所示的版图设计，存储器的结构也十分紧凑，通过检测，如图7所示，上述存储器可以制作在长H为63F，宽W为67F的范围内，F表示最小工艺标准。
例如，图8示出了图7的结构沿水平排布的版图，也即将第一反相器10包括的第一晶体管101和第二晶体管102水平排布，将第二反向器20包括的第四晶体管201和第五晶体管202水平排布情况下的版图，如图8所示，在该情况下，存储器需要制作在长H为83F，宽W为87F的范围内，F表示最小工艺标准。
可见，利用后道工艺可以将图7中第一反相器10和第二反相器20分别垂直堆叠在一个晶体管的尺寸上，在没有改变晶体管数目的前提下，仅占4个晶体管的面积，结合图7和图8，基于图7的版图设计可以将后道存储器面积减少约41.5％。
本公开至少一实施例还提供一种存储装置，该存储装置包括存储器阵列100以及外围电路200；存储器阵列100包括阵列排布的多个存储器，该多个存储器为本公开实施例提供的上述存储器，外围电路200设置在存储器阵列100的至少一侧，包括第一编码器、第二编码器、传输门/缓冲电路、灵敏放大器、控制电路等电路结构。
例如，外围电路200包括驱动晶体管，驱动晶体管包括在在垂直于衬底基板BS的方向上叠置的第一驱动晶体管和第二驱动晶体管，第一驱动晶体管和第二驱动晶体管共用第一驱动栅极。由此，该驱动晶体管所具有的垂直堆叠结构也可以使得外围电路200所占据的面积更小。
例如，如图9所示，第一编码器设置在存储器阵列100的第一侧(图中的左侧)，与第一字线WL1电连接，配置为向第一字线WL1提供第一电信号，例如行扫描信号，第二编码器设置在存储器阵列100的第二侧(图中的下侧)，与第一位线BL电连接，配置为向第一位线BL提供第二电信号，例如数据信号。例如，第一编码器和第二编码器中的至少一个包括(例如二者均包括)如上所述的具有的垂直堆叠结构的驱动晶体管。
例如，传输门/缓冲电路可以一系列反相器构成，反相器例如采用具有垂直堆叠结构的反相器(结构可以参见第一反相器10和第二反相器20)，由此可以减小传输门/缓冲电路的占据面积。
例如，在一些实施例中，第一编码器和第二编码器均可以由多输入逻辑门构成，以三输入与非门(NAND)构成的3-8译码器为例，图10示出了第一编码器(或第二编码器)的一种示例性版图，图11示出了三输入与非门的电路图，如图10所示，第一编码器(或第二编码器)包括多个三输入与非门201，还包括多个具有垂直堆叠结构的反相器202，该反相器202可以实现为上述驱动晶体管，或者，三输入与非门201中的每个反相器实现为上述驱动晶体管。例如，第一编码器还包括多个输入端In1-In3和多个输出端O1-O8，多个输出端O1-O8可以用于连接不同的字线WL。
如图11所示，三输入与非门201包括三个反相器211/212/213，三个反相器211/212/213分别具有输入端A1/B1/C1，且具有共同的输出端OUT1，例如，每个反相器均可以采用垂直堆叠结构的反相器，实现占据面积的减半。在图10和图11的实施例中，3-8译码器可以由三个控制输入信号的反相器、八个三输入与非门实现最基本的二进制数字逻辑，所有晶体管都可以通过后道工艺堆叠，实现占据面积减少50％。
例如，灵敏放大器的电路结构中也包括类似存储器中的锁存结构，同样可以用共栅的垂直堆叠结构实现。
例如，图12示出了本公开实施例提供的存储器件的扫描电镜图，如图12所示，存储器件整体可以形成在面积较小的范围内。也即，基于后道工艺可以制备出全功能存储阵列，例如，基于后道工艺的后道全功能SRAM阵列由6T(包括六个晶体管)SRAM存储阵列和外围电路构成，利用CFET工艺可以在SRAM阵列内制备SRAM存储器，进行数字存储功能，SRAM阵列的外围电路结构也都可以在后道利用CFET结构实现，通过输入行/列地址选择特定的SRAM单元进行操作，通过控制电路实现写入信号的控制，并通过灵敏放大器读出SRAM单元存储的数据。
在本公开的实施例中，除了在SRAM阵列结构内部使用CFET结构垂直堆叠共栅CMOS晶体管，利用后道工艺制备的全功能SRAM阵列可以实现全部堆叠在已有下层电路的硅基芯片上(为2μm光刻精度制备的基于CFET后道全功能SRAM阵列)，因为后道CFET使用低温工艺(一般不超过300℃，相较于硅基晶体管工艺属于低温工艺)不会破坏下层硅基晶体管和其他后道工艺结构，可以直接将Cache整体叠在计算单元上方，节省了大量芯片面积。利用单片三维集成技术可以在不同层之间的绝缘介质中开高密度层间介质通孔，填充金属连线即可实现单片三维集成超高密度互联，不仅可以节约后道全功能SRAM阵列的整体面积，还可以实现片上超高密度带宽的传输数据。
本公开至少一实施例还提供一种存储器的制备方法，包括：提供衬底基板BS，在衬底基板BS上形成第一反相器10，其中，第一反相器10包括在垂直于衬底基板BS的方向叠置的第一晶体管101和第二晶体管102，第一晶体管101和第二晶体管102包括共用的第一栅极G1，第一晶体管101还包括设置在第一栅极G1的靠近衬底基板BS一侧的第一源极S1和第一漏极D1，第二晶体管102还包括设置在第一栅极G1的远离衬底基板BS一侧的第二源极S2和第二漏极D2，第一漏极D1和第二漏极D2通过第一过孔电连接，第一源极S1配置为接收第一电源信号，第二源极S2配置为接收第二电源信号，以及在衬底基板BS上形成第三晶体管30，其中，第三晶体管30包括第二栅极G2和第三源极S3和第三漏极D3，第二栅极G2电连接第一字线WL1，第三源极S3电连接第一位线BL，第三漏极D3电连接第一栅极G1。
例如，在衬底基板BS上还形成了第二反相器20，第二反相器20包括在垂直于衬底基板BS的方向叠置的第四晶体管201和第五晶体管202，第四晶体管201和第五晶体管202包括共用的第三栅极G3，第四晶体管201还包括设置在第三栅极G3的靠近衬底基板BS一侧的第四源极S4和第四漏极D4，第五晶体管202还包括设置在第三栅极G3的远离衬底基板BS一侧的第五源极S5和第五漏极D5，第四漏极D4和第五漏极D5通过第二过孔电连接。
例如，在衬底基板BS上还形成了第三晶体管30和第四晶体管40，例如，第三晶体管30和第四晶体管40与第二晶体管102和第五晶体管202形成在同一层中。
例如，参考图3，在具体的制备工艺中，首先提供衬底基板BS，并在小于300摄氏度的工艺条件下，在衬底基板BS上利用构图工艺形成第一金属层，第一金属层可以包括第一位线BL、第二位线BLB、第二电源信号线GND等信号线，构图工艺可以包括形成信号线材料层(例如铜、钨金属层等)，在材料层上形成光刻胶，对光刻胶进行曝光、显影，形成光刻胶图案，以光刻胶图案为掩模对材料层进行刻蚀，以形成第一位线BL、第二位线BLB、第二电源信号线GND等信号线。
然后，在第一金属层上形成绝缘层(未示出)，之后利用构图工艺形成第二金属层(例如铜、钨金属层等)，第二金属层可以包括字线WL和第一电源信号线VDD等信号线。在第二金属层上形成绝缘层(未示出)。例如，上述各绝缘层可以采用无机绝缘层(例如氧化硅、氮化硅或者氮氧化硅等)或者有机绝缘层(例如树脂等)，本公开的实施例对绝缘层的具体形式不做限定。
在绝缘层上形成半导体层11和21。在该实施例中，半导体层11和21可以包括CNT(碳纳米管)，此时，可以采用湿法转移的方法形成CNT材料层。例如，在半导体层11和21的远离衬底基板BS的一侧形成第一光刻胶图案，第一光刻胶图案包括分别对应于各源极S1和S4和各漏极D1和D4的镂空区域，之后，在第一光刻胶图案的远离衬底基板BS的一侧形成第一源漏电极材料层，例如可以采用电子束蒸镀的方法形成第一源漏电极材料层，例如，该实施例中，第一源漏电极材料层可以采用30nm厚的金属钯(Pd)。然后，将第一光刻胶图案剥离，同时也剥离了第一光刻胶图案上方形成的第一源漏电极材料，从而形成各源极S1和S4和各漏极D1和D4。
例如，在形成了各源极S1和S4和各漏极D1和D4后，在半导体层11和12以及各源极S1和S4和各漏极D1和D4的远离衬底基板BS的一侧形成第二光刻胶图案，第二光刻胶图案覆盖半导体层11和12的形成区域，例如还可以覆盖各源极S1和S4和各漏极D1和D4的区域，之后，采用第二光刻胶图案为掩模，对半导体层11和12进行刻蚀，例如采用等离子体刻蚀，例如氧等离子体刻蚀，以刻蚀掉半导体层11和12的被第二光刻胶图案覆盖的区域以外的部分，然后剥离第二光刻胶图案，以形成图案化的半导体层11和12的图案。
例如，在一些实施例中，在半导体层11和12、各源极S1和S4和各漏极D1和D4形成好后，可以在其上形成钝化层12和22，例如可以采用沉积的方法形成钝化层12。例如，该实施例中，钝化层12和22可以采用10nm厚的氧化钇(Y2O3)。在钝化层12和22形成后，可以在钝化层12和22上形成绝缘层13和23，例如采用原子层沉积设备沉积的方法形成绝缘层13和23。例如，该实施例中，绝缘层13和23可以采用10nm厚的氧化铪(HfO2)，作为第一晶体管和第四晶体管的栅氧层。
例如，在钝化层12和22和绝缘层13和23形成后，可以采用构图工艺同时在钝化层12和22和绝缘层13和23中形成过孔(第一过孔和第二过孔)，用于垂直堆叠的晶体管之间漏极的连接。
例如，在绝缘层13和23的远离衬底基板BS的一侧形成栅极G1和G3包括：在绝缘层13和23的远离衬底基板BS的一侧形成第三光刻胶图案，第三光刻胶图案包括对应于各栅极G1和G3的镂空区域，之后，在第三光刻胶图案的远离衬底基板BS的一侧形成栅极材料层，例如采用蒸镀的方法形成栅极材料层，该实施例中，栅极材料层可以采用45nm厚的金属钯(Pd)，然后将第三光刻胶图案剥离，同时也将位于第三光刻胶图案上方的栅极材料剥离，从而形成各栅极G1和G3。
例如，在各栅极G1和G3形成后，在各栅极G1和G3的远离衬底基板BS的一侧形成绝缘层14和24，例如可以采用沉积的方法形成绝缘层14和24，然后对绝缘层14和24进行构图，例如形成过孔。该实施例中，绝缘层14和24包括15nm厚的氧化铪(HfO2)，以作为第二晶体管和第五晶体管的栅氧层。
例如，在一些实施例中，在绝缘层14和24的远离衬底基板BS的一侧形成半导体层15和25和各源极S2和S5和各漏极D2和D5包括：在小于300摄氏度的工艺条件下，在绝缘层14和24的远离衬底基板BS的一侧形成半导体材料层，例如采用沉积的方法形成半导体材料层，例如，该实施例中，半导体材料层采用15nm的IGZO，并对半导体材料层进行构图。
例如，在半导体材料层的远离衬底基板BS的一侧形成第四光刻胶图案，第四光刻胶图案包括分别对应于各源极S2和S5和各漏极D2和D5的镂空区域，在第四光刻胶图案的远离衬底基板BS的一侧形成第二源漏电极材料层，例如采用蒸镀的方法形成第二源漏电极材料层，在该实施例中，第二源漏电极材料层可以包括20nm厚的钛和45nm厚的钯(Ti/Pd)，然后将第四光刻胶图案剥离，同时也剥离了第四光刻胶图案上的源漏电极材料，以形成各源极S2和S5和各漏极D2和D5。
例如，各源极S2和S5和各漏极D2和D5形成之后，利用构图工艺形成半导体层15和25的图案。
由此，利用后道工艺形成了本公开实施例提供的存储器。例如，采用类似地的方法，还可以形成如图9-12所示的存储装置。
由此，本公开的实施例提出一种基于垂直堆叠型晶体管的后道全功能存储阵列，利用堆叠共栅的反相器，减小存储单元面积。同样利用后道垂直堆叠技术，将存储阵列外围电路中共栅的反相器结构垂直堆叠起来，减小存储阵列整体面积。在此基础上，通过单片三维集成技术将全功能存储阵列作为后道Cache整体堆叠到硅基芯片上方，通过层间介质通孔实现后道存储阵列与下方存储或计算模块的高密度互联，实现多功能高集成度新型存算芯片。
例如，存储器可以实现为静态随机存取存储器(SRAM)，本公开的实施例利用后道垂直互堆叠制备技术，提出一种后道全功能SRAM阵列，提高了完整SRAM阵列的晶体管集成度，并通过单片三维异质集成技术，将全功能SRAM阵列作为后道Cache整体堆叠到硅基芯片上方，通过层间介质通孔实现后道SRAM阵列与下方存储或计算模块的高密度互联，实现多功能高集成度新型存算芯片。
还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种存储器，包括：
衬底基板，
第一反相器，设置在所述衬底基板上，包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，其中，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，以及
第三晶体管，设置在所述衬底基板上，包括第二栅极和第三源极和第三漏极，其中，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。
2.根据权利要求1所述的存储器，其中，所述第三晶体管与所述第一晶体管同层设置，且与所述第一晶体管的类型相同，均为N型晶体管，所述第二晶体管为P型晶体管；或者
所述第三晶体管与所述第二晶体管同层设置，且与所述第二晶体管的类型相同，均为N型晶体管，所述第一晶体管为P型晶体管。
3.根据权利要求1所述的存储器，还包括：
第二反相器，包括在垂直于所述衬底基板的方向叠置的第四晶体管和第五晶体管，其中，所述第四晶体管和所述第五晶体管包括共用的第三栅极，所述第四晶体管还包括设置在所述第三栅极的靠近所述衬底基板一侧的第四源极和第四漏极，所述第五晶体管还包括设置在所述第三栅极的远离所述衬底基板一侧的第五源极和第五漏极，所述第四漏极和所述第五漏极通过第二过孔电连接，所述第四源极配置为接收所述第一电源信号，所述第五源极配置为接收所述第二电源信号，以及
第六晶体管，包括第四栅极和第六源极和第六漏极，其中，所述第四栅极电连接第二字线，所述第六源极电连接第二位线，所述第六漏极电连接所述第三栅极；
其中，所述第一栅极还电连接所述第四漏极和所述第五漏极，所述第三栅极还电连接所述第一漏极和所述第二漏极。
4.根据权利要求3所述的存储器，其中，所述第六晶体管与所述第三晶体管同层设置，且与所述第三晶体管的类型相同，均为N型晶体管。
5.根据权利要求3所述的存储器，其中，在所述存储器的平面结构中，所述第一反相器和所述第二反相器对称设置，所述第三晶体管和所述第六晶体管对称设置。
6.根据权利要求3所述的存储器，其中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，
所述第一电源信号线沿第一方向延伸，所述第二电源信号线沿第二方向延伸，所述第二方向不同于所述第一方向。
7.根据权利要求6所述的存储器，其中，所述第一字线复用为所述第二字线，所述第一字线沿所述第一方向延伸，
所述第一反相器和所述第二反相器设置在所述第一字线和所述第一电源信号线之间。
8.根据权利要求6所述的存储器，其中，所述第二电源信号线包括沿所述第二方向延伸的第一子电源线和第二子电源线，
所述第一位线和所述第二位线沿所述第二方向延伸，且位于所述第一子电源线和所述第二子电源线之间。
9.根据权利要求8所述的存储器，其中，所述第三晶体管和所述第六晶体管位于所述第一子电源线和所述第二子电源线之间。
10.根据权利要求6所述的存储器，其中，所述第一源极、所述第一漏极、所述第四源极和所述第四漏极排布在第一直线上，
所述第二源极、所述第二漏极、所述第五源极和所述第五漏极排布在第二直线上，
所述第一直线与所述第二直线平行，且与所述第一方向平行。
11.根据权利要求10所述的存储器，其中，所述第三源极和所述第三漏极排布在第三直线上，
所述第六源极和所述第六漏极排布在第四直线上，
所述第三直线与所述第四直线平行，且与所述第二方向平行。
12.根据权利要求3所述的存储器，其中，所述第一源极和所述第四源极电连接第一电源信号线，所述第二源极和所述第五源极电连接第二电源信号线，所述第一字线复用为所述第二字线，
所述第一电源信号线、所述第二电源信号线和所述第一字线沿第一方向延伸，
所述第一位线和所述第二位线沿第二方向延伸，
所述第一方向不同于所述第二方向。
13.根据权利要求12所述的存储器，其中，所述第一反相器和所述第二反相器位于所述第一字线和所述第二电源信号线之间。
14.根据权利要求12所述的存储器，其中，所述第一源极和所述第一漏极排布在第五直线上，
所述第四源极和所述第四漏极排布在第六直线上，
所述第五直线平行于所述第二方向，所述第六直线平行于所述第一方向。
15.一种存储装置，包括：
存储器阵列，包括阵列排布的多个如权利要求1-14任一所述的存储器，以及
外围电路，设置在所述存储器阵列的至少一侧，包括驱动晶体管，
其中，所述驱动晶体管包括在在垂直于所述衬底基板的方向上叠置的第一驱动晶体管和第二驱动晶体管，所述第一驱动晶体管和所述第二驱动晶体管共用第一驱动栅极。
16.根据权利要求15所述的存储装置，其中，所述外围电路包括：
第一编码器，设置在所述存储器阵列的第一侧，与所述第一字线电连接，配置为向所述第一字线提供第一电信号，以及
第二编码器，设置在所述存储器阵列的第二侧，与所述第一位线电连接，配置为向所述第一位线提供第二电信号；
所述第一编码器和所述第二编码器中的至少一个包括所述驱动晶体管。
17.一种存储器的制备方法，包括：
提供衬底基板，
在所述衬底基板上形成第一反相器，其中，所述第一反相器包括在垂直于所述衬底基板的方向叠置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管包括共用的第一栅极，所述第一晶体管还包括设置在所述第一栅极的靠近所述衬底基板一侧的第一源极和第一漏极，所述第二晶体管还包括设置在所述第一栅极的远离所述衬底基板一侧的第二源极和第二漏极，所述第一漏极和所述第二漏极通过第一过孔电连接，所述第一源极配置为接收第一电源信号，所述第二源极配置为接收第二电源信号，以及
在所述衬底基板上形成第三晶体管，其中，所述第三晶体管包括第二栅极和第三源极和第三漏极，所述第二栅极电连接第一字线，所述第三源极电连接第一位线，所述第三漏极电连接所述第一栅极。
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