KR920010821B1 - 적층형 반도체 기억장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 3트랜지스터형 메모리셀을 도시한 회로도.
제2도는 종래의 1트랜지스터/1캐패시터형 메모리셀을 도시한 회로도.
제3도는 본 발명의 실시예의 단면도.
제4도는 본 발명의 실시예의 회로도.
제5도는 제5a도와 (b)도는 본 발명의 실시예의 제조공정을 도시한 단면도.
제6도는 본 발명에 의한 메모리셀의 재생특성을 도시한 그래프.
본 발명은 MOS트랜지스터를 사용한 반도체 기억장치에 관한 것으로, 특히 고집접화에 가장 적합한 다이나믹형 랜덤 액서스 메모리 셀의 구조에 관한 것이다.
종래로부터 MOS트랜지스터를 사용한 다이나믹형의 랜덤 엑세스 메모리 셀로서는 다음에 제시하는 2종류가 이용되어 왔다.
그 하나의 제1도에 도시한 3트랜지스터형 메모리 셀이며, 3개의 트랜지스터 T1, T2, T3으로 1비트를 구성하고 있다. T1은 라이트(W : 라이트 어드레스)기능, T3은 리드(R : 리드어드레스)기능, T2는 증폭기능을 갖는다. 데이타는 T1의 확산층 용량 및 T2의 게이트 용량에 전하의 형태로 저장되고, 그 전하는 주기적인 재생에 의해 유지될 수 있다. 이 셀은 데이타의 비파괴 리드가 가능하며(Din : 데이타 입력, Dout : 데이타 출력), 셀 자체에 증폭 기능이 구비되어 있는 것이 가장 큰 특징이다. 그런, 2트랜지스터/비트 구조 때문에 셀 면적이 비교적 큰 것이 이 셀이 가진 가장 큰 문제점이었다. 이 때문에 이 셀은 제품으로서는 4K 비트를 마지막으로 생산하지 않았다.
이 대신에 대용량의 MOS DRAM에 사용되어온 것이 제2도에 도시한 1트랜지스터/1캐패시터형 메모리셀이다. 이 구조는 미국 특허출원 제3,387,286호에 기재되어 있다. T는 라이트/리드 어드레스의 기능을 가지며, 데이타는 캐패시터 C에 저장된다. 주기적인 재생이 필요한 것은 제1도의 셀과 마찬가지이다. 이 셀은 결국 랜덤 엑세스 메모리 셀로서 단순한 구조로 되기 때문에 고집적화에 적합하다고 할 수 있다. 그러나 데이타의 리드가 파괴리드로 되고, 셀 자체에 증폭기능이 없으므로 안정된 동작을 확보하기 위해서는 데이타를 저장하는 C의 전하축적 용량치를 어느 일정수치 이상으로 유지하는 것이 필요하게 된다.
전하축적용량이 하한치를 결정하는 주된 요인은 다음과 같다.
(1) 전하축적용량과 데이타 라인 용량의 비 CS/CB,
(2) α입자 입사에 의한 소수 캐리어의 발생,
(3) 접합누설.
이 3가지 제한 때문에 IC를 제조하는데 있어 미세한 에칭 기술이 진전되어도 전하축적용량부의 면적은 그에 따라서 단순하게 축소하는 것이 곤란하게 되므로, 최소화가 중대한 문제로 된다.
본 발명의 목적은 상기의 종래 메모리 셀 구조의 문제점을 극복하고, 이 후의 초고집적화에 적합한 랜덤 액세스 메모리 셀의 구조를 제공하는데 있다.
초고집적화에 적합한 메모리 셀의 구조는 다음의 2조건을 만족하는 것이 중요하다.
(1) 셀 면적이 현재의 미세한 에칭 기술에 의해 상기의 1트랜지스터/1캐패시터형 셀의 면적보다 같거나 작아야 한다.
(2) 이후 예상되는 미세한 에칭 기술의 진전에 따라서, 셀의 각 요소는 전체적으로 축소가 가능해야 한다.
본 발명은 제1도에 도시한 3트랜지스터형 메모리 셀이 데이타의 증폭 기능을 가진 비파괴 리드 셀이라는 원리적 특징에 착안하여, 이것에 3차원 소자 집적화 기술을 적용하는 것에 의해 상기 2가지 점의 요구를 만족시키는 것이다.
제3도는 본 밟명에 의한 메모리 셀 구조의 단면도를 도시한 것이다. 도면에 있어서, (1)은 제1도의 도전형의 반도체 기판, (15) 내지 (19)는 절연막, (20), (21)은 배선이다. 게이트전극(13), 절연막(14), 제2의 도전형의 반도체영역(10), (12)가 합쳐서 라이트 어드레스 트랜지스터 T1을 형성하고, 게이트전극(9), 절연막(7), 제2의 도전형의 반도체 영역(2), (3)이 리드 어드레스 트랜지스터 T3을 형성하며, 게이트전극(12), 절연막(8), 제2의 도전형의 반도체영역(3), (4)가 합쳐서 증폭 기능을 가진 트랜지스터 T2를 형성하고 있다. T1의 제2의 도전형의 반도체영역이고 T2의 게이트 전극인 접합용량(12)와 게이트용량에 데이타는 전하의 형태로 저장된다.
이 구조의 특징은 라이트 어드레스 트랜지스터 T1이 리드 어드레스 트랜지스터 T3의 위에 층간절연막(16)을 거쳐서 적층된 3차원 구조를 취하고 있는 점이다. 3차원 구조를 취하므로 셀의 평면적을 크게 줄일 수 있으며, 예를들어, 1.3㎛의 기술 공법으로 평면적 약 18㎛2의 미세한 셀을 실현할 수 있다. 이 면적은 1트랜지스터/1캐패시터형 메모리셀보다 작다.
이것은 위쪽에서 볼때의 트랜지스터 2개 분의 면적으로 충분하기 때문이다. 즉, 제2도의 캐패시터 C가 점유하는 면적에서 1개의 트랜지스터를 형성하는 면적을 뺀만큼 면적을 줄일 수 있다.
상술한 바와 같이 고집적화에 따라서 캐패시터 C를 비례해서 적게 할 수가 없으므로 집적화가 진전될수록 효과는 크게 된다.
또, T1이 절연막 위의 반도체 박막내에 형성되어 있으므로, 기억 데이타의 유지특성이 현저하게 개선되는 것이 또 하나의 큰 장점이다. 상술한 바와 같이 영역(12)의 전위 레벨을 데이타의 “1”, “0”에 대응시켜, 이 논리상태를 트랜지스터 T2의 도통과 차단에 의해서 검출(리드)하는 것이 이 셀의 동작원리이지만, 여기서는 데이타를 담당하는 영역(12)가 절연막위에 형성되어 있으므로 접합누설과 α입자에 의한 소수캐리어발생의 영향을 크게 줄일 수 있고, 정보의 반전이 일어나기 어렵게 되는 것이다. 접합누설의 감소는 접합면적의 감소에 의해서 이루어지고, α입자에 대한 우수한 내성은 T1이 형성되는 반도체 박막의 두께가 α입자의 범위에 비해서 충분히 작다는 것에 의해서 이루어진다.
이 결과, 이 메모리셀의 구조에서는 미세한 에칭 기술의 진보에 따라서 데이타 축적부를 포함한 셀 전체의 규모를 축소할 수 있어서, 이후의 초고집적화에 용이하게 적용할 수 있다. 제4도는 제3도의 구조와 동가인 회로를 도시한 것이다.
상술한 바와 같이. T1은 절연막 위의 반도체 박막(41), ((10), (11), (12))내에 형성되어 있다. 초고집적화에 대처하기 위해 데이타의 입/출력선이 1줄로 통합되어 있는 것이 제1도와 다른점이다.
다음에 본 발명의 바람직한 실시예에 대해서 설명한다. 제5a도와 제5b도는 본 발명에 의한 메모리 셀 구조의 제조공정을 도시한 것이다.
제5a도와 제5b도에서, (51)은 반도체기판을 표시하며, 그 기판은 비저항이 10Ω·cm이고, P형(100)면인 실리콘 웨이퍼이다. 기판(51)위에 선택산화법(LOCOS)으로 두꺼운 산화막(52)의 소자분리영역을 형성한 후 능동영역에 게이트 산화막(53)을 형성한다. 소자분리영역의 산화막의 두깨는 500nm이고, 게이트 산화막의 두께는 20nm이다.
임계전압을 설정하기 위해 게이트 산화막(53)을 통해서 붕소(B)이온을 주입한 후, 화학기상퇴적법(CVD)으로 다결정실리콘막으로 퇴적하고 이것을 패터닝한 2개의 게이트전극(541)과 (542)를 형성하였다. 붕소이온은 1.5×1012ions/cm2를 60KeV의 가속에너지로 주입한다. 이로인해 약 1V의 임계전압을 얻을 수 있다. 또, 다결정 실리콘막의 두께는 310㎛이고, 패터닝 후의 게이트 길이는 1.3㎛이다. 이어서 게이트전극(541)과 (542)를 마스크로 하여 비소(As)이온을 주입하므로, 트랜지스터의 소오스 드레인으로 되는 n＋형 불순물 확산영역(551), (552), (553)이 형성된다. 비소이온은 5×1015ions/cm2를 80KeV의 가속에너지로 주입한다.
그후 화학기상퇴적법으로 인규산 유리막(56)을 퇴적하여 층간절연막을 형성하고, n＋형 불순물 확산영역(551) 및 게이트전극(542)위에 구멍을 뚫은 다음, 다시 화학기상 퇴적법으로 다결정 실리콘막을 퇴적한다. 인규산유리막(56)의 두께는 0.4㎛이고, 다결정 실리콘막의 두께는 0.2㎛이다. 이 다결정 실리콘막에 레이저광을 조사하고, n＋형 불순물 확산영역(551)과의 접촉부분을 시이트로해서 막 전체를 결정화시킨 다음, 이것을 패터닝해서 n＋형 불순물 확산영역(551)과 게이트전극(542)를 접속하는 단결정 실리콘 박막(57)을 형성한다.
절연막 위에 단결정을 마련하는 방법으로는 소위 SOS(Silicon on sapphie) 또는 SOI(Silicon on insulator)라고 하는 기술이 효과적이다. 이는 미국 특허출원 공보 제3,484,662호에 기재되어 있다.
단결정 실리콘 박막(57)의 표면에 열산화법으로 게이트 산화막(58)을 형성한 후, 실리콘 박막(57)내에 형성되는 트랜지스터의 임계전압을 설정하기 위하여 붕소(B)이온을 주입한다. 게이트 산화막의 두께는 20nm이고, 붕소(B)이온은 1.5×1012ions/cm2를 60KeV의 가속에너지로 주입한다. 이로인해 약 1V의 임계전압을 얻을 수 있다. 그후, 화학기상퇴적법으로 다결정 실리콘막을 퇴적하고, 이억을 패터닝하여 게이트전극(59)를 형성한 후, 이것을 마스크로해서 비소(As)이온을 주입하여 소오스 드레인으로되는 n＋형 불순물 확산영역(571)과 (572)를 형성한다. 다결정 실리콘 막의 두께는 310nm이고, 패터닝 후의 게이트의 길이는 1.3㎛이며, 비소(As)이온은 5×1015icons/cm2를 80KeV의 주입 에너지로 주입한다.
마지막으로, 질소중에서 고온 열처리를 행하여 이제까지 이온주입에 의해 주입된 불순물 원소를 활성화시킨 후, 인규산 유리(60)으로 된 절연막, 콘택트홀, Al전극 배선(61)을 형성하여 제조공정을 끝냈다. 질소 중에서의 고온열처리는 950℃에서 30분 동안 실행한다. 그 결과, n＋형불순물 확산영역의 접합 깊이는 약 0.25㎛가 되어 단결정 실리콘막(57)의 두께 0.2㎛보다도 크게 되므로, n+형 불순물 확산영역(572)의 접합누설과 관계가 있는 접합 면적을 현저하게 줄일 수 있다.
본 실시예에서 제조공정을 도시한 1.3㎛게이트의 메모리 셀을 1K비트의 어레이에 집적화하여 동작시험을 행하였던바, 동작전압 2.5V 내지 7.0V의 범위에서 효율이 좋고, 안정되게 동작하는 것이 확인되었다. 또, 데이타 유지 시간을 평가한 바 제6도에 도시한 것과 같이 양호한 재생특성을 얻을 수 있었다.
제6도는 데이타 유지시간의 히스토그램이지만, 전원 전압 5V, 주위온도 25℃의 동작조건하에서 10－1초이상의 정보유지시간이 확보되어 있으며, 종래형의 메모리 셀에 비해서 전혀 손색이 없는 특성으로 되어 있다.
상술한 바와 같이 본 발명에 의하면, 1트랜지스터/1캐패시터형 메모리 셀보다도 셀 면적이 작고, 또한 이후의 미세한 에칭 기술의 진전에 따라서 셀 전체를 최소화하는 데 근본적으로 문제가 없는 초고집적화에 적합한 랜덤 억세스 메모리 셀 구조를 실현할 수 있다. 0.5㎛레벨의 에칭기술을 사용할 수 있으면 16M 비트의 메모리 칩이 가능할 것이다.
Claims (10)
- 게이트전극(13), 소오스영역과 드레인 영역을 갖는 라이트용의 제1의 트랜지스터(T1), 게이트전극(12), 소오스영역과 드레인 영역을 갖는 증폭용의 제2의 트랜지스터(T2)와 게이트전극(9), 소오스영역과 드레인 영역을 갖는 리드용의 제3의 트랜지스터(T3)을 갖는 적층형 반도체 기억장치에 있어서, 상기 제1의 트랜지스터(T1)의 상기 드레인 또는 소오스는 상기 제2의 트랜지스터(T2)의 상기 게이트전극(12)에 접속되고, 상기 제2의 트랜지스터(T2)의 상기 드레인 또는 소오스는 상기 제3의 트랜지스터(T3)의 상기 소오스 또는 상기 드레인에 접속되며, 상기 제3의 트랜지스터(T3)의 상기 게이트전극(9)위에 절연막(16)이 형성되고, 상기 절연막 위에 상기 제1의 트랜지스터가 적층되는 방식으로, 상기 제3의 트랜지스터 위에 상기 제1의 트랜지스터의 적어도 일부가 적층되는 적층형 반도체기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 제2의 트랜지스터의 상기 게이트전극, 상기 제1의 트랜지스터의 상기 드레인영역 또는 상기 소오스 영역을 형성하는 제조공정과 동일한 제조공정으로 마련된 반도체층에 의해 상기 제1의 트랜지스터의 상기 드레인 또는 상기 소오스가 상기 제2의 트랜지스터의 상기 게이트전극에 접속되는 적층형 반도체 기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 제2의 트랜지스터(T2)의 상기 게이트전극(12)와 상기 제3의 트랜지스터(T3)의 상기 게이트 전극(9)는 동일한 제조공정에 의해 마련되는 적층형 반도체 기억장치.
- 특허청구의 범위 제2항에 있어서, 상기 제1의 트랜지스터의 상기 소오스 또는 상기 드레인을 상기 제3의 트랜지스터 상기 소오스 또는 상기 드레인에 연결하는 것에 의해 형성된 영역은 데이타의 입력/출력부로서 사용되고, 상기 제2의 트랜지스터의 상기 소오스 또는 상기 드레인은 기준전위 접속되는 적층형 반도체 기억장치.
- 특허청구의 범위 제3항에 있어서, 상기 제1의 트랜지스터의 상기 소오스 또는 상기 드레인을 상기 제3의 트랜지스터의 상기 소오스 또는 상기 드레인에 연결하는 것에 의해 형성된 영역은 데이타의 입력/출력부로서 사용되고, 상기 제2의 트랜지스터의 상기 소오스 또는 상기 드레인은 기준전위에 접속되는 적층형 반도체 기억장치.
- 반도체 기판, 상기 기판의 하나의 주면위에 소오스 영역 또는 드레인 영역으로서 사용되는 제1의 영역, 드레인 영역과 소오스 영역으로서 사용되는 제2의 영역, 드레인 영역 또는 소오스 영역으로서 사용되는 제3의 영역, 적어도 상기 제1의 영역과 상기 제2의 영역 사이에서 상기 기판의 상기 표면위에 형성된 제1의 절연막, 상기 제1의 절연막 위에 형성된 제1의 전극, 적어도 상기 제2의 영역과 상기 제3의 영역 사이에서 상기 기판의 상기 표면위에 형성된 제2의 절연막, 상기 제2의 절연막 위헤 형성된 제2의 전극, 상기 제1의 전극위에 형성되고 상기 제1의 영역의 위부분에서 상기 제2의 영역의 위부분까지 확장한 제3의 절연막, 상기 제3의 절연막 위에 형성되고, 그 한쪽끝이 상기 제1의 영역에 전기적으로 접속되고 다른 한쪽끝이 상기 제2의 전극에 전기적으로 접속된 반도체층, 상기 반도체층의 일부분위에 형성된 제4의 절연막과 상기 제4의 절연막위에 형성된 제3의 전극을 포함하는 적층형 반도체 기억장치.
- 특허청구의 범위 제6항에 있어서, 상기 제2의 전극과 상기 반도체층은 동일한 제조 공정에 의해 마련되고 연속하는 층인 적층형 반도체 기억장치.
- 특허청구의 범위 제6항에 있어서, 상기 제1의 절연막과 상기 제2의 절연막은 상기 제2의 영역위에서 연속하는 막인 적층형 반도체 기억장치.
- 특허청구의 범위 제6항에 있어서, 상기 제1의 전극과 상기 제2의 전극은 동일한 제조공정에 의해 마련되는 적층형 반도체 기억장치.
- 특허청구의 범위 제6항에 있어서, 상기 제1의 영역, 상기 제2의 영역, 상기 제1의 절연막과 상기 제1의 전극은 3트랜지스터형 메모리 셀의 리드용 트랜지스터를 형성하고, 상기 제2의 영역, 상기 제3의 영역, 상기 제2의 절연막과 상기 제2의 전극은 상기 3트랜지스터형 메모리 셀의 증폭용 트랜지스터를 형성하며, 상기 반도체층은 상기 제4의 절연층 아래에 형성된 상기 반도체층의 일부분에 의해 서로 분리되는 소오스와 드레인을 형성하는 영역을 포함하여, 상기 반도체층의 상기 소오스영역과 드레인 영역, 상기 제4의 절연막과 상기 제3의 전극이 상기 3트랜지스터형 메모리 셀의 라이트용 트랜지스터를 형성하는 반도체 기억장치.
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