JPS61166064A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置（以下−ＩＣという）に
適用して有効な技術に関するものであり。

特に、ダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭという）に適用して有効な技術に関するもので
ある。

［背景技術］ ＤＲＡＭのメモリセルは、半導体基板（以下、基板とい
う）に一対に離隔して設けられソース領域またはドレイ
ン領域として用いられる半導体領域等からなる絶縁ゲー
ト型電界効果トランジスタ（以下、Ｍ　Ｉ　Ｓ　ＦＥＴ
という）と容量素子との直列回路からなっている。前記
容量素子の一つの例として、基板上部に絶縁膜を介して
設けられた平板状の導電プレートと、該導電プレートに
高電位（Ｖｃｃ）を印加することによりその下部の基板
の主面部に形成される空乏層とで構成した容量素子があ
る。該容量素子は、前記空乏層に情報となる電荷を畜積
するものである。空乏層を用いる容量素子では基板内部
の不要な少数キャリアが空乏層に入り込むことによって
、容量素子に畜積した情報となる電荷量が低下し、情報
を正確に読み出すことが因業になる。

前記不要な少数キャリアは、基板自体が有する熱、外部
から基板内部に入射したアルファ線（以下、α線という
）等によって発生する。

また、基板をＩＣのグランド線の電位に対して負電位に
バイアスするための回路（以下、基板バイアス回路とい
う）を備えたＤＲＡＭでは、少数キャリアが基板バイア
ス回路を構成する整流回路から基板内部に注入される。

したがって、前記少数キャリアも前記容量素子の電荷量
を低下させる原因となる。

前記基板が有する熱またはα線の入射等によって発生し
た不要な少数キャリアまたは基板バイアス回路から基板
の内部に注入された少数キャリア（以下、不要な少数キ
ャリアという）による影響は、特に、メモリセルアレイ
周辺部のメモリセルを構成する容量素子において著しい
ことが報告されている（特開昭５３−６３９３９号公報
）。

そこで、基板のメモリセルアレイ周辺の主面部７に不要
な少数キャリアを捕獲するための半導体領域（以下、半
導体型キャリア捕獲領域という）を構成して、容量素子
の電荷量が不要な小数キャリアによって変化するのを緩
和することが提案されている（特開昭５３−６３９３９
号公報）６一方、ＤＲＡＭの集積度を向上するために、
基板の主面から内部に延びる細孔と、該細孔の内壁を覆
う絶縁膜と、細孔内部に設けられた導電層と、該導電層
に高電位（Ｖｃｃ）を印加することによって細孔の周囲
に形成される空乏層とによってメモリセルの容量素子（
以下、細孔型容量素子という）を構成することが提案さ
れている（特公昭５８−１２７３９号公報）ａ 本発明者は、細孔型容量素子を備えたＤＲＡＭに半導体
型キャリア捕獲領域を適用した場合を検討した結果、前
記半導体型キャリア捕獲領域では細孔型容量素子の空乏
層に入り込む不要な少数キャリアを充分に捕獲すること
は極めて困難であるために、細孔型容量素子蓄積された
電荷量が著しく低下するという問題点を見い出した。

前記問題点は、以下に述べる原因によって生じる。

半導体型捕獲領域は、ＭＩＳＦＥＴのソース領域および
ドレイン領域を形成する工程を用いて形成する。半導体
型捕獲領域が不要な少数キャリアを捕獲できる範囲は、
基板の主面から深さ方向に０．５［μＩｌ］程度までで
ある。

細孔型容量素子は、基板の主面から深さ方向に３乃至５
［μｍ］程度に達する。

すなわち、０．５乃至５［μＩＩｌ］程度の奥深くに存
在する不要な少数キャリアは、半導体型キャリア捕獲領
域に捕獲されることなく、細孔型容量素子に侵入するか
らである。

〔発明の目的〕

本発明の目的は、前記細孔型容量素子を構成する空乏層
に入り込む不要な少数キャリアを充分に捕獲することが
可能な技術手段を提供することにある６ 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって明らかになる
であろう。

〔発明の概要〕

本願によって開示された発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、基板のメモリセルアレイの外周の主面部に、
細孔型容量素子を構成する第１の細孔と同様の第２の細
孔を所定間隔で列状に配置して、基板内部の不要な少数
キャリアを捕獲するための領域（以下、キャリア捕獲領
域という）を細孔型容量素子と同様な構造に構成するこ
とにより、キャリア捕獲領域が不要な少数キャリアを捕
獲する深さを、基板主面から細孔型容量素子の底部程度
までの範囲に拡大して、細孔型容量素子に蓄積した電荷
量が低下するのを緩和するものである。

次に、本発明の構成について、実施例とともに説明する
。

なお、全回において、同一機能を有するものは同一符号
を付してそのくり返しの説明は省略する。

さらに、全平面図において、その図面を見易くするため
に、各導電層間に設けられる絶縁膜は図示しない。

〔実施例■〕

第１図は、本発明の実施例Ｉを説明するためのフォール
プツトピットライン方式のＤＲＡＭのメモリセルの等価
回路図である。

第１図において、Ｓ　Ａ　ｓおよびＳ　Ａ　２はセンス
アンプであり、その所定部から一対に行方向に延在して
設けられたビット線ＢＬ＋□とＢＬ１２またはＢＬ２１
とＢＬ２２（以下、ビット線の延在する方向を行方向と
いう）によって伝達される情報となる電位を増巾して読
み出すためのものである。

Ｓ　Ｑ　ｓおよびＳＱ２は短絡用Ｍ　Ｉ　Ｓ　ＦＥＴで
あり、一端がビット線ＢＬｕｔまたはＢＬ２１に接続さ
れ、他端がビット線ＢＬＩ２またはＢＬ２２に接続され
ており、列方向に延在して設けられ一対となるビット線
間を短絡する信号線ＷＬｓによってゲート電極に高電位
（Ｖｃｃ）を印加することにより前記ビット線ＢＬ＋ｔ
とＢＬ１２またはＢＬ２、とＢＬ２□相互を短絡して、
情報を読み出すための基準レベルとなる電位を作成する
ためのものである。

Ｍ１墓、Ｍｌ□ＨＭｔ　３１　Ｍ２　ｔ　、　Ｍ２２お
よびＭ２Ｓはメモリセルであり、一端がビット線ＢＬに
接続されゲート電極がワード線ＷＬ（以下。

ワード線の延在する方向を列方向という）に接続された
ＭＩＳＦＥＴＱと、ＭＩＳＦＥＴの他端に一端が接続さ
れ、他端が高電位の電源端子Ｖｃｃに接続されたＭＩＳ
ＦＥＴ構造の容量素子Ｃとからなっている。

次に１本実施例の具体的な構造を説明する。

第２図は１本実施例のＤ　ＲＡ　ＭのｉｌＺ面図であり
、第３図は、第２図におけるＤＲＡＭのメモリセルアレ
イ周辺部の平面図、第４図は、第３図のＩＶ−■切断線
における断面図、第５図は、第３図の■−■切断線にお
ける断面図、第６図は、第２図におけるＤＲＡＭのメモ
リセルアレイの角部を示す平面図である。

第２図乃至第５図において、１はＰ−型のシリコン単結
晶からなる基板であり、ＤＲＡＭを構成するためのもの
である。基板１の周辺には、アドレスバッファ、人出カ
バソファおよびメインアンプ等の周辺回路が設けられた
領域（以下、周辺回路領域という）２と複数のセンスア
ンプＳＡが構成されたセンスアンプ領域３が設けられて
おり、さらに、ＤＲＡＭと図示していない外部装置とを
接続するための複数のポンディングパッド４が設けられ
ている。

５はワード線選択回路領域であり、基板ｌの後述するメ
モリセルアレイの間の所定中央部の主面部に設けられ、
ワード線選択回路を構成するためのＭ　Ｉ　Ｓ　Ｆ　Ｅ
Ｔが設けられた領域である。

６はビット線選択回路領域であり、基板１のメモリセル
アレイの間の前記と異なる所定中央部の主面部に設けら
れ、ピッ１−線選択回路を構成するためのＭＩＳＦＥＴ
１２Ｘ設けられた領域である。

７はメモリセルアレイであり、ＤＲＡＭに書き込まれる
情報を記憶するためのメモリセルＭを基板１の主面部に
複数配置して構成されている。

８はキャリア捕獲領域であり、メモリセルアレイ７を囲
むようにその外周の基板１の主面部に設けられ、メモリ
セルアレイ７周辺の基板１内部からメモリセルアレイ７
に入り込む不要な少数キャリアを捕獲するためのもので
ある。

第３図乃至第５図において、９はフィールド絶縁膜であ
り、その下部の基板ｌの主面部に設けられたＰ＋型のチ
ャネルストッパ領域とともにメモリセルＭを相互に電気
的に分離するためのものである。

１１は細孔型容量素子であり、メモリセルアレイ７の所
定主面部に複数配置され、ＭＩＳＦＥＴ１２とともにメ
モリセルＭを構成するためのものである。細孔型容量素
子１１は、基板１の主面から内部方向に延在して形成さ
れた穴（以下、細孔という）１３と、該細孔１３の内壁
を覆って設けられた絶縁膜１４と、　ｉａ孔１３内部に
設けられた導電層１５とによって構成しである。導電層
１５に高電位（Ｖｃｃ）を印加して、絶縁膜１４と基板
１との境界面から基板１の内部に延びる空乏層（以下、
細孔の周囲の空乏層という）を形成する。

前記空乏層は、メモリセルＭに書き込まれる情報となる
電荷を蓄積するものである。

ＭＩＳＦＥＴ１２は、メモリセルＭが構成される領域の
基板ｌの主面部に一対に離隔して設けられソース領域ま
たはドレイン領域として用いられるｎ＋型の半導体領域
１６と、該一対の半導体領域間部の基板ｌ上部に設けら
れゲート絶縁膜として用いられる絶縁膜１７および該絶
縁膜１７上部ではゲート電極として用いられる導電層１
８とから構成されている。

また、導電層１８は、後述する第２層目の絶縁膜の所定
上部を列方向に延在して設けられ一ノードｌ！ＷＬとし
て用いられるものである。

１９はキャリア捕獲領域８に列状に所定間隔ごとに配置
された細孔であり、該細孔１９の内壁の全面を覆って設
けられた絶８１１１２０と、Ｉ孔１９の中に設けられた
導電層２１とでキャリア捕獲領域部を構成し、前記導電
層２１に高電位（Ｖｃｃ）を印加することにより１Ｍ孔
１９の周囲に形成される空乏層によるキャリア捕ＷＩ領
域８が形成される。細孔１９の深さ、すなわち基板ｌの
主面から細孔１９の底部までの深さは前記容量素子１１
を構成するための細孔１９のそれと同様の深さを有して
いる。したがって、細孔１３を用いてキャリア捕獲領域
８を構成したことによって、ＪＩ？ｌ、１９の周囲に形
成される空乏層は、容量素子１１を構成するために細孔
１３の周囲に形成される空乏層と同程度に、基板ｌの主
面から内部の深い所まで形成される。すなわち、メモリ
セルアレイ７の外周の基板１内部からメモリセルアレイ
７に入り込む不要な少数キャリアをキャリア捕獲領域８
によって充分に捕獲できるので、特に、メモリセルアレ
イ７の周辺部のメモリセルを構成するための容量素子１
１に蓄積された情報となる電荷量が、前記不要な少数キ
ャリアによって変化するのを充分に緩和することができ
る。

２２は導電層１５および２１と電気的に接続しかつＭＩ
ＳＦＥＴ１２が設けられる領域では開孔して主にフィー
ルド絶縁膜９の上部に設けられた導電層である。導電層
２２は高電位（Ｖｃｃ）の電源端子に接続してあり、導
電層１５と導電層２１に高電位（Ｖｃｃ）を印加するた
めに用いる。

導電層１５および導電層２１に高電位（Ｖｃｃ）を印加
して、細孔１３と細孔１９のそれぞれの周囲に空乏層を
形成する。

一方、細孔１９を所定の間隔ごとに設けて、細孔１９を
形成する際に細孔１９の上部の基板ｌが不要にエツチン
グされるのを防止しである。

また、細孔１９の相互の間は、それぞれの細孔１９の周
囲に形成される空乏層が互いに結合する程度に適正に定
めであるので、細孔１９の間がら不要な少数キャリアか
メモリセルアレイ７に侵入することはない。

また、細孔１３と細孔１９とは、メモリセルアレイ７の
中央部に設けられた細孔１３とそれに隣接する細孔１３
との間隔程度に適正に離隔して設けられである。したが
って、細孔１３または１９のそれぞれの周囲に形成され
る空乏層が結合することはないので、容量素子１１に蓄
積された情報となる電荷がキャリア捕獲領域８にリーク
したり、また、キャリア捕獲領域８に捕獲された不要な
少数キャリアが容量素子１１にリークすることによって
、容量素子１１の電荷量が低下して書き込まれた情報の
読出しが固壁になることはない。

一方、キャリア捕獲領域８において、導電層２２に高電
位（Ｖｃｃ）を印加することにより、基板１の主面に少
数キャリアからなる反転層が形成される。

この反転層は、キャリア捕獲領域８が捕獲した不要な少
数キャリアを高電位（Ｖｃｃ）の電源から加わる電界に
よって基板１の外部へ放出する際の伝送路として用いら
れる。

また、キャリア捕獲領域８が形成される基板ｌの所定主
面部、例えば、第６図に示すように、行方向に延在して
形成されるキャリア捕獲領域８と。

列方向に延在して形成さ九るキャリア捕獲領域８とが交
わる領域にｎ＋型の半導体領域２３が設けられている。

半導体領域２３は、その上部の絶縁膜を選択的に除去し
て形成された接続孔２４を通して導電層２５に電気的に
接続されている。さらに導電Ｎ２５は、高電位（Ｖｃｃ
）の電源端子に接続されている。すなわち、半導体領域
２３は、キャリア捕獲領域８に捕獲された不要な少数キ
ャリアを収集するために用いられる。

なお、第６図には、鈍３図に示した容量素子１１、ＭＩ
ＳＦＥＴ１２．導電層１８および第４層目の導電層等を
図示していないが、それらが第３図と同様に設けられて
いる。

２６は導電層２２を覆うようにその上部に設けられた絶
縁膜であり、導電層１８と導電層２２が重なる部分にお
いて、前記２層間の電気的接続を防止する絶縁膜として
用いられるものである。

２７は絶縁膜であり、導電層１８を覆って設けられてい
る。

２８は導電層であり、所定の半導体領域１６上部の絶縁
膜２７を選択的に除去して形成された接続孔２９を通し
て前記半導体領域１６に電気的に接続し、かつ絶縁膜２
７上部を行方向に延在して設けられてビット線ＢＬとし
て用いられるものである。

３０は絶縁膜であり、導電層２８を覆って絶縁膜２７の
上部に設けられ、主として導電層２８の保護膜として用
いられるものである。

なお１本実施例では、空乏層からなるキャリア捕獲領域
８を形成するために、基板１の主面部に細孔１９を所定
間隔ごとに列状に配置したが、細孔１９の間の空乏層の
結合をより強くしてキャリア捕獲領域８が不要な少数キ
ャリアを捕獲する捕獲率をより向上するために、細孔１
９の相互間の前記所定間隔を設けることなく基板ｌの主
面部に列方向または行方向に延在する溝を形成し、その
溝の内壁を覆う絶縁膜を絶縁膜２０と同様に形成し、さ
らに溝の中にそりを埋め込むような導電層を導電層２１
と同様に形成してキャリア捕獲領域部を構成し、その導
電層に高電位（Ｖｃｃ）を印加することによってキャリ
ア捕獲領域を形成してもよい。

次に、本実施例の具体的な製造方法を説明する。

第７図乃至第１１図は、本実施例の各製造工程を説明す
るための図であり、第７図と第１Ｏ図は、メモリセルア
レイおよびキャリア捕獲領域部の要部を示す平面図であ
り、第８図は、第７図の■−■切断線における断面図、
第９図は、メモリセルアレイの周辺部における断面図、
第１１図は、第１０図のＸ　Ｉ　−Ｘ　Ｉ切断線におけ
る断面図である。

まず、基板ｌにフィールド絶縁膜９とチャネルストッパ
領域１０をそれぞれ形成する。そして。

細孔１３および１９を形成するエツチングマスクを基板
ｌを覆うように形成する。エツチングマスクは、例えば
、基板１主面の熱酸化によるシリコン酸化膜とその上部
に化学的気相析出技術（以下。

ＣＶＤ技術という）によるシリコンナイトライド膜、さ
らにその上部にＣＶＤ技術によるフォスフオシリケード
ガラス膜とを形成して構成したものを用いる。

そして、基板ｌの細孔１３および１９が形成される主面
上部の前記エツチングマスクを選択的に除去した後に、
第７図および第８図に示すように。

異方性エツチング技術を用いて細孔１３および１９をそ
れぞれ形成する。Ｉｓ孔１３および１９は。

基板ｌの主面から細孔１３および１９の底部までの深さ
が３乃至５［μＩ１１］程度になるように形成する。

第７図および第８図に示した工程の後に、Ｍ孔１３およ
び１９を形成するために使用した前記エツチングマスク
し、第９図に示すように、細孔１３または１９のそれぞ
れの内壁と基板１の主面を覆う絶縁膜１４と２０を形成
する。絶縁膜１４と２０は、細孔１３および１９のそれ
ぞれの内壁と基板ｌの主面を熱酸化技術によって酸化さ
せることによるシリコン酸化膜を用い、その膜厚を３０
０オングストローム（以下、［Ａ］と記述する）程度に
形成する。また、絶縁膜１４と２０は、それの絶縁耐圧
および誘電特性をより良好なものとするために、前記熱
酸化技術によるシリコン酸化膜を１００［Ａ］程度に形
成し、そのシリコン酸化膜を覆うようにＣＶＤ技術によ
るシリコンナイトライド膜を１２０［Ａ］程度に形成し
、さらに。

熱酸化技術によって前記シリコンナイトライド膜を酸化
してシリコン酸化膜を３０［Ａ］程度の膜厚に形成して
構成してもよい、シリコンナイトライド膜を酸化させる
ことによって、シリコンナイトライド膜の中のピンホー
ルの内壁が酸化されるので５ピンホールを塞ぐことがで
きる。そして。

絶縁ＩＩ！１１４と２０を形成した後に、導電層１５と
２１を形成する。これは５例えば、まずＣＶＤ技術によ
る多結晶シリコン層を用い、それを細孔１３と１９の中
を埋め込みさらに基板ｌ上部を覆うように充分な膜厚に
形成する。そして、その多結晶シリコン層を上面から徐
々にエツチングし、導電層１５と２１の上面が平担にな
る程度にエツチングを行なう。このようにすることによ
って、細孔１３と１９の内部にのみ多結晶シリコン層が
残るので導電層１５と２１を形成できる。

第９図に示した工程の後に、第１０図および第１１図に
示すように、導電層２２および絶縁膜２６を形成する。

導電層２２は、ＣＶＤ技術による多結晶シリコン層を用
いて形成する。この多結晶シリコン層は、まず、導電層
１５および１９と電気的に接続しフィールド絶縁膜９お
よび絶縁膜１４．２０上部に７０００乃至８０００［Ａ
］程度の膜厚に形成し、電気的な低抵抗化を図るために
。

１０”　”　　［ａｔｏｍｓ／ｃ＋１］程度ノ不純物ヲ
導入スル。

そして、基板ｌのＭＩＳＦＥＴ１２を設ける領域および
第６図に示した半導体領域２３を設ける領域の上部の多
結晶シリコン層は１選択的に除去する。半導体領域２３
を設ける領域の上部の多結晶シリコン層を除去したのは
、ＭＩＳＦＥＴ１２の半導体領域１６を形成する不純物
導入工程を用いて、半導体領域２３を形成するためであ
る。

絶縁膜２６は、導電層２２を酸化させることによるシリ
コン酸化膜を用い、その膜厚を３５００［Ａ］程度に形
成する。絶縁膜２６を形成することによって、導電Ｎ２
２は、その膜厚が４０００乃至５０００［Ａ］程度にな
る。

絶縁膜２６を形成する際、導電層２２で覆われていない
基板１の主面上の絶縁膜も成長する。しかし、導電層２
２の上面および側面には、電気的な低抵抗化のために導
入された不純物の影響でシリコン酸化膜が特に厚く形成
される。したがって、基板１の主面上の絶縁膜と、導電
層２２上のシリコン酸化膜との膜厚差を用い、基板１の
全面をエツチングすることによって、導電層２２上にの
みシリコン酸化膜、すなわち絶縁膜２６を形成すること
ができる。

第１０図および第１１図に示した工程の後に。

絶縁膜１７を形成する。＆れは、基板ｌの主面部を熱酸
化技術によって酸化して得たシリコン酸化膜を用い、３
００［Ａ］程度の膜厚に形成する。

絶縁膜１７を形成した後に、導電層１８を形成する。導
電層１８は、例えば、ＣＶＤ技術による多結晶シリコン
層と、その上部にＣＶＤ技術によるモリブデンシリサイ
ド層とを形成して構成する６前記多結晶シリコン層は、
２０００［Ａ］程度に形成する。また、前記モリブデン
シリサイド層は。

２０００乃至３０００［Ａ１程度に形成する。次に、半
導体領域１６を形成する。半導体領域１６は１例えば、
導電層１８を不純物導入のためのマスクとして用い、イ
オン打ち込み技術によってｎ型不純物を基板ｌの内部に
導入して形成する６次に、絶縁膜２７をＣＶＤ技術によ
るシリコン酸化膜を用い、導電層１８を覆って絶縁膜２
６上部に、絶縁膜２７の平坦部の膜厚が６０００乃至８
０００　［Ａ］程度になるように形成する６次に、第４
図に図示した接続孔２９と第６図に図示した接続孔２４
とを、絶縁膜２７を選択的に除去することによって形成
する。次に、第３図に図示した導電層２Ｂと第４図に図
示した導電層２５とを同一製造工程によって形成する。

導電層２５と２８は、まず例えば、スパッタ技術による
アルミニュウム層またはシリコンを含有するアルミニュ
ウム層を用い、絶縁膜２８を覆い、接続孔２４または２
９を介して半導体領域１６または２３と接続するように
、平坦部の膜厚が６０００乃至８０００［Ａ１程度にな
るように形成する。そして、そのアルミニウム層または
シリコンを含有するアルミニウム層を選択的に除去して
形成する。次に、絶縁膜３０を形成して本実施例のＤＲ
ＡＭは完成する。前記の製造方法を用いることにより、
空乏層からなるキャリア捕獲領域８を形成するために用
いられる細孔１９を、それ専用の製造工程を用いること
なく形成できるので、細孔１９を形成するための専用の
製造工程を不要にすることができる６［実施例■］ 第１２図は、本発明の実施例■を説明するためのメモリ
セルアレイ７の周辺部の断面図である。

第１２図において、３１は容量素子１１を構成する絶縁
膜１４と基板１との境界部に設けられたｎ＋型の半導体
領域であり、容量素子１１の一方の電極として用いられ
るものである。容量素子ｌｌは、細孔１８．絶縁膜１４
．導電層１５および半導体領域３１とから構成されてい
る。

３２はキャリア捕獲領域８として用いられるｎ１型の半
導体領域であり、絶縁膜２０と基板１との境界面から基
板ｌの内部に延びて設けられており、したがって、細孔
１９とそれに隣接する細孔１９との間部の基板１の内部
にも半導体領域３２が設けられている。

導電層２２は、高電圧（Ｖｃｃ）の電源端子に接続して
もよく、または、容量素子１１に蓄積する電荷が前記高
電位（Ｖｃｃ）の変動によって変化するのを低減するた
めに、ＩＣの基準電位（０［Ｖ］）となるグランド線に
接続してもよい。メモリセルアレイ７の角部の近傍のキ
ャリア捕獲領域８の主面部は、第６図に示した半導体領
域２３を介して高電位（Ｖｃｃ）の電源端子に接続され
ている。したがって、半導体領域３２に高電位（Ｖｃｃ
）を印加することによって、半導体領域３２の周囲の基
板ｌの内部に電界が加えられるので前記のように、導電
層２２を接地電位のポンディングパッド４に接続してお
いても不要な少数キャリアは、キャリア捕獲領域８．す
なわち２半導体領域３２によって捕獲される。

半導体領域３１と３２は同一製造工程によって、以下の
ように形成する。まず、細孔１３および１９をそれぞれ
形成し、その内部にｎ型の不純物、例えばリンまたは、
ひ素をＩ　Ｏ”　　［ａｔｏｍｓ／ｃ＋ｊコ程度含有す
る多結晶シリコン層をＣＶＤ技術によって埋め込む。そ
して、熱拡散技術によってシリコン層に含まれている前
記不純物を基板ｌ内部へ拡散させて形成する。半導体領
域３１と３２を形成した後、ａｌ孔１３と１９内部の多
結晶シリコン層を全て除去する。次に、絶縁膜１４およ
び２０をそれぞ九形成し、以下、実施例！と同様の製造
工程によって形成する。

前記細孔１３と１９を形成する際に、細孔１９とそれに
隣接する細孔１９との間の距離は、それぞれの細孔１９
の相互の基板ｌの内部にＰ−型の半導体領域を残さない
程度に定める。半導体領域３２は、基板１の主面部に、
細孔１９と同程度の深さを有する溝を延在して形成し、
その内部に前記多結晶シリコン層を埋め込み、これに含
まれているｎ型の不純物を基板１内部に拡散させること
によって形成してもよい。そのようにして形成した半導
体領域３２は、前記溝に沿って延在する半導体領域３２
となる。半導体領域３２は、以下の製造方法によって形
成することもできる。

すなわち、細孔１３と１９を形成した後に、基板ｌを拡
散炉の中に配置し、この拡散炉の中にＩＩ型の不純物の
ガスを送り込んだ後、拡散炉を加熱することによって半
導体領域３２を形成する。

［実施例■］ 第１３図は、本発明の実施例■を説明するためのメモリ
セルアレイの周辺の要部を示す平面図、第１４図は、第
１３図のＸＩＶ−ＸＩＶ切断線における断面図である。

なお、第１３図は、メモリセルアレイ内に設けられた容
量素子、ＭＩＳＦＥＴおよび導電層等を図示していない
が、それらが第３図と同様に設けられている。

３３は実施例■において説明した空乏層からなるキャリ
ア捕獲領域８の一方の側部の基板ｌの主面部に設けられ
たｎ＋型の半導体領域であり、キャリア捕獲領域８によ
って捕獲された不要な少数キャリアを半導体領域２３（
第６図）に流すための伝送路として用いられるものであ
る。半導体領域３３を設けたことによって、捕獲した不
要な少数キャリアを良好に基板１の外部へ伝送すること
ができる。それは、導電層２２に高電位（Ｖｃｃ）を印
加することによってキャリア捕獲領域８の主面に形成さ
れる反転層からなる伝送路の断面積より、半導体領域３
３からなる伝送路の断面積が大きいために、半導体領域
３３からなる伝送路の抵抗値が小さいからである。

半導体領域３３は、以下に述べる製造工程によって形成
する。キャリア捕獲領域８の巾（ｗ）が２．５乃至３．
０［μｍ］程度になるようにキャリア捕獲領域８の両側
部のフィールド絶縁膜９（メモリセルアレイ７にはフィ
ールド絶縁膜９を図示していない）を形成する。次に、
絶縁膜１４゜１７および２０と導電層１５および２１と
を実施例■と同様の工程によってそれぞれ形成する。そ
して、導電！ｑ２２を形成する。導電層２２を形成する
エツチング工程は、導電Ｍ２２が後の工程で形成される
半導体領域２３および３３の上部を覆うことのないよう
にする。そして、絶縁膜２６と導電層１８とを形成した
後に、半導体領域１６を形成する不純物導入工程を用い
て半導体領域３３を半導体領域１６および２３とともに
形成する。

以下の製造工程は、実施例！と同様である。

前記の製造方法によって半導体領域３３を形成すること
により、半導体領域３３を形成するための専用の工程を
不要にできる。

［実施例■］ 第１５図は、本発明の実施例■を説明するためのメモリ
セルアレイの周辺の要部を示す平面図である。

８Ａはメモリセルアレイ７（第１図）の外周部または内
部に設けられたキャリア捕獲領域である。

キャリア捕獲領域８Ａは、実施例Ｉにおけるキャリア捕
獲領域８と同様に空乏層からなっている。

すなわち、ルモリセルアレイプの内部または外周部の主
面部に設けられた細孔１９ａまたは１９ｂと、それらの
内壁を覆うように設けられた絶縁膜（実施例■における
絶縁膜２０と同様の絶縁膜）と、細孔１９ａまたは１９
ｂの中を埋め込むように設けられた導電層２１とからな
るキャリア捕獲領域部の前記導電層２１に高電位（Ｖｃ
ｃ）を印加することによって、細孔１９ａまたは１９ｂ
の周囲に形成される空乏層からキャリア捕獲領域８Ａは
なっている。メモリセルアレイ７の内部のキャリア捕獲
領域８ｂに捕獲された不要な少数キャリアは、メモリセ
ルアレイ７の外周部のキャリア捕獲領域８Ａの主面部８
Ａに引き出す。不要な少数キャリアを前記主面部８ｂに
引き出すための伝送路となる反転層をメモリセルアレイ
７の周辺の主面部８ａに形成する。前記反転層は、導電
層２２に高電位（Ｖｃｃ）を印加して形成する。また。

不要な少数キャリアは、第６図に図示した半導体領域２
３に高電位（Ｖｃｃ）を印加して、その高電位（Ｖｃｃ
）がメモリセルアレイ７の内部のキャリア捕獲領域８に
加わることによって、主面部８ａに引き出される６半導
体領域２３が、主面部８ａに引き出された不要な少数キ
ャリアをメモリセルアレイ７の外周部のキャリア捕獲領
域８Ａに捕獲された不要な少数キャリアとともに回収す
る。

さらに、高電位（Ｖｃｃ）の導電層２８が半導体領域２
３の内部の不要な少数キャリアを吸収する６細孔１９ａ
と１９ｂおよびそれらの細孔の内壁を覆う絶縁膜は、実
施例■と同様に容量素子１１を構成する細孔１３または
絶縁膜１４を形成する製造工程を用いて形成する。した
がって、細孔１９ａ、１９ｂおよびそれらの内壁を覆う
絶縁膜２０を形成するための専用の製造工程が不要にな
る。

メモリセルアレイ７の中にキャリア捕獲領域８Ａの一部
を形成したことによって、メモリセルアレイ７の中に存
在する不要な少数キャリアを捕獲することができる。

細孔１９ａとそれに隣接する細孔１９ａとの間部の距離
Ｌａは、それら細孔１９ａの周囲に形成される空乏層が
結合する程度に縮少して、細孔１９ａを配置してもよく
、また、細孔１９ａの長さＬａを長くして形成してもよ
い。細孔１９ａの長さＬａを長くすることにより、不要
な少数キャリアを捕獲する捕獲率を向上することができ
る。さらに、溝状の細孔１９ａを形成することにより、
キャリア捕獲領域８Ａを構成してもよい。

メモリセルアレイ７の周辺の容量素子１１と。

メモリセルアレイ７中央部の容量素子１１とでは、容量
素子１１にその周辺の基板１の内部から加わる電気的な
条件が異なってくる。つまり、メモリセルアレイ７中央
部の容量素子１１では、隣接する容量素子１１が蓄積し
た電荷によって生じる電界の影響を受けるが、メモリセ
ルアレイ７の周辺の容量素子１１では、その外側に容量
素子１１がないために前記蓄積した電荷による電界の影
響が少ない。しかし、本実施例では、特に、メモリセル
アレイ７内部に細孔１９ｂを設け、８１１１孔１９ｂを
容量素子１１と同様の構成にしたことにより、前記電気
的な条件の異なりを除去することができる。したがって
、メモリセルアレイ７の中央部の容量素子１１に蓄積さ
れる電荷と１周辺部の容量素子１１に蓄積される電荷と
のバラツキを低減することができる。

［実施例Ｖ］ 第１６図は、本発明の実施例Ｖを説明するためのＤＲＡ
Ｍの平面図である。

３４は１周辺回路領域２の所定部に設けられた基板バイ
アス回路であり、ｔＣのグランド線の電位に対して基板
１を負電位、例えば、−２，５乃至−３，Ｏ［Ｖ］にす
るためのものである。基板バイアス回路３４は５発振回
路と整流回路等から構成されており、該整流回路の負電
位の電源端子が基板１に電気的に接続されている。

８Ｂは基板バイアス回路３４の近傍の基板ｌの主面部に
設けられたキャリア捕獲領域であり、基板バイアス回路
３４から基板１の内部に注入される不要な少数キャリア
を捕獲するためのものである。キャリア捕獲領域８Ｂは
、実施例Ｉのキャリア捕獲領域８と同様の構成になって
いる。キャリア捕獲領域８Ｂを設けたことによって、基
板バイアス回路３４の整流回路から基板１内部に注入さ
れる不要な少数キャリアを基板バイアス回路３４の近傍
の外周で充分に捕獲することができるので。

メモリセルアレイ７に侵入する不要な少数キャリアを良
好に低減することができる。したがって。

メモリセルアレイ７の容量素子１１（第３図）に蓄積さ
れた電荷が、前記不要な少数キャリアによって低下する
のを充分に緩和することができる。

本実施例では、センスアンプ、入出力バッファ回路、ワ
ード線選択回路等の周辺回路と較べて不要な少数キャリ
アを多量に発生する基板バイアス回路３４の外周部にキ
ャリア捕獲領域８Ｂを設け。

さらに、メモリセルアレイ７の外周部にキャリア捕獲領
域８を設けである。しかし、キャリア捕獲領域８Ｂだけ
でも、メモリセルアレイ７に入り込む不要な少数キャリ
アを低減できる。また、基板バイアス回路３４とメモリ
セルアレイ７との間部の一部の領域１例えば、点線で囲
んで示したような一部領域３５に実施例！で説明したキ
ャリア捕獲領域８を設けただけでもよい。前記一部の領
域に設けられたキャリア捕獲領域８によって、基板バイ
アス回路３４と、それが設けられた周辺回路領域２とか
ら発生する不要な少数キャリアを充分に捕獲できる。し
たがって、メモリセルアレイ７に入り込む不要な少数キ
ャリアを低減できる。

［実施例■］ 第１７図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図である。

８Ｃはキャリア捕獲領域であり、実施例Ｖにおいて説明
したキャリア捕獲領域８Ｂのポンディングパッド４の側
の部分を除いて、基板バイアス回路３４の外周部に設け
である。基板バイアス回路３４から基板１の内部に注入
されホンティングパッド４の側へ拡散していく不要な少
数キャリアは、細孔型容量素子１１に影響を与えない。

したがって、基板バイアス回路３４のポンディングパッ
ド４の側にキャリア捕獲領域８Ｃを設けていない。

８Ｄはキャリア捕獲領域であり、メモリセルアレイ７と
ビット線選択回路領域６との外周部を囲むように設けで
ある。前記キャリア捕獲領域８Ｄによって、メモリセル
アレイ７の内部に入り込む不要な少数キャリアを低減す
ることができる。

［実施例■］ 第１８図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図である。

本実施例のＤＲＡＭは、センスアンプ領域３がメモリセ
ルアレイ７とビット線選択回路領域６との間に設けであ
る。

８Ｅはキャリア捕獲領域であり１図に示すように、基板
バイアス回路３４が設けである周辺回路領域２に近接し
ている方のメモリセルアレイ７をセンスアンプ領域３お
よび周辺回路領域２から遮蔽するように設けである。キ
ャリア捕獲領域８Ｅによって、特に、基板バイアス回路
３４がら発生し、メモリセルアレイ７に入り込む不要な
少数キャリアを低減する。

また、メモリセルアレイ７とセンスアンプ領域３との間
に設けたキャリア捕獲領域８Ｅは、センスアンプを動作
させることによって発生する不要な少数キャリアがメモ
リセルアレイ７に入り込むのを低減するものである。さ
らに、ダミーセルを用いてメモリセルに書き込まれた情
報を読み出す方式のＤＲＡＭでは、ダミーセルを構成す
る容量素子から基板１内部に少数キャリアが注入される
。

そこで、前記少数キャリアをキャリア捕獲領域８Ｅによ
って捕獲するために、ダミーセルをキャリア捕獲領域８
Ｅとセンスアンプ領域３との間に設ける。

［実施例■］ 第１９図は１本発明の実施例彊を説明するためのＤＲＡ
Ｍの平面図である。

８Ｆはキャリア捕獲領域であり、センスアンプ領域３お
よびワード線選択回路領域５のそれぞれの外周部に設け
てあり、また、周辺回路領域２とメモリセルアレイ７と
の間に設けである。キャリア捕獲領域８Ｆは、特に１周
辺回路領域２．センスアンプ領域３およびワード線選択
回路領域５がら発生する不要な少数キャリアを捕獲する
。ビット線選択回路領域６から発生する不要な少数キャ
リアは、センスアンプ領域３の外周部のキャリア捕獲領
域８Ｆが捕獲する。前記不要な少数キャリアは１周辺回
路領域２等に設けであるＭＩＳＦＥＴを動作することに
よって、前記ＭＩＳＦＥＴの主としてチャネル領域から
発生する。

キャリア捕獲領域８Ｆを設けたことによって、メモリセ
ルアレイ７に入り込む不要な少数キャリアを低減するこ
とができる。

［実施例ＩＸＩ 第２０図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図である。

８Ｇは、キャリア捕獲領域であり、メモリセルアレイ７
の外周部にコの字状に設けである。キャリア捕獲領域８
Ｇは、コの字状に限定されるものではなく、メモリセル
アレイ７を周辺回路領域２゜センスアンプ領域３．ワー
ド線選択回路領域５およびビット線選択回路領域６から
遮蔽するものであればよい。

実施例■、■、■および■のそれぞれのキャリア捕獲領
域８Ｃ，８Ｄ、８Ｅ、８Ｆおよび８Ｇは、実施例■のキ
ャリア捕獲領域８と同様に構成する。

マタハ、キャリア捕ｆｆ１ｆａ域８Ｇ、８Ｄ、８Ｅ、８
Ｆおよび８Ｇを実施例■のキャリア捕ｖ１頭域８と同様
に構成する。さらに、キャリア捕獲領域８Ｄ。

８Ｅ、８Ｆおよび８Ｇは、実施例■のキャリア捕獲領域
８Ａと同様に構成してもよい。

〔実施例Ｘ〕

第２１図は１本発明の実施例Ｘを説明するためのＤＲＡ
Ｍのメモリセルアレイの周辺部における断面図である。

第２１図において、２２ａは導Ｔｊ、層であり、キャリ
ア捕獲領域８の上部を延在するようにフィールド絶縁１
１１９および絶縁膜１７の上部に設けられ。

導電層２１と電気的に接続して高電位（Ｖｃｃ）を印加
するためのものである。

導電層２２ａは、高電位（Ｖｃｃ）の電源端子に接続す
る。２２ｂは導電層であり、導電層２２ａと離隔しかつ
導電層２１と電気的に接続してキャリア捕獲領域８の上
部の絶８＃！Ａ１７の上部を延在して設けである。導電
７ｉ１２２ｂは、高電位（ＶｃＣ）の電源端子に接続す
る。また、導ｆｆｉ層２２ｂは、キャリア捕１Ｎ領域８
の基板ｌの内部により深く形成するために、前記高電位
（Ｖｃｃ）の電位より高電位の電源端子に接続してもよ
い。例えば、高電位（Ｖｃｃ）の電源端子の電位がＩＣ
のグランド線の電位に対して５．０　［Ｖ］であれば、
導電層２２ｂを７゜０乃至８．０　［Ｖ］程度の電源端
子に接続する。

また、キャリア捕獲領域８として用いるために、絶縁膜
２２の周囲の基板１の内部（以下、単に絶縁膜の周囲と
いう）にｎ＋型の半導体領域を形成してもよい。前記半
導体領域は、実施例■において説明した半導体領域３１
および３２と同様の製造工程によって形成する。絶縁膜
２ｏの周囲と、絶縁膜１４の周囲に形成した前記半導体
領域は。

容置素子１１に書き込まれる情報となる電荷を蓄積する
ものである。

また、絶縁膜１４または絶縁膜２０のいずれか一方の周
囲に選択的にｎ＋型の半導体領域を形成してもよい。

一方、導電Ｍ　２２　ａは、絶縁膜１４の周囲にｎ１型
の半導体領域を設けた場合は、高電位（Ｖｃｅ）の電源
端子に接続してもよく、また、ＩＣの基準電位（０［Ｖ
］　）となるグランド線に接続してもよい。また、導電
ＪＩｆ２２ｂは、絶縁膜２０の周囲にｎ＋型の半導体領
域を設けた場合は、前記グランド線または高電位（Ｖｃ
ｃ）の電源端子に接続すればよく、さらにＶｃｃ電位よ
り高電位、例えば、７．０乃至８．０　［Ｖ］の電源端
子に接続してもよい。

〔実施例ｘＢ 第２２図は１本発明の実施例ＸＩを説明するためのＤＲ
ＡＭのメモリセルアレ（の周辺部における断面図である
。

２１ａは導電層であり、細孔１９の中に埋め込むように
内壁に接して設けられ、キャリア捕獲領域部を構成する
ものである。キャリア捕獲領域部は、細孔１９と導電層
２１とから構成されている。

３２ａはｎ＋型の半導体領域であり、導′ｒｒ１層２１
ａと基板ｌとの境界面から基板１の内部に延びて設けら
れ、キャリア捕獲領域８を構成するものである。

導電層２２は、以下に述べる製造工程によって形成する
。

まず、細孔工３および１９を形成する。次に、細孔１３
および１９を形成するために用いたエツチング用マスク
を耐熱酸化用マスクとして、細孔１３および１９の内壁
を熱酸化技術によって酸化させて絶縁膜１４または２０
（図示していない）を形成する。そして、　１８孔１９
の内壁を覆う絶縁膜２０を選択的に除去する。次に、ｎ
型の不純物を含有する多結晶シリコン層を細孔１３およ
び１９のそれぞれの中に形成する６そして、前記多結晶
シリコン層に含まれているｎ型の不純物を熱拡散技術に
よって基板１の内部に導入して、半導体領域３２ａを形
成する。多結晶シリコン層のｎ型の不純＃濃度は、１０
”［、Ｊむｏｔａｓ／１ｙｒｒ’　］程度にする。

導電層２２ｂは、高電位（Ｖｃｃ）の電源端子に接続す
る。または、導電Ｍ　２２　ｂ　ｔｒ　ＶｃｃＲ位より
高電位、例えば、７．０乃至８．０　［Ｖ］の電源端子
に接続してもよい。

本実施例では、絶縁膜１４の周囲の基板ｌの内部にｎ＋
型の半導体領域を設けていないが、絶縁膜１４の周囲に
ｒ１°型の半導体領域を形成して容量素子１１を構成し
てもよい。

絶縁膜１４の周囲にｎ′型の半導体領域を形成するには
、以下の製造工程によって形成する。

まず、細孔１３および１９を形成し１次に、ＨＡＡｌＢ
２よび１９のそれぞれの中にｎ型の不純物を含有する多
結晶シリコン層を形成する。多結晶シリコン層に含まれ
ているｎ物の不純物を基板１の中に拡散して、細孔工３
または１９の内壁から基板１の内部に延びるｎ＋型の半
導体領域を形成する。次に、前記多結晶シリコン層を全
て除去した後、ｕＡＡｌＢ２よび１９の内壁の全面に絶
縁膜を形成する。そして、細孔１９の中の絶縁膜を選択
的に除去する。

なお、前記絶縁膜１４は、実施例Ｉと同様に。

基板１の熱酸化によるシリコン酸化膜と、ＣＶＤ技術に
よるシリコンナイトライド膜と、シリコンナイトライド
膜の熱酸化によるシリコン酸化膜とで構成してもよい。

〔実施例Ｘ１ｌ） 第２３図は、本発明の実施例Ｘ■を説明するためのＤＲ
ＡＭのメモリセルアレイの周辺部における断面図である
。

３１ａはｎ＋型の半導体領域であり、細孔１３棄の底部
の基板１の内部に設けられ、容量素子１１を構成するも
のである。

容量素子１１は、細孔１３．絶縁膜１４．導電層１５お
よび半導領域３１ａとによって構楠異しである。

容量素子１１に書き込ま九る情報となる電荷は。

半導体領域３１ａと、その上部の絶縁膜１４の周囲に形
成する空乏層に蓄積する。

３２ｂはｎ１型の半導体領域であり、細孔１９の底部の
基板ｌの内部に設けられ、キャリア捕獲領域８を構成す
るためのものである。

キャリア捕獲領域８は、半導体領域３２ｂと、その上部
の絶縁膜２０の周囲に形成する空乏層とによって構成す
る。

半導体領域３１ａおよび３２ｂは、以下の製造工程によ
って形成する。

まず、細孔１３と１９を形成する。次に、イオン打ち込
み技術によって、細孔１３と１９の底部の基板１の内部
にｎ型不純物１例えばリンを導入する。

ｎ型不純物を導入する際の耐不純物導入用マスクは、細
孔１３および１９を形成する工程で用いた耐エツチング
用マスクを使う ｎ型不純物が細孔１３および１９の底部の基板１の内部
に入射するとき散乱し、細孔１３または１９の底部の基
板ｌの側面部にも入射する。次に。

絶縁膜１４と２０を実施例【と同様に形成する。

絶縁膜１４および２０を形成する熟酸化工程によって前
記不純物を基板１の内部に拡散させて。

半導体領域３１ａと３１ｂを形成する。前記半導体領域
３１ａおよび３１ｂは、それと基板１との境界部分にで
きる空乏層を基板１の内部に深く形成するためにｎ＋型
とした。しかし、ｎ−型の半導体領域３１ａおよび３１
ｂとすることもできる。

また、半導体領域３１ａまたは３１ｂのいずれか一方を
選択的に形成することもできる。例えば、容ｆ＆素１１
に蓄積した電？ｉ７７量の不要な小数キャリアによる変
化の緩和をさらに向上するために、半導体領域３２ｂの
み形成する。すなわち、キャリア捕獲領域８を構成する
空乏層を、情報となる電荷を蓄積する空乏層より基板ｌ
の内部に深く形成して不要な小数キャリアの捕獲率を向
上する。

なお、実施例Ｘ乃至Ｘ■では細孔１３または１９の内に
設けた導電層１５．２１または２１ａと電気的に接続し
、フィールド絶縁膜９と絶縁膜１７との上部に設けた導
電層２２ａまたは２２ｂを相互に電気的に絶縁して設け
である。しかし、前記導電Ｊ！！　２２　ａと２２ｂと
を実施例Ｉの導電Ｎ２２と同様に一体に構成してもよい
のはもちろんである。導電層２２ａと２２ｂとを一体に
構成した場合は、導電層２２ａと２２ｂに高電位（Ｖｃ
ｃ）を印加する。ただし、細孔１３および１９の周囲の
基板ｌの内部にｎ＋型の半導体領域を形成したときは、
導電層２２ａと２２ｂに高電位（Ｖｃｃ）または基準電
位（Ｏ［Ｖ］　）を印加する。

一方、実施例Ｘ乃至Ｘ■のそれぞれのキャリア捕獲領域
８は、実施例Ｉ乃至■のキャリア捕獲領域に適用できる
。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）、メモリセルアレイの外周部に、基板の主面から
その内部方向に延在し、かつ容量素子を構成する細孔と
同程度の深さを有する細孔を複数形成し、該複数の細孔
の内壁を覆う絶縁膜を形成し、さらに細孔の中にそれを
埋め込むように導電層を形成してキャリア捕獲領域部を
構成して、該キャリア捕獲領域部の前記導電ｆｆ１Ｌこ
高電位（Ｖ　ｃｃ）を印加することにより、前記絶縁１
戻と基板との境界面から基板の内部に延びる空乏層から
なるキャリア捕獲領域を形成したので、該キャリア捕Ｉ
ｌｌ域によって基板の主面から前記容量素子を構成する
細孔の底部程度の深さまでの範囲に存在する不要な少数
キャリアを充分に捕獲することができる。

（２）。（１）により、メモリセルアレイの周辺の基板
内部からメモリセルアレイに入り込む不要な少数キャリ
アを低減して、メモリセルを構成する容量素子に蓄積さ
れた情報となる電荷量が不要な小数キャリアによって変
化するのを緩和することができるので、ＤＲＡＭのメモ
リセルに書き込まれた情報の保持時間、すなわち、リフ
レッシュタイムを向上することができる。

（３）、（２）により、ＤＲＡＭに書き込まれた情報の
再書き込みの頻度を低減することができるので、再書き
込みに要する時間が短縮し、したがってＤＲＡＭの実効
的な動作速度が向上する。

（４）、基板バイアス回路を設けた領域の外周部に、基
板の主面からその内部方向に延在し、かつ容量素子を構
成する細孔と同程度の深さを有する細孔を複数配置し、
該細孔の内壁を覆う絶縁膜を形成し、さらに細孔の中に
それを埋め込むように導電層を形成してキャリア捕獲領
域部を構成して、該キャリア捕獲領域部の前記導電層に
高電位（Ｖｃｃ）を印加することにより、前記絶縁膜と
基板との境界面から基板の内部に延びる空乏層からなる
キャリア捕獲領域を形成したので、該キャリア捕獲領域
によって前記基板バイアス回路がらに板の内部に注入さ
れる不要な少数キャリアのうち、基板の主面から容量素
子の底部程度の深さまでの範囲に存在する前記不要な少
数キャリアを充分に捕獲することができるので、メモリ
セルアレイに入り込む不要な少数キャリアを低減するこ
とができる。

（５）、（４）により、メモリセルを構成する容量素子
に蓄積した情報となる電荷が不要な少数キャリアによっ
て低下するのを緩和することができるので、ＤＲＡＭに
書き込まれた情報の保持時間、すなわち、リフレッシュ
タイムを向上することができる。

（６）、（５）により、ＤＲＡＭに書き込まれた情報の
再書き込みの頻度を低減することができるので、ＤＲＡ
Ｍの実効的な動作速度が向上する。

（７）。キャリア捕獲領域部を構成する第１の細孔と、
第１の絶縁膜および第１の導電層のそれぞれを、容量素
子を構成する第２の細孔と第２の絶縁膜および第２の導
電層を形成する工程と同一製造工程によって形成したの
で、前記キャリア捕獲領域部を形成するための専用の製
造工程を不要にできる。

以上、本発明の構成を実施例にもとづき具体的に説明し
たが７本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。

例えば、前記実施例では、基板の主面部に設けられた細
孔の周囲に形成される空乏層またはｎ＋型の半導体領域
に情報となる電荷を畜積する容量素子を用いたＩＥ）Ｒ
ＡＭについて説明したが、本発明は、基板上部に絶縁膜
を介して設けられた平板状の導電層と、該導電層に高電
位（Ｖｃｃ）を印加することによりその下部の基板の主
面部に形成される空乏層、あるいは、前記導電層下部の
基板の主面部に設けられるｎ＋型の半導体領域とによっ
て構成され、前記空乏層、あるいは、ｎ＋型の半導体領
域に情報となる電荷を畜積する容量素子を用いたＤＲＡ
Ｍに適用しても有効であることはもちろんである。

【図面の簡単な説明】

第１図は１本発明の実施例■を説明するためのホールプ
ツトピットライン方式のＤＲＡＭのメモリセルの等価回
路図、 第２図は、本発明の実施例ＩのＤＲＡＭの平面図、 第３は、第２図におけるｒｌＲＡＭのメモリセルアレイ
の周辺部の平面図、 第４図は、第３図のｒＶ−ｒＶ切断線における断面図。 第５図は、第３図の■−■切断線における断面図、 第６図は、第２図におけるＤＲＡＭのメモリセルアレイ
の角部を示す平面図。 第７図乃至第１１図は、本発明の実施例１の各製造工程
を説明するための図であり。 第７図と第１０図は、メモリセルアレイおよびキャリア
捕獲領域の要部を示す平面図、第８図は、第７図の■−
■切断線における断面図、 第９図は、メモリセルアレイの周辺部における断面図、 第１１図は、第１０図のＸＩ−ＸＩ切断線における断面
図。 第１２図は、本発明の実施例■を説明するためのメモリ
セルアレイの周辺部における断面図、第１３図は、本発
明の実施例■を説明するためのメモリセルアレイの周辺
の要部を示す平面図。 第１４図は、第１３図のＸＩＶ−ＸＩＶ切断線における
断面図。 第１５図は、本発明の実施例■を説明するためのメモリ
セルアレイの周辺の要部を示す平面図。 第１６図は、本発明の実施例Ｖを説明するためのＤＲＡ
Ｍの平面図、 第１７図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図。 第１８図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図、 第１９図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図。 第２０図は１本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図、 第２１図は、本発明の実施例Ｘを説明するためのＤＲＡ
Ｍのメモリセルアレイの周辺部の断面図、第２２図は、
本発明の実施例Ｘｔを説明するためのＤＲＡＭのメモリ
セルアレイの周辺部の断面図、 第２３図は、本発明の実施例Ｘ■を説明するためのＤＲ
ＡＭのメモリセルアレイの周辺部の断面図である。 ＳＡ・・・センスアンプ、ＢＬ・・・ビット線、ＷＬ・
・・ワード線、ＳＱ・・短絡用ＭＩＳＦＥＴ、Ｍ・・・
メモリセル、Ｑ・・・ＭＴＳＦＥＴ、Ｃ・・・容量素子
、１・・・基板、２と３５・・・周辺回路領域、３・・
・センスアンプ領域、４・・・ポンディングパッド、５
・・・ワード線選択回路領域、６・・・ビット線選択回
路領域、７・・・メモリセルアレイ、８．８Ａ、８Ｂ、
８Ｇ、８Ｄ。 ８Ｅ、８Ｆおよび８Ｇ・・・キャリア捕獲領域、９・・
・フィールド絶縁膜、ｌＯ・・・チャネルストッパ領域
、１１・・・細孔型容量素子、１２・・・ＭＩＳＦＥＴ
、１３．１９，１９ａおよび１９　ｂ　・・・細孔、１
４，１７．２０，２６．２７および３０・・・絶縁膜、
ＩＳ。 １８．２１，２２，２２ａ、２２ｂ、２５および２８−
・・導電層、１６，２３，３１，３１ａ、３２゜３２　
ａ　、　３２　ｂおよび３３・・・半導体領域、８ａと
８ｂ・・・キャリア捕獲領域の主面部、２９・・・接続
孔、３４・・・基板バイアス回路。 第　　　１　　図 第　　２　　図 第　　３　　図 第　　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 ／（Ｆ−） 第１０図 ／３、 第　　１１　図 第１２図 第１６図 ）Ｎ　　　　＼ 第　　１７　図 第１８図 第　　１９　図 第２０図 第２１図 第２２図 第２３図 手続補正書（方創 昭和　６都　２月１４日

Claims (1)

1. 【特許請求の範囲】 １、半導体基板にメモリセルアレイまたは基板バイアス
   回路等と、該メモリセルアレイまたは基板バイアス回路
   の周辺部の少なくとも一部にキャリア捕獲領域とを備え
   た半導体集積回路装置であって、前記キャリア捕獲領域
   が基板の主面からその内部方向に延在して形成された細
   孔、または細溝を用いて構成されたことを特徴とする半
   導体集積回路装置。 ２、前記メモリセルアレイは、絶縁ゲート型電界効果ト
   ランジスタと容量素子との直列回路からなる複数のメモ
   リセルによって構成されたことを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ３、前記キャリア捕獲領域は、前記細孔または細溝と、
   その内壁を覆う絶縁膜と、細孔または細溝の中を埋め込
   むように設けられた導電層とによって構成されたキャリ
   ア捕獲領域部の前記導電層に高電位を印加することによ
   り、前記絶縁膜と半導体基板との境界部から半導体基板
   の内部に延びて形成される空乏層であることを特徴とす
   る特許請求の範囲第１項または第２項記載の半導体集積
   回路装置。 ４、前記キャリア捕獲領域は、前記細孔または細溝と、
   その中を埋め込むように設けられた導電層とによって構
   成されたキャリア捕獲領域部の前記導電層に含まれてい
   る低抵抗値化のための不純物を半導体基板の中に拡散さ
   せることにより、前記導電層の周囲に形成された半導体
   領域であることを特徴とする特許請求の範囲第１項また
   は第２項記載の半導体集積回路装置。 ５、前記容量素子は、半導体基板上部に絶縁膜を介して
   設けられた導電層と、該導電層下部の半導体基板の主面
   部に形成された空乏層とによって構成されたことを特徴
   とする特許請求の範囲第２項乃至第４項のいずれかに記
   載の半導体集積回路装置。 ６、前記容量素子は、半導体基板の主面からその内部方
   向に延在して形成された細孔と、該細孔の内壁を覆う絶
   縁膜と、細孔の内部にそれを埋め込むように設けられた
   導電層と、細孔の周囲に形成された空乏層とによって構
   成されたことを特徴とする特許請求の範囲第２項乃至第
   ４項のいずれかに記載の半導体集積回路装置。 ７、半導体基板の主面部に容量素子を構成するために、
   半導体基板の主面からその内部方向に延在する第１の細
   孔を形成する工程と、該第１の細孔の内壁を覆う第１の
   絶縁膜を形成する工程と、第１の細孔の内部にそれを埋
   め込むような第１の導電層を形成する工程と、容量素子
   の近傍にキャリア捕獲領域を構成するために、前記半導
   体基板の主面から内部方向に延在する第２の細孔を前記
   第１の細孔の近傍に形成する工程と、該第２の細孔の内
   壁を覆う第２の絶縁膜を形成する工程と、第１の細孔の
   内部にそれを埋め込むような第２の導電層を形成する工
   程とを備えた半導体集積回路装置の製造方法であって、
   前記第１の細孔を形成する工程と第２の細孔を形成する
   工程または第１の絶縁膜を形成する工程と第２絶縁膜を
   形成する工程あるいは第１の導電層を形成する工程と第
   ２の導電層とを形成する工程のいずれかが同一製造工程
   で行うことを特徴とする半導体集積回路装置の製造方法
   。