JPS60214558A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60214558A JPS60214558A JP59070859A JP7085984A JPS60214558A JP S60214558 A JPS60214558 A JP S60214558A JP 59070859 A JP59070859 A JP 59070859A JP 7085984 A JP7085984 A JP 7085984A JP S60214558 A JPS60214558 A JP S60214558A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
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- Y10S148/109—Memory devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、細孔又は細溝を有する半導体
集積回路装置に適用して有効な技術に関するものである
。
関するものであり、特に、細孔又は細溝を有する半導体
集積回路装置に適用して有効な技術に関するものである
。
［背景技術］
情報蓄積用容量素子とスイッチング素子との直列回路を
メモリセルとするダイナミック型ランダムアクセスメモ
リを備えた半導体集積回路装置（以下、Ｄ ＲＡ Ｍ
［Ｄｙｎａｍｊｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍ
ｏｒｙ］という）は、情報の大容量化を図るために、高
集積化の傾向にある。
メモリセルとするダイナミック型ランダムアクセスメモ
リを備えた半導体集積回路装置（以下、Ｄ ＲＡ Ｍ
［Ｄｙｎａｍｊｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍ
ｏｒｙ］という）は、情報の大容量化を図るために、高
集積化の傾向にある。
そこで、半導体基板主面部に異方性エツチング技術で形
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
、メモリセルの平面的な面一３＝ 積を縮小して、ＤＲＡＭの集積度を向上する技術が、先
に本願出願人により出願されている（特公昭５８−１２
７３９号公報）。
成した細孔を設け、該細孔にそって絶縁膜及びその上部
に導電層を設けて立体的な情報蓄積用容量素子を構成し
、メモリセルの平面的な面一３＝ 積を縮小して、ＤＲＡＭの集積度を向上する技術が、先
に本願出願人により出願されている（特公昭５８−１２
７３９号公報）。
しかしながら、かかる枝柘における実験ならびにその検
討の結果、本発明者は、前記細孔の角部が鋭角な形状に
形成され、該角部において絶縁膜膜厚の低下、電界集中
を生じ易いので、情報蓄積用容量素子の絶縁膜の絶縁耐
圧が著しく低下するという現象を見い出した。
討の結果、本発明者は、前記細孔の角部が鋭角な形状に
形成され、該角部において絶縁膜膜厚の低下、電界集中
を生じ易いので、情報蓄積用容量素子の絶縁膜の絶縁耐
圧が著しく低下するという現象を見い出した。
本発明者の実験結果では、立体的に構成した情報蓄積用
容量素子の絶縁膜は、平面的に構成したものに比べ、５
０〜６０［％］程度の絶縁耐圧しか得ることができなか
った。
容量素子の絶縁膜は、平面的に構成したものに比べ、５
０〜６０［％］程度の絶縁耐圧しか得ることができなか
った。
情報蓄積用容量素子の絶縁膜の絶縁耐圧が低下したこと
によって、所定の電位に保持される半導体基板とそれと
異なる所定の電位に保持される導電層との間で電気的に
ショートを生じる確率が高く、ショートを生じた場合に
は、蓄積された情報となる電荷を消失し、ＤＲＡＭの電
気的信頼性を低下するという問題点を生じる。
によって、所定の電位に保持される半導体基板とそれと
異なる所定の電位に保持される導電層との間で電気的に
ショートを生じる確率が高く、ショートを生じた場合に
は、蓄積された情報となる電荷を消失し、ＤＲＡＭの電
気的信頼性を低下するという問題点を生じる。
４−
［発明の目的］
本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。
向上することが可能な技術手段を提供することにある。
本発明の他の目的は、細孔又は細溝を利用する半導体集
積回路装置において、細孔又は細溝の角部の鋭角な形状
を緩和することが可能な技術手段を提供することにある
。
積回路装置において、細孔又は細溝の角部の鋭角な形状
を緩和することが可能な技術手段を提供することにある
。
本発明の他の目的は、半導体基板主面部に設けられた細
孔又は細溝と、それにそって設けられた絶縁膜及び該絶
縁膜上部に設けられた導電層とを有する半導体集積回路
装置において、前記絶縁膜の絶縁耐圧を向上することが
可能な技術手段を提供することにある。
孔又は細溝と、それにそって設けられた絶縁膜及び該絶
縁膜上部に設けられた導電層とを有する半導体集積回路
装置において、前記絶縁膜の絶縁耐圧を向上することが
可能な技術手段を提供することにある。
本発明の他の目的は、半導体基板主面部に設けられた細
孔又は細溝と、それにそって設けられた絶縁膜及び該絶
縁膜上部に設けられた導電層とによ、って構成される情
報蓄積用容量素子と、該情報蓄積用容量素子と直列接続
されたスイッチング素子とによって構成されるメモリセ
ルを有するＤＲＡＭにおいて、前記絶縁膜の絶縁耐圧を
向上し、蓄積された情報となる電荷の消失を防止するこ
とが可能な技術手段を提供する１ことにある。
孔又は細溝と、それにそって設けられた絶縁膜及び該絶
縁膜上部に設けられた導電層とによ、って構成される情
報蓄積用容量素子と、該情報蓄積用容量素子と直列接続
されたスイッチング素子とによって構成されるメモリセ
ルを有するＤＲＡＭにおいて、前記絶縁膜の絶縁耐圧を
向上し、蓄積された情報となる電荷の消失を防止するこ
とが可能な技術手段を提供する１ことにある。
本発明の前記ならびにその他の゛目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
半導体基板主面上部に窒化シリコン膜とエツチング用マ
スクとを順次積層し、該エツチング用マスクを用いて窒
化シリコン膜及び半導体基板をエツチングし、耐熱処理
マスク及び細孔を形成する。
スクとを順次積層し、該エツチング用マスクを用いて窒
化シリコン膜及び半導体基板をエツチングし、耐熱処理
マスク及び細孔を形成する。
この後、耐熱処理マスクを用いて細孔にそって絶縁膜を
形成し、該絶縁膜を選択的に除去して角部の鋭角な形状
が緩和された細孔を形成する。
形成し、該絶縁膜を選択的に除去して角部の鋭角な形状
が緩和された細孔を形成する。
この角部の鋭角な形状が緩和された細孔に絶縁膜及び導
電層を形成することによって、角部における絶縁膜々厚
の低下、電界集中を抑制することができるので、絶縁膜
の絶縁耐圧を向上することができる。
電層を形成することによって、角部における絶縁膜々厚
の低下、電界集中を抑制することができるので、絶縁膜
の絶縁耐圧を向上することができる。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例コ
第１図は、本発明の詳細な説明するためのＤＲＡＭのメ
モリセルアレイ要部を示す等価回路図である。
モリセルアレイ要部を示す等価回路図である。
第１図において、Ｓ Ａ ｓ 、Ｓ Ａ２ 、・・・は
、センスアンプであり、後述する所定のメモリセルと所
定のダミーセルとの微小な電位差を増幅するためのもの
である。
、センスアンプであり、後述する所定のメモリセルと所
定のダミーセルとの微小な電位差を増幅するためのもの
である。
ＢＬｌｓ 、ＢＬ＋ ２はセンスアンプＳ Ａ ＋の一
側端から行方向に延在するビット線である。ＢＬ２１、
ＢＬ２゜はセンスアンプＳ Ａ ２の一側端から行方向
に延在するビット線である。これらのビット線ＢＬは、
情報となる電荷を伝達するための７− ものである。
側端から行方向に延在するビット線である。ＢＬ２１、
ＢＬ２゜はセンスアンプＳ Ａ ２の一側端から行方向
に延在するビット線である。これらのビット線ＢＬは、
情報となる電荷を伝達するための７− ものである。
ＷＬｓ 、ＷＬ２は列方向に延在するワード線であり、
後述するダミーセルの“スイッチング用ＭＩＳＦ”ＥＴ
を構成する所定のゲート電極に接続し、当該ＭＩＳＦＥ
ＴのＯＮ、ＯＦＦ動作をさせるためのものである。
後述するダミーセルの“スイッチング用ＭＩＳＦ”ＥＴ
を構成する所定のゲート電極に接続し、当該ＭＩＳＦＥ
ＴのＯＮ、ＯＦＦ動作をさせるためのものである。
ＷＬｓ 、ＷＬ４ 、・・・は列方向に延在するワード
線であり、後述するメモリセルのスイッチング用ＭＩＳ
ＦＥＴを構成する所定のゲート電極に接続し、当該ＭＩ
ＳＦＥＴのＯＮ、ＯＦＦ動作をさせるためのものである
。
線であり、後述するメモリセルのスイッチング用ＭＩＳ
ＦＥＴを構成する所定のゲート電極に接続し、当該ＭＩ
ＳＦＥＴのＯＮ、ＯＦＦ動作をさせるためのものである
。
Ｍｔｓ＋Ｍｔａ＋Ｍ２ｘ、Ｍ２２ｍ・・・はメモリセル
であり、情報となる電荷を保持するためのものである。
であり、情報となる電荷を保持するためのものである。
メモリセルＭｘｓｔＭｘ２．Ｍ２！νＭ２２゜・・・は
、その一端が所定のビット線ＢＬに接続され、ゲート電
極が所定のワード線ＷＬに接続されたＭＩＳＦＥＴＱ＋
ｔ 、Ｑｓ ２．Ｑ２ ｔ 、Ｑ２２．・・・と、該
ＭＩ ５ＦＥＴＱＩＩ、Ｑｔ ２− Ｑ２ ｔ 、Ｑ２
２、・・・の他端にその一端が接続され、他端が接８− 地電位（０［Ｖ］ ）又は基板バイアス電位（−２゜５
〜−３．０ ［ｖｌ ）等の固定電位Ｖｓｓ端子に接続
された情報蓄積用容量素子Ｃ１ｔ ＨＣｒ ＊ ＨＣ２
１、Ｃ２２１・・・とによって構成されている。
、その一端が所定のビット線ＢＬに接続され、ゲート電
極が所定のワード線ＷＬに接続されたＭＩＳＦＥＴＱ＋
ｔ 、Ｑｓ ２．Ｑ２ ｔ 、Ｑ２２．・・・と、該
ＭＩ ５ＦＥＴＱＩＩ、Ｑｔ ２− Ｑ２ ｔ 、Ｑ２
２、・・・の他端にその一端が接続され、他端が接８− 地電位（０［Ｖ］ ）又は基板バイアス電位（−２゜５
〜−３．０ ［ｖｌ ）等の固定電位Ｖｓｓ端子に接続
された情報蓄積用容量素子Ｃ１ｔ ＨＣｒ ＊ ＨＣ２
１、Ｃ２２１・・・とによって構成されている。
Ｄｌｌ、ＤＩ□、Ｄ２□、Ｄ２２．・・・はダミーセル
であり１、メモリセルＭの情報であるＢ Ｉ Ｊｌ 、
”０″を判断し得るような電荷を保持するようになっ
ている。
であり１、メモリセルＭの情報であるＢ Ｉ Ｊｌ 、
”０″を判断し得るような電荷を保持するようになっ
ている。
ダミーセルＤ１１１Ｄ！２．Ｄ２１１Ｄ２２＃・・・は
その一端が所定のビット線ＢＬに接続され、ゲート電極
が所定のワード線ＷＬに接続されたＭＩＳＦＥＴＱｏ
ｔｔ 、Ｑｏ ｓ ２− ＱＤ２１ 、Ｑ。
その一端が所定のビット線ＢＬに接続され、ゲート電極
が所定のワード線ＷＬに接続されたＭＩＳＦＥＴＱｏ
ｔｔ 、Ｑｏ ｓ ２− ＱＤ２１ 、Ｑ。
２２ 、 ”’と、該Ｍ Ｉ Ｓ ＦＥＴＱｏ ｓ ｔ
、Ｑｏ Ｉ ２ 。
、Ｑｏ Ｉ ２ 。
ＱＤ２１１ＱＯ２２１・・・の他端にその一端が接続さ
れ、他端が接地電位又は基板バイアス電位等の固定電位
Ｖｓｓ端子に接続された情報判定用容量素子Ｃｏ５５．
Ｃｏ１ｚ＊Ｃｏ２＋、Ｃｏ２２＋・・・と、該情報判定
用容量素子Ｃ□ｔ＋、Ｃｏ＋２＋Ｃｏ２ｔ＋Ｇｏ２□、
・・・に蓄積された電荷をクリアするためのクリア用Ｍ
Ｉ ５ＦＥＴＣＱとによって構成されている。
れ、他端が接地電位又は基板バイアス電位等の固定電位
Ｖｓｓ端子に接続された情報判定用容量素子Ｃｏ５５．
Ｃｏ１ｚ＊Ｃｏ２＋、Ｃｏ２２＋・・・と、該情報判定
用容量素子Ｃ□ｔ＋、Ｃｏ＋２＋Ｃｏ２ｔ＋Ｇｏ２□、
・・・に蓄積された電荷をクリアするためのクリア用Ｍ
Ｉ ５ＦＥＴＣＱとによって構成されている。
φ０はクリア用ＭＩＳＦＥＴＣＱのゲート電極と接続す
るようになっている端子である。
るようになっている端子である。
次に、本発明の実施例の°具体的な構造について説明す
る。
る。
第２図は１本発明の実施例の構造を説明するためのＤＲ
ＡＭメモリセルの要部平面図であり、第３図は、第２図
の■−■切断線における断面図である。
ＡＭメモリセルの要部平面図であり、第３図は、第２図
の■−■切断線における断面図である。
第２図は、その図面を見易くするために、各導電層間に
設けられる絶縁膜は図示しない。
設けられる絶縁膜は図示しない。
第２図及び第３図において、ｌは単結晶シリコンからな
るＰ−型の半導体基板であり、ＤＲＡＭを構成するため
のものである。
るＰ−型の半導体基板であり、ＤＲＡＭを構成するため
のものである。
２は所定のメモリセル間及び周辺回路（図示していない
）、例えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子形成領域（アクティブ領域
）の間に位置するように半導体基板１の主面上部に設け
られたフィールド絶縁膜（素子分離用絶縁膜）であり、
それらを電気的に分離するためのものである。
）、例えばアドレス選択回路、読み出し回路、書き込み
回路等を構成する半導体素子形成領域（アクティブ領域
）の間に位置するように半導体基板１の主面上部に設け
られたフィールド絶縁膜（素子分離用絶縁膜）であり、
それらを電気的に分離するためのものである。
ＤＲＡＭのメモリセルは、一対のパターンで後述するビ
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜２によってその周囲を囲まれ、規定
されている。
ット線の延在する方向にくり返しパターンとなるように
、フィールド絶縁膜２によってその周囲を囲まれ、規定
されている。
３は情報蓄積用容量素子形成領域であってその主面から
内部方向に延在して半導体基板ｌ主面部に設けられた細
孔であり、情報蓄積用容量素子を構成するためのもので
ある。この細孔３は、情報蓄積用容量素子を立体的に構
成するためのものであり、半導体基板１において、それ
に要する平面的な面積を縮小し、ＤＲＡＭの集積度を向
上することができる。
内部方向に延在して半導体基板ｌ主面部に設けられた細
孔であり、情報蓄積用容量素子を構成するためのもので
ある。この細孔３は、情報蓄積用容量素子を立体的に構
成するためのものであり、半導体基板１において、それ
に要する平面的な面積を縮小し、ＤＲＡＭの集積度を向
上することができる。
さらに、細孔３の全べての角部は、所定の形状で鋭角な
形状が緩和されている。
形状が緩和されている。
４は少なくとも細孔３にそって情報蓄積用容量素子形成
領域の半導体基板１主面上部に設けられた絶縁膜であり
、ＭＩＳ型の情報蓄積用容量素子を構成するためのもの
である。この絶縁膜４は、細孔３の角部の鋭角な形状が
緩和されでいるので、１１− 角部における著しい膜厚の低下を生じることはない。
領域の半導体基板１主面上部に設けられた絶縁膜であり
、ＭＩＳ型の情報蓄積用容量素子を構成するためのもの
である。この絶縁膜４は、細孔３の角部の鋭角な形状が
緩和されでいるので、１１− 角部における著しい膜厚の低下を生じることはない。
５は少なくとも絶縁膜４上部に設けられ隣接するその他
のものと電気的に接続されて設けられた導電プレートで
あり、ＭＩＳ型の情報蓄積用容量素子を構成するための
ものである。導電プレート５は、例えば、多結晶シリコ
ン層からなり、製造工程における第１層目の導電層形成
工程により形成される。
のものと電気的に接続されて設けられた導電プレートで
あり、ＭＩＳ型の情報蓄積用容量素子を構成するための
ものである。導電プレート５は、例えば、多結晶シリコ
ン層からなり、製造工程における第１層目の導電層形成
工程により形成される。
ＤＲＡＭのメモリセルの情報蓄積用容量素子Ｃは、主と
して、半導体基板１．細孔３．絶縁膜４及び導電プレー
ト５とにより構成されている。この情報蓄積用容量素子
Ｃは、導電プレート５を例えば５［ｖ］程度の電位に接
続して、絶縁膜４を介した半導体基板ｌ主面からその内
部方向に伸びる空乏領域を形成し、該空乏領域に後述す
るスイッチング素子を介してビット線から伝達される情
報となる電荷を蓄積するようになっている。
して、半導体基板１．細孔３．絶縁膜４及び導電プレー
ト５とにより構成されている。この情報蓄積用容量素子
Ｃは、導電プレート５を例えば５［ｖ］程度の電位に接
続して、絶縁膜４を介した半導体基板ｌ主面からその内
部方向に伸びる空乏領域を形成し、該空乏領域に後述す
るスイッチング素子を介してビット線から伝達される情
報となる電荷を蓄積するようになっている。
そして、細孔３の角部の鋭角な形状が緩和されでいるの
で、角部における絶縁膜４の著しい膜厚−１２＝ の低下及び電界県中の発生を抑制することができる。従
って、絶縁膜４の絶縁耐圧が向上され、半導体基板ｌと
導電プレート５との間に電気的なショートを生じること
はなくなるので、情報蓄積用容量素子Ｃに蓄積される情
報となる電荷を消失することはなくなる。
で、角部における絶縁膜４の著しい膜厚−１２＝ の低下及び電界県中の発生を抑制することができる。従
って、絶縁膜４の絶縁耐圧が向上され、半導体基板ｌと
導電プレート５との間に電気的なショートを生じること
はなくなるので、情報蓄積用容量素子Ｃに蓄積される情
報となる電荷を消失することはなくなる。
６は導電プレート５を覆うように設けられた絶縁膜であ
り、その上部に設けられるワード線との電気的な分離を
するためのものである。
り、その上部に設けられるワード線との電気的な分離を
するためのものである。
７はスイッチング素子形成領域の半導体基板ｌ主面上部
に設けられた絶縁膜であり、主として、Ｍ Ｉ Ｓ Ｆ
ＥＴのゲート絶縁膜を構成するためのものである。
に設けられた絶縁膜であり、主として、Ｍ Ｉ Ｓ Ｆ
ＥＴのゲート絶縁膜を構成するためのものである。
８は絶縁膜７上部に設けられた導電層であり、Ｍ Ｉ
Ｓ ＦＥＴのゲート電極を構成するためのものである。
Ｓ ＦＥＴのゲート電極を構成するためのものである。
９は列方向の導電層８と電気的に接続し一体化されて絶
縁膜６上部を列方向に延在して設けられた導電層であり
、ワード線ＷＬを構成するためのものである。
縁膜６上部を列方向に延在して設けられた導電層であり
、ワード線ＷＬを構成するためのものである。
導電層８，９は、例えば、その抵抗値を低減し情報の読
み出し及び書き込み動作速度を向上するために、多結晶
シリコン層８Ａ、９Ａ上部に高融点金属層又は高融点金
属とシリインとの化合物であるシリサイド層８Ｂ、９Ｂ
を被着して設けられており、製造工程における第２層目
の導電層形成工程により形成される。高融点金属層又は
シリサイド層８Ｂ、９Ｂとしては、例えば、モリブデン
。
み出し及び書き込み動作速度を向上するために、多結晶
シリコン層８Ａ、９Ａ上部に高融点金属層又は高融点金
属とシリインとの化合物であるシリサイド層８Ｂ、９Ｂ
を被着して設けられており、製造工程における第２層目
の導電層形成工程により形成される。高融点金属層又は
シリサイド層８Ｂ、９Ｂとしては、例えば、モリブデン
。
タングステン、チタン、タンタル等を用いればよい。
１０は導電層８両側部の絶縁膜７を介した半導体基板ｌ
主面部に設けられたｎ＋型の半導体領域であり、ソース
領域又はドレイン領域として使用されるもので、ＭＩＳ
ＦＥＴを構成するためのものである。
主面部に設けられたｎ＋型の半導体領域であり、ソース
領域又はドレイン領域として使用されるもので、ＭＩＳ
ＦＥＴを構成するためのものである。
ＤＲＡＭのメモリセルのスイッチング素子となるＭＴＳ
ＦＥＴＱは、主として、半導体基板１゜導電層８．絶縁
膜７及び一対の半導体領域１０とにより構成されている
。
ＦＥＴＱは、主として、半導体基板１゜導電層８．絶縁
膜７及び一対の半導体領域１０とにより構成されている
。
メモリセルＭは、情報蓄積用容量素子ＣとＭｌＳＦＥＴ
Ｑとにより構成されている。
Ｑとにより構成されている。
１１は導電層８，９を覆うように設けられた絶縁膜であ
り、その上部に設けられるビット線との電気的な分離を
するためのものである。この絶縁膜１１は、例えば、グ
ラスフローの施すことが可能なフォスフオシリケードガ
ラス膜を用いればよい。
り、その上部に設けられるビット線との電気的な分離を
するためのものである。この絶縁膜１１は、例えば、グ
ラスフローの施すことが可能なフォスフオシリケードガ
ラス膜を用いればよい。
１２は所定の半導体領域ｉｏ上部の絶縁膜７゜１１を選
択的に除去して設けられた接続孔であり、絶縁膜１１上
部に設けられるビット線との電気的な接続をするための
ものである。
択的に除去して設けられた接続孔であり、絶縁膜１１上
部に設けられるビット線との電気的な接続をするための
ものである。
１３は接続孔１２を介して半導体領域１ｏと電気的に接
続し絶縁膜１１上部を行方向に延在して設けられた導電
層であり、ビット線ＢＬを構成するためのものである。
続し絶縁膜１１上部を行方向に延在して設けられた導電
層であり、ビット線ＢＬを構成するためのものである。
この導電層１３は、例えば、アルミニウム層からなり、
製造工程における第３層目の導電層形成工程により形成
される。
製造工程における第３層目の導電層形成工程により形成
される。
次に、本発明の実施例の具体的な製造方法について説明
する。
する。
第４図乃至第９図は、本発明の実施例の製造力＝１５−
法を説明するための各製造工程におけるＤＲＡＭメモリ
セルの情報蓄積用容量素子を示す要部断面図である。
セルの情報蓄積用容量素子を示す要部断面図である。
まず、ｐ−型の半導体基板１を用意する。そして、半導
体素子形成領域の半導体基板ｌ主面上部に絶縁膜２Ａを
形成し、半導体素子形成領域以外の半導体基板ｌ主面上
部にフィールド絶縁膜２を形成する。
体素子形成領域の半導体基板ｌ主面上部に絶縁膜２Ａを
形成し、半導体素子形成領域以外の半導体基板ｌ主面上
部にフィールド絶縁膜２を形成する。
この後、細孔を形成するために、第４図に示すように、
絶縁膜２Ａ及びフィールド絶縁膜２上部にマスク形成材
料１４．１５を順次積層する。マスク形成材料１５は、
細孔を形成するエツチング用マスクとなるように、例え
ば、化学的気相析出（以下、ＣＶＤという）技術による
フォスフオシリケードガラス膜を用い、その膜厚を０．
８〜１．２［μｍ］程度に形成すればよい。マスク形成
材料１４は、細孔の角部の鋭角な形状を緩和するために
、例えば、ＣＶＤ技術による窒化シリコン膜を用い、そ
の膜厚を０．０４〜０．０６ ［μｍ］程度に形成すれ
ばよい。
絶縁膜２Ａ及びフィールド絶縁膜２上部にマスク形成材
料１４．１５を順次積層する。マスク形成材料１５は、
細孔を形成するエツチング用マスクとなるように、例え
ば、化学的気相析出（以下、ＣＶＤという）技術による
フォスフオシリケードガラス膜を用い、その膜厚を０．
８〜１．２［μｍ］程度に形成すればよい。マスク形成
材料１４は、細孔の角部の鋭角な形状を緩和するために
、例えば、ＣＶＤ技術による窒化シリコン膜を用い、そ
の膜厚を０．０４〜０．０６ ［μｍ］程度に形成すれ
ばよい。
＝１６−
第４図に示す工程の後に、情報蓄積用容量素子形成領域
で細孔形成領域のマスク形成材料１５を選択的に除去し
、耐エツチングのためのマスク１５Ａを形成し、主とし
てマスク１５Ａを用い、マスク形成材料１４．絶縁膜２
Ａ及び半導体基板ｌを選択的に除去し、第５図に示すよ
うに、半導体基板１主面部に細孔３Ａを形成する。そし
て、この細孔３Ａの形成と略同一工程で、耐熱処理のた
めのマスク１４Ａが細孔３Ａに対して自己整合で形成さ
れる。前記細孔３Ａは、情報蓄積用容量素子の平面的な
面積を可能な限り縮小するために、例えば、異方性エツ
チング技術を用い、１．ＯＸ １．５［μポ］程度の寸
法を有し、半導体基板ｌ主面がらその内部方向に延在す
る深さを４．０〜６．０［μｍ］程度に形成すればよい
。そして、細孔３Ａは、異方性エツチング技術を用いる
ために、その角部は、鋭角な形状で形成されてしまう。
で細孔形成領域のマスク形成材料１５を選択的に除去し
、耐エツチングのためのマスク１５Ａを形成し、主とし
てマスク１５Ａを用い、マスク形成材料１４．絶縁膜２
Ａ及び半導体基板ｌを選択的に除去し、第５図に示すよ
うに、半導体基板１主面部に細孔３Ａを形成する。そし
て、この細孔３Ａの形成と略同一工程で、耐熱処理のた
めのマスク１４Ａが細孔３Ａに対して自己整合で形成さ
れる。前記細孔３Ａは、情報蓄積用容量素子の平面的な
面積を可能な限り縮小するために、例えば、異方性エツ
チング技術を用い、１．ＯＸ １．５［μポ］程度の寸
法を有し、半導体基板ｌ主面がらその内部方向に延在す
る深さを４．０〜６．０［μｍ］程度に形成すればよい
。そして、細孔３Ａは、異方性エツチング技術を用いる
ために、その角部は、鋭角な形状で形成されてしまう。
第５図に示す工程の後に、マスク１５Ａを除去し、マス
ク１４Ａを露出させる。そして、このマスク１４Ａを用
い、第６図に示すように、細孔３Ａの角部の鋭角な形状
を緩和するために、細孔３Ａにそって半導体基板ｌ主面
上部に選択的に絶縁膜１６を形成する。絶縁膜１６は、
熱酸化技術による酸化シリコン膜からなり、黴の膜厚を
０．０３〜０．２０ ［μｍ］程度に形成すればよい。
ク１４Ａを露出させる。そして、このマスク１４Ａを用
い、第６図に示すように、細孔３Ａの角部の鋭角な形状
を緩和するために、細孔３Ａにそって半導体基板ｌ主面
上部に選択的に絶縁膜１６を形成する。絶縁膜１６は、
熱酸化技術による酸化シリコン膜からなり、黴の膜厚を
０．０３〜０．２０ ［μｍ］程度に形成すればよい。
この絶縁膜１６は、細孔３Ａ底部の鋭角な形状の角部１
６Ｂでは著しい膜厚の低下を生じ、細孔３Ａ開口部の鋭
角な形状の角部１６Ａでは著しい膜厚の増加を生じ、全
体としては不均一に形成される。しかしながら、絶縁膜
１６下部の半導体基板１主面は、細孔３Ａの鋭角な形状
の角部１６Ａ。
６Ｂでは著しい膜厚の低下を生じ、細孔３Ａ開口部の鋭
角な形状の角部１６Ａでは著しい膜厚の増加を生じ、全
体としては不均一に形成される。しかしながら、絶縁膜
１６下部の半導体基板１主面は、細孔３Ａの鋭角な形状
の角部１６Ａ。
１６Ｂが緩和され、円弧な形状を有している。
第６図に示す工程の後に、マスク１４Ａをエツチング用
マスクとして用い、絶縁膜１６を選択的に除去して、第
７図に示すように、その角部の鋭角な形状が緩和された
細孔３を形成する。
マスクとして用い、絶縁膜１６を選択的に除去して、第
７図に示すように、その角部の鋭角な形状が緩和された
細孔３を形成する。
前記絶縁膜１６の形成及びその除去する工程は、マスク
１４Ａが設けられているので、例えばフィールド絶縁膜
２膜厚の変動等、その他の部分に悪い影響を与えること
はない。
１４Ａが設けられているので、例えばフィールド絶縁膜
２膜厚の変動等、その他の部分に悪い影響を与えること
はない。
後述するが、円弧な形状で角部の鋭角な形状が緩和され
た細孔３は、本実施例において、０．０３［μｍ］程度
以上の半径で円弧な形状を形成することによって、立体
的に構成した情報蓄積用容量素子の絶縁膜は、平面的に
構成したものに比べ、７０〜９０［％］程度の絶縁耐圧
を得ることができることを、本発明者は、確認している
。
た細孔３は、本実施例において、０．０３［μｍ］程度
以上の半径で円弧な形状を形成することによって、立体
的に構成した情報蓄積用容量素子の絶縁膜は、平面的に
構成したものに比べ、７０〜９０［％］程度の絶縁耐圧
を得ることができることを、本発明者は、確認している
。
第７図に示す工程の後に、マスク１４Ａ及び絶縁膜２Ａ
を選択的に除去し、第８図に示すように、半導体基板１
主面を露出させる。
を選択的に除去し、第８図に示すように、半導体基板１
主面を露出させる。
第８図に示す工程の後に、第９図に示すように、露出さ
れた半導体基板１主面上部に絶縁膜４を形成する。絶縁
膜４は、情報蓄積用容量素子の絶縁膜を構成するように
、例えば、熱酸化技術による酸化シリコン膜を用い、そ
の膜厚を０．０１〜０．０３［μｍコ程度に形成すれば
よい。また、絶縁＠４は、誘電率を高くして情報となる
電荷をより多く蓄積できるように、例えば、熱化酸化技
術による０、０１．［μｍ］程度の膜厚を有する酸化シ
リコン膜と、その上部に積層されたＣＶＤ技術による０
、０２１９− ［μｍ］程度の膜厚を有する窒化シリコン膜とによるも
のを用いてもよい。
れた半導体基板１主面上部に絶縁膜４を形成する。絶縁
膜４は、情報蓄積用容量素子の絶縁膜を構成するように
、例えば、熱酸化技術による酸化シリコン膜を用い、そ
の膜厚を０．０１〜０．０３［μｍコ程度に形成すれば
よい。また、絶縁＠４は、誘電率を高くして情報となる
電荷をより多く蓄積できるように、例えば、熱化酸化技
術による０、０１．［μｍ］程度の膜厚を有する酸化シ
リコン膜と、その上部に積層されたＣＶＤ技術による０
、０２１９− ［μｍ］程度の膜厚を有する窒化シリコン膜とによるも
のを用いてもよい。
この絶縁膜４は、その角部の鋭角な形状が緩和されてい
るので、略均−な膜厚で細孔３にそった半導体基板１主
面上部に形成される。
るので、略均−な膜厚で細孔３にそった半導体基板１主
面上部に形成される。
これ以後は、通常の製造工程を施すことにより、前記第
２図及び第３図に示すように、本実施例のＤＲＡＭは完
成する。
２図及び第３図に示すように、本実施例のＤＲＡＭは完
成する。
次に、本実施例の効果について説明する。
第１０図は、細孔を利用する情報蓄積用容量素子の絶縁
膜の絶縁耐圧を測定するためにモデルとして設けられた
ＤＲＡＭメモリセルの要部断面図、第１１図は、第１０
図に示す細孔の角部における拡大断面図、第１２図は、
第１０図及び第１１図に示すモデルを用いて得ることが
できる絶縁膜の絶縁耐圧の計算結果を示す図、第１３図
は、本発明を適用しない場合の絶縁膜の絶縁耐圧の実験
結果を示す図、第１４図乃至第１６図は、本発明を適用
した場合の絶縁膜の絶縁耐圧の実験結果を示す図である
。
膜の絶縁耐圧を測定するためにモデルとして設けられた
ＤＲＡＭメモリセルの要部断面図、第１１図は、第１０
図に示す細孔の角部における拡大断面図、第１２図は、
第１０図及び第１１図に示すモデルを用いて得ることが
できる絶縁膜の絶縁耐圧の計算結果を示す図、第１３図
は、本発明を適用しない場合の絶縁膜の絶縁耐圧の実験
結果を示す図、第１４図乃至第１６図は、本発明を適用
した場合の絶縁膜の絶縁耐圧の実験結果を示す図である
。
第１０図及び第１１図において、３ａ、３ｂは細孔−２
０＝ ３の鋭角な形状の角部が円筒な形状で緩和された部分、
３ｃは細孔３Ａ形成工程において異物の影響で形成され
た突出部が球形状で緩和された部分である。
０＝ ３の鋭角な形状の角部が円筒な形状で緩和された部分、
３ｃは細孔３Ａ形成工程において異物の影響で形成され
た突出部が球形状で緩和された部分である。
ｔｏｙは絶縁膜４の膜厚、ｒは細孔３の角部に形成され
た円弧な形状の半径である。
た円弧な形状の半径である。
第１２図において、横軸は半径ｒと絶縁膜４の膜厚ｔ。
Ｘとの比（ｒ ／ ｔ ＯＸ ）を示す。縦軸は平面部
における絶縁膜４の絶縁耐圧を１．０とした場合の細孔
３における絶縁膜４の絶縁耐圧を示す。
における絶縁膜４の絶縁耐圧を１．０とした場合の細孔
３における絶縁膜４の絶縁耐圧を示す。
データＡは、円筒な形状で形成された部分３ａ。
３ｂにおける絶縁膜４の絶縁耐圧、データＢは、球形状
で形成された部分３Ｃにおける絶縁膜４の絶縁耐圧を示
しである。
で形成された部分３Ｃにおける絶縁膜４の絶縁耐圧を示
しである。
、第１０図乃至１２図から明らかなように、絶縁膜４の
膜厚ｔ。８の略３倍程度又はそれ以上の半径ｒで細孔３
の鋭角な形状の角部を緩和することにより、７０〜９０
［％コ程度に絶縁膜４の絶縁耐圧を向上させることがで
きる。
膜厚ｔ。８の略３倍程度又はそれ以上の半径ｒで細孔３
の鋭角な形状の角部を緩和することにより、７０〜９０
［％コ程度に絶縁膜４の絶縁耐圧を向上させることがで
きる。
例えば、絶縁膜４の膜厚ｔ。×を０．０１ ［μｍ］程
度で形成すると、半径ｒは０．０３ ｒμｍ］μｍ上す
る必要がある。そこで、前記絶縁膜１６を０．０３［μ
ｍ］程度で形成すれば、半径ｒを０．０３ ［μｍ］程
度に形成することかでｉ、７ｏ〜゛９０［％コ桓度の絶
縁膜４の絶縁耐圧を得ることができる。
度で形成すると、半径ｒは０．０３ ｒμｍ］μｍ上す
る必要がある。そこで、前記絶縁膜１６を０．０３［μ
ｍ］程度で形成すれば、半径ｒを０．０３ ［μｍ］程
度に形成することかでｉ、７ｏ〜゛９０［％コ桓度の絶
縁膜４の絶縁耐圧を得ることができる。
第１３図乃至第１６図において、横軸は絶縁膜４の絶縁
耐圧［Ｖ］を示す。縦軸は度数を示す。
耐圧［Ｖ］を示す。縦軸は度数を示す。
第１３図は、角部の鋭角な形状が緩和されていない細孔
３Ａに直接絶縁膜４を形成した場合の絶縁耐圧を示して
いる。
３Ａに直接絶縁膜４を形成した場合の絶縁耐圧を示して
いる。
第１４図は、０．０５ ［μｍ］程度の絶縁膜１６を形
成して、角部の鋭角な形状を緩和した細孔３に絶縁膜４
を形成した場合の絶縁耐圧を示している。
成して、角部の鋭角な形状を緩和した細孔３に絶縁膜４
を形成した場合の絶縁耐圧を示している。
第１５図は、０．１０ ［μｍ］程度の絶縁膜１６を形
成して、角部の鋭角な形状を緩和した細孔３に絶縁［４
を形成した場合の絶縁耐圧を示している。
成して、角部の鋭角な形状を緩和した細孔３に絶縁［４
を形成した場合の絶縁耐圧を示している。
第１６図は、０．２０ ［μｍ］程度の絶縁膜１６を形
成して、角部の鋭角な形状を緩和した細孔３に絶縁膜４
を形成した場合の絶縁耐圧を示している。
成して、角部の鋭角な形状を緩和した細孔３に絶縁膜４
を形成した場合の絶縁耐圧を示している。
これらの絶縁膜４の膜厚ｔ。Ｘは、０．０２ ［μｍ］
である。
である。
第１３図乃至第１６図から明らかなように、角部の鋭角
な形状が緩和された細孔３によって形成された情報蓄積
用容量素子は、角部の鋭角な形状が緩和されない場合に
比べて、絶縁膜４の絶縁耐圧を２０［％］程度又はそれ
以上に向上することができる。
な形状が緩和された細孔３によって形成された情報蓄積
用容量素子は、角部の鋭角な形状が緩和されない場合に
比べて、絶縁膜４の絶縁耐圧を２０［％］程度又はそれ
以上に向上することができる。
［効果コ
以上説明したように、本願において開示される新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）、その主面から内部方向に延在して半導体基板主
面部に細孔を形成し、該細孔にそって絶縁膜を形成し、
該絶縁膜を選択的に除去することによって、角部の鋭角
な形状が緩和された細孔を得ることができる。
面部に細孔を形成し、該細孔にそって絶縁膜を形成し、
該絶縁膜を選択的に除去することによって、角部の鋭角
な形状が緩和された細孔を得ることができる。
（２）、前記（１）により、角部の鋭角な形状が緩和さ
れた細孔を得ることができるので、該細孔と、該細孔に
そって半導体基板主面上部に設けられる絶縁膜と、該絶
縁膜上部に設けられる導電層２３− とにより構成される半導体素子において、前記細孔の角
部における絶縁膜々厚の著しい低下、細孔の角部におけ
る電界集中を抑制し、絶縁膜の絶縁耐圧を向上すること
ができる。
れた細孔を得ることができるので、該細孔と、該細孔に
そって半導体基板主面上部に設けられる絶縁膜と、該絶
縁膜上部に設けられる導電層２３− とにより構成される半導体素子において、前記細孔の角
部における絶縁膜々厚の著しい低下、細孔の角部におけ
る電界集中を抑制し、絶縁膜の絶縁耐圧を向上すること
ができる。
（３）、前記（１）により、角部の鋭角な形状が緩和さ
れた細孔を得ることができるので、該細孔と、該細孔に
そって半導体基板主面上部に設けられる絶縁膜と、該絶
縁膜上部に設けられる導電層とにより構成されるＤＲＡ
Ｍメモリセルの情報蓄積用容量素子において、前記細孔
の角部における絶縁膜々厚の著しい低下、Ｉ孔の角部に
おける電界集中を抑制し、絶縁膜の絶縁耐圧を向上する
ことができ、かつ、蓄積された情報となる電荷の消失を
防止することができる。
れた細孔を得ることができるので、該細孔と、該細孔に
そって半導体基板主面上部に設けられる絶縁膜と、該絶
縁膜上部に設けられる導電層とにより構成されるＤＲＡ
Ｍメモリセルの情報蓄積用容量素子において、前記細孔
の角部における絶縁膜々厚の著しい低下、Ｉ孔の角部に
おける電界集中を抑制し、絶縁膜の絶縁耐圧を向上する
ことができ、かつ、蓄積された情報となる電荷の消失を
防止することができる。
（４）、前記（２）により、細孔を利用する半導体素子
において、前記細孔の角部における絶縁膜膜厚の著しい
低下、細孔の角部における電界集中を抑制し、絶縁膜の
絶縁耐圧を向上することができるので、半導体集積回路
装置の電気的信頼性を向上することができる。
において、前記細孔の角部における絶縁膜膜厚の著しい
低下、細孔の角部における電界集中を抑制し、絶縁膜の
絶縁耐圧を向上することができるので、半導体集積回路
装置の電気的信頼性を向上することができる。
２４−
（５）、前記（３）により、細孔を利用するＤＲＡＭメ
モリセルの情報蓄積用容量素子において、前記細孔の角
部における絶縁膜々厚の著しい低下。
モリセルの情報蓄積用容量素子において、前記細孔の角
部における絶縁膜々厚の著しい低下。
細孔の角部における電界集中を抑制し、絶縁膜の絶縁耐
圧を向上することができ、かつ、蓄積された情報となる
電荷の消失を防止することができるので、Ｄ ＲＡ Ｍ
の電気的信頼性を向上することができる。
圧を向上することができ、かつ、蓄積された情報となる
電荷の消失を防止することができるので、Ｄ ＲＡ Ｍ
の電気的信頼性を向上することができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変形し得ることは勿論である。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、ＤＲＡＭメモリセル
の細孔を利用する情報蓄積用容量素子に適用した例につ
いて説明したが、これに限定されることなく、半導体集
積回路装置の細孔を利用する容量素子に適用してもよい
。
の細孔を利用する情報蓄積用容量素子に適用した例につ
いて説明したが、これに限定されることなく、半導体集
積回路装置の細孔を利用する容量素子に適用してもよい
。
また、前記実施例は、本発明を、細孔に適用した例につ
いて説明したが、これに限定されることなく、細溝に適
用してもよい。
いて説明したが、これに限定されることなく、細溝に適
用してもよい。
第１図は、本発明の詳細な説明するためのＤＲＡＭのメ
モリセルアレイ要部を示す等価回路図、第２図は、本発
明の実施例の構造を説明するためのＤＲＡＭのメモリセ
ルアレイの要部平面図、第３図は、第２図のｍ−ｍ切断
線における断面図、 第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるＤＲＡＭメモリセルの情
報蓄積用容量素子を示す要部断面図、 第１０図は、細孔を利用する情報蓄積用容量素子の絶縁
膜の絶縁耐圧を測定するためにモデルとして設けられた
ＤＲＡＭメモリセルの要部断面図、第１１図は、第１０
図に示す細孔の角部における拡大断面図、 第１２図は、第１０図及び第１１図に示すモデルを用い
て得ることができる絶縁膜の絶縁耐圧の計算結果を示す
図、 第１３図は、本発明を適用しない場合の絶縁膜の絶縁耐
圧の実験結果を示す図、 第１４図乃至第１６図は、本発明を適用した場合の絶縁
膜の絶縁耐圧の実験結果を示す図である。 図中、ＳＡ・・・センスアンプ、Ｂ Ｌ・・・ビット線
、ＷＬ・・・ワード線、Ｍ・・・メモリセル、Ｑ、Ｑ、
・・・ＭＩ ５ＦＥＴ、Ｃ，Ｇｏ・・・容量素子、Ｄ・
・・ダミーセル、φ０・・・接続端子、ｌ・・・半導体
基板、２・・・フィールド絶縁膜、３，３Ａ・・・細孔
、２Ａ、４，６゜７．１１．１６・・・絶縁膜、５・・
・導電プレート（導電層）、８，９．１３・・・導電層
、８Ａ、９Ａ・・・多結晶シリコン層、８Ｂ、９Ｂ・・
・高融点金属層又はシリサイド層、１０・・・半導体領
域、１２・・・接続孔、１４．１５・・・マスク形成材
料、１４Ａ、１５Ａ・・・マスク、１６Ａ、１６Ｂ・、
・角部、３ａ、３ｂ・・・円筒な形状で緩和された部分
、３ｃ・・球形状で緩和された部分、１ｏつ・・絶縁膜
の膜厚、ｒ・・・半径である。 第１０図 第１１図 第１２図 ６７ ｚ ｄ４ ６ ぜ成耐五（ｖ） ｆｅ譲町元ＣＶ）
モリセルアレイ要部を示す等価回路図、第２図は、本発
明の実施例の構造を説明するためのＤＲＡＭのメモリセ
ルアレイの要部平面図、第３図は、第２図のｍ−ｍ切断
線における断面図、 第４図乃至第９図は、本発明の実施例の製造方法を説明
するための各製造工程におけるＤＲＡＭメモリセルの情
報蓄積用容量素子を示す要部断面図、 第１０図は、細孔を利用する情報蓄積用容量素子の絶縁
膜の絶縁耐圧を測定するためにモデルとして設けられた
ＤＲＡＭメモリセルの要部断面図、第１１図は、第１０
図に示す細孔の角部における拡大断面図、 第１２図は、第１０図及び第１１図に示すモデルを用い
て得ることができる絶縁膜の絶縁耐圧の計算結果を示す
図、 第１３図は、本発明を適用しない場合の絶縁膜の絶縁耐
圧の実験結果を示す図、 第１４図乃至第１６図は、本発明を適用した場合の絶縁
膜の絶縁耐圧の実験結果を示す図である。 図中、ＳＡ・・・センスアンプ、Ｂ Ｌ・・・ビット線
、ＷＬ・・・ワード線、Ｍ・・・メモリセル、Ｑ、Ｑ、
・・・ＭＩ ５ＦＥＴ、Ｃ，Ｇｏ・・・容量素子、Ｄ・
・・ダミーセル、φ０・・・接続端子、ｌ・・・半導体
基板、２・・・フィールド絶縁膜、３，３Ａ・・・細孔
、２Ａ、４，６゜７．１１．１６・・・絶縁膜、５・・
・導電プレート（導電層）、８，９．１３・・・導電層
、８Ａ、９Ａ・・・多結晶シリコン層、８Ｂ、９Ｂ・・
・高融点金属層又はシリサイド層、１０・・・半導体領
域、１２・・・接続孔、１４．１５・・・マスク形成材
料、１４Ａ、１５Ａ・・・マスク、１６Ａ、１６Ｂ・、
・角部、３ａ、３ｂ・・・円筒な形状で緩和された部分
、３ｃ・・球形状で緩和された部分、１ｏつ・・絶縁膜
の膜厚、ｒ・・・半径である。 第１０図 第１１図 第１２図 ６７ ｚ ｄ４ ６ ぜ成耐五（ｖ） ｆｅ譲町元ＣＶ）
Claims (1)
- 【特許請求の範囲】 ■、その主面から内部方向に延在して半導体基板主面部
に設けられた細孔又は細溝と、該細孔又は細溝にそって
半導体基板主面上部に設けられた絶縁膜と、該絶縁膜上
部に設けられた導電層とを有する半導体集積回路装置で
あって、前記細孔又は細溝の角部の鋭角な形状を緩和さ
せてなることを特徴とする半導体集積回路装置。 ２、その主面から内部方向に延在して半導体基板主面部
に設けられた細孔又は細溝と、該細孔又は細溝にそって
半導体基板主面上部に設けられた絶縁膜と、該絶縁膜上
部に設けられた導電層とによって構成される情報蓄積用
容量素子と、該情報蓄積用容量素子と直列接続されるス
イッチング素子とによって構成される直列回路を有する
半導体集積回路装置であって、前記細孔又は細溝の角部
の鋭角な形状を緩和させてなることを特徴とする半導体
集積回路装置。 ３、その角部の鋭角な形状を緩和させてなる前記細孔又
は細溝は、それにそって設けられる前記絶縁膜の絶縁耐
圧を向上させるものであることを特徴とする特許請求の
範囲第２項記載の半導体集積回路装置。 ４、その主面から内部方向に延在して半導体基板主面部
に細孔又は細溝を形成する工程と、該細孔又は細溝にそ
って半導体基板主面上部に絶縁膜を形成する工程と、該
絶縁膜上部に導電層を形成する工程とを有する半導体集
積回路装置の製造方法であって、前記細孔又は細溝を形
成する工程と細孔又は細溝にそって半導体基板主面上部
に絶縁膜を形成する工程との間に、細孔又は細溝にそっ
て絶縁膜を形成する工程と、該絶縁膜を選択的に除去す
る工程とを具備してなることを特徴とする半導体集積回
路装置の製造方法。 ５、前記細孔又は細溝にそって絶縁膜を形成する工程と
、該絶縁膜を選択的に除去する工程とは、その絶縁膜と
して熱酸化技術による酸化シリコン膜を用いてなること
を特徴とする特許請求の範囲第４項記載の半導体集積回
路装置の製造方法。 ６、その主面から内部方向に延在して半導体基板主面部
に細孔又は細溝を形成する。工程と、該細孔又は細溝に
そって半導体基板主面上部に絶縁膜を形成する工程と、
該絶縁膜上部に導電層を形成する工程とを有する半導体
集積回路装置の製造方法であって、前記細孔又は細溝を
形成する工程は、細孔又は細溝を形成するためのマスク
を形成する工程と、該マスクを用いて半導体基板に細孔
又は細溝を形成する工程と、前記マスクを用いて細孔又
は細溝にそって絶縁膜を形成する工程と、該絶縁膜を選
択的に除去する工程とを具備してなることを特徴とする
半導体集積回路装置の製造方法。 ７、前記マスクを形成する工程は、エツチング用及び熱
処理用マスクを形成する工程であることを特徴とする特
許請求の範囲第６項記載の半導体集積回路装置の製造方
法。 ８、前記マイクを形成する工程は、エツチング用マスク
としてフォスフオシリケードガラス膜を用い、熱処理用
マスクとして窒化シリコン膜を用いてなることを特徴と
する特許請求の範囲第６項又は第７項記載の半導体集積
回路装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070859A JPH073858B2 (ja) | 1984-04-11 | 1984-04-11 | 半導体装置の製造方法 |
| KR1019850001874A KR930007521B1 (ko) | 1984-04-11 | 1985-03-22 | 반도체장치의 제조방법 |
| GB08508932A GB2159326B (en) | 1984-04-11 | 1985-04-04 | A semiconductor integrated circuit device and method of production thereof |
| IT20269/85A IT1184402B (it) | 1984-04-11 | 1985-04-05 | Dispositivo a circuito integrato a semiconduttori e procedimento per la produzione di esso |
| DE3513034A DE3513034C2 (de) | 1984-04-11 | 1985-04-11 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| GB8819232A GB2206448B (en) | 1984-04-11 | 1988-07-12 | A method of producing a semiconductor device |
| SG823/90A SG82390G (en) | 1984-04-11 | 1990-10-11 | A semiconductor integrated circuit device and method of production thereof |
| US07/606,568 US5100822A (en) | 1984-04-11 | 1990-10-31 | Semiconductor integrated circuit device and method of production thereof |
| HK911/90A HK91190A (en) | 1984-04-11 | 1990-11-08 | A semiconductor integrated circuit device and method of production thereof |
| SG978/91A SG97891G (en) | 1984-04-11 | 1991-11-20 | A method of producing a semiconductor device |
| HK113/92A HK11392A (en) | 1984-04-11 | 1992-02-13 | A method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070859A JPH073858B2 (ja) | 1984-04-11 | 1984-04-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214558A true JPS60214558A (ja) | 1985-10-26 |
| JPH073858B2 JPH073858B2 (ja) | 1995-01-18 |
Family
ID=13443705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070859A Expired - Lifetime JPH073858B2 (ja) | 1984-04-11 | 1984-04-11 | 半導体装置の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5100822A (ja) |
| JP (1) | JPH073858B2 (ja) |
| KR (1) | KR930007521B1 (ja) |
| DE (1) | DE3513034C2 (ja) |
| GB (2) | GB2159326B (ja) |
| HK (2) | HK91190A (ja) |
| IT (1) | IT1184402B (ja) |
| SG (1) | SG82390G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287024A (ja) * | 1987-05-19 | 1988-11-24 | Seiko Epson Corp | 半導体装置の製造方法 |
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| JPH0620108B2 (ja) * | 1987-03-23 | 1994-03-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPS63234534A (ja) * | 1987-03-24 | 1988-09-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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